KR20160118040A - 발광 소자 - Google Patents

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Abstract

실시 예의 발광 소자는 기판과, 기판 위에 수평 방향으로 서로 이격되어 배치된 복수의 발광 셀과, 복수의 발광 셀에서 이웃하는 발광 셀을 전기적으로 연결하는 연결 배선 및 이웃하는 발광 셀과 상기 연결 배선 사이에 배치된 제1 절연층을 포함하고, 복수의 발광 셀 각각은 제1 발광 구조물과, 기판 위에서 제1 발광 구조물과 수평 방향으로 이격되어 배치된 제2 발광 구조물 및 제1 및 제2 발광 구조물을 전기적으로 연결하는 보호용 배선을 포함하고, 연결 배선은 이웃하는 발광 셀 각각의 제1 발광 구조물을 서로 연결하고, 제1 절연층은 이웃하는 발광 셀 각각의 제1 발광 구조물과 연결 배선 사이 및 제1 및 제2 발광 구조물과 보호용 배선 사이에 배치된다.

Description

발광 소자{Light emitting device}
실시 예는 발광 소자에 관한 것이다.
질화갈륨(GaN)의 금속 유기화학기상 증착법 및 분자선 성장법 등의 발달을 바탕으로 고휘도 및 백색광 구현이 가능한 적색, 녹색 및 청색 발광 다이오드(LED:Light Emitting Diode)가 개발되었다.
이러한 LED는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 LED 소자의 핵심 경쟁 요소는 고효율 및 고출력 칩 및 패키징 기술에 의한 고휘도의 구현이다.
외부로부터 높은 전압 예를 들어 정전기가 일시적으로 들어올 경우, 기존의 발광 소자는 쉽게 파괴될 수 있다. 따라서, 정전기 방전 대책(ESD:ElectroStatic Discharge)이 요구되고 있다.
실시 예는 정전기 등과 같이 외부의 일시적인 높은 전압으로부터 보호될 수 있는 발광 소자를 제공한다.
실시 예에 의한 발광 소자는, 기판; 상기 기판 위에 수평 방향으로 서로 이격되어 배치된 복수의 발광 셀; 상기 복수의 발광 셀에서 이웃하는 발광 셀을 전기적으로 연결하는 연결 배선; 및 상기 이웃하는 발광 셀과 상기 연결 배선 사이에 배치된 제1 절연층을 포함하고, 상기 복수의 발광 셀 각각은 제1 발광 구조물; 상기 기판 위에서 상기 제1 발광 구조물과 수평 방향으로 이격되어 배치된 제2 발광 구조물; 및 상기 제1 및 제2 발광 구조물을 전기적으로 연결하는 보호용 배선을 포함하고, 상기 연결 배선은 상기 이웃하는 발광 셀 각각의 상기 제1 발광 구조물을 서로 연결하고, 상기 제1 절연층은 상기 이웃하는 발광 셀 각각의 상기 제1 발광 구조물과 상기 연결 배선 사이 및 상기 제1 및 제2 발광 구조물과 상기 보호용 배선 사이에 배치될 수 있다.
예를 들어, 상기 제1 발광 구조물은 상기 기판 위에 제1 도전형 제1 반도체층; 상기 제1 도전형 제1 반도체층 위에 제1 활성층; 및 상기 제1 활성층 위에 제2 도전형 제1 반도체층을 포함하고, 상기 제2 발광 구조물은 상기 기판 위에 배치되고, 상기 제1 도전형 제1 반도체층과 상기 제1 절연층에 의해 수평 방향으로 이격된 제1 도전형 제2 반도체층; 상기 제1 도전형 제2 반도체층 위에 제2 활성층; 및 상기 제2 활성층 위에 배치되며, 상기 보호용 배선에 의해 상기 제1 도전형 제1 반도체층과 전기적으로 연결된 제2 도전형 제2 반도체층을 포함할 수 있다.
예를 들어, 상기 제1 절연층은 상기 제1 발광 구조물과 상기 보호용 배선 사이에 배치되는 제1-1 절연층; 및 상기 제2 발광 구조물과 상기 보호용 배선 사이에 배치되는 제1-2 절연층을 포함하고, 상기 제1 절연층은 상기 제1 도전형 제1 반도체층과 상기 제2 도전형 제2 반도체층을 노출시킬 수 있다.
예를 들어, 상기 제1 도전형 제1 반도체층과 상기 제1 도전형 제2 반도체층은 상기 기판 위에서 상기 제1 절연층을 사이에 두고 수평 방향으로 서로 전기적으로 이격될 수 있다.
예를 들어, 상기 발광 소자는, 상기 기판 위에서 상기 제1 도전형 제1 반도체층과 상기 제1 도전형 제2 반도체층 사이에 배치된 제2 절연층을 더 포함하고, 상기 보호용 배선은 상기 제1 절연층과 상기 제2 절연층 사이에 배치될 수 있다.
예를 들어, 상기 제1 발광 구조물의 제1 커패시턴스는 상기 제2 발광 구조물의 제2 커패시턴스보다 클 수 있다.
예를 들어, 상기 발광 소자는 상기 제1 도전형 제1 반도체층과 전기적으로 연결된 제1-1 전극; 상기 제2 도전형 제1 반도체층과 전기적으로 연결된 제2-1 전극; 상기 제1 도전형 제2 반도체층과 전기적으로 연결된 제1-2 전극; 및 상기 제2 도전형 제2 반도체층과 전기적으로 연결된 제2-2 전극을 더 포함할 수 있다. 상기 제1-1 전극 또는 상기 제2-2 전극 중 적어도 하나는 상기 보호용 배선과 일체형일 수 있다.
실시 예에 따른 발광 소자는 외부의 일시적인 높은 전압으로부터 강한 내성을 가질 수 있어 긴 수명을 가질 수 있다.
도 1은 일 실시 예에 의한 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 제2 및 제3 발광 셀을 I-I'선을 따라 절취한 단면도를 나타낸다.
도 3은 도 1에 도시된 발광 소자의 제3 발광 소자를 Ⅱ-Ⅱ' 선을 따라 절취한 일 실시 예에 의한 단면도를 나타낸다.
도 4는 도 1에 도시된 발광 소자의 제3 발광 셀을 Ⅱ-Ⅱ' 선을 따라 절취한 다른 실시 예에 의한 단면도를 나타낸다.
도 5는 도 3에 도시된 제3 발광 셀에서 제1 발광 구조물의 제1 커패시터와 제2 발광 구조물의 제2 커패시터 간의 회로적인 연결 관계를 나타내는 도면이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 일 실시 예에 의한 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100)의 제2 및 제3 발광 셀(P2, P3)을 I-I'선을 따라 절취한 단면도를 나타내고, 도 3은 도 1에 도시된 발광 소자(100)의 제3 발광 소자(P3)를 Ⅱ-Ⅱ' 선을 따라 절취한 일 실시 예(P31)에 의한 단면도를 나타낸다.
도 1 내지 도 3을 참조하면, 발광 소자(100)는 기판(112), 언도프된(undoped) 반도체층(114), 제1 내지 제N 발광 셀(또는, 발광 영역)(P1 내지 PN, 여기서, N은 2 이상의 양의 정수), 제1 절연층(142), 제1 내지 제N-1 연결 배선(150-1 내지 150-(N-1)) 및 제1 및 제2 본딩 패드(bonding pad)(172, 174)를 포함할 수 있다.
기판(112)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 또한 기판(112)은 열 전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 또한, 기판(112)은 투광성을 갖는 물질로 이루어질 수도 있으며, 발광 소자(100)의 제1 및 제2 발광 구조물(120A, 120B)의 휨을 가져오지 않으면서, 스크라이빙(scribing) 공정 및 브레이킹(breaking) 공정을 통해 별개의 칩으로 잘 분리시키기 위한 정도의 기계적 강도를 가질 수 있다.
예를 들어 기판(112)은 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs, Ge 중 적어도 하나를 포함하는 물질일 수 있다. 이러한 기판(112)은 그의 상면에 요철 패턴 형상(미도시)을 가질 수 있다. 예를 들어, 기판(112)은 PSS(Patterned Sapphire Substrate)일 수 있다.
또한, 기판(112)과 제1 및 제2 발광 구조물(120A, 120B) 사이에 언도프된 반도체층(114)이 더 배치될 수도 있다. 언도프된 반도체층(114)은 Ⅲ-Ⅴ족 원소의 화합물 반도체를 이용하여 형성될 수 있다. 언도프된 반도체층(114)은 기판(112)과 제1 및 제2 발광 구조물(120A, 120B) 사이의 격자 상수의 차이를 줄여주는 역할을 한다. 예를 들어, 언도프된 반도체층(114)은 AlN을 포함하거나 언도프드 질화물을 포함할 수 있으나, 이에 한정되지는 않는다. 언도프된 반도체층(114)은 기판(112)의 종류와 제1 및 제2 발광 구조물(120A, 120B)의 종류에 따라 생략될 수도 있다.
이하, 설명의 편의상 발광 셀의 개수(N)는 9인 것으로 가정하여 설명하지만, 실시 예는 이에 국한되지 않으며 발광 셀이 9개보다 많거나 적은 경우에도 아래의 설명은 동일하게 적용될 수 있다.
제1 내지 제9 발광 셀(P1 내지 P9)은 언도프된 반도체층(114) 위에 수평 방향으로 서로 이격되어 배치될 수 있다. 만일, 언도프된 반도체층(114)이 생략될 경우, 제1 내지 제9 발광 셀(P1 내지 P9)은 기판(112) 위에 수평 방향으로 서로 이격되어 배치될 수 있다.
발광 셀(P1 내지 P9)은 경계 영역(S)에 의하여 서로 구분될 수 있다. 경계 영역(S)은 제1 내지 제9 발광 셀(P1 내지 P9) 각각의 둘레에 위치하는 영역일 수 있으며, 언도프된 반도체층(114)일 수 있다. 제1 내지 제9 발광 셀(P1 내지 PN) 각각의 면적은 동일할 수 있으나, 이에 한정되는 것은 아니며 발광 셀의 발광 빈도에 따라 서로 다른 면적을 가질 수도 있다.
한편, 제1 내지 제9 발광 셀(P1 내지 P9) 각각(Pn)(1 ≤ n ≤ 9)은 제1 및 제2 발광 구조물(120A, 120B), 전도층(132), 제1 및 제2 전극, 및 제n 보호용 배선(160-n)을 포함할 수 있다.
제1 내지 제9 발광 셀(P1 내지 P9) 각각(Pn)의 제1 발광 구조물(LES1, 120A)과 제2 발광 구조물(LES2, 120B)은 수평 방향으로 서로 이격되어 배치될 수 있다. 여기서, 수평 방향이란, 제1 발광 구조물(LES1, 120A)(또는, 제2 발광 구조물(LES2, 120B))의 두께 방향에 직교하는 방향일 수 있다.
제1 발광 구조물(120A)은 언도프된 반도체층(114)의 상부에 순차적으로 배치된 제1 도전형 제1 반도체층(122A), 제1 활성층(124A) 및 제2 도전형 제1 반도체층(126A)을 포함할 수 있다. 제2 발광 구조물(120B)은 언도프된 반도체층(114)의 상부에 순차적으로 배치된 제1 도전형 제2 반도체층(122B), 제2 활성층(124B) 및 제2 도전형 제2 반도체층(126B)을 포함할 수 있다.
제1 도전형 제1 반도체층(122A) 및 제1 도전형 제2 반도체층(122B) 각각은 언도프된 반도체층(114)과 제1 또는 제2 활성층(124A, 124B) 사이에 배치되며, 반도체 화합물을 포함할 수 있으며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 도전형 제1 반도체층(122A) 및 제1 도전형 제2 반도체층(122B) 각각은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상을 포함할 수 있다. 제1 도전형 제1 반도체층(122A) 및 제1 도전형 제2 반도체층(122B) 각각이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 제1 반도체층(122A) 및 제1 도전형 제2 반도체층(122B) 각각은 단층 또는 다층 구조를 가질 수 있으며, 이에 대해 한정하지는 않는다.
제1 및 제2 활성층(124A, 124B) 각각은 제1 도전형 제1 또는 제2 반도체층(124A, 124B)과 제2 도전형 제1 또는 제2 반도체층(126A, 126B) 사이에 배치되며, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 제1 및 제2 활성층(124A, 124B) 각각은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs),/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조를 가질 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 이루어질 수 있다.
제2 도전형 제1 반도체층(126A) 및 제2 도전형 제2 반도체층(126B) 각각은 제1 또는 제2 활성층(124A, 124B)의 상부에 배치되며, 반도체 화합물을 포함할 수 있다. 제2 도전형 제1 반도체층(126A) 및 제2 도전형 제2 반도체층(126B) 각각은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상을 포함할 수 있다.
제2 도전형 제1 및 제2 반도체층(126A ,126B) 각각은 제2 도전형 반도체층일 수 있으며, 제2 도전형 제1 및 제2 반도체층(126A, 126B) 각각이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 제1 및 제2 반도체층(126A, 126B) 각각은 단층 또는 다층 구조를 가질 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 제1 및 제2 반도체층(122A, 122B) 각각은 n형 반도체층이고 제2 도전형 제1 및 제2 반도체층(126A, 126B) 각각은 p형 반도체층으로 구현될 수 있다. 또는, 제1 도전형 제1 및 제2 반도체층(122A, 122B) 각각은 p형 반도체층이고 제2 도전형 제1 및 제2 반도체층(126A, 126B) 각각은 n형 반도체층으로 구현될 수 있다. 이에 따라 제1 및 제2 발광 구조물(120A, 120B) 각각은 n-p 접합, p-n 접합, n-p-n 접합, 및 p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다.
이하, 제1 도전형 제1 및 제2 반도체층(122A, 122B) 각각은 n형 반도체층이고, 제2 도전형 제1 및 제2 반도체층(126A, 126B) 각각은 p형 반도체층이라고 가정하여 설명하지만, 실시예는 이에 국한되지 않는다. 즉, 제1 도전형 제1 및 제2 반도체층(122A, 122B) 각각이 p형 반도체층이고, 제2 도전형 제1 및 제2 반도체층(126A, 126B) 각각이 n형 반도체층인 경우에도 본 실시 예는 적용될 수 있다.
제1 발광 구조물(LES1)의 제1 도전형 제1 반도체층(122A)과 제2 발광 구조물(LES2)의 제1 도전형 제2 반도체층(122B)은 언도프된 반도체층(114) 위에서 수평 방향으로 서로 이격되어 배치될 수 있다.
한편, 각 발광 셀(Pn)에서, 제1 전극은 제1 도전형 제1 및 제2 반도체층(122A, 122B) 위에 각각 배치될 수 있다. 혼동을 피하기 위해, 제1 발광 구조물(120A)의 제1 도전형 제1 반도체층(122A) 위에 배치되는 제1 전극을 제1-1 전극이라 하고, 제2 발광 구조물(120B)의 제1 도전형 제2 반도체층(122B) 위에 배치되는 제1 전극을 제1-2 전극이라 한다.
제1-1 전극은 제1 도전형 제1 반도체층(122A)과 전기적으로 연결될 수 있다. 제1-1 전극을 제1 도전형 제1 반도체층(122A) 위에 배치하기 위해, 제1 발광 구조물(120A)의 제1 도전형 제1 반도체층(122A) 일부가 노출될 수 있다.
제2 도전형 제1 반도체층(126A), 제1 활성층(124A) 및 제1 도전형 제1 반도체층(122A)의 일부를 메사 식각(mesa etching)하여 제1 도전형 제1 반도체층(122A)의 일부를 노출할 수 있다. 이때, 제1 도전형 제1 반도체층(122A)의 노출면은 제1 활성층(124A)의 하면보다 낮게 위치할 수 있다.
또는, 제i 발광 셀(Pi)(2 ≤ i ≤ N)에서 제1-1 전극은 제1 도전형 제1 반도체층(122A)의 노출면 위에 별개로 마련되는 대신에, 제i-1 연결 배선(150-(i-1))과 일체로 이루어질 수도 있다. 예를 들어, 도 2에 도시된 바와 같이, 제3 발광 셀(P3)에서 제1-1 전극은 제2 연결 배선(150-2)과 일체로 이루어질 수 있다. 또한, 제1 발광 셀(P1)의 제1-1 전극은 제1 본딩 패드(172)와 일체로 이루어질 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제1-2 전극은 제1 도전형 제2 반도체층(122B)과 전기적으로 연결될 수 있다. 제1-2 전극을 제1 도전형 제2 반도체층(122B) 위에 배치하기 위해, 발광 구조물(120B)의 제1 도전형 제2 반도체층(122B) 일부가 노출될 수 있다. 즉, 제2 도전형 제2 반도체층(126B), 제2 활성층(124B) 및 제1 도전형 제2 반도체층(122B)의 일부를 메사 식각하여 제1 도전형 제2 반도체층(122B)의 일부를 노출할 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1-2 전극(134)은 제1 도전형 제2 반도체층(122B) 위에 배치될 수 있다. 이때, 제1 도전형 제2 반도체층(122B)의 노출면은 제2 활성층(124B)의 하면보다 낮게 위치할 수 있다.
또한, 각 발광 셀(Pn)에서, 제2 전극은 제2 도전형 제1 및 제2 반도체층(126A, 126B) 위에 각각 배치될 수 있다. 만일, 전도층(132)이 제2 도전형 반도체층(146) 위에 배치될 경우, 제2 전극은 전도층(132) 위에 배치될 수 있다. 혼동을 피하기 위해, 제1 발광 구조물(120A)의 제2 도전형 제1 반도체층(126A) 위에 배치되는 제2 전극을 제2-1 전극이라 하고, 제2 발광 구조물(120B)의 제2 도전형 제2 반도체층(126B) 위에 배치되는 제2 전극을 제2-2 전극이라 한다.
제2-1 전극은 전도층(132)(또는, 제2 도전형 제1 반도체층(126A))과 전기적으로 연결될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제2-1 전극(133)은 전도층(132) 위에 배치되어, 전도층(132)과 전기적으로 연결될 수 있다. 또는, 제j 발광 셀(Pj)(1 ≤ j ≤ N-1)에서 제2-1 전극은 제2 도전형 제1 반도체층(126A) 위에 별개로 마련되는 대신에, 제j 연결 배선(150-j)과 일체로 이루어질 수도 있다. 또한, 제9 발광 셀(P9)의 제2-1 전극은 제2 본딩 패드(174)와 일체로 이루어질 수 있으나, 실시 예는 이에 국한되지 않는다.
또한, 제2-2 전극은 제2 도전형 제2 반도체층(126B)과 전기적으로 연결될 수 있다. 또는, 제n 발광 셀(Pn)에서 제2-2 전극은 제2 도전형 제2 반도체층(126B)(또는, 전도층(132)) 위에 별개로 마련되는 대신에, 제n 보호용 배선(160-n)과 일체로 이루어질 수도 있다. 예를 들어, 도 3에 도시된 바와 같이, 제3 발광 셀(P3A)에서 제2-2 전극은 제3 보호용 배선(160-3)과 일체로 이루어질 수 있다.
발광 셀(P1 내지 P9) 각각(Pn)에서 제1 및 제2 전극 각각은 접착층(미도시), 배리어층(미도시) 및 본딩층(미도시)이 순차적으로 적층된 구조를 가질 수 있다. 제1 전극의 접착층은 제1 도전형 제1 및 제2 반도체층(122A, 122B)과 오믹 접촉하는 물질을 포함하고, 제2 전극의 접착층은 제2 도전형 제1 및 제2 반도체층(126A, 126B)과 오믹 접촉하는 물질을 포함할 수 있다. 예를 들어, 접착층은 Cr, Rd 및 Ti 중 적어도 하나의 재료로, 단층 또는 다층 구조로 형성될 수 있다.
배리어층은 접착층 위에 배치되며, Ni, Cr, Ti 및 Pt 중 적어도 하나를 포함하는 재료로, 단층 또는 다층으로 형성될 수 있다. 예를 들어, 배리어층은 Cr과 Pt의 합금으로 이루어질 수 있다.
또한, 배리어층과 접착층 사이에 Ag 등으로 이루어진 반사층이 개재될 수도 있지만 생략될 수도 있다. 본딩층은 배리어층의 위에 배치되며, Au을 포함할 수 있다.
한편, 제1 본딩 패드(172)는 제1 전원을 제공하기 위한 와이어(미도시)가 본딩될 수 있다. 도 1을 참조하면 제1 본딩 패드(172)는 제1 내지 제9 발광 셀(P1 내지 P9) 중 어느 하나의 발광 셀(예컨대, P1)의 제1 발광 구조물(LES1)의 제1 도전형 제1 반도체층(122A) 위에 배치되어, 제1 도전형 제1 반도체층(122A)과 접촉할 수 있다.
또한, 제2 본딩 패드(174)는 제2 전원을 제공하기 위한 와이어(미도시)가 본딩될 수 있다. 도 1을 참조하면 제2 본딩 패드(174)는 제1 내지 제9 발광 셀(P1 내지 P9) 중 다른 하나의 발광 셀(예컨대, P9)의 제2 도전형 제1 반도체층(126A)(또는, 전도층(132) 위에 배치되어, 제2 도전형 제1 반도체층(126A)과 접촉할 수 있다.
또한, 제2 전극과 제2 도전형 제1 및 제2 반도체층(126A, 126B) 사이에 전도층(132)이 더 배치될 수도 있다. 전도층(132)은 전반사를 감소시킬 뿐만 아니라 투광성이 좋기 때문에 제1 및 제2 활성층(124A, 124B)으로부터 방출되어 제2 도전형 제1 및 제2 반도체층(126A, 126B)을 거친 빛의 추출 효율을 증가시킬 수 있다. 전도층(132)은 발광 파장에 대해 투과율이 높은 투명한 산화물계 물질, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminium Zinc Oxide), ATO(Aluminium Tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au 또는 Ni/IrOx/Au/ITO 중 적어도 하나 이상을 이용하여 단층 또는 다층으로 구현될 수 있다.
제2 도전형 제1 및 제2 반도체층(126A, 126B) 위에 배치된 전도층(132)의 면적은 제2 도전형 제1 및 제2 반도체층(126A, 126B)의 상부 면적 이하일 수 있다.
한편, 제1 내지 제8 연결 배선(150-1 내지 150-8)은 제1 내지 제9 발광 셀(P1 내지 P9)을 서로 전기적으로 연결하는 역할을 한다. 이때, 제j 연결 배선(150-j)은 제j 발광 셀(Pi), 제j+1 발광 셀[P(j+1)] 및 그[Pj, P(j+1)] 사이의 경계 영역(S) 상에 위치하여, 이웃하는 제j 발광 셀(Pj)과 제j+1 발광 셀[P(j+1)] 각각의 제1 발광 구조물(LES1)을 전기적으로 연결하는 역할을 한다. 예를 들어, 도 2에 예시된 바와 같이, 제2 연결 배선(150-2)은 제2 발광 셀(P2), 제3 발광 셀(P3) 및 그(P2, P3) 사이의 경계 영역(S) 상에 위치하며, 이웃하는 제2 발광 셀(P2)의 제1 발광 구조물(LES1)의 제2 도전형 제1 반도체층(126A)과 제3 발광 셀(P3)의 제1 발광 구조물(LES1)의 제1 도전형 제1 반도체층(122A)을 서로 전기적으로 연결한다.
도 1의 경우, 제1 내지 제8 연결 배선(150-1 내지 150-8)은 제1 본딩 패드(172)가 위치하는 제1 발광 셀(P1)을 시점으로 하고, 제2 본딩 패드(174)가 위치하는 제9 발광 셀(P9)을 종점으로 하여 제1 내지 제9 발광 셀들(P1 내지 P9)을 직렬 연결할 수 있다. 그러나, 실시 예는 이에 국한되지 않으며, 제1 내지 제9 발광 셀(P1 내지 P9) 중 적어도 일부가 연결 배선에 의해 전기적으로 서로 병렬로 연결될 수도 있다.
제1 내지 제8 연결 배선(150-1 내지 150-8) 각각은 제1 및 제2 전극 각각과 동일하거나 서로 다른 물질로 이루어질 수 있다. 만일, 제1 내지 제8 연결 배선(150-1 내지 150-8)이 제1 및 제2 전극과 동일한 물질로 이루어질 경우 전술한 바와 같이 연결 배선은 제1 또는 제2 전극과 일체형으로 이루어질 수도 있다. 제1 내지 제8 연결 배선(150-1 내지 150-8) 각각은 Cr, Rd, Au, Ni, Ti 또는 Pt 중 적어도 하나를 포함할 수 있으나 이에 국한되지 않는다.
한편, 제1 절연층(142)은 제1 내지 제8 연결 배선(150-1 내지 150-8)과 그 연결 배선에 의해 연결되는 이웃하는 발광 셀들 사이에 배치되어, 연결 배선과 이웃하는 발광 셀들을 전기적으로 절연시킨다. 즉, 제1 절연층(142)은 제j 연결 배선(150-j)과 그 배선(150-j)에 의해 연결되는 이웃하는 제j 및 제j+1 발광 셀들[Pj, P(j+1)] 사이에 배치되어, 제j 연결 배선(150-j)과 제j 발광 셀(Pj)을 전기적으로 절연시키고, 제j 연결 배선(150-j)과 제j+1 발광 셀[P(j+1)]을 전기적으로 절연시킨다. 예를 들어, 도 2를 참조하면, 제1 절연층(142)은 제2 연결 배선(150-2)과 제2 및 제3 발광 셀(P2, P3) 사이에 배치되어, 제2 연결 배선(150-2)과 제2 및 제3 발광 셀(P2, P3) 각각을 전기적으로 절연시킨다.
제1 절연층(142)은 복수의 발광 셀(P1 내지 P9) 및 경계 영역(S) 상에 배치될 수도 있다. 즉, 제1 절연층(142)은 복수의 발광 셀(P1 내지 P9)의 상면과 측면을 덮고, 경계 영역(S)을 덮을 수도 있다. 다만, 제1 절연층(142)은 제1 및 제2 본딩 패드(172, 174)와 각 발광 셀(P1 내지 P9)의 제1 및 제2 전극은 노출시킨다.
또한, 제1 절연층(142)은 제j 발광 셀(Pj)의 제2 발광 구조물(LES2)과 제j 연결 배선(150-j) 사이에 배치되어, 이들(150-j, LES2)을 서로 전기적으로 이격시킨다. 왜냐하면, 제j 연결 배선(150-j)은 이웃하는 발광 셀의 제1 발광 구조물(LES1)만을 전기적으로 연결시키기 때문이다. 예를 들어, 도 2를 참조하면, 제2 연결 배선(150-2)은 제2 발광 셀(P2)의 제2 발광 구조물(LES2)과 제2 연결 배선(150-2) 사이에 배치됨을 알 수 있다.
한편, 제1 내지 제9 보호용 배선(160-1 내지 160-9)은 제1 내지 제9 발광 셀(P1 내지 P9) 각각에 배치되어, 제1 내지 제9 발광 셀(P1 내지 P9) 각각에 포함된 제1 발광 구조물(LES1)과 제2 발광 구조물(LES2)을 전기적으로 연결할 수 있다. 즉, 제n 보호용 배선(160-n)은 제n 발광 셀(Pn)에서 제1 발광 구조물(LES1)의 제1 도전형 제1 반도체층(122A)과 제2 발광 구조물(LES2)의 제2 도전형 제2 반도체층(126B)을 전기적으로 연결할 수 있다.
이 경우, 실시 예에 의하면, 제1 절연층(142)은 제n 보호용 배선(160-n)과 그 보호용 배선(160-n)에 의해 연결되는 제1 및 제2 발광 구조물(LES1, LES2) 사이에 배치되어, 제n 보호용 배선(160-n)과 이웃하는 제1 및 제2 발광 구조물(LES1, LES2)을 전기적으로 절연시킨다. 즉, 제1 절연층(142)은 제n 보호용 배선(160-n)과 제n 발광 셀(Pn)의 제1 및 제2 발광 구조물(LES1, LES2) 사이에 배치되어, 제n 보호용 배선(160-n)과 제1 및 제2 발광 구조물(LES1, LES2) 각각을 전기적으로 절연시킨다. 다만, 제1 절연층(142)은 제1 발광 구조물(LES1)의 제1 도전형 제1 반도체층(122A)과 제2 발광 구조물(LES2)의 제2 도전형 제2 반도체층(126B)을 노출시킨다.
설명의 편의상, 제n 발광 셀(Pn)에서 제1 절연층(142)을 제1-1 및 제1-2 절연층(142-1, 142-2)으로 구분하여 설명하면 다음과 같다.
제1-1 절연층(142-1)은 제1 발광 구조물(LES1)과 보호용 배선(150-n) 사이에 배치되고, 제1-2 절연층(142-2)은 제2 발광 구조물(LES2)과 보호용 배선(150-n) 사이에 배치될 수 있다. 예를 들어, 도 3을 참조하면, 제3 발광 셀(P3)에서, 제1-1 절연층(142-1)은 제3 보호용 배선(160-3)과 제1 발광 구조물(LES1)의 측부 및 상부 가장 자리 사이에 배치될 수 있다. 또한, 제1-2 절연층(142-2)은 제3 보호용 배선(160-3)과 제2 발광 구조물(LES2)의 측부 및 상부 가장 자리 사이에 배치될 수 있다.
이때, 제1 절연층(142)은 제1 발광 구조물(LES1)의 제1 도전형 제1 반도체층(122A)과 제2 발광 구조물(LES2)의 제2 도전형 제2 반도체층(126B)을 덮지 않고 노출시킨다.
제1 절연층(142)은 투광성 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있으며, 분산 브래그 반사층(DBR:Distributed Bragg Reflector) 등으로 구현될 수도 있으며, 실시예는 이에 국한되지 않는다.
도 4는 도 1에 도시된 발광 소자(100)의 제3 발광 셀(P3)을 Ⅱ-Ⅱ' 선을 따라 절취한 다른 실시 예(P32)에 의한 단면도를 나타낸다.
일 실시 예에 의하면, 각 발광 셀(Pn)에서 도 3에 예시된 바와 같이, 제1 발광 구조물(LES1)의 제1 도전형 제1 반도체층(122A)과 제2 발광 구조물(LES2)의 제1 도전형 제2 반도체층(122B)은 언도프된 반도체층(114) 위에서 제1-2 절연층(142-2)을 사이에 두고 수평 방향으로 서로 전기적으로 이격되어 배치될 수 있다.
다른 실시 예에 의하면, 각 발광 셀(Pn)은 제2 절연층(144)을 더 포함할 수도 있다. 제2 절연층(144)은 언도프된 반도체층(114) 위에서 제1 도전형 제1 반도체층(122A)과 제1 도전형 제2 반도체층(122B) 사이에 배치될 수 있다. 이 경우, 보호용 배선(160-n)은 제1-1 절연층(142-1)과 제2 절연층(144) 사이에 배치될 수 있다.
예를 들어, 도 4에 예시된 바와 같이, 제3 발광 셀(P3B)에서 제2 절연층(144)은 제1 도전형 제1 반도체층(122A)과 제1 도전형 제2 반도체층(122B) 사이에 배치되고, 제3 보호용 배선(160-3)의 일부는 제1-1 절연층(142-1)과 제2 절연층(144) 사이에 배치될 수 있다. 이를 위해, 언도프된 반도체층(114)이 노출될 때까지 제1 도전형 제1 반도체층(122A)을 식각하고, 노출된 언도프된 반도체층(114)과 접하도록 보호용 배선(160-3)을 형성할 수 있다.
제2 절연층(144)은 제1 절연층(142)과 동일하거나 다른 재질로 구현될 수 있다. 예를 들어, 제2 절연층(144)은 투광성 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있으며, 분산 브래그 반사층(DBR) 등으로 구현될 수도 있으며, 실시예는 이에 국한되지 않는다.
전술한 바와 같이, 제3 발광 셀(P3B)은 제2 절연층(144)을 더 포함하며, 그(P3B)의 보호용 배선(160-3)의 단면 구조가 다름을 제외하면, 도 4에 도시된 제3 발광 셀(P3B)은 도 3에 도시된 제3 발광 셀(P3A)과 동일하므로, 중복되는 설명을 생략한다.
전술한 도 1 내지 도 4에 예시된 발광 소자(100)의 제1 내지 제9 발광 셀(P1 내지 P9) 각각은 수평형 구조를 갖는 것으로 예시되었지만, 실시 예는 이에 국한되지 않는다. 즉, 제1 내지 제9 발광 셀(P1 내지 P9) 각각이 수직형 또는 플립 칩 구조를 가질 경우에도 본 실시 예는 적용될 수 있음은 물론이다.
이하, 전술한 구성을 갖는 각 발광 셀(Pn)의 동작을 도 3(n=3인 경우)을 참조하여 살펴보면 다음과 같다. 그러나, n이 1, 2, 4 내지 9인 경우에도 아래의 설명은 적용될 수 있다.
발광 소자(100)가 순방향 바이어스 동작시, 제1 발광 구조물(LES1)의 제2 전극(133)을 통해 양의 전압이 인가되고, 제1 전극의 역할을 하는 제3 보호용 배선(160-3)을 통해 음의 전압이 인가된다. 따라서, 제1 발광 구조물(LES1)은 턴온되어 화살표 방향(P1)으로 순방향 전류가 흐를 수 있다. 그러나, 제2 발광 구조물(LES2)에서 제2 전극의 역할을 하는 제3 보호용 배선(160-3)을 통해 음의 전압이 제2 도전형 제2 반도체층(126B)에 인가되고, 제2 발광 구조물(LES2)의 제1 전극(134)으로 양의 전압이 인가되어 제2 발광 구조물(LES2)은 턴오프되어 전류가 흐르지 않는다.
또한, 외부로부터 정전기 등과 같이 일시적으로 높은 전압이 발광 소자(100)로 유입될 경우, 제1 발광 구조물(LES1)의 제2 전극(133)을 통해 음의 전압이 인가되고, 제1 전극의 역할을 하는 제3 보호용 배선(160-3)을 통해 양의 전압이 인가된다. 따라서, 제1 발광 구조물(LES1)은 턴오프되어 전류가 흐르지 않는다. 그러나, 제2 발광 구조물(LES2)에서 제2 전극의 역할을 하는 제3 보호용 배선(160-3)을 통해 양의 전압이 제2 도전형 제2 반도체층(126B)으로 인가되고, 제2 발광 구조물(LES2)의 제1 전극(134)을 통해 음의 전압이 인가된다. 이 경우, 제2 발광 구조물(LES2)은 턴온되어 화살표 방향(P2)으로 전류가 흐르게 된다.
도 5는 도 3에 도시된 제3 발광 셀(P3A)에서 제1 발광 구조물(LES1)의 제1 커패시터와 제2 발광 구조물(LES2)의 제2 커패시터 간의 회로적인 연결 관계를 나타내는 도면이다.
도 3에 도시된 제3 발광 셀(P3A)에서 제1 및 제2 발광 구조물(LES1, LES2)의 커패시터의 등가 회로는 도 5에 도시된 바와 같다. 만일, 제1 발광 구조물(LES1)의 제1 커패시터의 제1 커패시턴스(CLES1)가 제2 발광 구조물(LES2)의 제2 커패시터의 제2 커패시턴스(CLES2)보다 클 경우, 정전기 등과 같은 높은 전압이 유입될 때 제1 발광 구조물(LES1) 대신에 제2 발광 구조물(LES2)이 파괴될 수 있다.
도 1 내지 도 4에 도시된 발광 소자(100)의 각 발광 셀(Pn)에서 보호용 배선(160-n)과 제2 발광 구조물(LES2)이 생략될 경우, 제1 내지 제9 발광 셀(P1 내지 P9)는 직렬로 연결되므로 발광 소자(100)의 전체 커패시턴스는 작다. 이로 인해, 미약한 전하의 주입에서 발광 소자(100)가 점등될 수도 있고 ESD에 취약한 문제를 갖는다.
그러나, 실시 예에 의한 발광 소자(100)의 경우, 각 발광 셀(Pn)에 보호용 배선(160-n)과 제2 발광 구조물(LES2)을 배치한다. 이로 인해, 높은 정전기 등이 발광 소자(100)에 유입될 때 각 발광 셀(Pn)의 제1 발광 구조물(LES1) 대신에 제2 발광 구조물(LES2)이 먼저 파괴됨으로써, 제1 발광 구조물(LES1)이 보호될 수 있다. 이와 같이, 각 발광 셀(Pn)의 제2 발광 구조물(LES2)은 ESD 기능을 수행하여, 발광 소자(100)가 외부의 일시적인 높은 전압으로부터 강한 내성을 가질 수 있도록 한다. 이로 인해, 발광 소자(100)의 수명이 증대될 수도 있다.
실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자 112: 기판
114: 언도프된 반도체층 132: 전도층
133: 제2-1 전극 134: 제1-2 전극
142: 제1 절연층 142-1: 제1-1 절연층
142-2: 제1-2 절연층 150-1 내지 150-9: 연결 배선
160-1 내지 160-9: 보호용 배선 172, 174: 본딩 패드

Claims (8)

  1. 기판;
    상기 기판 위에 수평 방향으로 서로 이격되어 배치된 복수의 발광 셀;
    상기 복수의 발광 셀에서 이웃하는 발광 셀을 전기적으로 연결하는 연결 배선; 및
    상기 이웃하는 발광 셀과 상기 연결 배선 사이에 배치된 제1 절연층을 포함하고,
    상기 복수의 발광 셀 각각은
    제1 발광 구조물;
    상기 기판 위에서 상기 제1 발광 구조물과 수평 방향으로 이격되어 배치된 제2 발광 구조물; 및
    상기 제1 및 제2 발광 구조물을 전기적으로 연결하는 보호용 배선을 포함하고,
    상기 연결 배선은 상기 이웃하는 발광 셀 각각의 상기 제1 발광 구조물을 서로 연결하고,
    상기 제1 절연층은 상기 이웃하는 발광 셀 각각의 상기 제1 발광 구조물과 상기 연결 배선 사이 및 상기 제1 및 제2 발광 구조물과 상기 보호용 배선 사이에 배치되는 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 발광 구조물은
    상기 기판 위에 제1 도전형 제1 반도체층;
    상기 제1 도전형 제1 반도체층 위에 제1 활성층; 및
    상기 제1 활성층 위에 제2 도전형 제1 반도체층을 포함하고,
    상기 제2 발광 구조물은
    상기 기판 위에 배치되고, 상기 제1 도전형 제1 반도체층과 상기 제1 절연층에 의해 수평 방향으로 이격된 제1 도전형 제2 반도체층;
    상기 제1 도전형 제2 반도체층 위에 제2 활성층; 및
    상기 제2 활성층 위에 배치되며, 상기 보호용 배선에 의해 상기 제1 도전형 제1 반도체층과 전기적으로 연결된 제2 도전형 제2 반도체층을 포함하는 발광 소자.
  3. 제2 항에 있어서, 상기 제1 절연층은
    상기 제1 발광 구조물과 상기 보호용 배선 사이에 배치되는 제1-1 절연층; 및
    상기 제2 발광 구조물과 상기 보호용 배선 사이에 배치되는 제1-2 절연층을 포함하고,
    상기 제1 절연층은 상기 제1 도전형 제1 반도체층과 상기 제2 도전형 제2 반도체층을 노출시키는 발광 소자.
  4. 제2 항에 있어서, 상기 제1 도전형 제1 반도체층과 상기 제1 도전형 제2 반도체층은 상기 기판 위에서 상기 제1 절연층을 사이에 두고 수평 방향으로 서로 전기적으로 이격된 발광 소자.
  5. 제4 항에 있어서, 상기 기판 위에서 상기 제1 도전형 제1 반도체층과 상기 제1 도전형 제2 반도체층 사이에 배치된 제2 절연층을 더 포함하고,
    상기 보호용 배선은 상기 제1 절연층과 상기 제2 절연층 사이에 배치된 발광 소자.
  6. 제1 항에 있어서, 상기 제1 발광 구조물의 제1 커패시턴스는 상기 제2 발광 구조물의 제2 커패시턴스보다 큰 발광 소자.
  7. 제2 항에 있어서, 상기 발광 소자는
    상기 제1 도전형 제1 반도체층과 전기적으로 연결된 제1-1 전극;
    상기 제2 도전형 제1 반도체층과 전기적으로 연결된 제2-1 전극;
    상기 제1 도전형 제2 반도체층과 전기적으로 연결된 제1-2 전극; 및
    상기 제2 도전형 제2 반도체층과 전기적으로 연결된 제2-2 전극을 더 포함하는 발광 소자.
  8. 제7 항에 있어서, 상기 제1-1 전극 또는 상기 제2-2 전극 중 적어도 하나는 상기 보호용 배선과 일체형인 발광 소자.
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