KR20160116904A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 복수의 페이지들 각각에 적어도 한 번의 프로그램 펄스를 인가하는 단계, 초기 테스트 전압을 이용하여 기준 페이지에 대한 프리 읽기를 수행하는 단계, 프리 읽기의 결과가 패스일 때까지 초기 테스트 전압을 조절하여 프리 읽기를 재수행하는 단계, 프리 읽기의 결과가 패스일 때의 초기 테스트 전압을 기준 테스트 전압으로 설정하는 단계, 그리고 기준 테스트 전압을 이용하여 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 복수의 페이지들 중 결함 페이지를 검출하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시 에에 따른 반도체 메모리 장치의 동작 방법은, 복수의 페이지들 각각에 적어도 한 번의 프로그램 펄스를 인가하는 단계; 초기 테스트 전압을 이용하여 상기 복수의 페이지들 중 기준 페이지에 대한 프리 읽기를 수행하는 단계; 상기 프리 읽기의 결과가 패스(pass)일 때까지 상기 초기 테스트 전압을 조절하여 상기 프리 읽기를 재수행하는 단계; 상기 프리 읽기의 결과가 상기 패스일 때의 상기 초기 테스트 전압을 기준 테스트 전압으로 설정하는 단계; 및 상기 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하는 단계를 포함한다.
실시 예로서, 상기 프리 읽기에 의해 상기 기준 페이지로부터 읽어진 데이터 비트들 중 페일 비트들의 수가 임계값보다 적을 때, 상기 프리 읽기의 결과가 상기 패스로 판별될 수 있다.
실시 예로서, 상기 데이터 비트들 중 제 1 논리값을 갖는 데이터 비트는 페일 비트로 정의되고, 상기 데이터 비트들 중 제 2 논리값을 갖는 데이터 비트는 패스 비트로 정의될 것이다.
실시 예로서, 상기 프리 읽기를 재수행하는 단계는 상기 초기 테스트 전압을 감소시켜 상기 프리 읽기를 재수행하는 단계를 포함하며, 상기 기준 페이지 중 상기 초기 테스트 전압보다 낮은 문턱 전압을 갖는 메모리 셀의 데이터 비트는 상기 제 1 논리값으로 판별되고, 상기 기준 페이지 중 상기 초기 테스트 전압보다 높거나 같은 문턱 전압을 갖는 메모리 셀의 데이터 비트는 상기 제 2 논리값으로 판별될 수 있다.
실시 예로서, 상기 프리 읽기를 재수행하는 단계는 상기 초기 테스트 전압을 증가시켜 상기 프리 읽기를 재수행하는 단계를 포함하며, 상기 기준 페이지 중 상기 초기 테스트 전압보다 높거나 같은 문턱 전압을 갖는 메모리 셀의 데이터 비트는 상기 제 1 논리값으로 판별되고, 상기 기준 페이지 중 상기 초기 테스트 전압보다 낮은 문턱 전압을 갖는 메모리 셀의 데이터 비트는 상기 제 2 논리값으로 판별될 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 복수의 페이지들 중 제 1 및 제 2 페이지들에 대한 읽기들을 수행하여 제 1 및 제 2 페이지 데이터를 감지하는 단계; 상기 제 1 페이지 데이터의 데이터 비트들과 상기 제 2 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 1 비교 페이지를 생성하는 단계; 및 상기 제 1 비교 페이지의 페일 비트들의 수에 따라 제 1 에러값을 생성하는 단계를 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 복수의 페이지들 중 제 3 페이지에 대한 읽기를 수행하여 제 3 페이지 데이터를 감지하는 단계; 상기 제 2 페이지 데이터의 상기 데이터 비트들과 상기 제 3 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 2 비교 페이지를 생성하는 단계; 및 상기 제 2 비교 페이지의 페일 비트들의 수에 따라 제 2 에러값을 생성하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 복수의 페이지들 중 제 1 페이지에 대한 읽기를 수행하여 제 1 페이지 데이터를 감지하는 단계; 상기 제 1 페이지 데이터 중 페일 비트들의 수를 제 1 에러값으로서 카운트하는 단계; 상기 복수의 페이지들 중 제 2 페이지에 대한 읽기를 수행하여 제 2 페이지 데이터를 감지하는 단계; 및 상기 제 2 페이지 데이터 중 페일 비트들의 수를 제 2 에러값으로서 카운트하는 단계를 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 검출하는 단계는, 각 페이지에 대한 읽기를 수행하여 페이지 데이터를 생성하는 단계; 및 상기 페이지 데이터의 페일 비트들의 수가 기준값보다 클 때 해당 페이지를 상기 결함 페이지로서 검출하는 단계를 포함할 수 있다.
실시 예로서, 상기 결함 페이지를 포함하는 메모리 블록은 배드 영역으로 처리될 수 있다.
실시 예로서, 상기 결함 페이지는 배드 영역으로 처리될 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블록들을 포함하되, 상기 복수의 메모리 블록들 각각은 복수의 페이지들을 포함하는 메모리 셀 어레이; 및 초기 테스트 전압을 이용하여 상기 복수의 페이지들 중 기준 페이지에 대한 프리 읽기를 수행하되, 상기 프리 읽기의 결과가 패스일 때까지 상기 초기 테스트 전압을 조절하면서 상기 프리 읽기를 반복적으로 수행하도록 구성되는 주변 회로를 포함한다. 이때, 상기 주변 회로는 상기 프리 읽기의 결과가 패스일 때의 상기 초기 테스트 전압을 기준 테스트 전압으로 설정하고, 상기 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하도록 구성된다.
실시 예로서, 상기 프리 읽기에 의해 상기 기준 페이지로부터 읽어진 데이터 비트들 중 페일 비트들의 수가 임계값보다 적을 때, 상기 프리 읽기의 결과가 상기 패스로 판별될 수 있다.
실시 예로서, 상기 주변 회로는 상기 초기 테스트 전압을 감소시키면서 상기 프리 읽기를 반복적으로 수행하도록 구성될 수 있다.
실시 예로서, 상기 주변 회로는 상기 초기 테스트 전압을 증가시키면서 상기 프리 읽기를 반복적으로 수행하도록 구성될 수 있다.
실시 예로서, 상기 주변 회로는, 상기 복수의 페이지들 중 제 1 및 제 2 페이지들에 대한 읽기들을 수행하여 제 1 및 제 2 페이지 데이터를 감지하고, 상기 제 1 페이지 데이터의 데이터 비트들과 상기 제 2 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 1 비교 페이지를 생성하고, 상기 제 1 비교 페이지의 페일 비트들의 수에 따라 제 1 에러값을 생성할 수 있다. 그리고 상기 주변 회로는, 상기 복수의 페이지들 중 제 3 페이지에 대한 읽기를 수행하여 제 3 페이지 데이터를 감지하고, 상기 제 2 페이지 데이터의 상기 데이터 비트들과 상기 제 3 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 2 비교 페이지를 생성하고, 상기 제 2 비교 페이지의 페일 비트들의 수에 따라 제 2 에러값을 생성할 수 있다.
실시 예로서, 상기 주변 회로는 상기 제 2 에러값을 상기 제 1 에러값과 비교하여 상기 제 3 페이지 데이터를 상기 결함 페이지로 검출할 수 있다.
실시 예로서, 상기 주변 회로는 상기 복수의 메모리 블록들 중 상기 결함 페이지가 검출된 메모리 블록을 배드 영역으로 정의하고, 상기 배드 영역을 상기 복수의 메모리 블록들 중 리던던시 메모리 블록으로 대체할 수 있다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 반도체 메모리 장치가 제공된다.
도 1은 복수의 페이지들 각각에 포함된 메모리 셀들의 전압 산포들을 보여주는 그래프이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 복수의 메모리 블록들 중 어느 하나를 예시적으로 보여주는 회로도이다.
도 4는 메모리 블록에 포함된 페이지들을 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 동작을 보여주는 순서도이다.
도 6은 도 5의 S120단계를 좀 더 구체적으로 보여주는 순서도이다.
도 7은 초기 테스트 전압을 조절하는 일 실시 예를 설명하기 위한 도면이다.
도 8은 복수의 페이지들 각각에 포함된 메모리 셀들의 전압 산포들의 또 다른 예를 보여주는 도면이다.
도 9는 도 5의 S130단계의 일 실시 예를 보여주는 순서도이다.
도 10은 도 5의 S130단계의 다른 실시 예를 보여주는 순서도이다.
도 11은 도 2의 페이지 버퍼들 중 어느 하나의 실시 예를 보여주는 블록도이다.
도 12는 도 10의 제 1 및 제 2 비교 페이지들을 생성하기 위한 실시 예를 보여주는 도면이다.
도 13은 도 5의 S130단계의 또 다른 실시 예를 보여주는 순서도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 복수의 페이지들 각각에 포함된 메모리 셀들의 전압 산포들을 보여주는 그래프이다. 도 1에서, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
복수의 페이지들의 메모리 셀들이 소거 상태(E)를 가질 때 복수의 페이지들 각각에 고전압의 프로그램 펄스가 인가된다고 가정한다. 해당 메모리 셀들의 문턱 전압들은 상승할 것이다.
대부분의 페이지들은 유사한 전압 산포들(D1~D3)를 가질 수 있다. 예를 들면, 복수의 페이지들 중 일부의 페이지들은 제 1 전압 산포(D1)를 가지고, 복수의 페이지들 중 다른 일부의 페이지들은 제 2 전압 산포(D2)를 가지고, 복수의 페이지들 중 또 다른 페이지들은 제 3 전압 산포(D3)를 가질 것이다.
반면, 특정 페이지는 상대적으로 낮은 전압 산포(D4)을 가질 수 있다. 해당 메모리 셀들은 슬로우 셀들이며, 슬로우 셀들은 동일한 프로그램 펄스의 인가에도 불구하고 낮은 문턱 전압들을 가질 것이다. 다양한 원인들로 인해 슬로우 셀들이 나타날 수 있음이 이해될 것이다. 예를 들면, 워드 라인의 결함으로 인해, 해당 워드 라인은 프로그램 펄스를 정상적으로 전달하지 못할 수 있다. 예를 들면, 해당 워드 라인에 인접 워드 라인과의 브릿지(bridge)가 발생될 수 있다. 이러한 결함은 공정 시 결함 및 진행성 결함(Growing defect) 중 어느 하나일 것이다.
슬로우 셀들은 반도체 메모리 장치의 신뢰성을 저하시킨다. 프로그램 시 슬로우 셀들은 계속적인 프로그램 펄스의 인가에도 불구하고 원하는 문턱 전압들을 갖지 못할 것이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치(50)를 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(50)는 메모리 셀 어레이(100) 및 주변 회로(110, peripheral circuit)를 포함한다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
주변 회로(110)는 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150), 제어 로직(160), 그리고 검출기(170)를 포함한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성된다.
어드레스 디코더(120)는 어드레스(ADDR)를 수신한다. 읽기 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(130)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.
실시 예로서, 어드레스 디코더(120)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 포함할 수 있다.
전압 발생기(130)는 반도체 메모리 장치(50)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(130)는 제어 로직(160)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(130)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(130)에서 생성된 내부 전원 전압은 반도체 메모리 장치(50)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(130)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(130)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(160)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 전압들은 어드레스 디코더(120)에 의해 워드 라인들에 인가될 수 있다.
읽기 및 쓰기 회로(140)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(160)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(150)와 데이터(DATA)를 통신한다. 읽기 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 연결된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 데이터를 읽는다. 읽어진 데이터(DATA)는 데이터 라인들(DL)을 통해 데이터 입출력 회로(150)에 출력되거나, 검출기(170)로 출력될 수 있다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(150)로부터 데이터 라인들(DL)을 통해 프로그램될 데이터(DATA)를 수신한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 프로그램될 데이터(DATA)를 선택된 워드 라인에 연결된 메모리 셀들에 프로그램할 것이다.
실시 예로서, 읽기 및 쓰기 회로(140)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(150)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(150)는 제어 로직(160)의 제어에 응답하여 동작한다. 데이터 입출력 회로(150)는 외부와 데이터(DATA)를 통신한다.
제어 로직(160)은 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150) 및 검출기(170)에 연결된다. 제어 로직(160)은 커맨드(CMD)를 수신한다. 제어 로직(160)은 커멘드(CMD)에 응답하여 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150) 및 검출기(170)를 제어하도록 구성된다.
본 발명의 실시 예에 따르면, 제어 로직(160)은 테스트 동작을 수행하도록 주변 회로(110)를 제어한다. 실시 예로서, 제어 로직(160)은 커맨드(CMD)에 응답하여 테스트 동작을 제어할 수 있다. 테스트 동작은, 기준 테스트 전압을 결정하기 위한 프리 읽기와 결정된 기준 테스트 전압을 이용하여 결함 페이지를 검출하기 위한 복수의 읽기들을 포함한다. 제어 로직(160)은 선택된 메모리 블록의 기준 페이지에 대해 프리 읽기를 수행하도록 주변 회로(110)를 제어함으로써 기준 테스트 전압을 결정할 것이다. 이후, 제어 로직(160)은 기준 테스트 전압에 따라 선택된 메모리 블록의 복수의 페이지들에 대해 각각 읽기들을 수행하도록 주변 회로(110)를 제어함으로써, 결함 페이지를 검출할 수 있다. 이는 도 5를 참조하여 더 상세히 설명된다.
검출기(170)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 수신된 데이터 중 페일 비트들의 수를 판별하고 판별된 페일 비트들의 수를 에러값(ER)으로서 제어 로직(160)에 출력한다. 예를 들면, 페일 비트는 논리값 "1" 을 갖는 데이터 비트로 정의되고 패스 비트는 논리값 "0"을 갖는 데이터 비트로 정의될 수 있다. 제어 로직(160)은 수신된 에러값(ER)을 참조하여 결함 페이지를 검출할 것이다.
실시 예로서, 제어 로직(160)은 결함 페이지를 포함하는 메모리 블록을 배드 영역으로 정의할 수 있다. 배드 영역은 복수의 메모리 블록들(BLK1~BLKz) 중 리던던시 메모리 블록으로 대체될 것이다.
실시 예로서, 제어 로직(160)은 결함 페이지를 배드 영역으로 정의할 수 있다. 이때, 배드 영역은 해당 메모리 블록에 포함된 페이지들 중 리던던시 페이지로 대체될 것이다.
실시 예로서, 제어 로직(160)은 결함 페이지에 대한 정보를 내부 레지스터(미도시)에 저장할 수 있다. 레지스터에 저장된 정보는 커맨드(CMD)에 따라 외부로 제공될 수 있다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 예시적으로 보여주는 회로도이다. 도 4는 메모리 블록(BLK1)에 포함된 페이지들(PG1~PGn)을 보여주는 도면이다.
도 2 및 도 3을 참조하면, 메모리 블록(BLK1)은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.
복수의 셀 스트링들(CS1~CSm)은 소스 선택 트랜지스터들(SST), 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터들(DST)을 포함한다. 소스 선택 트랜지스터들(SST)은 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터들(DST)은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터들(SST)의 소스 측들은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터들(DST)의 드레인 측들은 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 2를 참조하여 설명된 행 라인들(RL)에 포함되며, 어드레스 디코더(120)에 의해 구동된다. 공통 소스 라인(CSL)은, 예를 들면 제어 로직(160)에 의해 제어된다.
실시 예로서, 도 3에는 도시되지 않으나, 메모리 블록(BLK1)은 적어도 하나의 더미 워드 라인에 더 연결되고, 적어도 하나의 더미 워드 라인에 연결되는 메모리 셀들을 더 포함할 수 있다. 실시 예로서, 메모리 블록(BLK1)은 2 이상의 드레인 선택 라인들에 연결되고, 그 드레인 선택 라인들에 연결되는 드레인 선택 트랜지스터들을 포함할 수 있다. 또한, 메모리 블록(BLK1)은 2 이상의 소스 선택 라인들에 연결되고, 그 소스 선택 라인들에 연결되는 소스 선택 트랜지스터들을 포함할 수 있다.
하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 도 4를 참조하면, 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 제 1 페이지(PG1)를 구성한다. 제 2 워드 라인(WL2)에 연결된 메모리 셀들은 제 2 페이지(PG2)를 구성한다. 제 3 워드 라인(WL3)에 연결된 메모리 셀들은 제 3 페이지(PG3)를 구성한다. 제 n 워드 라인(WLn)에 연결된 메모리 셀들은 제 n 페이지(PGn)를 구성한다. 즉 메모리 블록(BLK1)은 n개의 워드 라인들(WL1~WLn)에 각각 대응하는 n개의 페이지들(PG1~PGn)을 포함한다.
다시 도 3을 참조하면, 프리 읽기 및 읽기 시에, 제 1 내지 제 m 비트 라인들(BL1~BLm)은 차지될 것이다. 공통 소스 라인(CSL)은 접지 전압으로 유지될 것이다. 그리고, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 전원 전압이 인가되어 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)은 턴온될 것이다. 비선택된 워드 라인들(예를 들면, WL1 및 WL3~WLn)에 고 전압의 패스 전압(Vpass)이 인가될 것이다. 해당 메모리 셀들은 그것의 문턱 전압들에 관계없이 턴온된다. 선택된 워드 라인(예를 들면, WL2)에 읽기 전압(Vrd)이 인가될 것이다. 선택된 메모리 셀들(예를 들면, M2)은 그것의 문턱 전압들이 읽기 전압(Vrd)보다 높은지 여부에 따라 턴온 또는 턴오프된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제 1 내지 제 m 비트 라인들(BL1~BLm)의 전압 변화 혹은 전류 변화를 감지하여 선택된 메모리 셀들의 페이지 데이터를 읽을 것이다. 예를 들면, 읽기 전압(Vrd)보다 낮은 문턱 전압을 갖는 메모리 셀들은 논리값 "1"로 읽혀질 수 있다. 그리고 읽기 전압(Vrd)보다 높거나 같은 문턱 전압을 갖는 메모리 셀들은 논리값 "0"으로 읽혀질 수 있다. 읽기 전압(Vrd)이 조절되면 동일한 메모리 셀들로부터 읽혀지는 페이지 데이터가 변경될 것이다. 페이지 데이터는 선택된 메모리 셀들의 수(m개)만큼의 데이터 비트들을 포함할 것이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치(50)의 테스트 동작을 보여주는 순서도이다.
도 2, 도 3 및 도 5를 참조하면, S110단계에서, 선택된 메모리 블록의 페이지들(PG1~PGn, 도 4 참조) 각각에 적어도 한 번의 프로그램 펄스가 인가된다. 제어 로직(160)은 메모리 블록들(BLK1~BLKz) 각각을 선택하고, 선택된 메모리 블록에 대해 테스트 동작을 수행할 것이다. 테스트 동작의 수행 전에, 선택된 메모리 블록의 메모리 셀들은 소거 상태(E, 도 1 참조)를 가질 것이다. 제어 로직(160)은 고 전압의 프로그램 펄스를 생성하도록 전압 발생기(130)를 제어할 것이다. 생성된 프로그램 펄스는 어드레스 디코더(120)를 통해 선택된 메모리 블록의 워드 라인들(WL1~WLn)에 전달될 수 있다.
프로그램 펄스의 인가에 따라, 페이지들(PG1~PGn)에 포함된 메모리 셀들의 문턱 전압들은 상승할 것이다. 예를 들면, 페이지들(PG1~PGn) 각각은 제 1 내지 제 3 전압 산포들(D1~D3, 도 1 참조) 중 어느 하나를 가질 수 있다. 만약 페이지들(PG1~PGn) 중 어느 하나의 페이지가 슬로우 셀들을 포함하는 경우 해당 페이지는 제 4 전압 산포(D4)를 가질 수 있다.
S120단계에서, 기준 페이지에 대한 프리 읽기를 반복적으로 수행하여 기준 테스트 전압이 결정된다. 제어 로직(160)은 기준 페이지에 대한 프리 읽기를 반복적으로 수행하도록 주변 회로(110)를 제어할 것이다. 기준 페이지는 선택된 메모리 블록의 복수의 페이지들(PG1~PGn, 도 4 참조) 중 어느 하나일 것이다. 예를 들면, 기준 페이지는 미리 정해진 행 어드레스에 의해 결정될 것이다. 예를 들면, 기준 페이지는 선택된 메모리 블록의 첫 번째 페이지(PG1)에 해당할 수 있다. 예를 들면, 기준 페이지는 선택된 메모리 블록의 마지막 페이지(PGn)에 해당할 수 있다. 예를 들면, 예를 들면, 기준 페이지는 선택된 메모리 블록의 첫 번째 페이지(PG1)과 마지막 페이지(PGn) 사이의 어느 하나의 페이지에 해당할 수 있다.
초기 테스트 전압을 읽기 전압(Vrd)으로서 기준 페이지에 인가하여 각 프리 읽기가 수행될 것이다. 제어 로직(160)은 프리 읽기의 결과가 패스일 때까지 초기 테스트 전압을 단계적으로 조절하면서 프리 읽기들을 수행할 것이다. 실시 예로서, 제어 로직(160)은 초기 테스트 전압을 단계적으로 감소시키면서 프리 읽기들을 수행할 수 있다.
S130단계에서, 페이지들(PG1~PGn)에 대해 기준 테스트 전압을 이용한 읽기들을 수행하여 페이지들(PG1~PGn) 중 결함 페이지가 검출된다.
기준 테스트 전압을 읽기 전압(Vrd)으로서 각 페이지에 인가하여 읽기가 수행될 것이다. 읽어진 페이지 데이터에 기반하여 페이지들(PG1~PGn) 중 결함 페이지가 존재하는지 여부가 판별될 것이다. 제 1 페이지(PG1)부터 제 n 페이지(PGn)까지에 대해 순차적으로 읽기들이 수행되면서, 제 1 내지 제 n 페이지들(PG1~PGn) 중 결함 페이지가 존재하는지 여부가 판별될 수 있다.
S140단계에서, 결함 페이지에 해당하는 영역이 배드 영역으로 처리된다. 제어 로직(160)은 결함 페이지를 포함하는 메모리 블록을 배드 영역으로 처리할 것이다. 제어 로직(160)은 결함 페이지를 포함하는 메모리 블록을 리던던시 메모리 블록으로 대체할 것이다. 결함 페이지를 포함하는 메모리 블록에 대한 액세스 시에, 해당 리던던시 메모리 블록이 액세스될 것이다.
도 6은 도 5의 S120단계를 좀 더 구체적으로 보여주는 순서도이다.
도 2 및 도 6을 참조하면, S121단계에서, 초기 테스트 전압을 이용하여 기준 페이지에 대한 프리 읽기가 수행된다. 제어 로직(160)은 초기 테스트 전압을 생성하도록 전압 발생기(130)를 제어할 것이다. 제어 로직(160)은 기준 페이지에 해당하는 어드레스(ADDR)를 어드레스 디코더(120)에 제공할 것이다. 전압 발생기(130)로부터의 초기 테스트 전압은 어드레스 디코더(120)에 의해 기준 페이지에 인가될 것이다. 초기 테스트 전압이 기준 페이지에 인가될 때, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 기준 페이지로부터 페이지 데이터를 읽을 것이다.
S122단계에서, 프리 읽기의 결과가 패스인지 여부가 판별된다. 검출기(170)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 페이지 데이터를 수신하고, 페이지 데이터 내 페일 비트들의 수를 판별한다. 그리고 검출기(170)는 판별된 페일 비트들의 수를 제어 로직(160)에 전달한다. 실시 예로서, 검출기(170)는 논리값 "1"을 갖는 데이터 비트를 페일 비트로서 판별할 수 있다.
제어 로직(160)은 페일 비트들의 수와 임계값을 비교하여 프리 읽기의 결과가 패스인지 여부를 판별할 수 있다. 페일 비트들의 수가 임계값보다 크거나 같을 때, 제어 로직(160)은 프리 읽기의 결과를 페일로 판별할 것이다. 페일 비트들의 수가 임계값보다 적을 때, 제어 로직(160)은 프리 읽기의 결과를 패스로 판별할 것이다.
S123단계에서, 초기 테스트 전압이 조절된다. 실시 예로서, 제어 로직(160)은 감소된 초기 테스트 전압을 생성하도록 전압 발생기(130)를 설정할 수 있다. 이후, S121단계가 재수행된다. 이에 따라, 초기 테스트 전압이 단계적으로 감소하면서 프리 읽기들이 수행될 수 있다.
S124단계에서, 프리 읽기의 결과가 패스일 때의 초기 테스트 전압이 기준 테스트 전압으로 설정된다.
도 7은 초기 테스트 전압을 조절하는 일 실시 예를 설명하기 위한 도면이다.
도 7을 참조하면, 기준 페이지가 제 2 전압 산포(D2)를 갖는다고 가정한다. 특정 디폴트 전압이 제 1 초기 테스트 전압(Vint1)으로 설정되어 있다. 먼저, 제 1 초기 테스트 전압(Vint1)을 이용하여 프리 읽기가 수행될 것이다. 기준 페이지 중 제 1 초기 테스트 전압(Vint1)보다 낮은 문턱 전압을 갖는 메모리 셀은 논리값 "1"로 읽혀질 수 있다. 기준 페이지 중 제 1 초기 테스트 전압(Vint1)보다 높거나 같은 문턱 전압을 갖는 메모리 셀은 논리값 "0"으로 읽혀질 수 있다. 읽어진 페이지 데이터 중 논리값 "1"을 갖는 데이터 비트들(즉 페일 비트들)의 수가 임계값보다 클 때, 특정 전압차(dV)만큼 감소된 초기 테스트 전압을 이용한 프리 읽기가 수행될 것이다. 그러한 프리 읽기는 프리 읽기의 결과가 패스일 때까지 반복적으로 수행된다. 제 1 초기 테스트 전압(Vint1)이 반복적으로 감소하여 제 2 초기 테스트 전압(Vint2)에 도달할 것이다. 제 2 초기 테스트 전압(Vint2)을 이용한 프리 읽기가 수행되고, 읽어진 페이지 데이터 중 페일 비트들의 수가 임계값보다 적을 때 제 2 초기 테스트 전압(Vint2)이 기준 테스트 전압으로서 설정될 것이다.
실시 예로서, 제 2 초기 테스트 전압(Vint2)이 소정의 전압보다 높은지 여부가 추가적으로 고려될 수 있다. 예를 들면, 결함 페이지가 기준 페이지로 선택되고, 제 4 전압 산포(D4)를 갖는다고 가정한다. 제 1 초기 테스트 전압(Vint1)은 프리 읽기가 반복적으로 수행됨에 따라 제 4 전압 산포(D4)의 전압 범위 중 왼쪽 테일(left tail, LFT)에 인접한 전압 레벨까지 감소할 것이다. 만약 해당 초기 테스트 전압이 기준 테스트 전압으로 설정된다면, 이후 수행되는 결함 페이지의 검출은 신뢰성을 읽게된다. 위 특정 전압은, 예를 들면 제 1 내지 제 3 전압 산포들(D1~D3)의 왼쪽 테일에 인접한 전압 레벨로 설정될 수 있다.
반도체 메모리 장치(50)의 공정 특성에 따라 전압 산포들(D1~D3)은 변경될 수 있다. 반도체 메모리 장치(50)의 공정 시 오차에 따라, 메모리 블록 별 전압 산포들(D1~D3)은 상이할 수 있다. 반도체 메모리 장치(50)의 프로그램/소거 사이클이 증가함에 따라, 빈번하게 프로그램들 및 소거들이 수행되는 메모리 블록은 적은 횟수로 프로그램들 및 소거들이 수행되는 메모리 블록보다 예를 들면 상대적으로 높은 전압 산포들을 가질 수 있다.
본 발명의 실시 예에 따르면, 초기 테스트 전압이 조절되면서 프리 읽기가 반복적으로 수행됨에 따라, 기준 테스트 전압이 정상적인 페이지들의 전압 산포들(D1~D3)의 왼쪽 테일에 인접한 전압 레벨로 설정될 수 있다. 즉 기준 테스트 전압은 해당 메모리 블록의 페이지들의 특성에 적응적으로 설정될 것이다. 이에 따라, 이후 기준 테스트 전압을 이용한 결함 페이지의 검출은 효율적으로 수행될 수 있다. 따라서, 향상된 신뢰성을 갖는 반도체 메모리 장치(50)가 제공된다.
도 8은 복수의 페이지들 각각에 포함된 메모리 셀들의 전압 산포들의 또 다른 예를 보여주는 도면이다. 도 8에서, 가로축은 문턱 전압을 나타내고, 세로축은 메모리 셀들의 수를 나타낸다.
도 8을 참조하면, 소거 상태(E, 도 1 참조)의 메모리 셀들에 고 전압의 프로그램 펄스가 인가될 때, 특정 페이지는 상대적으로 높은 전압 산포(D5)를 가질 수 있다. 해당 메모리 셀들은 패스트 셀들이며, 패스트 셀들은 동일한 프로그램 펄스의 인가에도 불구하고 높은 문턱 전압들을 갖는다. 제 5 전압 산포(D5)는 정상적인 페이지들의 전압 산포들(D1~D3)과 비교할 때 높은 전압 범위를 갖는다. 다양한 원인들로 인해 패스트 셀들이 나타날 수 있음이 이해될 것이다. 예를 들면, 반도체 메모리 장치의 공정 시 오차로 인해, 해당 메모리 셀들은 프로그램 펄스에 민감하게 영향을 받을 수 있다.
패스트 셀들은 반도체 메모리 장치의 신뢰성을 저하시킨다. 프로그램 시에 패스트 셀들은 적은 횟수의 프로그램 펄스들의 인가에도 과도하게 상승된 문턱 전압들을 가질 것이다. 과도하게 상승된 문턱 전압들은 읽기 마진(margin)을 감소시킨다.
기준 테스트 전압은, 패스트 셀들을 포함하는 페이지를 결함 페이지로서 검출하기 위해 설정될 수 있다. 기준 페이지가 제 2 전압 산포(D2)를 갖는다고 가정한다. 특정 디폴트 전압이 제 1 초기 테스트 전압(Vint1)으로 설정될 것이다. 제 1 초기 테스트 전압(Vint1)을 이용하여 프리 읽기가 수행될 것이다. 기준 페이지 중 제 1 초기 테스트 전압(Vint1)보다 낮은 문턱 전압을 갖는 메모리 셀은 논리값 "1"로 읽혀질 수 있다. 기준 페이지 중 제 1 초기 테스트 전압(Vint1)보다 높거나 같은 문턱 전압을 갖는 메모리 셀은 논리값 "0"으로 읽혀질 수 있다.
이 실시 예에 있어서, 논리값 "0"을 갖는 데이터 비트가 페일 비트로 정의될 것이다. 그리고 논리값 "1"을 갖는 데이터 비트가 패스 비트로 정의될 것이다. 읽어진 페이지 데이터 중 논리값 "0"을 갖는 데이터 비트들이 임계값보다 클 때, 특정 전압차(dV)만큼 증가된 초기 테스트 전압을 이용한 프리 읽기가 수행될 것이다. 제 1 초기 테스트 전압(Vint1)이 반복적으로 증가하여 제 3 초기 테스트 전압(Vint3)에 도달할 것이다. 제 3 초기 테스트 전압(Vint3)을 이용한 프리 읽기가 수행되고, 읽어진 페이지 데이터 중 페일 비트들의 수가 임계값보다 적을 때 제 3 초기 테스트 전압(Vint3)이 기준 테스트 전압으로서 설정될 것이다. 즉 프리 읽기의 결과가 패스일 때의 초기 테스트 전압이 기준 테스트 전압으로 정의될 것이다.
실시 예로서, 기준 페이지가 제 5 전압 산포(D5)의 결함 페이지일 가능성이 고려되어, 제 3 초기 테스트 전압(Vint3)은 특정 전압보다 낮은지 여부가 추가적으로 고려될 수 있다.
이후, 기준 테스트 전압을 이용하여 선택된 메모리 블록의 페이지들에 대한 읽기들이 수행될 것이다. 그러한 읽기들 각각에서, 페이지 데이터(혹은 비교 데이터, 도 10 및 도 12 참조) 중 논리값 "0"을 갖는 데이터 비트는 페일 비트로 정의되고, 논리값 "1"을 갖는 데이터 비트는 패스 비트로 정의될 것이다.
이하, 중복되는 설명을 피하기 위해 도 1 및 도 7의 제 4 전압 산포(D4)에 해당하는 결함 페이지를 검출하는 방법을 중심으로 본 발명의 실시 예가 설명된다.
도 9는 도 5의 S130단계의 일 실시 예를 보여주는 순서도이다.
도 4 및 도 9를 참조하면, S131단계에서, 제 x 페이지(PGx, x는 n보다 적거나 같은 자연수)에 대한 읽기가 수행되어 제 x 페이지 데이터가 생성된다. 제 x 워드 라인(WLx)에 기준 테스트 전압이 인가되어 제 x 페이지(PGx)의 메모리 셀들의 데이터가 읽어질 것이다. 읽어진 제 x 페이지 데이터는 제 1 내지 제 n 페이지 버퍼들(PB1~PBm, 도 2 참조)에 저장된다.
S132단계에서, 제 x 페이지 데이터 중 페일 비트들의 수가 기준값보다 큰지 여부가 판별된다. 제 x 페이지 데이터의 데이터 비트들 중 논리값 "1"(즉 페일 비트)인 데이터 비트들의 수가 판별될 것이다. 제 x 페이지 데이터는 제 1 내지 제 n 페이지 버퍼들(PB1~PBm)로부터 검출기(170)로 제공되고, 검출기(170)는 제 x 페이지 데이터에 포함된 페일 비트들의 수를 판별할 것이다. 판별 결과는 에러값(ER, 도 2 참조)으로서 제어 로직(160, 도 2 참조)으로 전달될 것이다.
다른 실시 예로서, 도 8의 제 5 전압 산포(D5)에 해당하는 결함 페이지를 검출하는 경우, 제 x 페이지 데이터의 데이터 비트들 중 논리값 "0"(즉 페일 비트)인 데이터 비트들의 수가 판별될 것이다. 검출기(170)는 제 1 내지 제 n 페이지 버퍼들(PB1~PBm)로부터 제 x 페이지 데이터를 수신하고, 제 x 페이지 데이터 중 논리값 "0"인 데이터 비트들의 수를 판별할 것이다.
S133단계에서, 에러값(ER)이 기준값보다 클 때, 제 x 페이지가 결함 페이지로 판별될 것이다. 이때, 기준값은 미리 정해질 수 있다. 에러값(ER)이 기준값보다 작거나 같은 것은, 프로그램 시 제 x 페이지의 메모리 셀들의 문턱 전압들이 정상적으로 상승함을 의미할 것이다. 에러값(ER)이 기준값보다 큰 것은, 프로그램 시 제 x 페이지의 메모리 셀들의 문턱 전압들이 원활하게 상승하지 않음을 의미할 것이다. 해당 메모리 셀들의 문턱 전압들이 원활하게 상승하지 않는 것은, 예를 들면 제 x 워드 라인(WLx)의 결함에 의해 프로그램 펄스가 정상적으로 해당 메모리 셀들에 전달되지 않음을 의미하는 것으로 이해될 수 있다.
다른 실시 예로서, 도 8의 제 5 전압 산포(D5)에 해당하는 결함 페이지를 검출하는 경우, 기준값은 상이한 값으로서 설정될 수 있다. 이때, 에러값(ER)이 기준값보다 작거나 같은 것은, 프로그램 시 제 x 페이지의 메모리 셀들의 문턱 전압들 정상적으로 상승함을 의미할 것이다. 에러값(E)이 기준값보다 큰 것은, 프로그램 시 제 x 페이지의 메모리 셀들의 문턱 전압들이 과도하게 상승함을 의미할 것이다. 해당 메모리 셀들의 문턱 전압들이 과도하게 상승하는 것은, 반도체 메모리 장치의 공정 시 오차로 인해 해당 메모리 셀들이 프로그램 펄스에 민감하게 영향을 받는 것으로 이해될 수 있다.
이후, 결함 페이지를 포함하는 메모리 블록은 배드 영역으로 처리될 수 있다. 배드 영역은 복수의 메모리 블록들(BLK1~BLKz) 중 리던던시 메모리 블록으로 대체될 것이다. 외부로부터 배드 영역에 해당하는 데이터가 수신될 때 해당 데이터는 리던던시 메모리 블록으로 어드레스될 것이다.
도 10은 도 5의 S130단계의 다른 실시 예를 보여주는 순서도이다.
도 4 및 도 10을 참조하면, S200단계에서, 제 x 및 제 x+1 페이지들(PGx, PGx+1, x는 n보다 적거나 같은 자연수)에 대한 읽기들이 수행되어 제 x 및 제 x+1 페이지 데이터를 생성한다.
S201단계에서, 제 x 페이지 데이터의 데이터 비트들과 제 x+1 페이지 데이터의 데이터 비트들에 대해 논리합 연산이 수행되어 제 1 비교 페이지를 생성한다. 제 1 비교 페이지의 데이터 비트들 각각은, 제 x 페이지 데이터의 해당 데이터 비트 및 제 x+1 페이지 데이터의 해당 데이터 비트 중 적어도 하나가 논리값 "1"(즉 페일 비트)일 때 논리값 "1"을 가질 것이다.
다른 실시 예로서, 도 8의 제 5 전압 산포(D5)에 해당하는 결함 페이지를 검출하는 경우, 제 x 페이지 데이터의 데이터 비트들과 제 x+1 페이지 데이터의 데이터 비트들에 대해 논리곱 연산이 수행될 수 있다. 연산된 데이터 비트들 각각은 제 x 페이지 데이터의 해당 데이터 비트 및 제 x+1 페이지 데이터의 해당 데이터 비트 중 적어도 하나가 논리값 "0"(즉 페일 비트)일 때 논리값 "0"을 가질 것이다.
S202단계에서, 제 1 비교 페이지의 페일 비트들의 수가 판별되고, 판별된 페일 비트들의 수에 따라 제 1 에러값이 생성된다. 검출기(170)는 제 1 비교 페이지를 수신하고, 제 1 비교 페이지에 포함된 페일 비트들의 수를 판별할 것이다. 판별된 페일 비트들의 수는 제 1 에러값(도 2의 ER 참조)으로서 제어 로직(160)에 전송된다.
S203단계에서, 다음 페이지(즉, 제 x+2 페이지)에 대한 읽기가 수행되어 제 x+2 페이지 데이터를 생성한다.
S204단계에서, 제 x+1 페이지 데이터의 데이터 비트들과 제 x+2 페이지 데이터의 데이터 비트들에 대해 논리합 연산이 수행되어 제 2 비교 페이지를 생성한다. 제 2 비교 페이지의 데이터 비트들 각각은 제 x+1 페이지 데이터의 해당 데이터 비트 및 제 x+2 페이지 데이터의 해당 데이터 비트 중 적어도 하나가 논리값 "1"(즉 페일 비트)일 때 논리값 "1"을 가질 것이다.
다른 실시 예로서, 도 8의 제 5 전압 산포(D5)에 해당하는 결함 페이지를 검출하는 경우, 제 x+1 페이지 데이터의 데이터 비트들과 제 x+2 페이지 데이터의 데이터 비트들에 대해 논리곱 연산이 수행될 것이다. 연산된 데이터 비트들 중 논리값 "0"을 갖는 데이터 비트는 페일 비트일 것이다.
S205단계에서, 제 2 비교 페이지의 페일 비트들의 수가 판별되고, 판별된 페일 비트들의 수에 따라 제 2 에러값이 생성된다. 검출기(170)는 제 2 비교 페이지를 수신하고, 제 2 비교 페이지 내 논리값 내 페일 비트들의 수를 제 2 에러값(도 2의 ER 참조)으로서 제어 로직(160)에 전송한다.
S206단계에서, 제 2 에러값이 제 1 에러값과 비교되어 제 x+2 페이지가 결함 페이지인지 여부가 검출된다.
실시 예로서, 제어 로직(160)은 수신된 각 에러값을 2로 나누어 평균값을 산출할 수 있다. 산출된 평균값은 해당 2개의 페이지 데이터의 페일 비트들의 수의 평균값을 나타내는 것으로 이해될 수 있다. 제 1 에러값에 대응하는 제 1 평균값은 제 x 페이지 데이터와 제 x+1 페이지 데이터에 포함된 페일 비트들의 수의 평균값을 의미할 것이다. 제 2 에러값에 대응하는 제 2 평균값은 제 x+1 페이지 데이터와 제 x+2 페이지 데이터에 포함된 페일 비트들의 수의 평균값을 의미할 것이다. 이후, 제어 로직(160)은 제 2 평균값을 제 1 평균값과 비교함으로써 제 x+2 페이지가 결함페이지인지 여부를 검출할 수 있다. 실시 예로서, 제 2 평균값이 제 1 평균값의 정수배(예를 들면 4배)보다 클 때 제 x+2 페이지는 결함 페이지로 판별될 것이다.
이에 따라, 하나의 메모리 블록 내에서 연속적으로 배열된 페이지들의 페일 비트들의 수들에 대한 변화율에 기초하여, 결함 페이지가 검출될 수 있다. 좀 더 구체적으로, 현재 페이지(예를 들면, 제 X+2 페이지)가 이전 페이지(예를 들면, 제 X+1 페이지)보다 과도하게 많은 페일 비트들을 포함할 때 현재 페이지는 결함 페이지로 결정될 것이다. 현재 페이지가 이전 페이지보다 약간(slightly) 많은 페일 비트들을 포함할 때 현재 페이지는 결함 페이지로 결정되지 않을 수 있다. 현재 페이지가 이전 페이지보다 과도하게 많은 페일 비트들을 포함하는 것은, 현재 페이지의 메모리 셀들이 프로그램 펄스에 정상적으로 반응하지 않는 것을 의미할 것이다. 예를 들면, 현재 페이지에 대응하는 워드 라인이 결함 워드 라인일 확률이 높다. 본 발명의 실시 예에 따르면, 연속적으로 배열된 페이지들의 페일 비트들의 수들에 대한 변화율에 기초하여 현재 페이지를 결함 페이지로 결정함으로써, 의도치 않게 배드 영역이 발생되는 것이 억제될 수 있다.
도 9의 실시 예에 따라 결함 페이지가 검출된다고 가정한다. 각 페이지에 포함된 페일 비트들의 수가 기준값과 비교되고, 비교 결과에 따라 해당 페이지가 결함 페이지로 선정된다. 이에 따라 해당 페이지가 기준값보다 약간 많은 페일 비트들을 포함하더라도 해당 페이지는 결함 페이지로서 결정될 수 있다. 이러한 결정은 많은 배드 영역들을 발생시키고, 메모리 셀 어레이(100)의 저장 공간을 감소시킬 수 있다.
메모리 블록 내 제 1 페이지(PG1)의 특성과 제 n 페이지(PGn)의 특성은 상이할 수 있다. 예를 들면, 제 1 페이지(PG1)보다 제 n 페이지(PGn)가 읽기 및 쓰기 회로(140)보다 먼 것에 기인하여, 제 1 페이지(PG1)의 메모리 셀에 포획된 전자의 수와 제 n 페이지(PGn)의 메모리 셀에 포획된 전자의 수가 동일함에도 불구하고, 제 n 페이지(PGn)의 문턱 전압이 제 1 페이지(PG1)보다 더 높게 읽어질 수 있다. 예를 들면, 이러한 현상은 각 페이지와 읽기 및 쓰기 회로(140) 사이의 비트 라인들(BL1~BLm)의 길이에 영향을 받는다. 이러한 경우 제 1 페이지(PG1)가 기준값보다 약간 많은 페일 비트들을 포함하는 것으로 판별되더라도 제 1 페이지(PG1)는 결함 페이지로서 결정되고, 제 n 페이지(PGn)는 기준값보다 약간 적은 페일 비트들을 포함하는 것으로 판별되더라도 제 n 페이지(PG)는 결함 페이지로서 결정되지 않는다. 이러한 결정은 많은 배드 영역들을 발생시킬 수 있다. 다만, 도 9의 실시 예에 따르면, 비교 데이터의 생성, 그리고 2개의 에러값들(제 1 에러값 및 제 2 에러값)에 대한 연산들을 수행하지 않으므로 빠른 속도로 결함 페이지가 검출될 수 있다.
도 11은 도 2의 페이지 버퍼들(PB1~PBm) 중 어느 하나(PB1)의 실시 예를 보여주는 블록도이다.
도 11을 참조하면, 제 1 페이지 버퍼(PB1)는 센싱 트랜지스터(ST), 프리차지 회로(210), 래치 회로(220) 및 스위칭 회로(230)를 포함한다.
센싱 트랜지스터(ST)는 제 1 비트 라인(BL1) 및 센스 노드(SO) 사이에 연결된다. 센싱 트랜지스터(ST)는 제어 로직(160, 도 2 참조)으로부터의 센싱 신호(SES)에 응답하여 턴 온된다.
프리차지 회로(210)는 센스 노드(SO)에 연결되며, 센싱 트랜지스터(ST)를 통해 제 1 비트 라인(BL1)에 연결된다. 프리차지 회로(210)는 제어 로직(160)의 제어에 응답하여 센싱 트랜지스터(ST)를 통해 제 1 비트 라인(BL1)을 프리차지시킨다.
래치 회로(220)는 센스 노드(SO)에 연결된다. 래치 회로(220)는 복수의 래치부들(LAT1~LAT3)을 포함한다. 제 1 내지 제 3 래치부들(LAT1~LAT3) 각각은 하나의 데이터 비트를 저장할 수 있다. 메모리 셀로부터 제 1 비트 라인(BL1)를 통해 읽혀지는 데이터는 제 1 래치부(LAT1)에 저장된다. 제 1 내지 제 3 래치들(LAT1~LAT3)은 제어 로직(160)의 제어에 응답하여 데이터를 교환할 수 있다.
제 1 내지 제 3 래치부들(LAT1~LAT3)은 각각 제 1 내지 제 3 노드들(AN~CN)을 통해 스위칭 회로(230)에 연결된다. 제 1 내지 제 3 래치부들(LAT1~LAT3)은 스위칭 회로(230)를 통해 데이터 입출력 회로(150) 및 검출기(170)에 연결된다.
래치 회로(220)는 복수의 래치부들(LAT1~LAT3) 외에 추가적인 트랜지스터들(미도시)을 더 포함할 수 있다. 이러한 트랜지스터들을 이용하여, 제 1 내지 제 3 래치들(LAT1~LAT3)에 저장된 데이터 비트들에 대한 논리합 연산 또는 논리곱 연산을 수행할 수 있음이 이해될 것이다. 이러한 트랜지스터들을 이용하여 페이지 버퍼들(PB1~PBm) 내에서 도 10의 제 1 및 제 2 비교 페이지들이 생성될 수 있다.
도 12는 도 10의 제 1 및 제 2 비교 페이지들을 생성하기 위한 실시 예를 보여주는 도면이다.
도 2, 도 12를 참조하면, S300단계에서, 제 x 페이지에 대한 읽기를 통해 페이지 버퍼들(PB1~PBm)의 제 1 래치들(LATs1, 도 11의 LAT1 참조)에 제 x 페이지 데이터가 읽혀진다. S301단계에서, 제 x 페이지 데이터는 제 1 래치들(LATs1)로부터 페이지 버퍼들(PB1~PBm)의 제 2 래치들(LATs2, 도 11의 LAT2 참조)로 전송된다. 예를 들면, 각 페이지 버퍼 내 제 1 래치(LAT1)에 저장된 데이터는 센스 노드(SO)를 통해 제 2 래치(LAT2)로 전송될 것이다.
S302단계에서, 제 x+1 페이지에 대한 읽기를 통해 제 1 래치들(LATs1)에 제 x+1 페이지 데이터가 읽혀진다.
S303단계에서, 제 1 래치들(LATs1)에 저장된 제 x+1 페이지 데이터와 제 2 래치들(LATs2)에 저장된 제 x 페이지 데이터에 대한 논리합 연산이 수행된다. S304단계에서, 논리합 연산에 따른 제 1 비교 페이지는 페이지 버퍼들(PB1~PBm)의 제 3 래치들(LATs3, 도 11의 LAT3 참조)에 저장된다.
S305단계에서, 제 1 비교 페이지는 제 3 래치들(LATs3)로부터 검출기(170)로 출력된다. 검출기(170)는 제 1 비교 페이지 중 페일 비트들의 수를 검출할 것이다.
S306단계에서, 제 1 래치들(LATs1)에 남아있는 제 x+1 페이지 데이터는 제 2 래치들(LATs2)로 전송되 것이다. 이후 S307단계에서, 제 x+2 페이지에 대한 읽기를 통해 제 1 래치들(LATs1)에 제 x+2 페이지 데이터가 읽혀진다.
S308단계에서, 제 1 래치들(LATs1)에 저장된 제 x+2 페이지 데이터와 제 2 래치들(LATs2)에 저장된 제 x+1 페이지 데이터에 대한 논리합 연산이 수행된다. S309단계에서, 논리합 연산에 따른 제 2 비교 페이지는 제 3 래치들(LATs3)에 저장될 것이다.
S310단계에서, 제 2 비교 페이지는 제 3 래치들(LATs3)로부터 검출기(170)로 출력된다. 검출기(170)는 제 2 비교 페이지 중 페일 비트들의 수를 검출할 것이다.
도 12의 실시 예에 따르면, 비교 페이지를 저장하기 위한 반도체 메모리 장치(50) 내 별도의 구성 없이도, 페이지 버퍼들(PB1~PBm) 내 복수의 래치들(LATs1, LATs2, LATs3)을 이용하여 비교 페이지가 생성될 수 있다. 따라서 반도체 메모리 장치(50)의 면적이 세이브된다.
도 13은 도 5의 S130단계의 또 다른 실시 예를 보여주는 순서도이다.
도 2 및 도 13을 참조하면, S400단계에서, 제 x 페이지(PGx)에 대한 읽기가 수행되어 제 x 페이지 데이터를 생성한다. 제 x 페이지 데이터는 페이지 버퍼들(PB1~PBm)로부터 검출기(170)로 제공될 것이다.
S401단계에서, 제 x 페이지 데이터 중 페일 비트들의 수가 제 1 에러값으로서 검출된다. 검출기(170)는 제 x 페이지 데이터 중 페일 비트들의 수를 검출하고, 검출된 페일 비트들의 수를 제 1 에러값(도 2의 ER 참조)으로서 제어 로직(160)에 전송할 것이다.
S402단계에서, 제 x+1 페이지(PGx+1)에 대한 읽기가 수행되어 제 x+1 페이지 데이터를 생성한다. 제 x+1 페이지 데이터는 페이지 버퍼들(PB1~PBm)로부터 검출기(170)로 제공될 것이다.
S403단계에서, 제 x+1 페이지 데이터 중 페일 비트들의 수가 제 2 에러값으로서 검출된다. 검출기(170)는 제 x+1 페이지 데이터 중 페일 비트들의 수를 제 2 에러값(도 2의 ER 참조)으로서 제어 로직(160)에 전송할 것이다.
S404단계에서, 제 2 에러값이 제 1 에러값과 비교되어 제 x+1 페이지가 결함 페이지인지 여부가 판별된다. 실시 예로서, 제어 로직(160)은 제 2 에러값이 제 1 에러값의 정수배(예를 들면 4배)보다 클 때 제 x+1 페이지를 결함 페이지로 판별할 것이다. 이에 따라, 하나의 메모리 블록 내에서 연속적으로 배열된 페이지들의 페일 비트들의 수들에 대한 변화율에 기초하여 결함 페이지가 검출될 수 있다.
본 발명의 실시 예에 따르면, 기준 테스트 전압은 메모리 셀 어레이 내 각 메모리 블록의 페이지들의 특성에 적응적으로 설정된다. 그리고, 기준 테스트 전압을 이용한 읽기들을 수행하여 복수의 페이지들(PB1~PBn) 중 결함 페이지가 존재하는지 여부가 판별된다. 이에 따라 메모리 셀 어레이 내 결함 페이지는 효율적으로 검출될 수 있다. 따라서, 향상된 신뢰성을 갖는 반도체 메모리 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 셀 어레이
110: 주변 회로
120: 어드레스 디코더
130: 전압 발생기
140: 읽기 및 쓰기 회로
150: 데이터 입출력 회로
160: 제어 로직
170: 검출기
PG1~PGn: 제 1 내지 제 n 페이지들

Claims (20)

  1. 복수의 페이지들 각각에 적어도 한 번의 프로그램 펄스를 인가하는 단계;
    초기 테스트 전압을 이용하여 상기 복수의 페이지들 중 기준 페이지에 대한 프리 읽기를 수행하는 단계;
    상기 프리 읽기의 결과가 패스(pass)일 때까지 상기 초기 테스트 전압을 조절하여 상기 프리 읽기를 재수행하는 단계;
    상기 프리 읽기의 결과가 상기 패스일 때의 상기 초기 테스트 전압을 기준 테스트 전압으로 설정하는 단계; 및
    상기 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 각각 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 프리 읽기에 의해 상기 기준 페이지로부터 읽어진 데이터 비트들 중 페일 비트들의 수가 임계값보다 적을 때, 상기 프리 읽기의 결과가 상기 패스로 판별되는 동작 방법.
  3. 제 2 항에 있어서,
    상기 데이터 비트들 중 제 1 논리값을 갖는 데이터 비트는 페일 비트로 정의되고, 상기 데이터 비트들 중 제 2 논리값을 갖는 데이터 비트는 패스 비트로 정의되는 동작 방법.
  4. 제 3 항에 있어서,
    상기 프리 읽기를 재수행하는 단계는 상기 초기 테스트 전압을 감소시켜 상기 프리 읽기를 재수행하는 단계를 포함하며,
    상기 기준 페이지 중 상기 초기 테스트 전압보다 낮은 문턱 전압을 갖는 메모리 셀의 데이터 비트는 상기 제 1 논리값으로 판별되고, 상기 기준 페이지 중 상기 초기 테스트 전압보다 높거나 같은 문턱 전압을 갖는 메모리 셀의 데이터 비트는 상기 제 2 논리값으로 판별되는 동작 방법.
  5. 제 3 항에 있어서,
    상기 프리 읽기를 재수행하는 단계는 상기 초기 테스트 전압을 증가시켜 상기 프리 읽기를 재수행하는 단계를 포함하며,
    상기 기준 페이지 중 상기 초기 테스트 전압보다 높거나 같은 문턱 전압을 갖는 메모리 셀의 데이터 비트는 상기 제 1 논리값으로 판별되고, 상기 기준 페이지 중 상기 초기 테스트 전압보다 낮은 문턱 전압을 갖는 메모리 셀의 데이터 비트는 상기 제 2 논리값으로 판별되는 동작 방법.
  6. 제 1 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 복수의 페이지들 중 제 1 및 제 2 페이지들에 대한 읽기들을 수행하여 제 1 및 제 2 페이지 데이터를 감지하는 단계;
    상기 제 1 페이지 데이터의 데이터 비트들과 상기 제 2 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 1 비교 페이지를 생성하는 단계; 및
    상기 제 1 비교 페이지의 페일 비트들의 수에 따라 제 1 에러값을 생성하는 단계를 포함하는 동작 방법.
  7. 제 6 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 복수의 페이지들 중 제 3 페이지에 대한 읽기를 수행하여 제 3 페이지 데이터를 감지하는 단계;
    상기 제 2 페이지 데이터의 상기 데이터 비트들과 상기 제 3 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 2 비교 페이지를 생성하는 단계; 및
    상기 제 2 비교 페이지의 페일 비트들의 수에 따라 제 2 에러값을 생성하는 단계를 더 포함하는 동작 방법.
  8. 제 7 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함하는 동작 방법.
  9. 제 1 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 복수의 페이지들 중 제 1 페이지에 대한 읽기를 수행하여 제 1 페이지 데이터를 감지하는 단계;
    상기 제 1 페이지 데이터 중 페일 비트들의 수를 제 1 에러값으로서 카운트하는 단계;
    상기 복수의 페이지들 중 제 2 페이지에 대한 읽기를 수행하여 제 2 페이지 데이터를 감지하는 단계; 및
    상기 제 2 페이지 데이터 중 페일 비트들의 수를 제 2 에러값으로서 카운트하는 단계를 포함하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    상기 제 2 에러값을 상기 제 1 에러값과 비교함으로써, 상기 제 3 페이지를 상기 결함 페이지로 검출하는 단계를 더 포함하는 동작 방법.
  11. 제 1 항에 있어서,
    상기 결함 페이지를 검출하는 단계는,
    각 페이지에 대한 읽기를 수행하여 페이지 데이터를 생성하는 단계; 및
    상기 페이지 데이터의 페일 비트들의 수가 기준값보다 클 때 해당 페이지를 상기 결함 페이지로서 검출하는 단계를 포함하는 동작 방법.
  12. 제 1 항에 있어서,
    상기 결함 페이지를 포함하는 메모리 블록은 배드 영역으로 처리되는 동작 방법.
  13. 제 1 항에 있어서,
    상기 결함 페이지는 배드 영역으로 처리되는 동작 방법.
  14. 복수의 메모리 블록들을 포함하되, 상기 복수의 메모리 블록들 각각은 복수의 페이지들을 포함하는 메모리 셀 어레이; 및
    초기 테스트 전압을 이용하여 상기 복수의 페이지들 중 기준 페이지에 대한 프리 읽기를 수행하되, 상기 프리 읽기의 결과가 패스일 때까지 상기 초기 테스트 전압을 조절하면서 상기 프리 읽기를 반복적으로 수행하도록 구성되는 주변 회로를 포함하되,
    상기 주변 회로는 상기 프리 읽기의 결과가 패스일 때의 상기 초기 테스트 전압을 기준 테스트 전압으로 설정하고, 상기 기준 테스트 전압을 이용하여 상기 복수의 페이지들에 대해 읽기들을 수행함으로써 상기 복수의 페이지들 중 결함 페이지를 검출하도록 구성되는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 프리 읽기에 의해 상기 기준 페이지로부터 읽어진 데이터 비트들 중 페일 비트들의 수가 임계값보다 적을 때, 상기 프리 읽기의 결과가 상기 패스로 판별되는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 주변 회로는 상기 초기 테스트 전압을 감소시키면서 상기 프리 읽기를 반복적으로 수행하도록 구성되는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 주변 회로는 상기 초기 테스트 전압을 증가시키면서 상기 프리 읽기를 반복적으로 수행하도록 구성되는 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 주변 회로는,
    상기 복수의 페이지들 중 제 1 및 제 2 페이지들에 대한 읽기들을 수행하여 제 1 및 제 2 페이지 데이터를 감지하고, 상기 제 1 페이지 데이터의 데이터 비트들과 상기 제 2 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 1 비교 페이지를 생성하고, 상기 제 1 비교 페이지의 페일 비트들의 수에 따라 제 1 에러값을 생성하며,
    상기 복수의 페이지들 중 제 3 페이지에 대한 읽기를 수행하여 제 3 페이지 데이터를 감지하고, 상기 제 2 페이지 데이터의 상기 데이터 비트들과 상기 제 3 페이지 데이터의 데이터 비트들에 대해 논리합 연산을 수행하여 제 2 비교 페이지를 생성하고, 상기 제 2 비교 페이지의 페일 비트들의 수에 따라 제 2 에러값을 생성하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 주변 회로는 상기 제 2 에러값을 상기 제 1 에러값과 비교하여 상기 제 3 페이지 데이터를 상기 결함 페이지로 검출하는 반도체 메모리 장치.
  20. 제 14 항에 있어서,
    상기 주변 회로는 상기 복수의 메모리 블록들 중 상기 결함 페이지가 검출된 메모리 블록을 배드 영역으로 정의하고, 상기 배드 영역을 상기 복수의 메모리 블록들 중 리던던시 메모리 블록으로 대체하는 반도체 메모리 장치.
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