KR20160115667A - 습식 스트리핑 가능한 중간층을 갖는 반도체 구조체의 패터닝 공정 - Google Patents

습식 스트리핑 가능한 중간층을 갖는 반도체 구조체의 패터닝 공정 Download PDF

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Abstract

일부 구체예에 따르면 리소그래피 방법이 제공된다. 상기 리소그래피 방법은 기판 상에 중합체 재료의 하층을 형성시키는 단계; 하층 상에 규소 함유 중간층을 형성시키는 단계로서, 상기 규소 함유 중간층은 규소 농도가 20 중량% 미만이고 습식 스트리핑 가능한 단계; 규소 함유 중간층 상에 패터닝된 감광층을 형성시키는 단계; 제1 에칭 공정을 수행하여 패터닝된 감광층의 패턴을 규소 함유 중간층에 전사하는 단계; 제2 에칭 공정을 수행하여 패턴을 하층에 전사하는 단계; 및 규소 함유 중간층 및 하층에 습식 스트리핑 공정을 수행하는 단계를 포함한다.

Description

습식 스트리핑 가능한 중간층을 갖는 반도체 구조체의 패터닝 공정{PATTERNING PROCESS OF A SEMICONDUCTOR STRUCTURE WITH A WET STRIPPABLE MIDDLE LAYER}
집적 회로(IC) 제작(fabrication)에서, 포토마스크로부터 웨이퍼에 소형 피쳐(feature) 사이즈를 갖는 설계 패턴을 전사하는 데에 패터닝된 포토레지스트층이 사용된다. 포토레지스트는 감광성이며, 포토리소그래피 공정에 의해 패터닝될 수 있다. 또한, 포토레지스트층은 충분한 두께를 추가로 요구하는 에칭 또는 이온 주입에 대한 내성을 제공한다. IC 기술이 더 작은 피쳐 사이즈, 예컨대 32 나노미터, 28 나노미터, 20 나노미터 이하로의 축소로 계속적으로 진행할 때, 내성이 요구되기 때문에 두께는 이에 따라 작아지지 않는다. 더 두꺼운 포토레지스트를 커버하기에 충분한 포커스의 깊이는 이미지화 해상도를 열화시킬 것이다. 상기 도전을 극복하기 위해 다중 필름 포토레지스트가 도입되었다. 그러나, 다중 필름 포토레지스트 중 추가의 재료(들)는 제거가 어려워서, 기판을 손상시키거나 잔류물을 남긴다.
따라서, 상기 이슈를 해결하기 위한 포토레지스트 재료 및 리소그래피 방법이 필요하다.
본 개시의 측면은 첨부 도면과 함께 읽을 때, 하기 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 프랙티스에 따라, 다양한 특징물은 일정 비율로 도시되지 않았음을 주지하라. 사실상, 다양한 특징물의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1 내지 8은 일부 구체예에 따라 구성된, 다양한 제작 단계에서의 하나의 예시적인 반도체 구조체의 단면도를 도시한다.
도 9는 일부 구체예에서 본 개시의 측면에 따라 구성된, 포토리소그래피 공정에 사용되는 중간층 내 화학 구조의 개략도이다.
도 10은 일부 구체예에서 본 개시의 측면에 따라 구성된, 포토리소그래피 공정에 사용되는 중간층 내 화학 구조의 개략도이다.
도 11은 일부 구체예에서 본 개시의 측면에 따라 구성된, 포토리소그래피 공정에 사용되는 중간층 내 화학 구조의 개략도이다.
도 12는 일부 구체예에서 본 개시의 측면에 따라 구성된 중간층 내 제1 유기기의 화학 구조의 개략도이다.
도 13은 일부 구체예에서 본 개시의 측면에 따라 구성된 중간층 내 방향족 유기기의 화학 구조의 개략도이다.
도 14는 일부 구체예에서 본 개시의 측면에 따라 구성된 중간층 내 제2 유기기의 화학 구조의 개략도이다.
도 15는 일부 구체예에서 본 개시의 측면에 따라 구성된 중간층 내 장쇄 화학 구조의 개략도이다.
도 16은 일부 구체예에서 본 개시의 측면에 따라 구성된 중간층 내 전자 공여기의 화학 구조의 개략도이다.
도 17은 일부 구체예에서 본 개시의 측면에 따라 구성된 중간층 내 전자 끄는 기의 화학 구조의 개략도이다.
도 18은 일부 구체예에서 본 개시의 측면에 따라 구성된 중간층 내 산 분해성 기의 화학 구조의 개략도이다.
도 19는 일부 구체예에서 본 개시의 측면에 따라 구성된 포토리소그래피 공정 방법의 흐름도이다.
도 20은 일부 구체예에서 본 개시의 측면에 따라 구성된 포토리소그래피 공정 방법의 흐름도이다.
도 21은 일부 구체예에서 본 개시의 측면에 따라 구성된 포토리소그래피 공정 방법의 흐름도이다.
하기 개시는 다양한 구체예의 상이한 특징을 실시하기 위한 다수의 상이한 구체예 또는 예를 제공하는 것으로 이해해야 한다. 본 개시를 간략화하기 위해 하기에 성분 및 배열의 구체예를 기재한다. 이들은 물론 단순히 예이며, 한정하려는 것이 아니다. 예컨대, 하기 설명에서 제2 특징물 위에 또는 상에 제1 특징물을 형성하는 것은, 제1 특징물 및 제2 특징물을 직접 접촉시켜 형성하는 것을 포함할 수 있고, 또한 제1 특징물과 제2 특징물이 직접 접촉되지 않을 수 있도록, 추가의 특징물을 제1 특징물과 제2 특징물 사이에 개재시켜 형성할 수 있는 구체예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이 반복은 간단성 및 명확성을 목적으로 하는 것으로서, 논의된 다양한 구체예 및/또는 구성 사이의 관계를 그 자체로 지시하지는 않는다.
도 1 내지 8은 일부 구체예에 따른 다양한 제작 단계에서의 반도체 구조체(100)의 단면도를 제공한다. 반도체 구조체(100) 및 이의 제조 방법을 도 1 내지 18을 참조하여 총체적으로 설명한다.
도 1을 참조하면, 반도체 구조 소자(100)는 본 구체예에서 반도체 웨이퍼이다. 반도체 구조체(100)는 일부 구체예에서 실리콘 기판과 같은 반도체 기판(110)을 포함한다. 기판(110)은 일부 구체예에서 게르마늄 또는 다이아몬드와 같은 다른 원소의 반도체를 포함할 수 있다. 기판(110)은 탄화규소, 비화갈륨, 비화인듐 및 인화인듐과 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 규소 게르마늄, 규소 게르마늄 탄화물, 갈륨 비소 인화물 및 갈륨 인듐 인화물과 같은 합금 반도체를 포함할 수 있다. 기판(110)은 실리콘 기판 상에 에피탁셜 성장된 반도체층(들)과 같은 1 이상의 에피탁셜 반도체층을 포함할 수 있다. 예컨대, 기판은 벌크 반도체 위에 놓인 에피탁셜층을 가질 수 있다. 또한, 기판은 성능 강화를 위해 변형(strainment)될 수 있다. 예컨대, 에피탁셜층은 선택적인 에피탁셜 성장(SEG)을 비롯한 공정에 의해 형성된 벌크 규소 위에 놓인 규소 게르마늄의 층, 또는 벌크 규소 게르마늄 위에 놓인 규소의 층과 같은 벌크 반도체와는 상이한 반도체 재료를 포함할 수 있다. 또한, 기판(110)은 절연체 상 반도체(SOI) 구조체를 포함할 수 있다. 예컨대, 기판은 주입 산소에 의한 분리(SIMOX)와 같은 공정에 의해 형성된 매립 산화물(BOX)층을 포함할 수 있다. 다른 구체예에서, 기판(110)은 박막 트랜지스터(TFT) 기술과 같은 유리를 포함할 수 있다.
반도체 구조체(100)는 또한 다른 재료층 및 다른 회로 패턴을 포함할 수 있다. 예컨대, 반도체 구조체(100)는 반도체 기판(110)에 형성된 도핑 웰 구조체(예컨대 P형 도핑 웰 및 N형 도핑 웰)와 같은 다양한 도핑 특징물을 포함한다. 다른 구체예에서, 반도체 구조체(100)는 접촉부 또는 바이어스를 위한 전도성 라인 또는 홀에 대한 트렌치를 형성하기 위해 패터닝되는 유전층과 같은, (도펀트의 도입을 위한 이온 주입 또는 제거를 위한 에칭에 의해) 패터닝되는 1 이상의 재료층; 게이트를 형성하기 위해 패터닝되는 게이트 재료 스택(stack); 또는 단리 트렌치를 형성하기 위해 패터닝되는 반도체 재료를 포함할 수 있다. 예컨대, 패터닝되는 재료층은 반도체 기판(110)의 일부로서의 반도체층이다. 다른 구체예에서, 비화갈륨(GaAs) 및 비화알루미늄갈륨(AlGaAs)과 같은 다중 반도체 재료층을 반도체 기판 상에 에피탁셜 성장시키고, 패터닝하여 발광 다이오드(LED)와 같은 다양한 소자를 형성시킨다. 일부 다른 구체예에서, 반도체 구조체(100)는 그 위에 형성되어 있거나 또는 형성될 3차원 핀 전계 효과 트랜지스터(FinFET) 및 핀 활성 영역을 포함한다.
여전히 도 1을 참조하면, 반도체 기판(110) 상에 3층 포토레지스트가 형성된다. 하층(112)이 반도체 기판(110) 상에 형성된다. 하층(112)은 에칭 또는 이온 주입에 대한 내성을 제공하기 위해 설계된다. 하층(112)은 에칭 또는 이온 주입으로부터 기판(110)을 보호하기 위한 마스크로서 기능한다. 따라서, 하층(112)은 이를 달성하기 위한 충분한 두께를 갖는다. 일부 구체예에서, 하층(112)은 규소 무함유 유기 중합체를 포함한다. 일부 구체예에서, 하층(112)의 형성은 스핀온 코팅 및 경화(예컨대 적절한 소성 온도로의 열 소성 공정)를 포함한다.
여전히 도 1을 참조하면, 중간층(114)이 하층(112) 상에 형성된다. 중간층(114)은 하층(112)으로부터의 에칭 선택성을 제공하기 위해 설계된 규소 함유 층이다. 본 구체예에서, 중간층(114)은 하층(112)에 패턴을 전사하기 위한 에칭 마스크로서 기능한다. 일부 구체예에서, 리소그래피 노광 공정 동안 반사를 감소시켜 이미지화 콘트라스트를 증가시키고 이미지화 해상도를 강화시키는 바닥 반사 방지 코팅으로서 기능하도록 중간층(114)이 또한 설계된다. 에칭 선택성을 갖도록 규소 함유 중간층(114) 및 무규소 하층(112)이 설계된다. 일부 구체예에서, 중간층(114)의 형성은 스핀온 코팅 및 경화(예컨대 적절한 소성 온도로의 열 소성 공정)를 포함한다.
기존 중간층은 제거가 어렵다. 플라즈마 에칭 공정을 적용하여 중간층을 제거할 경우, 플라즈마 에칭 공정은 반도체 기판(110)을 손상시킬 수도 있다. 기존 습식 에칭 공정은 중간층의 제거에는 효과적이지 않다. 개시된 방법 및 중간층(114)은, 중간층(114)이 반도체 구조체(100)를 손상시키기 않고 습식 스트리핑에 의해 효과적으로 제거될 수 있도록 설계된다. 따라서, 중간층(114)을 습식 스트리핑 가능한 중간층으로서 지칭한다.
습식 스트리핑 가능한 중간층(114)은 일부 구체예에 따르면 도 9에 개략 도시된 화학 구조를 갖는 규소 함유 중합체(또는 간단히 규소 중합체)(130)를 포함한다. 특히, 습식 스트리핑 가능한 중간층(114)은 긴 측쇄를 갖도록 그리고 20 중량% 미만의 규소 함량을 갖도록 설계된다. 긴 측쇄를 가짐으로써, 중간층(114) 내 규소의 중량%가 감소된다. 따라서, 규소 함유 기에 비해, 긴 측쇄가 제거 용이하다. 또한, 긴 측쇄는 하층(112)을 패터닝하기 위한 건식 에칭 공정 동안 O-Si-O의 형성을 감소시킨다. 하층(112)에 적용되는 건식 에칭 공정은 패터닝된 중간층 상에 크러스트(crust)를 형성시키고, 크러스트는 이의 높은 규소 함량으로 인해 제거가 어렵다. 따라서, 건식 에칭 공정 동안의 O-Si-O 형성의 감소는 크러스트의 규소 함량을 감소시켜서, 크러스트의 제거를 용이하게 한다. 대안적으로, 중간층(114) 내 규소 함유 중합체(130)는 더 많고 및/또는 더 긴 유기 사슬을 갖도록 설계된다. 유사한 이유로, 더 많고 및/또는 더 긴 유기 사슬은 중간층(114)의 규소 함량을 감소시켜서, 반도체 구조체(100)를 손상시키지 않고 중간층 및 크러스트를 더욱 용이하게 제거하게 한다.
다양한 구체예에 따른 습식 스트리핑 가능한 중간층(114)의 조성을 더욱 설명한다. 규소 중합체(130)의 화학 구조는 함께 화학적으로 결합된 복수의 O-Si-O 기를 갖는 주쇄(132)를 포함한다. 일부 구체예에서, O-Si-O 기는 함께 직접 결합될 수 없다. 예컨대, 일부 다른 화학적 기가 2개의 인접한 O-Si-O 기를 가교하고 2개의 인접한 O-Si-O 기를 함께 결합할 수 있다. 규소 중합체(130)는 가교 부위를 제공하는 1 유기기(134)("X"로 라벨링됨); 중간층(114)의 특성(예컨대 굴절 지수 n, 흡광 계수 κ 및/또는 에칭 내성)을 변경하는 방향족 기(136)("D"로 라벨링됨); 및 포토레지스트층의 부착성을 강화시키고 에칭 성능 및 습식 스트리핑 가능성과 같은 다른 효과를 조정하는 제2 유기기(138)("R"로 라벨링됨)를 더 포함한다.
규소 중합체(130)의 주쇄(132)는 도 9에 도시된 바와 같은, 제1 유기기(134)에 결합된 제1 서브셋, 방향족 기(136)에 결합된 제2 서브셋, 및 제2 유기기(138)에 결합된 제3 서브셋을 포함한다. O-Si-O 기의 제1, 제2 및 제3 서브셋의 상대적인 중량%는 각각 "a", "b" 및 "c"이다(도 9에 라벨링됨). a, b 및 c의 합계는 1 또는 100%이다. 다양한 파라미터가 적절히 조정되도록 a, b 및 c의 상대적인 중량%는 조정된다. 예컨대, 적은 가교 부위가 예상될 때, O-Si-O 기의 제1 서브셋의 중량% "a"가 감소된다. 상기 기재된 바와 같이, 각각의 함수 외에도, 화학적 기 "X", "D" 및 "R"은 중간층(114)의 규소 함량 및 크러스트의 규소 함량도 더 감소시켜 양쪽의 제거를 더욱 용이하게 하기 위해, 장쇄를 갖도록 설계된다. 일부 구체예에서, 중간층(114)은 지방족 또는 방향족 기에 의해 주쇄(132) 내 규소 원자에 결합된 1~4개의 알킬기를 포함한다.
일부 구체예에서, 제1 유기기(X)(134)는 -I, -Br, -Cl, -NH2, -COOH, -OH, -SH, -N3, 에폭시, 알킨, 알켄, 케톤, 알데히드, 에스테르, 아실 할라이드, NHS 에스테르, 이미도에스테르, 펜타플루오로페닐 에스테르, 히드록시메틸 포스핀, 카르보디이미드, 말레이미드, 할로아세틸, 피리딜디설피드, 티오설포네이트, 비닐설폰, 히드라지드, 알콕시아민, 디아지리딘, 아릴 아지드, 이소시아네이트, 포스핀, 아미드, 에테르 또는 이의 조합과 같은 1 이상의 가교성 작용기를 갖는, 2-20개의 탄소(C2-C20)를 갖는 알킬기인 가교제(cross-linker)이다. 일부 예에서, 제1 유기기(X)(134)는 도 12에 도시된 150, 152, 154 또는 156과 같은 화학 구조를 포함한다. 제1 유기기(X)(134)의 중량% "a"는 일부 구체예에 따르면 0~1 범위이다.
일부 구체예에서, 방향족 기(D)(136)는 발색단을 포함하며, 방향족 기 또는 복소환기와 같은 1 이상의 감광성 작용기를 갖는, 3-20개의 탄소(C3-C20)를 갖는 알킬기를 포함한다. 방향족 구조는 페닐, 나프탈레닐, 페난트레닐, 안트라세닐, 페날레닐 또는 1~5원 고리를 포함하는 다른 방향족 유도체일 수 있다. 일부 예에서, 방향족 기(D)(136)는 도 13에 도시된 바와 같은, 160, 162 또는 164와 같은 화학 구조를 포함한다. 방향족 기(D)(136)의 중량% "b"는 일부 구체예에 따르면 0~0.5 범위이다.
일부 구체예에서, 제2 유기기(R)(138)는 비환식 구조 또는 환식 구조를 갖는, 1-20개의 탄소(C1-C20)를 갖는 알킬기를 포함한다. 예컨대, 환식 구조는 방향환이다. 제2 유기기(138)는 포토레지스트 부착성, 에칭 내성 및 습식 스트리핑 가능성을 강화시키도록 설계된다. 다른 예에서, 알킬기는 -I, -Br, -Cl, -NH2, -COOH, -OH, -SH, -N3, -S(=O)-, 알켄, 알킨, 이민, 에테르, 에스테르, 알데히드, 케톤, 아미드, 설폰, 아세트산, 시안화물 또는 이의 조합과 같은 작용기를 더 포함한다. 일부 예에서, 제2 유기기(R)(138)는 도 14에 도시된 바와 같은, 170, 172, 174 또는 176과 같은 화학 구조를 포함한다. 제2 유기기(R)(138)의 중량% "c"는 일부 구체예에 따르면 0~0.5 범위이다.
상기 기재된 바와 같이, 습식 스트리핑 가능한 중간층(114)은 일부 구체예에 따르면 긴 측쇄를 갖도록 설계된다. 예컨대, 중간층(114) 내 제1 유기기(134), 방향족 기(136) 및 제2 유기기(138)는 이들 3종 중 모두 또는 1 이상이 5~20개의 탄소를 포함하는 장쇄를 갖는다. 대안적으로, 중간층(114) 내 규소 함유 중합체(130)는 더 많고 및/또는 더 긴 탄소 사슬을 가져서 세정 공정 동안 낮은 분자량을 갖는 더 많은 중합체를 형성하도록 설계된다. 예컨대, 규소 중합체(130)의 주쇄는 일부 구체예에 따르면 도 15에 도시된 바와 같은, 180, 182 또는 이의 조합과 같은 화학 구조를 포함한다.
스트리핑 가능한 중간층(114)은 도 9에 도시된 바와 같은, 가교제("CL")(142), 염료(144) 및 기타 첨가제(146)를 더 포함한다. 가교제(142)는 중합체 네트워크에 중간층 내 다양한 화학 물질을 가교시키는 기능을 한다. 규소 함유 중합체(130)는 규소 함량이 적으므로, 기존 가교제는 효과적이지 않다. 가교제(142)는 제1 유기기(134)의 가교 부위에 화학적으로 결합될 수 있도록 다르게 설계된다. 본 구체예에서, 가교제(142)는 유기 가교제이다. 다양한 구체예에서, 가교제(142)는 방향족 구조, 지방족 구조 또는 이의 조합을 포함한다. 일부 구체예에서, 가교제(142)는 가교 반응 전에 규소 함유 중합체(130)에 화학적으로 결합된다. 예컨대, 가교제(142) 각각은 가교 반응 전에 제1 유기기(134)에 우선 결합되거나, 또는 제1 유기기(134)이다.
염료(144)는 감광성이고, 중간층(114)의 특성(예컨대 굴절 지수 n 및 흡광 계수 κ)을 변경시킬 수 있다. 다양한 구체예에서, 염료(144)는 방향족 기의 일부이거나 또는 이에 화학적으로 결합되거나, 또는 제2 유기기(138)에 화학적으로 결합된다.
첨가제(146)는 중간층(114)의 특성을 변경시키고 성능(예컨대 습윤성)을 강화(이에 따른 세정 공정 동안의 세정 기전의 강화)시키기 위해 설계된 다양한 화학 물질을 포함할 수 있다. 일부 구체예에서, 첨가제(146)는 계면 활성제, 플루오르 함유 기 또는 둘다를 포함한다.
본 구체예에서, 중간층(114)은 또한 하층(112) 위에 배치시 용매를 포함한다. 다양한 예에서, 용매는 이소프로필 알콜(IPA), 프로필렌 글리콜 메틸 에테르(PGEE), 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA), H2O, 에테르, 알콜, 케톤 또는 에스테르를 포함한다.
일부 구체예에서, 규소 중합체(130)는 도 10에 도시된 바와 같은, 전자 공여기(EDG, "A"로 라벨링됨)(148), 전자 끄는 기(EWG, "B"로 라벨링됨)(150) 또는 둘다를 갖는 규소 함유 단량체를 사용한다. EDG(148)는 규소 양이온을 안정화시키고, Si-O를 약화시킨다. EWG(150)는 산소의 친핵성을 감소시킬 수 있고, 또한 EDG(148)와 함께 규소 함유 단량체 내 Si-O 결합을 약화시킨다. 이에 의해, 규소 중합체 내 일부 Si-O 결합이 쉽게 분해된다. 일부 구체예에서, EDG, EWG 또는 둘다를 제1 유기기(X)(134), 방향족 기(D)(136) 및 제2 유기기(R)(138)의 적어도 일부에 삽입한다. 추가의 구체예에서, 화학적 기(X, D 및 R)의 적어도 서브세트는 EDG, EWG 또는 둘다를 포함하도록 설계된다.
일부 구체예에서, EDG(148)는 1차 탄소기, 2차 탄소기, 3차 탄소기, 방향족 고리, 지방족 기, 복소환식 고리, -OR, -OH, NR2, -NHR, -NH2, -SR, -SH, -PR3, -PHR2, -PH2R, -PH3, 알켄, 알킨 및 이의 조합 중 하나를 포함한다. 일부 구체예에서, EDG(148)는 일부 구체예에 따르면 도 16에 도시된 바와 같은, 190 또는 192와 같은 화학적 기를 포함한다.
일부 구체예에서, EWG(150)는 방향족 고리, 지방족 기, 복소환식 고리, -CN, -NO2, -C(=O)-, -COOH, -OR, -C(=NR)-, -SO2, -S(=O)-, -COOR, -OH, -CONHR, -CONR2, 알켄, 알킨, 할라이드 및 이의 조합 중 하나를 포함한다. 일부 구체예에서, EWG(150)는 일부 구체예에 따르면 도 17에 도시된 바와 같은, 200 또는 202와 같은 화학적 기를 포함한다.
일부 구체예에서, 규소 중합체(130)의 화학 구조는 도 11에 도시된 바와 같은, 복수의 O-Si-O 기 및 인접 O-Si-O 기를 함께 결합하는 화학적 스페이서를 갖는 주쇄(132)를 포함한다. 본 구체예에서, 화학적 스페이서는 탄소를 포함하지만 규소는 없어서, 탄소 스페이서라고도 지칭된다. 탄소 스페이서는 2개의 인접 O-Si-O 기를 함께 결합하여 Si-O-R-O-Si를 형성하며, 여기서 R은 탄소 스페이서이다. 이러한 구조는 산 처리에 의해 용이하게 분해된다. 즉, 화학적 스페이서는 산 분해성이다. 도 11에는, Ra, Rb, Rc, Rab, Rbc 및 Rac와 같은 다양한 탄소 스페이서는 규소 중합체(130)의 주쇄(132)에 삽입된다. 특히, 탄소 스페이서 Rab는 제1 유기기(X)와 방향족 기(D) 사이에 개재 및 결합되고; 탄소 스페이서 Rbc는 방향족 기(D)와 제2 유기기(R) 사이에 개재 및 결합되며; 탄소 스페이서 Rac는 제1 유기기(X)와 제2 유기기(R) 사이에 개재 및 결합되고; 탄소 스페이서 Ra는 2개의 제1 유기기(X) 사이에 개재 및 결합되고; 탄소 스페이서 Rb는 2개의 방향족 기(D) 사이에 개재 및 결합되고; 및 탄소 스페이서 Rc는 2개의 제2 유기기(R) 사이에 개재 및 결합된다. 추가의 구체예에서, 규소 중합체(130)는 주쇄(132) 내 스페이서의 삽입으로 인해 Si-O-Si 겹합이 없다. 마지막으로, 중간층(114)은 용이하게 스트리핑된다. 또한, 이는 하층(112)을 패터닝하기 위한 건식 에칭 공정 동안 Si-O-Si의 형성을 감소시킨다. 따라서, 건식 에칭 공정에 의해 생성된 상응하는 크러스트는 Si-O-Si 기가 적어서, 예컨대 황산 과산화물 혼합물(SPM) 및 암모니아 과산화물 혼합물(SC-1 또는 APM)에 의한 습식 화학적 세정에서 크러스트의 가용도를 개선시킨다.
일부 구체예에서, 산 분해성 기 Rab, Rbc 및 Rac 중 1 이상 또는 모두는 간단한 알킬기 또는 산 분해성 기, 예컨대 방향족 고리, 지방족 기, 복소환식 고리, -C(=O)-, -C(=NR)-, -SO2, -S(=O)-, -COOR, -CONHR, -CONR2, 에테르, 알켄 또는 알킨을 포함한다. 일부 예에서, 산 분해성 기(Rab, Rbc, Rac 또는 모두)는 도 18에 도시된 바와 같은, 210 또는 212와 같은 화학적 기를 포함한다.
다시 도 1을 참조하면, 포토레지스트층(감광층 또는 레지스트층)(116)이 중간층(114) 상에 형성된다. 포토레지스트층(116)의 형성은 스핀온 코팅 또는 소성 공정을 포함할 수 있다. 포토레지스트층(116)은 감광성 화학 물질, 중합체 재료 및 용매를 포함할 수 있다. 일부 구체예에서, 감광층(116)은 화학적 증폭(CA) 레지스트 재료를 이용한다. 예컨대, 포지티브 CA 레지스트 재료는, 중합체 재료가 산과 반응한 후, 염기 용액과 같은 현상제에 가용성으로 변하는 중합체 재료를 포함한다. 대안적으로, CA 레지스트 재료는, 중합체가 산과 반응한 후, 염기 용액과 같은 현상제에 불용성으로 변하는 중합체 재료를 포함하며, 네거티브일 수 있다. 포토레지스트층(116)은 용매를 더 포함한다. 용매는 연질 소성 공정에 의해 부분적으로 증발될 수 있다. 추가의 구체예에서, CA 레지스트 재료를 사용시, 감광성 화학 물질은 포토레지스트층에 분포된 광산 생성제(PAG)를 포함한다. 광 에너지 흡수시, PAG는 분해되어, 소량의 산을 형성한다. PAG는 포토레지스트층(116)의 약 1 중량% 내지 30 중량% 범위의 농도를 가질 수 있다.
포토레지스트층(116)은 추가로 용매 및 중합체 재료에 분포된 켄처와 같은 다른 성분을 포함할 수 있다. 본 예에서, 켄처는 염기형이고, 산을 중화시킬 수 있다. 총체적으로 또는 대안적으로, 켄처는 반응에서 광산을 억제하는 것과 같이 포토레지스트층(116)의 다른 활성 성분을 억제할 수 있다.
도 2를 참조하면, 반도체 구조체(100)를 그 다음 노광 공정을 위한 리소그래피 장치에 전사한다. 일구체예에서, 노광 공정은 적절한 방사선 공급원 및 상응하는 방사선 에너지를 이용하는 포토리소그래피 기술을 이용한다. 노광 공정에서, 포토레지스트층(116)을 소정 패턴을 갖는 포토마스크(마스크 또는 레티클)를 통해 방사선 에너지에 노광하여, 노출된 피쳐(116a)와 같은 복수의 노출 영역 및 복수의 비노출 영역(116b)을 포함하는 잠재 포토레지스트 패턴을 생성시킨다. 다양한 예에서, 방사선 에너지는 플루오르화크립톤(KrF) 엑시머 레이저에 의한 248 nm 빔, 플루오르화아르곤(ArF) 엑시머 레이저에 의한 193 nm 빔, 플루오르화물(F2) 엑시머 레이저에 의한 157 nm 빔, 또는 극자외선(EUV) 광, 예컨대 파장이 약 13.5 nm인 EUV 광을 포함할 수 있다. 노광 공정 후, 노광 후 소성(PEB) 공정과 같은 다른 처리 단계가 이어진다.
도 3을 참조하면, 현상제에 의해 포토레지스트층(116)을 현상하여 패터닝된 포토레지스트층을 형성한다. 본 예에서, 포토레지스트층은 포지티브 톤이고, 포토레지스트층의 노광부(116a)가 수산화테트라메틸암모늄(TMAH)과 같은 현상제에 의해 제거된다. 일례에서, 현상제는 약 2.38%와 같은 적절한 농도를 갖는 TMAH 용액을 포함한다. 그러나, 네거티브 톤 포토레지스트층 및/또는 네거티브 톤 현상제를 대안적으로 사용할 수 있다. 현상 후, 포토레지스트층(1160)을 경질 소성 공정과 같은 다른 처리 단계에 진행시킬 수 있다. 포토마스크 및 포토레지스트 장치를 이용하는 노광 공정을 실행하거나, 또는 무마스크 포토리소그래피, 전자빔 표기, 이온빔 표기 및 분자 임프린트와 같은 다른 적절한 공정으로 이를 대체할 수 있다.
도 4를 참조하면, 에칭 마스크로서 패터닝된 포토레지스트층(116)을 사용하여 제1 에칭 공정을 중간층(114)에 적용하여, 패턴을 패터닝된 포토레지스트층(116)로부터 중간층(114)에 전사한다. 다양한 구체예에서, 제1 에칭 공정은 건식 에칭, 습식 에칭 또는 이의 조합을 포함할 수 있다. 본 예에서, 에칭 공정은 CF2, CF3, CF4, C2F2, C2F3, C3F4, C4F4, C4F6, C5F6, C6F6, C6F8 또는 이의 조합과 같은 불소를 갖는 에칭제를 사용하는 플라즈마 에칭 공정을 포함한다.
도 5를 참조하면, 제1 에칭 공정에 의해 중간층(114)을 패터닝한 후, 포토레지스트층(116)을 습식 스트리핑 또는 플라즈마 애싱과 같은 적절한 기술에 의해 제거할 수 있다.
도 6을 참조하면, 에칭 마스크로서 패터닝된 중간층(114)을 사용하여 제2 에칭 공정을 하층(112)에 적용하여, 패턴을 패터닝된 중간층(114)으로부터 하층(112)에 전사한다. 다양한 구체예에서, 제2 에칭 공정은 건식 에칭, 습식 에칭 또는 이의 조합을 포함할 수 있으며, 에칭제는 하층(112)을 선택적으로 에칭하는 반면, 중간층(114)은 실질적으로 남는다. 본 구체예에서 중간층(114)은 규소 함유 재료인 반면 하층은 무규소 재료이므로, 에칭제의 적절한 선택을 통해 에칭 선택성을 달성할 수 있다. 본 구체예에서, 제2 에칭 공정은 황 함유 가스 및 산소 함유 가스를 갖는 에칭제를 사용하는 플라즈마 에칭 공정을 포함한다. 일례에서, 산소 함유 가스는 산소(O2)를 포함한다. 일례에서, 황 함유 가스는 황화카르보닐(COS)을 포함한다. 다른 예에서, 황 함유 가스는 이산화황(SO2)을 포함한다. 제2 에칭 공정으로 패터닝된 중간층(114) 상에 크러스트가 생성될 수 있으며, 크러스트는 제거가 어렵다.
여전히 도 6을 참조하면, 일부 구체예에 따르면 크러스트를 제거하기 위해 플라즈마 처리를 적용할 수 있다. 스트리핑 가능한 중간층(114)을 사용함으로써, 중간층 및 크러스트가 후속 공정에 의해 효과적으로 제거된다. 대안적으로 또는 추가로, 총제적인 제거 효과로 중간층(114) 상에 형성된 크러스트를 제거하기 위해, 플라즈마 처리를 적용한다. 플라즈마 처리는 수소 H2 및 질소 N2를 갖는 가스를 사용하는 것을 포함한다. 가스는 플라즈마로 이온화된 후, 반도체 구조체(100)에 적용되어 크러스트를 효과적으로 제거한다.
다른 구체예에서, 제2 에칭 공정 및 플라즈마 처리를 상이한 스킴으로 반도체 구조체(100)에 적용할 수 있다. 예컨대, 제2 에칭 공정을 세그먼트화하여 제1 시간창 내에 적용하고, 플라즈마 처리를 세그먼트화하여 제2 시간창 내에 적용한다. 제2 시간창을 제1 시간창과 페어링(pairing)하고, 제2 에칭 공정의 각 세그먼트에 의해 형성된 크러스트가 플라즈마 처리의 상응하는 세그먼트에 의해 제거되도록, 상응하는 제1 시간창이 이어지게 한다. 더욱 특정한 예에서, 중간층에 의해 덮이지 않은 하층이 부분적으로 제거되도록, 제2 에칭 공정을 제1 기간 동안 적용하고; 그 다음, 플라즈마 처리를 제2 기간 동안 적용하고; 그 다음, 하층(112)이 에칭되도록, 제2 에칭 공정을 제3 기간 동안 적용하고; 그 다음, 플라즈마 처리를 제4 기간 동안 적용하는 등 한다.
다른 구체예에서, 제2 에칭 공정 및 플라즈마 처리를 통합하고, 에칭 및 세정 효과 모두를 위해 총체적인 플라즈마 공정으로 동시에 실시한다. 하층(112)을 제거하기 위한 에칭 및 에칭에 의해 생긴 크러스트를 제거하기 위한 플라즈마 처리를 동시에 달성하기 위해, 에칭 가스 및 플라즈마 처리 가스 모두를 갖도록 총체적인 플라즈마 공정을 설계한다. 추가의 구체예에서, 반도체 구조체(100)에 에칭 가스(예컨대 COS 및 O2의 혼합물 또는 SO2 및 O2의 혼합물) 및 처리 가스(N2 및 H2)를 포함하는 가스를 이용하여 총체적인 플라즈마 공정을 적용하여, 하층(112)이 에칭에 의해 패터닝되면서, 크러스트가 동시에 제거된다.
도 7을 참조하면, 마스크로서 하층(112)을 사용하여 패터닝된 하층(112)의 개구를 통해 상부(top) 재료층과 같은 반도체 구조체(100)에 제작 공정을 적용한다. 일부 구체예에서, 에칭 마스크로서 하층(112)을 사용하여 반도체 기판(110)의 상부 재료층에 에칭 공정을 적용한다. 일부 다른 구체예에서, 주입 마스크로서 하층을 사용하여 이온 주입 공정(120)을 반도체 기판(110)에 적용하여, 도핑 웰(doped well)과 같은 다양한 도핑 피쳐(112)를 반도체 기판(110)에 형성시킨다. 추가의 구체예에서, 이온 주입 공정(120) 동안 채널링 효과를 감소시키는 것과 같이 주입 품질을 강화시키기 위해, 이온 주입 스크리닝층으로서 산화규소와 같은 유전 재료층을 반도체 기판(110)과 하층(112) 사이에 개재시킬 수 있다.
도 8을 참조하면, 그 후에 중간층(114) 및 하층(112)을 습식 화학 공정에 의해 제거한다. 환언하면, 중간층(114) 및 하층(112)을 습식 화학 공정에 의해 스트리핑한다. 일부 구체예에서, 습식 화학 공정은 황산 과산화물 혼합물(SPM)을 도포하는 것, 및 암모니아 과산화물 혼합물(APM 또는 SC-1)을 도포하는 것을 포함한다. SPM은 황산(H2SO4) 및 과산화수소(H2O2)를 갖는 용액을 포함한다. 본 예에서, SPM을 반도체 구조체(100)에 도포시, 이를 고온(실온보다 높은 온도)로 가열한다. APM은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)을 갖는 용액을 포함한다. 다양한 구체예에 따르면, SPM 및 APM을 순서대로 순차적으로 반도체 구조체(100)에 도포한다. 다른 구체예에서, 습식 화학 공정은 희석된 플루오르화수소산(DHF)을 반도체 구조체(100)에 도포하는 것을 더 포함한다.
스트리핑 가능한 중간층(114)을 사용함으로써, 그리고 추가로 또는 대안적으로 H2 및 N2를 갖는 가스를 사용하는 플라즈마 처리를 적용함으로써, 기판(110)을 손상시키지 않고 중간층(114) 및 크러스트가 효과적으로 제거된다. 다양한 구체예에서, 처리 마스크로서 패터닝된 하층(112)을 사용하는 제작 공정 후, 제2 에칭 공정 동안 또는 제2 에칭 공정과 동시에, 플라즈마 처리를 적용할 수 있다.
도 19는 일부 구체예에 따라 구성된, 반도체 구조체(100)와 같은 워크피스를 패터닝하기 위한 방법(300)의 흐름도이다. 방법(300)은 하층(112), 중간층(114) 및 포토레지스트층(116)의 형성에 의한 조작(312)을 포함한다. 구체적으로, 조작(312)은 기판 상의 하층(112), 하층(112) 상의 중간층(114) 및 중간층(114) 상의 포토레지스트층(116)을 형성하는 것을 더 포함한다. 일부 구체예에서, 기판(110)은 실리콘 기판과 같은 반도체 기판이다. 일부 구체예에서, 에칭 및/또는 이온 주입에 대한 내성을 제공하도록 하층(112)이 설계된다. 하층(112)은 에칭 및/또는 이온 주입으로부터 기판(110)을 보호하기 위한 마스크로서 기능한다. 일부 구체예에서, 하층(112)은 무규소 유기 중합체를 포함한다. 일부 구체예에서, 하층(112)의 형성은 스핀온 코팅 및 적절한 소성 온도로의 열 소성 공정을 포함한다.
본 구체예에서, 중간층(114)은 하층(112)으로부터 에칭 선택성을 제공하도록 설계된 규소 함유층이다. 추가의 구체예에서, 중간층(114)은 하층(112)에 패턴을 전사하기 위한 에칭 마스크로서 기능한다. 규소 함유 중간층(114) 및 무규소 하층(112)은 서로 에칭 선택성을 갖도록 설계된다. 일부 구체예에서, 중간층(114)의 형성은 스핀온 코팅 및 적절한 소성 온도로의 열 소성 공정을 포함한다. 본 구체예에서, 중간층(114)은 규소 농도가 약 20 중량% 미만인 규소 함유층과 같은 습식 스트리핑 가능한 중간층이 되도록 설계된다.
포토레지스트층(116)은 감광성이며, 포토리소그래피 공정에 의해 패터닝된다. 포토레지스트층(116)은 스핀온 코팅 및 연질 소성과 같은 소성 공정을 포함하는 절차에 의해 중간층(114) 상에 배치된다.
방법(300)은 포토리소그래피 공정을 이용하여 회로 레이아웃과 같은 소정 회로 패턴에 따라 패터닝된 포토레지스트층(116)을 형성하는 것에 의한 조작(314)을 포함한다. 일부 구체예에서, 조작(320)에서의 포토리소그래피 공정은 포토레지스트층(116)에 적용되어 패터닝된 포토레지스트층(116)을 형성하는 노광 공정 및 현상 공정을 포함한다. 노광 공정은 적절한 방사선 공급원 및 DUV 또는 EUV와 같은 상응하는 방사선 에너지를 이용하는 포토리소그래피 기술을 이용한다. 노광 공정 동안, 포토레지스트층(116)을 소정 패턴을 갖는 포토마스크를 통해 방사선 에너지에 노광하여, 노출 영역(116a) 및 비노출 영역(116b)을 포함하는 잠재 포토레지스트 패턴을 생성시킨다. 포토레지스트층(116)의 유형 및 현상제의 유형에 따라, 노광 영역이 현상 공정 동안 제거되도록, 또는 대안적으로 현상 공정 동안 비노광부가 제거되도록, 노광 영역 내 포토레지스트층(116)을 화학적으로 변화시킨다. 일부 구체예에서, 분무 또는 침지와 같은 적절한 양태로 현상제에 의해 포토레지스트층의 (노광 또는 비노광) 부분을 제거하도록 현상 공정이 설계된다. 패터닝된 포토레지스트층(116)의 형성은 노광 공정 후 PEB 및/또는 현상 공정 후 경질 소성 공정과 같은 다른 처리 단계를 더 포함할 수 있다. 대안적으로 노광 공정을 무마스크 포토리소그래피, 전자빔 표기, 이온빔 표기 또는 분자 임프린트와 같은 다른 적절한 공정으로 대체할 수 있다.
방법(300)은 제1 에칭 공정을 수행하여 중간층(114)을 선택적으로 에칭하여, 패터닝된 포토레지스트층(116)으로부터 중간층(114)에 회로 패턴을 전사하는 것에 의한 조작(316)을 포함한다. 에칭 마스크로서 패터닝된 포토레지스트층(116)를 사용하여 중간층(114)에 제1 에칭 공정을 적용한다. 다양한 구체예에서, 제1 에칭 공정은 건식 에칭, 습식 에칭 또는 조합을 포함할 수 있다. 본 예에서, 제1 에칭 공정은 CF2, CF3, CF4, C2F2, C2F3, C3F4, C4F4, C4F6, C5F6, C6F6, C6F8 또는 이의 조합과 같은 불소를 갖는 에칭제를 사용하는 플라즈마 에칭 공정을 포함한다. 조작(316) 후, 포토레지스트층(116)을 습식 스트리핑 또는 플라즈마 애싱과 같은 적절한 기술에 의해 제거할 수 있다.
방법(300)은 제2 에칭 공정을 수행하여 하층(112)을 선택적으로 에칭하여, 패터닝된 중간층(114)으로부터 하층(112)에 회로 패턴을 전사하는 것에 의한 조작(318)을 포함한다. 에칭 마스크로서 패터닝된 중간층(114)을 사용하여 하층(112)에 제2 에칭 공정을 적용한다. 다양한 구체예에서, 제2 에칭 공정은 건식 에칭, 습식 에칭 또는 조합을 포함할 수 있다. 일례에서, 제2 에칭 공정은 황화카르보닐(COS) 및 산소(O2)를 갖는 에칭제를 사용하는 플라즈마 에칭 공정을 포함한다. 다른 예에서, 제2 에칭 공정은 이산화황(SO2) 및 산소(O2)를 갖는 에칭제를 사용하는 플라즈마 에칭 공정을 포함한다. 제2 에칭 공정 후, 패터닝된 중간층(114) 상에 크러스트가 형성된다.
방법(300)은, 하층(112)의 개구부 내 워크피스의 일부에만 제작 공정이 적용되는 반면, 하층(112)에 의해 덮인 워크피스의 다른 부분은 제작 공정으로부터 영향을 받지 않도록 보호되도록, 미스크로서 패터닝된 하층(112)을 사용하여 워크피스에 제작 공정을 수행하는 것에 의한 조작(320)을 포함한다. 일부 구체예에서, 제작 공정은 에칭 마스크로서 하층(112)을 사용하는 반도체 기판(110)의 상부 재료층에 적용되는 에칭 공저을 포함한다. 일부 구체예에서, 제작 공정은 주입 마스크로서 하층을 사용하여 반도체 기판(110)에 적용되어 반도체 기판(110) 내 다양한 도핑 피쳐를 형성하는 이온 주입 공정을 포함한다.
방법(300)은 중간층(114) 및 하층(112)을 제거하는 것에 의한 조작(322)을 포함한다. 조작(350) 후, 습식 화학 물질을 사용하는 습식 화학 공정에 의해 중간층(114) 및 하층(112)을 제거한다. 일부 구체예에서, 습식 화학 공정은 황산 과산화물 혼합물(SPM)을 도포하는 것, 및 암모니아 과산화물 혼합물(APM 또는 SC-1)을 도포하는 것을 포함한다. SPM은 황산(H2SO4) 및 과산화수소(H2O2)를 갖는 용액을 포함한다. APM은 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)을 갖는 용액을 포함한다. 다양한 구체예에 따르면, SPM 및 APM을 순서대로 순차적으로 워크피스에 도포한다. 다른 구체예에서, 습식 화학 공정은 희석된 플루오르화수소산(DHF)을 워크피스에 도포하는 것을 더 포함한다.
도 20은 일부 구체예에 따라 구성된, 반도체 기판(110)와 같은 워크피스를 패터닝하기 위한 방법(330)의 흐름도이다. 방법(330)은 도 19의 방법(300)과 유사하다. 그러나, 방법(330)은 워크피스에 대해 플라즈마 처리를 수행하는 것에 의한 조작(332)을 더 포함한다. 플라즈마 처리를 적용하여 제2 에칭 공정에 의해 중간층(114) 상에 형성된 크러스트를 제거한다. 일부 구체예에서, 상기 조작은 조작(318) 후 실시한다. 본 구체예에서, 플라즈마 처리는 수소 H2 및 질소 N2를 갖는 가스를 사용하는 것을 포함한다. 가스가 플라즈마로 이온화되고, 그 다음 반도체 구조체(100)에 적용되어 크러스트를 효과적으로 제거한다.
도 21은 일부 구체예에 따라 구성된, 반도체 구조체(100)와 같은 워크피스를 패터닝하기 위한 방법(340)의 흐름도이다. 방법(340)은 도 19의 방법(330)과 유사하다. 방법(340)은 크러스트를 제거하기 위한 플라즈마 처리를 수행하는 것을 포함한다. 그러나, 플라즈마 처리는 상이한 양태로 적용한다. 구체적으로, 방법(340)은 하층(112)의 선택적인 에칭 및 크러스트의 제거에 의한 조작(342)을 포함한다.
조작(342)에서, 제2 에칭 공정 및 플라즈마 처리를, 하층(112)을 선택적으로 에칭하고 크러스트를 제거하는 총체적인 플라즈마 공정에 통합한다. 에칭 및 세정(크러스트 제거) 효과 모두를 갖도록 총체적인 플라즈마 공정이 설계된다. 총체적인 플라즈마 공정은 하층(112)에의 에칭 및 중간층(114)에의 플라즈마 처리를 동시에 달성하기 위해 에칭 가스 및 플라즈마 처리 모두를 이용한다. 플라즈마 처리는 에칭에 의해 생긴 크러스트의 제거를 목표로 한다. 추가의 구체예에서, 반도체 구조체(100)에 에칭 가스(예컨대 COS 및 O2의 혼합물 또는 SO2 및 O2의 혼합물) 및 처리 가스(N2 및 H2)를 포함하는 가스를 이용하여 총체적인 플라즈마 공정을 적용하여, 하층(112)이 선택적으로 에칭되고, 크러스트도 제거된다.
일부 다른 구체예에서, 조작(342)은 세그먼트화되고 인터디지털화된 제2 에칭 공정 및 플라즈마 처리를 포함한다. 예컨대, 제2 에칭 공정을 세그먼트화하여 제1 시간창 내에 적용하고, 플라즈마 처리를 세그먼트화하여 제2 시간창 내에 적용한다. 제2 시간창을 제1 시간창과 페어링하고, 제2 에칭 공정의 각 세그먼트에 의해 형성된 크러스트가 플라즈마 처리의 상응하는 세그먼트에 의해 제거되도록, 상응하는 제1 시간창이 이어지게 한다. 더욱 특정한 예에서, 중간층(114)에 의해 덮이지 않은 하층(112)이 부분적으로 제거되도록, 제2 에칭 공정을 제1 기간 동안 적용하고; 그 다음, 플라즈마 처리를 제2 기간 동안 적용하고; 그 다음, 중간층에 의해 덮이지 않은 하층(112)이 에칭되도록, 제2 에칭 공정을 제3 기간 동안 적용하고; 그 다음, 플라즈마 처리를 제4 기간 동안 적용하여 크러스트를 제거한다. 본 구체예에서, 플라즈마 처리는 수소 H2 및 질소 N2를 갖는 가스를 사용하는 것을 포함한다. 가스는 플라즈마로 이온화된 후, 반도체 구조체(100)에 적용되어 크러스트를 효과적으로 제거한다.
방법(330) 또는 방법(340)에서, 크러스트를 효과적으로 제거하기 위해 플라즈마 처리를 삽입하므로, 중간층(114)은 스트리핑 가능한 중간층과는 상이할 수 있다. 그러나, 스트리핑 가능한 중간층(114) 및 플라즈마 처리를 사용함으로써, 스트리핑 가능한 중간층 및 플라즈마 처리의 총체적인 효과에 의해 중간층 및 크러스트가 더욱 효과적으로 제거된다.
본 개시는 3층 포토리소그래피 기술에서 사용되는 리소그래피 방법 및 습식 스트리핑 가능한 규소 함유 중간층을 제공한다. 습식 스트리핑 가능한 규소 함유 중간층 및/또는 플라즈마 처리를 사용함으로써, 기판을 손상시키지 않고 습식 화학 공정에 의해 중간층이 효과적으로 제거된다. 다양한 구체예에서, 습식 스트리핑 가능한 규소 함유 중간층은 규소를 20 중량% 미만 포함한다. 다른 구체예에서, 에칭 가스 및 플라즈마 처리 가스를 함유하는 가스를 사용하여 플라즈마 처리를 하층 패터닝을 위한 제2 에칭 공정과 함께 총체적인 플라즈마 공정에 통합한다.
일부 구체예에 따르면 리소그래피 방법이 제공된다. 상기 리소그래피 방법은 기판 상에 중합체 재료의 하층을 형성시키는 단계; 하층 상에 규소 함유 중간층을 형성시키는 단계로서, 상기 규소 함유 중간층은 규소 농도가 20 중량% 미만이고 습식 스트리핑 가능한 단계; 규소 함유 중간층 상에 패터닝된 감광층을 형성시키는 단계; 제1 에칭 공정을 수행하여 패터닝된 감광층의 패턴을 규소 함유 중간층에 전사하는 단계; 제2 에칭 공정을 수행하여 패턴을 하층에 전사하는 단계; 및 규소 함유 중간층 및 하층에 습식 스트리핑 공정을 수행하는 단계를 포함한다.
일부 구체예에 따르면 리소그래피 방법이 제공된다. 상기 리소그래피 방법은 기판 상에 중합체 재료의 하층을 형성시키는 단계; 하층 상에 규소 함유 중간층을 형성시키는 단계; 규소 함유 중간층 상에 패터닝된 감광층을 형성시키는 단계; 제1 에칭 공정을 수행하여 패터닝된 감광층의 패턴을 규소 함유 중간층에 전사하는 단계; 제2 에칭 공정을 수행하여 패턴을 하층에 전사하는 단계; 규소 함유 중간층에 플라즈마 처리를 수행하는 단계; 및 습식 스트리핑 공정을 수행하여 규소 함유 중간층 및 하층을 제거하는 단계를 포함한다.
일부 구체예에 따르면 리소그래피 방법이 제공된다. 상기 리소그래피 방법은 반도체 기판 상에 규소 함유 중간층을 형성시키는 단계; 및 규소 함유 중간층에 소성 공정을 수행하는 단계를 포함한다. 상기 규소 함유 중간층은 규소 함량이 20 중량% 미만이며 습식 스트리핑 가능하다. 규소 함유 중간층은 하기와 같은 화학 구조를 포함한다.
Figure pat00001
상기 화학 구조에서, O 및 Si는 각각 산소 및 규소를 나타내고; a, b 및 c는 각각 X, D 및 R 기의 중량%를 나타내며; X는 가교 부위를 제공하는 제1 유기기를 나타내고; D는 흡광 계수 및 굴절 지수의 조정을 위해 설계된 방향족 기를 나타내며; R은 에칭 내성, 감광층의 부착성을 강화시키는 제2 유기기를 나타낸다.
상기는, 당업계의 숙련자가 하기 상세한 설명을 더 잘 이해할 수 있도록, 몇 가지 구체예의 특징을 개략 설명하였다. 당업자의 숙련자는 본 명세서에 도입된 구체예의 동일한 이점을 달성하고 및/또는 동일한 목적을 실시하기 위해 다른 공정 및 구조를 설계 또는 변형하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업계의 숙련자는 또한, 이러한 등가 구성은 본 개시의 사상 및 범위로부터 벗어나지 않으며, 상기 숙련자가 본 개시의 사상 및 범위로부터 벗어나지 않는 한 다양한 변화, 대체 및 변경을 이룰 수 있음을 파악해야 한다.

Claims (10)

  1. 기판 상에 중합체 재료의 하층을 형성시키는 단계;
    하층 상에 규소 함유 중간층을 형성시키는 단계로서, 상기 규소 함유 중간층은 규소 농도가 20 중량% 미만이고 습식 스트리핑 가능한(wet strippable) 단계;
    규소 함유 중간층 상에 패터닝된 감광층을 형성시키는 단계;
    제1 에칭 공정을 수행하여 패터닝된 감광층의 패턴을 규소 함유 중간층에 전사하는 단계;
    제2 에칭 공정을 수행하여 패턴을 하층에 전사하는 단계; 및
    규소 함유 중간층 및 하층에 습식 스트리핑 공정을 수행하는 단계
    를 포함하는 리소그래피 방법.
  2. 제1항에 있어서, 제2 에칭 공정의 수행 후 그리고 습식 스트리핑 공정의 수행 전에, 기판에 에칭 및 이온 주입 중 하나를 수행하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서, 습식 스트리핑 공정의 수행 단계는
    황산 및 과산화물의 제1 혼합물을 도포하는 단계;
    암모니아 산, 과산화물 및 물의 제2 혼합물을 도포하는 단계; 및
    희석된 플루오르화수소산을 도포하는 단계
    를 포함하는 방법.
  4. 제1항에 있어서, 규소 함유 중간층의 형성 단계는
    규소 함유 중합체 재료를 갖는 용액으로 기판을 코팅하는 단계; 및
    용액에 경화 공정을 수행하여, 규소 함유 중합체 재료를 가교시켜 규소 함유 중간층을 형성시키는 단계
    를 포함하는 방법.
  5. 제1항에 있어서, 규소 함유 중간층의 형성 단계는 하기 화학 구조를 포함하는 규소 함유 중간층을 형성하는 것을 포함하는 방법:
    Figure pat00002

    상기 식 중, O 및 Si는 각각 산소 및 규소를 나타내고;
    a, b 및 c는 각각 X, D 및 R 기의 중량%를 나타내며;
    X는 가교 부위를 제공하는 제1 유기기를 나타내고;
    D는 흡광 계수 및 굴절 지수의 조정을 위해 설계된 방향족 기를 나타내며;
    R은 에칭 내성, 감광층의 부착성을 강화시키는 제2 유기기를 나타낸다.
  6. 제1항에 있어서, 규소 함유 중간층은 1차 탄소기, 2차 탄소기, 3차 탄소기, 방향족 고리, 지방족 기, 복소환식 고리, -OR, -OH, NR2, -NHR, -NH2, -SR, -SH, -PR3, -PHR2, -PH2R, -PH3, 알켄, 알킨 및 이의 조합으로 이루어진 군에서 선택되는 전자 공여기를 포함하는 방법.
  7. 제1항에 있어서, 규소 함유 중간층은 방향족 고리, 지방족 기, 복소환식 고리, -CN, -NO2, -C(=O)-, -COOH, -C(=NR)-, -SO2, -S(=O)-, -COOR, -OH, -CONHR, -CONR2, 알켄, 알킨, 할라이드 및 이의 조합으로 이루어진 군에서 선택되는 전자 끄는 기를 포함하는 방법.
  8. 제1항에 있어서, 규소 함유 중간층에 플라즈마 처리를 수행하는 단계를 더 포함하는 방법.
  9. 기판 상에 중합체 재료의 하층을 형성시키는 단계;
    하층 상에 규소 함유 중간층을 형성시키는 단계;
    규소 함유 중간층 상에 패터닝된 감광층을 형성시키는 단계;
    제1 에칭 공정을 수행하여 패터닝된 감광층의 패턴을 규소 함유 중간층에 전사하는 단계;
    제2 에칭 공정을 수행하여 패턴을 하층에 전사하는 단계;
    규소 함유 중간층에 플라즈마 처리를 수행하는 단계; 및
    습식 스트리핑 공정을 수행하여 규소 함유 중간층 및 하층을 제거하는 단계
    를 포함하는 리소그래피 방법.
  10. 반도체 기판 상에 규소 함유 중간층을 형성시키는 단계; 및
    규소 함유 중간층에 소성 공정을 수행하는 단계로서, 상기 규소 함유 중간층은 규소 농도가 20 중량% 미만이고 습식 스트리핑 가능하며, 규소 함유 중간층은 하기 화학 구조를 포함하는 단계
    를 포함하는 리소그래피 방법:
    Figure pat00003

    상기 식 중, O 및 Si는 각각 산소 및 규소를 나타내고;
    a, b 및 c는 각각 X, D 및 R 기의 중량%를 나타내며;
    X는 가교 부위를 제공하는 제1 유기기를 나타내고;
    D는 흡광 계수 및 굴절 지수의 조정을 위해 설계된 방향족 기를 나타내며;
    R은 에칭 내성, 감광층의 부착성을 강화시키는 제2 유기기를 나타낸다.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200001555A (ko) * 2018-06-27 2020-01-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 소자 제조를 위한 패턴 형성 방법 및 재료
US10580688B2 (en) 2018-01-11 2020-03-03 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134867A (ko) * 2016-03-30 2018-12-19 제이에스알 가부시끼가이샤 레지스트 프로세스용 막 형성 재료 및 패턴 형성 방법
US10520821B2 (en) * 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Lithography process with enhanced etch selectivity
US20180164685A1 (en) * 2016-12-14 2018-06-14 Rohm And Haas Electronic Materials Llc Method using silicon-containing underlayers
CN108962726B (zh) * 2017-05-17 2022-01-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108962727B (zh) * 2017-05-26 2021-05-14 中芯国际集成电路制造(上海)有限公司 半导体结构的制作方法
CN108962745A (zh) * 2017-05-26 2018-12-07 中芯国际集成电路制造(上海)有限公司 图案化的方法以及半导体器件的制作方法
WO2019216339A1 (ja) * 2018-05-08 2019-11-14 株式会社カネカ 太陽電池の製造方法及びそれに用いるホルダ
US11972948B2 (en) 2018-06-13 2024-04-30 Brewer Science, Inc. Adhesion layers for EUV lithography
EP3916760B1 (en) * 2020-05-28 2024-07-03 Imec VZW A method for producing an undercut in a 300 mm silicon-on-insulator platform

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030032300A1 (en) * 2001-05-14 2003-02-13 Carlo Waldfried Plasma ashing process
JP2007047580A (ja) * 2005-08-11 2007-02-22 Shin Etsu Chem Co Ltd 多層レジスト法によるパターン形成方法
KR20070098334A (ko) * 2006-03-31 2007-10-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20140272709A1 (en) * 2013-03-14 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759253B2 (en) 2006-08-07 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and material for forming a double exposure lithography pattern
US8518628B2 (en) 2006-09-22 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface switchable photoresist
US8580117B2 (en) 2007-03-20 2013-11-12 Taiwan Semiconductor Manufactuing Company, Ltd. System and method for replacing resist filter to reduce resist filter-induced wafer defects
US7960097B2 (en) * 2007-10-30 2011-06-14 Triquint Semiconductor, Inc. Methods of minimizing etch undercut and providing clean metal liftoff
US8216767B2 (en) 2009-09-08 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process and chemical amplified photoresist with a photodegradable base
US8323870B2 (en) 2010-11-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method and photoresist with zipper mechanism
US8647796B2 (en) 2011-07-27 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Photoactive compound gradient photoresist
JP5969253B2 (ja) 2012-02-10 2016-08-17 東京応化工業株式会社 表面処理剤及び表面処理方法
US8741551B2 (en) 2012-04-09 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and composition of a dual sensitive resist
US9213234B2 (en) 2012-06-01 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Photosensitive material and method of lithography
US9851636B2 (en) 2012-07-05 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Materials and methods for improved photoresist performance
US20140017615A1 (en) 2012-07-11 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for resist coating and developing
US9256133B2 (en) 2012-07-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for developing process
US9028915B2 (en) 2012-09-04 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a photoresist layer
US8906595B2 (en) 2012-11-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving resist pattern peeling
US9012132B2 (en) 2013-01-02 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Coating material and method for photolithography
US8936903B2 (en) 2013-03-09 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Photo-resist with floating acid
US9223220B2 (en) 2013-03-12 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photo resist baking in lithography process
US8932799B2 (en) 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist system and method
CN103646873A (zh) * 2013-11-29 2014-03-19 上海华力微电子有限公司 光刻胶的去除方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030032300A1 (en) * 2001-05-14 2003-02-13 Carlo Waldfried Plasma ashing process
JP2007047580A (ja) * 2005-08-11 2007-02-22 Shin Etsu Chem Co Ltd 多層レジスト法によるパターン形成方法
KR20070098334A (ko) * 2006-03-31 2007-10-05 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20140272709A1 (en) * 2013-03-14 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580688B2 (en) 2018-01-11 2020-03-03 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
KR20200001555A (ko) * 2018-06-27 2020-01-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 소자 제조를 위한 패턴 형성 방법 및 재료

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