KR20160112954A - 실리콘 질화막의 형성 방법 및 실리콘 질화막의 형성 장치 - Google Patents

실리콘 질화막의 형성 방법 및 실리콘 질화막의 형성 장치 Download PDF

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히데노부 사토
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도쿄엘렉트론가부시키가이샤
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Abstract

웨트 에칭 내성을 향상시킬 수 있는 실리콘 질화막의 형성 방법, 및, 실리콘 질화막의 형성 장치를 제공한다. 실리콘 질화막의 형성 방법은, 반응관(2) 내에 반도체 웨이퍼(W)를 수용하는 수용 공정과, 반응관(2) 내에 수용된 반도체 웨이퍼(W)에 실리콘 질화막을 형성하는 실리콘 질화막 형성 공정과, 반응관(2) 내에 불포화 결합을 포함하는 탄화수소 화합물을 공급하여, 형성된 실리콘 질화막의 표면을 탄소 종단하는 탄소 퍼지 공정과, 표면이 탄소 종단된 실리콘 질화막이 형성된 반도체 웨이퍼(W)를 반응관(2) 밖으로 반출하는 반출 공정을 구비하고 있다.

Description

실리콘 질화막의 형성 방법 및 실리콘 질화막의 형성 장치{SILICON NITRIDE FILM FORMING METHOD AND SILICON NITRIDE FILM FORMING APPARATUS}
본 발명은 실리콘 질화막의 형성 방법, 및, 실리콘 질화막의 형성 장치에 관한 것이다.
실리콘 질화막의 형성 방법으로서, CVD(Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용하여, 저온 하에서, 피처리체, 예를 들어 반도체 웨이퍼에, 양질의 실리콘 질화막을 형성하는 다양한 방법이 제안되어 있다. 예를 들어, 특허문헌 1에는, 300℃ 내지 600℃의 저온에서 박막을 형성하는 방법이 개시되어 있다.
일본 특허 공개 제2004-281853호 공보
그런데, 형성된 실리콘 질화막은, 그 표면에 자연 산화막이 생성되기 쉽고, 그 결과, 실리콘 질화막 표면의 웨트 에칭 내성이 저하되어 버린다는 문제가 있다.
본 발명은, 웨트 에칭 내성을 향상시킬 수 있는 실리콘 질화막의 형성 방법, 및, 실리콘 질화막의 형성 장치를 제공한다.
본 발명의 제1 관점에 관한 실리콘 질화막의 형성 방법은,
반응실 내에 피처리체를 수용하는 수용 공정과,
상기 반응실 내에 수용된 피처리체에 실리콘 질화막을 형성하는 실리콘 질화막 형성 공정과, 상기 실리콘 질화막이 형성된 피처리체를 수용하는 반응실에, 불포화 결합을 갖는 탄화수소 화합물을 공급하여, 상기 형성된 실리콘 질화막의 표면을 탄소 종단하는 탄소 퍼지 공정과, 상기 표면이 탄소 종단된 실리콘 질화막이 형성된 피처리체를 상기 반응실 밖으로 반출하는 반출 공정을 포함한다.
상기 불포화 결합을 갖는 탄화수소 화합물은, 예를 들어 에틸렌, 프로필렌, 또는, 아세틸렌이다.
상기 실리콘 질화막 형성 공정 및 상기 탄소 퍼지 공정에서는, 예를 들어 상기 반응실의 온도를 450℃ 내지 800℃로 가열한다.
상기 탄소 퍼지 공정에서는, 예를 들어 상기 반응실 내의 압력을 13.3Pa 내지 1.33kPa로 한다.
상기 탄소 퍼지 공정에서는, 예를 들어 상기 반응실 내에 탄소를 포함하는 가스를 0.1slm 내지 10slm 공급한다.
본 발명의 제2 관점에 관한 실리콘 질화막의 형성 장치는, 피처리체를 수용하는 반응실과, 상기 반응실 내에, 성막용 가스를 공급하는 성막용 가스 공급 수단과, 상기 반응실 내에, 불포화 결합을 갖는 탄화수소 화합물을 공급하는 탄소 가스 공급 수단과, 장치의 각 부를 제어하는 제어 수단을 포함하고, 상기 제어 수단은, 상기 반응실 내에 피처리체를 수용하고, 상기 성막용 가스 공급 수단을 제어해서 상기 반응실 내에 수용된 피처리체에 실리콘 질화막을 형성한 후, 상기 탄소 가스 공급 수단을 제어해서 상기 실리콘 질화막의 표면을 탄소 종단하고, 상기 표면이 탄소 종단된 실리콘 질화막이 형성된 피처리체를 상기 반응실 밖으로 반출한다.
본 발명에 따르면, 웨트 에칭 내성을 향상시킬 수 있다.
도 1은 본 발명의 실시 형태의 박막 형성 장치를 도시하는 도면이다.
도 2는 도 1의 제어부의 구성을 도시하는 도면이다.
도 3은 박막 형성 방법을 설명하는 도면이다.
도 4는 탄소 퍼지 가스와 에칭량과의 관계를 도시하는 도면이다.
이하, 본 발명의 실시 형태에 따른 실리콘 질화막의 형성 방법, 및, 실리콘 질화막의 형성 장치에 대해서 설명한다. 본 실시 형태에서는, 본 발명의 실리콘 질화막의 형성 장치로서, 뱃치식의 종형 열처리 장치를 사용하는 경우를 예로 들어 설명한다. 도 1에 본 실시 형태의 열처리 장치의 구성을 나타낸다.
도 1에 도시한 바와 같이, 열처리 장치(1)는, 대략 원통 형상이며 천장이 있는 반응관(2)을 구비하고 있다. 반응관(2)은, 그 길이 방향이 수직 방향을 향하도록 배치되어 있다. 반응관(2)은, 내열 및 내부식성이 우수한 재료, 예를 들어 석영에 의해 형성되어 있다.
반응관(2)의 하측에는, 대략 원통 형상의 매니폴드(3)가 설치되어 있다. 매니폴드(3)는, 그 상단이 반응관(2)의 하단과 기밀하게 접합되어 있다. 매니폴드(3)에는, 반응관(2) 내의 가스를 배기하기 위한 배기관(4)이 기밀하게 접속되어 있다. 배기관(4)에는, 후술하는 밸브 제어부(125), 진공 펌프(126) 등으로 이루어지는 압력 조정부(5)가 설치되어 있어, 반응관(2) 내를 원하는 압력(진공도)으로 조정한다.
매니폴드(3)(반응관(2))의 하방에는, 덮개(6)가 배치되어 있다. 덮개(6)는 내열 및 내부식성이 우수한 재료, 예를 들어 석영에 의해 형성되어 있다. 또한, 덮개(6)는 후술하는 보트 엘리베이터(127)에 의해 상하 이동 가능하게 구성되며, 보트 엘리베이터(127)에 의해 덮개(6)가 상승하면 매니폴드(3)(반응관(2))의 하방측(노구 부분)이 폐쇄되고, 보트 엘리베이터(127)에 의해 덮개(6)가 하강하면 반응관(2)의 하방측(노구 부분)이 개구되도록 배치되어 있다.
덮개(6)의 위에는, 반응관(2)의 노구 부분으로부터 반응관(2) 내의 온도가 저하되는 것을 방지하는 보온통(8)이 적재되어 있다. 보온통(8)의 위에는, 웨이퍼 보트(9)가 적재되어 있다. 웨이퍼 보트(9)는, 예를 들어 석영에 의해 형성되어 있다. 웨이퍼 보트(9)는, 반도체 웨이퍼(W)가 수직 방향으로 소정의 간격을 두고 복수매, 수용 가능하게 구성되어 있다. 또한, 보온통(8) 상에 반도체 웨이퍼(W)를 수용하는 웨이퍼 보트(9)를 회전 가능하게 적재하는 회전 테이블을 설치하고, 이들의 위에 웨이퍼 보트(9)를 적재해도 된다. 이러한 경우, 웨이퍼 보트(9)에 수용된 반도체 웨이퍼(W)를 균일한 온도로 제어하기 쉬워진다.
반응관(2)의 주위에는, 반응관(2)을 둘러싸도록, 예를 들어 저항 발열체로 이루어지는 히터부(10)가 설치되어 있다. 이 히터부(10)에 의해 반응관(2)의 내부가 소정의 온도로 가열되고, 그 결과, 반도체 웨이퍼(W)가 소정의 온도로 가열된다. 히터부(10)는, 예를 들어 5단으로 배치된 히터(11 내지 15)로 구성되어 있다. 히터(11 내지 15)에는, 각각, 후술하는 전력 컨트롤러가 접속되어 있고, 전력 컨트롤러에 각각 독립해서 전력을 공급함으로써, 히터(11 내지 15)를 각각 독립적으로 원하는 온도로 가열할 수 있다.
또한, 매니폴드(3)에는, 반응관(2) 내에 처리 가스를 공급하는 복수의 처리 가스 공급관이 설치되어 있다. 또한, 도 1에서는, 매니폴드(3)에 처리 가스를 공급하는 3개의 처리 가스 공급관(21 내지 23)을 도시하고 있다.
각 처리 가스 공급관(21 내지 23)에는, 각각, 유량 조정부(24 내지 26)가 설치되어 있다. 유량 조정부(24 내지 26)는, 후술하는 바와 같이, 처리 가스 공급관(21 내지 23) 내를 흐르는 처리 가스의 유량을 조정하기 위한 매스 플로우 컨트롤러(MFC(124)) 등으로 구성되어 있다. 이 때문에, 처리 가스 공급관(21 내지 23)으로부터 공급되는 처리 가스는, 유량 조정부(24 내지 26)에 의해 원하는 유량으로 조정되어서, 각각 반응관(2) 내에 공급된다.
처리 가스 공급관(21 내지 23)으로부터 공급되는 처리 가스로서는, 소스 가스, 질화 가스, 희석 가스, 퍼지 가스, 탄소 퍼지용 가스 등이 있다.
소스 가스는, 피처리체에 소스(Si)를 흡착시키는 Si 소스이며, 후술하는 흡착 스텝에서 사용된다. 본 예에서는, Si 소스로서, 디클로로실란(DCS)이 사용되고 있다.
질화 가스는, 흡착된 소스(Si)를 질화시키는 가스이며, 후술하는 질화 스텝에서 사용된다. 본 예에서는, 질화 가스로서, 암모니아(NH3)가 사용되고 있다.
희석 가스는, 소스 가스, 질화 가스 등을 희석하는 가스이며, 예를 들어 질소(N2)가 사용되고 있다.
퍼지 가스는, 반응관(2) 내의 가스를 배기하는 가스이며, 예를 들어 질소(N2)가 사용되고 있다.
탄소 퍼지용 가스는, 형성된 실리콘 질화막의 표면을 탄화 처리(탄소 종단 처리)하는 가스이며, 예를 들어 불포화 결합을 갖는 탄화수소 화합물 등이 사용되고 있다. 불포화 결합을 갖는 탄화수소 화합물로서는, 에틸렌(C2H4), 프로필렌(C3H6), 아세틸렌(C2H2) 등이 있다.
또한, 열처리 장치(1)는, 반응관(2) 내의 가스 유량, 압력, 처리 분위기의 온도와 같은 처리 파라미터를 제어하기 위한 제어부(컨트롤러)(100)를 구비하고 있다. 도 2에 제어부(100)의 구성을 나타낸다.
도 2에 도시한 바와 같이, 제어부(100)에는, 조작 패널(121), 온도 센서(122), 압력계(123), MFC(124), 밸브 제어부(125), 진공 펌프(126), 보트 엘리베이터(127), 히터 컨트롤러(128) 등이 접속되어 있다.
조작 패널(121)은, 표시 화면과 조작 버튼을 구비하고, 오퍼레이터의 조작 지시를 제어부(100)에 전달하고, 또한 제어부(100)로부터의 다양한 정보를 표시 화면에 표시한다.
온도 센서(122)는, 반응관(2) 내 및 배기관(4) 내 등의 각 부의 온도를 측정하고, 그 측정값을 제어부(100)에 통지한다.
압력계(123)는, 반응관(2) 내 및 배기관(4) 내 등의 각 부의 압력을 측정하고, 그 측정값을 제어부(100)에 통지한다.
MFC(124)는, 처리 가스 공급관(21 내지 23) 등의 각 배관에 배치되어, 각 배관을 흐르는 가스의 유량을 제어부(100)로부터 지시받은 양으로 제어함과 함께, 실제로 흐른 가스의 유량을 측정하여, 제어부(100)에 통지한다.
밸브 제어부(125)는 각 배관에 배치되어, 각 배관에 배치된 밸브의 개방도를 제어부(100)로부터 지시받은 값으로 제어한다.
진공 펌프(126)는, 배기관(4)에 접속되어, 반응관(2) 내의 가스를 배기한다.
보트 엘리베이터(127)는 덮개(6)를 상승시킴으로써, 웨이퍼 보트(9)(반도체 웨이퍼(W))를 반응관(2) 내에 로드하고, 덮개(6)를 하강시킴으로써, 웨이퍼 보트(9)(반도체 웨이퍼(W))를 반응관(2) 내로부터 언로드한다.
히터 컨트롤러(128)는, 히터(11 내지 15)를 개별로 제어하기 위한 것이고, 제어부(100)로부터의 지시에 응답하여, 히터(11 내지 15)에 통전해서 이들을 가열하고, 또한 히터(11 내지 15)의 소비 전력을 개별로 측정하여, 제어부(100)에 통지한다.
제어부(100)는, 레시피 기억부(111)와, ROM(Read Only Memory)(112)과, RAM(Random Access Memory)(113)과, I/O 포트(Input/Output Port)(114)와, CPU(Central Processing Unit)(115)와, 이들을 서로 접속하는 버스(116)로 구성되어 있다.
레시피 기억부(111)에는, 셋업용 레시피와 복수의 프로세스용 레시피가 기억되어 있다. 열처리 장치(1)의 제조 당초는, 셋업용 레시피만이 저장된다. 셋업용 레시피는, 각 처리 장치에 따른 열 모델 등을 생성할 때 실행되는 것이다. 프로세스용 레시피는, 유저가 실제로 행하는 열처리(프로세스)마다 준비되는 레시피이며, 반응관(2)에의 반도체 웨이퍼(W)의 로드부터, 처리 완료된 반도체 웨이퍼(W)를 언로드할 때까지의, 각 부의 온도 변화, 반응관(2) 내의 압력 변화, 각종 가스의 공급 개시 및 정지의 타이밍과 공급량 등을 규정한다.
ROM(112)은, EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리, 하드 디스크 등으로 구성되며, CPU(115)의 동작 프로그램 등을 기억하는 기록 매체이다. RAM(113)은, CPU(115)의 워크에리어 등으로서 기능한다.
I/O 포트(114)는, 조작 패널(121), 온도 센서(122), 압력계(123), MFC(124), 밸브 제어부(125), 진공 펌프(126), 보트 엘리베이터(127), 히터 컨트롤러(128) 등에 접속되어, 데이터나 신호의 입출력을 제어한다.
CPU(115)는, 제어부(100)의 중추를 구성하고, ROM(112)에 기억된 제어 프로그램을 실행한다. 또한, CPU(115)는, 조작 패널(121)로부터의 지시에 따라 레시피 기억부(111)에 기억되어 있는 레시피(프로세스용 레시피)에 따라, 열처리 장치(1)의 동작을 제어한다. 즉, CPU(115)는, 온도 센서(122), 압력계(123), MFC(124) 등에 반응관(2) 내 및 배기관(4) 내 등의 각 부의 온도, 압력, 유량 등을 측정시키고, 이 측정 데이터에 기초하여, 히터 컨트롤러(128), MFC(124), 밸브 제어부(125), 진공 펌프(126) 등에 제어 신호 등을 출력하여, 상기 각 부가 프로세스용 레시피를 따르도록 제어한다.
버스(116)는 각 부의 사이에서 정보를 전달한다.
이어서, 이상과 같이 구성된 열처리 장치(1)를 사용한 실리콘 질화막의 형성 방법에 대해서, 도 3에 도시하는 레시피(타임 시퀀스)를 참조하여 설명한다. 본 실시 형태의 박막 형성 방법에서는, ALD법에 의해, 반도체 웨이퍼(W) 상에 실리콘 질화막을 형성하는 경우를 예로 들어 본 발명을 설명한다.
본 실시의 ALD법에서는, 도 3에 도시한 바와 같이, 반도체 웨이퍼(W)의 표면에 실리콘(Si)을 흡착하는 흡착 스텝과, 흡착된 Si를 질화하는 질화 스텝을 구비하고 있고, 이들 스텝이 ALD법의 1 사이클을 나타내고 있다. 또한, 도 3에 도시한 바와 같이, Si 소스 가스로서 DCS, 질화 가스로서 암모니아(NH3), 희석 가스로서 질소(N2), 탄소 퍼지 가스로서 에틸렌(C2H4)을 사용하고 있다. 이 도 3의 레시피에 나타내는 사이클을 복수회, 예를 들어 100 사이클 실행함(반복함)으로써, 반도체 웨이퍼(W) 상에 원하는 두께의 실리콘 질화막이 형성된다.
또한, 이하의 설명에서, 열처리 장치(1)를 구성하는 각 부의 동작은, 제어부(100)(CPU(115))에 의해 제어되고 있다. 또한, 각 처리에서의 반응관(2) 내의 온도, 압력, 가스의 유량 등은, 상술한 바와 같이, 제어부(100)(CPU(115))가 히터 컨트롤러(128)(히터부(10)), MFC(124)(처리 가스 공급관(21) 등), 밸브 제어부(125), 진공 펌프(126)를 제어함으로써, 도 3에 도시하는 레시피에 따른 조건으로 설정된다.
먼저, 히터부(10)에 의해 반응관(2) 내를 소정의 로드 온도, 예를 들어 도 3의 (a)에 도시한 바와 같이, 450℃로 유지한다. 이어서, 반도체 웨이퍼(W)를 수용한 웨이퍼 보트(9)를 덮개(6) 상에 적재한다. 그리고, 보트 엘리베이터(127)에 의해 덮개(6)를 상승시켜서 로드하고, 반도체 웨이퍼(W)(웨이퍼 보트(9))를 반응관(2) 내에 수용한다(웨이퍼 차지 공정).
계속해서, 반도체 웨이퍼(W)에 실리콘 질화막을 형성하는 실리콘 질화막 형성 공정을 실시한다. 먼저, 히터부(10)에 의해 반응관(2) 내를 소정의 온도, 예를 들어 도 3의 (a)에 도시한 바와 같이, 630℃로 설정한다. 또한, 처리 가스 공급관(21) 등으로부터 반응관(2) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내의 가스를 배출하여, 반응관(2) 내를 소정의 압력, 예를 들어 도 3의 (b)에 도시한 바와 같이, 133Pa(1Torr)로 설정한다(안정화 공정).
이어서, 반도체 웨이퍼(W)의 표면에 Si를 흡착시키는 흡착 스텝을 실행한다. 흡착 스텝은, 반도체 웨이퍼(W)에 소스 가스를 공급하고, 그 표면에 Si를 흡착시키는 공정이다.
흡착 스텝에서는, 처리 가스 공급관(21) 등으로부터 Si 소스로서의 DCS를 소정량, 예를 들어 도 3의 (d)에 도시한 바와 같이, 0.3slm으로, 도 3의 (c)에 도시한 바와 같이, 소정량의 질소를 반응관(2) 내에 공급한다(플로우 공정).
여기서, 반응관(2) 내의 온도는, 450℃ 내지 630℃로 하는 것이 바람직하다. 450℃보다 낮아지면, 실리콘 질화막을 성막할 수 없게 될 우려가 발생하고, 반응관(2) 내의 온도가 630℃보다 높아지면, 형성되는 실리콘 질화막의 막질이나 막 두께 균일성 등이 악화되어버릴 우려가 발생하기 때문이다.
DCS의 공급량은, 10sccm 내지 10slm으로 하는 것이 바람직하다. 10sccm보다 적으면 반도체 웨이퍼(W)의 표면에 충분한 Si가 공급되지 않을 우려가 발생하고, 10slm보다 많으면 반응에 기여하지 않는 Si가 많아져버릴 우려가 발생하기 때문이다. DCS의 공급량은, 0.1slm 내지 3slm으로 하는 것이 더욱 바람직하다. 이러한 범위로 함으로써, 반도체 웨이퍼(W)의 표면과 Si와의 반응이 촉진되기 때문이다.
반응관(2) 내의 압력은, 0.133Pa(0.001Torr) 내지 13.3kPa(100Torr)로 하는 것이 바람직하다. 이러한 범위의 압력으로 함으로써, 반도체 웨이퍼(W)의 표면과 Si와의 반응을 촉진할 수 있기 때문이다. 반응관(2) 내의 압력은, 40Pa(0.3Torr) 내지 400Pa(3Torr)로 하는 것이 더욱 바람직하다. 이러한 범위의 압력으로 함으로써, 반응관(2) 내의 압력 제어가 용이해지기 때문이다.
반응관(2) 내에 공급된 DCS는, 반응관(2) 내에서 가열되어 활성화한다. 이 때문에, 반응관(2) 내에 DCS가 공급되면, 반도체 웨이퍼(W)의 표면과 활성화된 Si가 반응하여, 반도체 웨이퍼(W)의 표면에 Si가 흡착된다.
반도체 웨이퍼(W)의 표면에 소정량의 Si가 흡착되면, 처리 가스 공급관(21) 등으로부터의 DCS 및 질소 가스 공급관으로부터의 질소의 공급을 정지한다. 그리고, 반응관(2) 내의 가스를 배출함과 함께, 예를 들어 도 3의 (c)에 도시한 바와 같이, 처리 가스 공급관(21) 등으로부터 반응관(2) 내에 소정량의 질소를 공급해서 반응관(2) 내의 가스를 반응관(2) 밖으로 배출한다(퍼지, Vacuum공정).
계속해서, 히터부(10)에 의해 반응관(2) 내를 소정의 온도, 예를 들어 도 3의 (a)에 도시한 바와 같이, 630℃로 설정한다. 또한, 도 3의 (c)에 도시한 바와 같이, 처리 가스 공급관(21) 등으로부터 반응관(2) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들어 도 3의 (b)에 도시한 바와 같이, 133Pa(1Torr)로 설정한다.
이어서, 반도체 웨이퍼(W)의 표면을 질화하는 질화 스텝을 실행한다. 질화 스텝은, Si가 흡착된 반도체 웨이퍼(W) 상에 질화 가스를 공급하여, 흡착된 Si를 질화하는 공정이다. 본 실시 형태에서는, 반도체 웨이퍼(W) 상에 암모니아(NH3)를 공급함으로써 흡착된 Si를 질화한다.
질화 스텝에서는, 처리 가스 공급관(21) 등으로부터 반응관(2) 내에 암모니아를 소정량, 예를 들어 도 3의 (e)에 도시한 바와 같이, 10slm 공급한다. 또한, 도 3의 (c)에 도시한 바와 같이, 처리 가스 공급관(21) 등으로부터 희석 가스로서의 소정량의 질소를 반응관(2) 내에 공급한다(플로우 공정).
여기서, 암모니아의 공급량은, 1sccm 내지 50slm으로 하는 것이 바람직하고, 0.1slm 내지 20slm으로 하는 것이 더욱 바람직하고, 1slm 내지 10slm으로 하는 것이 가장 바람직하다. 이러한 범위로 함으로써, 실리콘 질화막을 형성하기에 충분한 질화를 시킬 수 있기 때문이다.
반응관(2) 내의 압력은, 0.133Pa(0.001Torr) 내지 13.3kPa(100Torr)로 하는 것이 바람직하다. 이러한 범위의 압력으로 함으로써, 반도체 웨이퍼(W) 표면의 Si의 질화를 촉진할 수 있기 때문이다. 반응관(2) 내의 압력은, 40Pa(0.3Torr) 내지 400Pa(3Torr)로 하는 것이 더욱 바람직하다. 이러한 범위의 압력으로 함으로써, 반응관(2) 내의 압력 제어가 용이해지기 때문이다.
반응관(2) 내에 암모니아가 공급되면, 반도체 웨이퍼(W) 상에 흡착된 Si가 질화되어, 반도체 웨이퍼(W) 상에 실리콘 질화막이 형성된다. 반도체 웨이퍼(W) 상에 원하는 두께의 실리콘 질화막이 형성되면, 처리 가스 공급관(21) 등으로부터 암모니아의 공급을 정지한다. 또한, 처리 가스 공급관(21) 등으로부터의 질소의 공급을 정지한다. 그리고, 반응관(2) 내의 가스를 배출함과 함께, 도 3의 (c)에 도시한 바와 같이, 처리 가스 공급관(21) 등으로부터 반응관(2) 내에 소정량의 질소를 공급해서 반응관(2) 내의 가스를 반응관(2) 밖으로 배출한다(퍼지, Vacuum공정).
이에 의해, 흡착 스텝과, 질화 스텝으로 이루어지는, ALD법의 1 사이클이 종료된다. 계속해서, 다시, 흡착 스텝부터 시작되는 ALD법의 1 사이클을 개시한다. 그리고, 이 사이클을 소정 횟수 반복한다. 이에 의해, 반도체 웨이퍼(W) 상에 원하는 두께의 실리콘 질화막이 형성된다.
반도체 웨이퍼(W) 상에 원하는 두께의 실리콘 질화막이 형성되면, 히터부(10)에 의해 반응관(2) 내를 소정의 온도, 예를 들어 도 3의 (a)에 도시한 바와 같이, 630℃로 설정한다. 또한, 처리 가스 공급관(21) 등으로부터 반응관(2) 내에 소정량의 질소를 공급함과 함께, 반응관(2) 내의 가스를 배출하여, 반응관(2)을 소정의 압력, 예를 들어 도 3의 (b)에 도시한 바와 같이, 1064Pa(8Torr)로 설정한다(스탠바이 공정).
반응관(2) 내의 온도는, 450℃ 내지 800℃인 것이 바람직하다. 이러한 범위로 함으로써, 형성된 실리콘 질화막의 표면을 탄소 종단 처리하기 쉬워져, 자연 산화막의 발생을 억제할 수 있기 때문이다.
또한, 반응관(2) 내의 온도는, 실리콘 질화막의 성막 온도와 동일 온도인 것이 바람직하다. 성막 온도와 동일 온도로 함으로써, 온도 제어가 용이하게 되어, 효율적인 처리를 할 수 있기 때문이다.
반응관(2) 내의 압력은, 0.133Pa(0.001Torr) 내지 13.3kPa(100Torr)로 하는 것이 바람직하다. 이러한 범위의 압력으로 함으로써, 실리콘 질화막의 표면을 탄소 종단 처리하기 쉬워져, 자연 산화막의 발생을 억제할 수 있기 때문이다. 반응관(2) 내의 압력은, 13.3Pa(0.1Torr) 내지 1.33kPa(10Torr)로 하는 것이 더욱 바람직하고, 133Pa(1Torr) 내지 1064Pa(8Torr)로 하는 것이 가장 바람직하다. 이러한 범위의 압력으로 함으로써, 실리콘 질화막의 표면의 탄소 종단 처리를 촉진할 수 있기 때문이다.
계속해서, 도 3의 (f)에 도시한 바와 같이, 처리 가스 공급관(21) 등으로부터 반응관(2) 내에 1slm의 에틸렌(C2H4)을 공급한다(탄소 퍼지 공정).
에틸렌의 공급량은, 10sccm 내지 10slm으로 하는 것이 바람직하다. 10sccm보다 적으면 실리콘 질화막의 표면을 충분히 탄소 종단 처리할 수 없을 우려가 발생하고, 10slm보다 많으면 반응에 기여하지 않는 에틸렌이 많아져버릴 우려가 발생하기 때문이다. 에틸렌의 공급량은, 0.1slm 내지 10slm으로 하는 것이 더욱 바람직하고, 0.1slm 내지 5slm으로 하는 것이 가장 바람직하다. 이러한 범위로 함으로써, 실리콘 질화막의 표면 탄소 종단 처리가 촉진되기 때문이다.
반응관(2) 내에 에틸렌이 공급되면, 실리콘 질화막의 표면이 탄소 종단된다. 이에 의해, 자연 산화막의 발생을 억제할 수 있다. 그 결과, 실리콘 질화막의 표면의 웨트 에칭 내성을 향상시킬 수 있다.
탄소 퍼지 공정이 종료되면, 처리 가스 공급관(21) 등으로부터 에틸렌의 공급을 정지한다. 그리고, 반응관(2) 내의 가스를 배출함과 함께, 도 3의 (c)에 도시한 바와 같이, 처리 가스 공급관(21) 등으로부터 반응관(2) 내에 소정량의 질소를 공급해서 반응관(2) 내의 가스를 반응관(2) 밖으로 배출한다(퍼지, Vacuum공정).
이어서, 히터부(10)에 의해 반응관(2) 내를 소정의 로드 온도, 예를 들어 도 3의 (a)에 도시한 바와 같이, 450℃로 유지함과 함께, 처리 가스 공급관(21) 등으로부터 반응관(2) 내에 소정량의 질소를 공급해서 반응관(2) 내의 가스를 반응관(2) 밖으로 배출하여, 반응관(2) 내를 상압으로 복귀시킨다(상압 복귀 공정).
그리고, 보트 엘리베이터(127)에 의해 덮개(6)를 하강시킴으로써, 반도체 웨이퍼(W)를 언로드하고, 반도체 웨이퍼(W)를 웨이퍼 보트(9)로부터 회수하여(웨이퍼 디스차지 공정), 이 처리를 종료한다. 그리고, 상술한 실리콘 질화막의 형성 공정을, 다시 실행할 수 있다.
이와 같이, 반도체 웨이퍼(W) 상에 실리콘 질화막을 형성한 후에 탄소 퍼지 공정을 실시함으로써, 실리콘 질화막의 표면이 탄소 종단된다. 이에 의해, 자연 산화막의 발생을 억제할 수 있다. 그 결과, 실리콘 질화막의 표면의 웨트 에칭 내성을 향상시킬 수 있다.
이어서, 본 발명의 효과를 확인하기 위해서, 상기 실시 형태에 의해 반도체 웨이퍼(W) 상에 실리콘 질화막을 5nm(50Å) 형성한 시험편을 BHF(버퍼드 불산: Buffered Hydrogen Fluoride)를 사용해서 에칭한 경우의 두께와 시간의 관계, 및, 시험편의 깊이와 에칭량과의 관계를 측정하였다(실시예 1). 또한, 탄소 퍼지 공정에서 반응관(2) 내의 압력을 133Pa(1Torr)로 한 것 이외에는, 마찬가지의 방법에 의해 형성한 시험편에 대해서도 마찬가지의 측정을 행하였다(실시예 2). 또한 비교를 위해서, 탄소 퍼지용 가스에 질소 가스를 사용한 경우(비교예 1)에 대해서도, 마찬가지의 측정을 행하였다. 결과를 도 4에 도시한다.
도 4의 파선으로 둘러싼 개소에 나타낸 바와 같이, 탄소 퍼지 공정을 행함으로써, 에칭량을 감소할 수 있음을 확인할 수 있었다. 특히, 반응관(2) 내의 압력을 1064Pa(8Torr)로 함으로써, 에칭량이 크게 저하되는 것을 확인할 수 있었다. 이것은, 실리콘 질화막의 표면이 탄소 종단됨으로써, 자연 산화막의 발생을 억제할 수 있고, 그 결과, 실리콘 질화막의 표면의 웨트 에칭 내성을 향상시킬 수 있었기 때문이다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 질화막 형성 공정 후에, 탄소 퍼지 공정을 행함으로써, 형성된 실리콘 질화막의 표면이 탄소 종단되어, 자연 산화막의 발생을 억제할 수 있다. 그 결과, 실리콘 질화막의 표면의 웨트 에칭 내성을 향상시킬 수 있다.
또한, 본 발명은, 상기의 실시 형태에 한정되지 않고, 다양한 변형, 응용이 가능하다. 이하, 본 발명에 적용 가능한 다른 실시 형태에 대해서 설명한다.
상기 실시 형태에서는, Si 소스로서 DCS, 질화 가스로서 암모니아를 사용한 경우를 예로 들어 본 발명을 설명했지만, Si 소스 및 질화 가스는 실리콘 질화막을 형성 가능한 유기 소스 가스 및 질화 가스이면 되고, 각종 가스를 사용하는 것이 가능하다.
상기 실시 형태에서는, 100 사이클 실행함으로써, 반도체 웨이퍼(W) 상에 실리콘 질화막을 형성한 경우를 예로 들어 본 발명을 설명했지만, 예를 들어 50 사이클과 같이, 사이클 수를 적게 해도 된다. 또한, 200 사이클과 같이, 사이클 수를 많게 해도 된다. 이 경우에도, 사이클 수에 따라서, 예를 들어 Si 소스 및 암모니아의 공급량 등을 조정함으로써, 원하는 두께의 실리콘 질화막의 형성이 가능하다.
상기 실시 형태에서는, ALD법을 사용해서 반도체 웨이퍼(W) 상에 실리콘 질화막을 형성한 경우를 예로 들어 본 발명을 설명했지만, 본 발명은 ALD법을 사용한 경우에 한정되는 것은 아니며, CVD법을 사용해서 반도체 웨이퍼(W) 상에 실리콘 질화막을 형성해도 된다.
상기 실시 형태에서는, 소스 가스 및 질화 가스 공급시에 희석 가스로서의 질소를 공급한 경우를 예로 들어 본 발명을 설명했지만, 소스 가스 및 질화 가스 공급시에 질소를 공급하지 않아도 된다. 단, 질소를 희석 가스로서 포함시킴으로써 처리 시간의 설정 등이 용이해지므로, 희석 가스를 포함시키는 것이 바람직하다. 희석 가스로서는, 불활성 가스인 것이 바람직하고, 질소 이외에, 예를 들어 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe)을 적용할 수 있다.
본 실시 형태에서는, 박막 형성 장치로서, 단관 구조의 뱃치식의 처리 장치의 경우를 예로 들어 본 발명을 설명했지만, 예를 들어 이중관 단관 구조의 뱃치식 처리 장치에 본 발명을 적용하는 것도 가능하다. 또한, 뱃치식의 횡형 처리 장치나 낱장식의 처리 장치에 본 발명을 적용하는 것도 가능하다. 또한, 피처리체는 반도체 웨이퍼(W)에 한정되는 것은 아니며, 예를 들어 LCD(Liquid Crystal Display)용의 글래스 기판이어도 된다.
본 발명의 실시 형태에 따른 제어부(100)는, 전용의 시스템에 의하지 않고, 통상의 컴퓨터 시스템을 사용해서 실현 가능하다. 예를 들어, 범용 컴퓨터에, 상술한 처리를 실행하기 위한 프로그램을 저장한 기록 매체(플렉시블 디스크, CD-ROM(Compact Disc Read Only Memory) 등)로부터 당해 프로그램을 인스톨함으로써, 상술한 처리를 실행하는 제어부(100)를 구성할 수 있다.
그리고, 이 프로그램을 공급하기 위한 수단은 임의이다. 상술한 바와 같이 소정의 기록 매체를 통해서 공급할 수 있는 것 외에, 예를 들어 통신 회선, 통신 네트워크, 통신 시스템 등을 통해서 공급해도 된다. 이 경우, 예를 들어 통신 네트워크의 게시판(BBS: Bulletin Board System)에 당해 프로그램을 게시하고, 이것을 네트워크를 통해서 제공해도 된다. 그리고, 이렇게 제공된 프로그램을 기동하여, OS(Operating System)의 제어 하에서, 다른 어플리케이션 프로그램과 마찬가지로 실행함으로써, 상술한 처리를 실행할 수 있다.
본 발명은 실리콘 질화막의 형성 방법, 및, 박막 형성 장치에 유용하다.
1 : 열처리 장치 2 : 반응관
3 : 매니폴드 4 : 배기관
5 : 압력 조정부 6 : 덮개
8 : 보온통 9 : 웨이퍼 보트
10 : 히터부 11 내지 15 : 히터
21 내지 23 : 처리 가스 공급관 24 내지 26 : 유량 조정부
100 : 제어부 111 : 레시피 기억부
112 : ROM 113 : RAM
114 : I/O 포트 115 : CPU
116 : 버스 121 : 조작 패널
122 : 온도 센서 123 : 압력계
124 : MFC 125 : 밸브 제어부
126 : 진공 펌프 127 : 보트 엘리베이터
128 : 히터 컨트롤러 W : 반도체 웨이퍼

Claims (6)

  1. 반응실 내에 피처리체를 수용하는 수용 공정과,
    상기 반응실 내에 수용된 피처리체에 실리콘 질화막을 형성하는 실리콘 질화막 형성 공정과,
    상기 실리콘 질화막이 형성된 피처리체를 수용하는 반응실에, 불포화 결합을 갖는 탄화수소 화합물을 공급하여, 상기 형성된 실리콘 질화막의 표면을 탄소 종단하는 탄소 퍼지 공정과,
    상기 표면이 탄소 종단된 실리콘 질화막이 형성된 피처리체를 상기 반응실 밖으로 반출하는 반출 공정,
    을 포함하는 실리콘 질화막의 형성 방법.
  2. 제1항에 있어서,
    상기 불포화 결합을 갖는 탄화수소 화합물은, 에틸렌, 프로필렌, 또는, 아세틸렌인, 실리콘 질화막의 형성 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 실리콘 질화막 형성 공정 및 상기 탄소 퍼지 공정에서는, 상기 반응실의 온도를 450℃ 내지 800℃로 가열하는, 실리콘 질화막의 형성 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 탄소 퍼지 공정에서는, 상기 반응실 내의 압력을 13.3Pa 내지 1.33kPa로 하는, 실리콘 질화막의 형성 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 탄소 퍼지 공정에서는, 상기 반응실 내에 탄소를 포함하는 가스를 0.1slm 내지 10slm 공급하는, 실리콘 질화막의 형성 방법.
  6. 피처리체를 수용하는 반응실과,
    상기 반응실 내에, 성막용 가스를 공급하는 성막용 가스 공급 수단과,
    상기 반응실 내에, 불포화 결합을 갖는 탄화수소 화합물을 공급하는 탄소 가스 공급 수단과,
    장치의 각 부를 제어하는 제어 수단을 포함하고,
    상기 제어 수단은, 상기 반응실 내에 피처리체를 수용하고, 상기 성막용 가스 공급 수단을 제어해서 상기 반응실 내에 수용된 피처리체에 실리콘 질화막을 형성한 후, 상기 탄소 가스 공급 수단을 제어해서 상기 실리콘 질화막의 표면을 탄소 종단하고, 상기 표면이 탄소 종단된 실리콘 질화막이 형성된 피처리체를 상기 반응실 밖으로 반출하는 실리콘 질화막의 형성 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6529956B2 (ja) * 2016-12-28 2019-06-12 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
JP6789257B2 (ja) * 2018-02-28 2020-11-25 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
TW202229795A (zh) * 2020-11-23 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具注入器之基板處理設備

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130022658A1 (en) * 2011-07-23 2013-01-24 Synos Technology, Inc. Depositing material with antimicrobial properties on permeable substrate using atomic layer deposition
JP5758829B2 (ja) * 2012-03-27 2015-08-05 東京エレクトロン株式会社 ボロン含有シリコン酸炭窒化膜の形成方法およびシリコン酸炭窒化膜の形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004281853A (ja) 2003-03-18 2004-10-07 Hitachi Kokusai Electric Inc 基板処理装置

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