KR20160098504A - 전력 반도체 디바이스 - Google Patents

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Abstract

본 발명은, 상측 (14) 과 하측 (16) 을 갖는 전력 반도체 소자 (12) 로서, 상기 상측 (14) 은 상기 하측 (16) 의 반대편에 위치되는, 상기 전력 반도체 소자 (12); 제 1 전극 (18) 과 제 2 전극 (20); 및 하우징을 포함하는 전력 반도체 디바이스로서, 상기 전력 반도체 소자 (12) 는, 상기 상측 (14) 이 상기 제 1 전극 (18) 과 접촉하는 제 1 접촉부 (22) 및 상기 제 1 전극 (18) 과 접촉하지 않는 제 1 자유부 (24) 를 포함하도록, 상기 제 1 전극 (18) 과 상기 제 2 전극 (20) 사이에 배치되고, 상기 하측 (16) 은 적어도, 상기 제 2 전극 (20) 과 접촉하는 제 2 접촉부 (26) 를 포함하고, 상기 전력 반도체 디바이스의 작동 중에 고장 모드에서 발생하는 플라스마 및/또는 가스로부터 유래하는 과압을 상기 제 1 자유부 (24) 로부터 상기 하우징의 미리 결정된 탈기 포인트 (38) 로 안내하기 위해, 상기 제 1 자유부 (24) 의 적어도 일부를 상기 미리 결정된 탈기 포인트 (38) 와 유체 연결하는 채널 (36) 이 제공되는, 전력 반도체 디바이스에 관한 것이다. 본 발명에 따른 전력 반도체 디바이스 (10) 는 중요한 고장 모드에서 발생된 고압의 고온 플라스마 및/또는 가스가 하우징으로부터 제어 하에 빠져나오게 할 수 있게 하는 동시에, 고온 플라스마 및/또는 가스가 열 싱크, 또는 반도체 디바이스 (10) 가 위치된 장비의 다른 부분에 손상을 주는 것을 방지할 수 있다. 따라서, 전력 반도체 디바이스 (10) 는 고장 모드에서의 폭발이 적어도 부분적으로 방지되고, 고장난 디바이스를 조작하는 인원의 안전이 향상되고, 전력 반도체 디바이스 (10) 의 근처에 있는 부분의 손상 위험이 감소된다.

Description

전력 반도체 디바이스{POWER SEMICONDUCTOR DEVICE}
본 발명은 전력 반도체 디바이스에 관한 것이다. 특히, 본 발명은 작동 중에 향상된 고장 모드를 갖는 전력 반도체 디바이스에 관한 것이다.
고전력 반도체 디바이스의 하우징은 보통 캐소드와 애노드를 포함한다. 각 전극은, 전극들 사이에 위치되고 고전력 반도체 디바이스를 통해 전류를 흐르게 할 수 있는 반도체 소자와 접촉한다. 캐소드와 애노드 전극은, 캐소드와 애노드 전극들의 서로로부터의 전기 절연을 가능하게 하고 반도체 소자에의 산소 유입을 방지하기 위한 기밀 포위를 허용하는 세라믹 링에 연결될 수도 있다. 따라서, 캐소드와 애노드 전극, 세라믹 링 및 잠재적으로 다른 부분, 예컨대 플랜지는 반도체 소자가 배치되는 하우징의 폐쇄 공간을 형성한다. 고전력 반도체 디바이스의 하우징의 폐쇄 공간은 보통 불활성 가스로 충전된다.
JP 05304179 의 도 8 및 단락 [0044] 에서는, 링 형상 그루브가 실리콘 고무와 폴리이미드와 같은 접착을 위한 구성성분 (41) 으로 충전되어서, 제 1 자유부로부터 미리 결정된 탈기 포인트 (31, 32, 33) 로 과압을 안내하기 위한 하우징의 미리 결정된 탈기 포인트 (31, 32, 33) 와 제 1 자유부의 적어도 일부 (소자의 에지에서) 의 유체 연결이 존재하지 않는다. JP 05304179 의 반도체 디바이스의 제조 중에, 제 1 전극 플레이트 (51) 상에 반도체 기재 (base substance) (2) 를 배치하는 때, 구멍들 (31, 32, 33) 사이에 공기가 에워싸일 수도 있어서, 이 구멍들 (31, 32, 33) 은 공기가 배기될 수 있게 한다 (도 8 과 함께 단락 [0077] 참조).
또한, US 5,519,231 은, 도 4 에서, 제조 중에 공기 또는 가스를 배기하기 위한 구멍들 (20b, 20c, 20d, 20e) 을 보여준다 (칼럼 11, 라인 46-57 참조). 그리고, DE 43 210 53 A1 은, 도 2 에서, 제조 중에 공기 또는 가스를 배기하기 위한 구멍들 (31c, 31d) 을 개시한다 (칼럼 6, 라인 6-11; 칼럼 5, 라인 19-31; 칼럼 19, 라인 50 - 칼럼 20, 라인 3 참조).
전력 반도체 디바이스의 경우, 반도체 소자에 파손 (breakdown) 포인트가 형성되고 후속하여 고전류밀도가 이 파손 포인트를 통해 흐르는 때에 상황에 따라 작동 중에 고장 모드로 될 수도 있다는 것이 알려져 있다. 개별 카운터 수단 없이, 이러한 종류의 고장은 고전력 반도체 디바이스의 하우징 내부에 고온 플라스마 및/또는 가스의 형성을 초래할 수도 있고, 플라스마는 이온화된 가스로 규정된다. 따라서, 이러한 고장은 전력 반도체 디바이스의 손상을 초래할 수도 있다.
본 발명의 목적은 전력 반도체 디바이스의 작동 중에 향상된 고장 모드를 제공하는 전력 반도체 디바이스를 제공하는 것이다. 특히, 본 발명의 목적은 전력 반도체 디바이스의 작동 중에 고장에 의해 야기되는 중요한 파괴의 위험을 감소시키는 전력 반도체 디바이스를 제공하는 것이다.
이러한 목적들은 독립 청구항 1 에 따른 전력 반도체 디바이스에 의해 적어도 부분적으로 해결된다. 유리한 실시형태들은 종속 청구항들에 주어진다.
특히, 본 발명은, 상측과 하측을 갖는 전력 반도체 소자로서, 상기 상측은 상기 하측의 반대편에 위치되는, 상기 전력 반도체 소자; 제 1 전극과 제 2 전극; 및 하우징을 포함하는 전력 반도체 디바이스를 제공하며, 상기 전력 반도체 소자는, 상기 상측이 상기 제 1 전극과 접촉하는 제 1 접촉부 및 상기 제 1 전극과 접촉하지 않는 제 1 자유부를 포함하도록, 상기 제 1 전극과 상기 제 2 전극 사이에 배치되고, 상기 하측은 적어도, 상기 제 2 전극과 접촉하는 제 2 접촉부를 포함하고, 상기 전력 반도체 디바이스의 작동 중에 고장 모드에서 발생하는 플라스마 및/또는 가스로부터 유래하는 과압을 상기 제 1 자유부로부터 상기 하우징의 미리 결정된 탈기 포인트로 안내하기 위해, 상기 제 1 자유부의 적어도 일부를 상기 미리 결정된 탈기 포인트와 유체 연결하는 채널이 제공된다.
전술한 바와 같은 전력 반도체 디바이스는 전력 반도체 디바이스의 작동 중에 향상된 고장 모드를 제공한다. 특히, 전술한 바와 같은 전력 반도체 디바이스는 반도체 디바이스의 작동 중에 고장이 일어나는 경우에 하우징 내부에 생성된 과압으로 인해 일어나는 폭발 위험을 크게 감소시킬 수 있다.
본 발명에 따른 전력 반도체 디바이스는 특히, 반도체 소자에 기초하고 바람직하게는 파워 일렉트로닉스에서 스위치 또는 정류기로서 사용될 수도 있는 디바이스이어야 한다. 전력 반도체 디바이스의 비제한적인 예가 특히 게이트 턴오프 사이리스터 (GTO) 를 포함하고, 본 발명에 따르면 바람직하게는 다이오드, 사이리스터 (thyristor) 및 특히 세라믹 하우징에 적어도 부분적으로 캡슐화된 것이다.
전력 반도체 디바이스는 상측 및 하측을 갖는 전력 반도체 소자를 포함하고, 상측은 하측의 반대편에 위치된다. 그러한 전력 반도체 소자는 종래 기술에 널리 알려져 있고, 특정 적용을 위해 적절하게 형성될 수도 있다. 상세하게 그리고 PCT 의 비제한적인 예로서, 반도체 소자는 교호 층들 (P-N-P-N) 을 포함하는, 규소와 같은 반도체로 형성될 수도 있다. 그러한 구조 또는 그러한 반도체 디바이스는 각각 종래 기술에 일반적으로 알려져 있고, 따라서 상세하게 설명하지 않는다.
전력 반도체 디바이스는 제 1 전극 및 제 2 전극을 더 포함한다. 이 전극들은 일반적으로 종래기술에 알려진 바와 같은 재료로부터 형성될 수도 있다. 예컨대, 전극은 구리로부터 형성될 수도 있다. 제 1 전극은 반도체 소자의 상측의 근처에 배치되는 반면, 제 2 전극은 반도체 소자의 하측의 근처에 위치된다. 상세하게는, 전력 반도체 소자는, 상측이 제 1 전극과 접촉하는 제 1 접촉부 및 제 1 전극과 접촉하지 않는 제 1 자유부를 포함하도록, 제 1 전극과 제 2 전극 사이에 배치된다. 상응하게, 하측은 제 2 전극과 접촉하는 제 2 접촉부, 및 선택적으로, 제 2 전극과 접촉하지 않는 제 2 자유부를 포함한다.
더욱이, 반도체 소자를 기밀식으로 (airtightly) 에워싸기 위해 하우징이 제공된다. 이는 전력 반도체 소자가 적절하게 작동하는 것을 보장하기 위해 유리할 수도 있다. 하우징은 전극들에 인접하게 적어도 부분적으로 위치되는 세라믹 셸에 의해 형성될 수도 있다. 더욱이, 하우징을 폐쇄하기 위해, 전극들을 절연체와 연결하는 플랜지가 제공될 수도 있다. 따라서, 전극들은 또한 하우징의 일부를 형성할 수도 있다.
전력 반도체 소자가 전력 반도체 디바이스의 작동 중에 고장 모드로 되는 경우, 특히 반도체 소자의 상측의 자유부 위에 플라스마가 형성될 위험이 존재한다. 이는 PN-접합부가 이 자유부에 위치되는 한에 있어서는 특히 그러할 수도 있다. 이 경우, 후술하는 것처럼 반도체 디바이스의 부분에 부정적으로 영향을 미칠 위험을 잠재적으로 갖는 과압이 발생할 수도 있다.
형성되는 플라스마에 기초한 위험을 줄이기 위해, 선택적으로는 자유부의 직접 근처에 제공된 체적을 통해, 제 1 자유부의 적어도 일부를 하우징의 미리 결정된 탈기 포인트와 유체 연결하는 채널이 제공된다. 따라서, 채널은 제 1 자유부의 표면 또는 전력 반도체 소자의 자유 주변에서 생성된 과압을 각각 제 1 자유부로부터 미리 결정된 탈기 포인트로 안내하도록 설계된다. 이하에서, 하나의 채널을 사용하여 본 발명을 설명한다. 그렇지만, 개별 위치를 동일한 또는 복수의 미리 결정된 탈기 포인트와 연결하는 하나 초과의 채널이 존재할 수도 있다는 것은 본 기술분야의 통상의 기술자에게 자명하다.
이로써, 유체 연결은 특히 가스 등의 액체가 안내될 수 있는 연결부, 따라서 유체, 특히 가스가 투과할 수 있는 연결부를 의미한다.
더욱이, 미리 결정된 탈기 포인트는 특히, 과압이 전력 반도체 디바이스, 특히 전력 반도체 디바이스의 하우징을 떠날 수도 있는 뚜렷한 위치 및/또는 뚜렷한 수단일 수도 있다. 특히, 미리 결정된 탈기 포인트는 정상 작업/작동 모드에서는 페쇄되지만 고장 시에 발생하는 미리 결정된 조건에서는 가스 투과성일 수도 있는 위치일 수도 있다. 그러한 조건은 고장 시에 플라스마 및/또는 가스가 형성되는 경우에 발생하는, 과압 또는 높은 온도를 포함할 수도 있다. 각각의 미리 결정된 탈기 포인트는 예컨대, 하우징을 기밀식으로 폐쇄하지만 고장 시에 발생하는 조건으로 인해 개방되거나 국부적으로 손상되어서 가스 투과성일 수 있도록 설계된 플랜지일 수도 있다.
상기한 내용의 결과로서, 전력 반도체 디바이스의 작동 중에 전력 반도체 소자가 고장 모드로 되거나 고장이 일어나는 경우, 형성되는 플라스마 및/또는 가스로부터 유래할 수도 있는 과압이 채널을 통해 미리 결정된 탈기 포인트로 안내될 수 있고, 따라서 전력 반도체 디바이스의 외부로 또는 하우징의 외부로 각각 안내될 수 있다. 중요한 고장 모드는, 고전력 반도체 디바이스의 하우징 내부의 반도체 소자의 주변에 파손 포인트가 형성되고 후속하여 고전류밀도가 이 포인트를 통해 흐르는 때에 일어날 수 있다.
그러므로, 과압이 하우징의 외부로 안내되므로, 전술한 것과 같은 전력 반도체 디바이스는 고전력 반도체 디바이스가 고장 모드에서 폭발하는 것을 방지한다는 특히 유리한 개념을 제공한다. 이로 인해, 고장 모드에서 잠재적으로 생성되는 고압의 고온 플라스마 및/또는 가스를 고전력 반도체 디바이스의 하우징으로부터 제어 하에 빠져나가게 할 수 있다.
따라서, 전력 반도체 디바이스를 잠재적으로 손상시키는 높은 압력과 에너지가 하우징 내에 머무르지 않는 것을 보장될 수도 있어서, 폭발이 안전하게 방지된다. 이것 외에, 하우징 내에 과압이 머무르고 나중의 단계에서 전력 반도체 디바이스를 손상시키는 위험이 회피된다. 상응하게, 예컨대 예컨대 서비스 작업 중에 전력 반도체 디바이스를 다루는 사람이나 디바이스가 다치거나 손상되는 것이 회피될 수도 있다. 그러므로, 전력 반도체 디바이스가 받는 위험이 현저히 줄어든다.
동시에, 폭발이 일어나는 경우, 주로 과압이 미리 결정되지 않은 위치에서 하우징 밖으로 유동하고, 이 때문에 열 싱크 등의 주위 부분을 손상시킬 위험이 회피될 수 없다. 그렇지만, 본 발명에 따르면, 과압을 하우징 밖으로 안내하기 위한 미리 결정된 위치가 존재할 수 있다. 결과적으로, 미리 결정된 탈기 포인트의 배치 및 위치는 전력 반도체 디바이스가 위험을 갖지 않거나 단지 현저하게 감소된 위험을 갖도록 선택될 수도 있다. 그러므로, 극심한 과압 형성에 수반되는 고정 모드의 경우에도, 하우징의 외부로 안내되는 고온 플라스마 및/또는 가스가 예컨대 열 싱크 또는 고전력 반도체 디바이스가 위치된 장비의 다른 부분과 같은 장치의 다른 부분을 손상시키는 것이 안전하게 회피되거나 적어도 현저하게 감소된다.
결과적으로, 반도체 디바이스의 폭발이 장비에 손상을 야기하거나 사람에게 부상을 야기할 수 있다는 문제가 효과적으로 다루어지고, 이러한 문제는 안전하게 회피되거나 적어도 현저하게 줄어든다.
본 발명에 따른 해법은 종래 기술의 해법에 비해 중요한 이점을 또한 갖는다. 상세하게는, 고전력 반도체 디바이스는 보통, 고온 플라스마 및/또는 가스가 플랜지 또는 하우징의 세라믹 링에 도달하는 것을 방지하기 위해 고전력 반도체 디바이스의 하우징 내부에 금속 또는 플라스틱 부분을 포함함으로써, 그리고 고전력 반도체 디바이스의 하우징을 내부의 고압에 더 잘 견디도록 제조함으로써, 상기한 문제를 해결한다. 이러한 조치는 단지 하우징 내에 축적되는 어느 정도 레벨의 에너지까지 그리고 어느 정도 레벨의 압력까지 폭발을 방지하는데 도움을 줄 수도 있다. 그러므로, 과압이 소정의 값을 초과하는 경우, 이러한 조치는 단지 제한적인 효과를 갖는다. 이는 상황에 따라, 하우징의 파과에 대해 증가된 레벨의 임계 에너지 또는 임계 압력이 일부 경우에 초과되면, 폭발이 아마도 특히 위험할 것이므로, 특히 방지되어야 한다.
더욱이, 종래 기술에 따른 상기 조치를 이용하는 경우, 압력은 하우징 내부에 머무르고, 이 때문에, 고장난 디바이스로 나중의 조작에서 규정되지 않은 탈기 및 기능불량의 위험이 존재한다. 이러한 단점은 전술한 바와 같이 본 발명에 따른 해법을 사용함으로써 처리된다.
요약하면, 본 발명에 따른 전력 반도체 디바이스는 중요한 고장 모드에서 생성되는 고압의 고온 플라스마 및/또는 가스를 하우징으로부터 제어 하에 빠져나가게 할 수 있는 동시에, 고온 플라스마 및/또는 가스가 열 싱크 또는 반도체 디바이스가 위치된 다른 부분을 손상시키는 것을 방지할 수 있다. 따라서, 전력 반도체 디바이스는 고장 모드에서의 폭발로부터 적어도 부분적으로 방지되고, 고장난 디바이스를 조작하는 인원의 안전이 향상되고, 전력 반도체 디바이스의 근처에 있는 부분의 손상 위험이 감소된다.
일 실시형태에 따르면, 미리 결정된 탈기 포인트는 미리 결정된 브레이킹 포인트이다. 특히 미리 결정된 브레이킹 포인트는 매우 유리한 방식에서, 하우징 내부의 매우 잘 규정된 과압에서 탈기가 일어나도록 허용하기에 적합하다. 더욱이, 상기한 해법은 탈기 포인트 또는 탈기의 규정된 설정 값을 요구되는 값으로 조정하기에 매우 적합하다. 그러므로, 이 실시형태에 따르면, 특히 폭넓은 적용 범위가 제공될 수 있다. 그것 외에 그리고 미리 결정된 브레이킹 포인트에 대하여, 이는 특히 비용절감 해법을 제공할 수 있다. 결과적으로, 가능한 최소 비용과 손상으로, 안전한 고장 모드가 달성될 수 있다.
미리 결정된 탈기 위치가 미리 결정된 브레이킹 포인트인 경우, 후자는 예컨대 각각 규정된 얇은 부분 또는 얇은 구성으로서 설계된 플랜지 등의 재료의 규정된 약화부에 의해 구현될 수도 있다. 이는 특히 비용절감 조치이고, 공지의 생산 프로세스에서 큰 문제없이 이행될 수도 있다.
다른 실시형태에 따르면, 미리 결정된 탈기 포인트는 플랜지에 제공되고, 플랜지는 제 1 전극을 절연부와 같은 하우징의 다른 부분과 연결한다. 이 실시형태는 특히 생산에 비용절감적이다. 상세하게, 절연부와 같은 하우징의 다른 부분, 예컨대 세라믹 절연체 또는 세라믹 링은 각각 본질적으로 종래 방식으로 설계될 수도 있어서, 한다고 하더라도, 단지 플랜지만이 조정되어야 한다. 그것 외에, 플랜지가 큰 비용 없이 요구되는 방식으로 생산될 수 있다는 점 때문에, 높은 적응성에 도달될 수도 있다. 더욱이, 플랜지에는 특히 미리 결정된 탈기 포인트가 제공될 수도 있다.
다른 실시형태에 따르면, 자유부 또는 자유부 위의 체적을 각각 에워싸기 위해 에징이 제공된다. 예컨대, 에징은 제 1 전극과 제 2 전극 사이에 위치 (압착 등) 될 수도 있고, 각각 전극 또는 전력 반도체 디바이스의 작동 거동에 부정적으로 영향을 주지 않기 위해 절연재로부터 형성될 수도 있다. 이 실시형태는 자유부 위에 일종의 내부 공간 (이 내부 공간은 단지 채널에 연결된다) 이 형성되도록 자유부를 에워싸거나 캡슐화하는 것을 각각 허용한다. 환언하면, 고장으로 인해 플라스마 및/또는 가스가 형성되는 경우, 플라스마 및/또는 가스가 팽창하는 유일한 방법은 채널을 통하는 것이고 따라서 미리 결정된 탈기 포인트로 가는 것이다. 결과적으로, 과압이 하우징의 원하지 않는 부분에 도달하는 것 (이 부분의 손상을 초래할 수도 있다) 이 방지될 수 있다. 그러므로, 에징은 미리 결정된 탈기 포인트에 비해 더 안정적으로 형성될 수도 있고, 또는 예컨대 탄성 재료로부터 형성될 수도 있다. 형성된 내부 공간은 고장에 특히 민감한 부위 위에, 예컨대 PN-접합부 위에 위치되는 것이 유리하다.
다른 실시형태에 따르면, 상측 또는 하측의 자유부를 향하는 전극의 일부가 2-부분 형태로 배치된다. 실제로, 2-부분 형태는 각 전극의 단지 소부분이 별개로 배치되도록 배치될 수도 있다. 소부분은 예컨대 링처럼 배치될 수도 있다. 전극의 주된 부분에 비해 동일한 재료로 형성될 수도 있다. 이 실시형태에 따르면, 먼저 세척 프로세스가 제공될 수도 있고 전극에 의해 제한된 체적의 세척 프로세스 후에 더 작은 부분이 도입될 수도 있다는 점 때문에, 제조 프로세스는 크게 강화될 수도 있다.
다른 실시형태에 따르면, 미리 결정된 탈기 포인트의 근처에 가스 안내 디바이스가 제공된다. 이 실시형태에 따르면, 고온 플라스마 및/또는 가스의 가스 스트림은 예컨대, 다른 부분을 손상시킬 위험이 특히 크게 낮아진 위치로 안내될 수도 있다. 이는 다른 부분과 전력 반도체 디바이스의 매우 콤팩트한 배치를 허용하고, 또한 고장 모드에 기초한 다른 부분의 손상 위험이 특히 효과적으로 감소될 수 있게 한다. 탈기 포인트 근처의 부위는 특히, 탈기 포인트에서, 따라서 하우징에서 나오는 가스가 가스 안내 디바이스를 통해 특정 방향으로 안내될 수 있도록 가스 안내 디바이스가 위치되는 것을 의미한다.
그리고, 가스 안내 디바이스는 탈기 디바이스의 근처에 위치되는 폴리머 링일 수도 있다. 이는 매우 비용-절감적이고 안정적인 배치를 허용한다.
다른 실시형태에 따르면, 채널은 전극을 통한 경로로서 형성된다. 이 실시형태는 채널을 제공하기 위해 특히 쉽고 비용-절감적인 조치를 허용할 수도 있다. 실제로, 전극에는 예컨대 개별 채널을 제공하는, 드릴 구멍이 제공될 수도 있다. 그러므로, 전력 반도체 디바이스를 제조할 때에 부가적인 부분이 도입될 필요가 없고, 채널은 어떤 경우에든 존재하는 부분에 제공되어야 하고, 이는 큰 문제없이 그리고 하나의 간단한 부가적인 단계로 본 발명에 따른 장치의 실현을 허용한다.
본 발명의 이러한 양태와 다른 양태가 이하의 설명되는 실시형태들로부터 분명해질 것이다.
도 1 은 본 발명에 따른 전력 반도체 디바이스의 모범적인 실시형태를 보여준다.
도 2 는 본 발명에 따른 전력 반도체 디바이스의 모범적인 다른 실시형태를 보여준다.
도 3 은 본 발명에 따른 전력 반도체 디바이스의 모범적인 다른 실시형태를 보여준다.
이제, 다양한 실시형태를 참조하며, 그의 하나 이상의 예가 각 도면에 도시되어 있다. 각각의 예는 설명으로서 제공되며, 제한으로서 의미하지 않는다. 예컨대, 일 실시형태의 부분으로서 묘사되거나 설명된 특징은 또 다른 실시형태를 얻기 위해 다른 실시형태에 사용되거나 다른 실시형태와 조합되어 사용될 수 있다. 본 발명이 그러한 수정 및 변형을 포함하는 것으로 의도된다.
도면에 대한 이하의 설명에서, 동일한 도면 부호는 동일한 구성성분을 가리킨다. 일반적으로, 개별 실시형태에 대한 차이점만을 설명한다. 여러 동일한 항목 또는 부분이 도면에 나타나는 경우, 외관을 간단하게 하기 위해 모든 부분에 도면 부호가 부여되지는 않는다.
도 1 에, 본 발명에 따른 전력 반도체 디바이스 (10) 의 실시형태의 단면도가 도시되어 있다. 전력 반도체 디바이스 (10) 는 예컨대 전력 GTO 또는 IGCT, 다이오드 또는 사이리스터일 수도 있다.
전력 반도체 디바이스 (10) 는 상측 (14) 과 하측 (16) 을 갖는 전력 반도체 소자 (12) 를 포함하고, 상측 (14) 은 하측 (16) 의 반대편에 위치된다. 전력 반도체 소자 (12) 는, 상기 상측 (14) 이 제 1 전극 (18) 과 접촉하는 제 1 접촉부 (22) 및 제 1 전극 (18) 과 접촉하지 않는 제 1 자유부 (24) 를 포함하도록, 제 1 전극 (18) 과 제 2 전극 (20) 사이에 배치되고, 상기 하측 (16) 은 적어도, 제 2 전극 (20) 과 접촉하는 제 2 접촉부 (26) 및 제 2 전극 (20) 과 접촉하지 않는 자유부 (28) 를 포함한다.
더욱이, 전력 반도체 소자 (12) 를 기밀식으로 에워싸는 하우징이 제공된다. 하우징은 전극들 (18, 20), 세라믹 링 (30) 뿐만 아니라, 전극들 (18, 20) 과 세라믹 링 (30) 을 연결하는 플랜지들 (32, 34) 을 포함한다. 환언하면, 하우징의 전극들 (18, 30), 플랜지들 (32, 34) 및 세라믹 링 (30) 은 전력 반도체 소자 (12) 가 놓이는 고전력 반도체 디바이스 (10) 의 하우징의 밀폐 공간을 형성한다.
제 1 자유부 (24) 로부터 미리 결정된 탈기 포인트 (38) 로 과압을 안내하기 위해 제 1 자유부 (24) 의 적어도 일부를 하우징의 미리 결정된 탈기 포인트 (38) 와 유체 연결하는 채널 (36) 이 제공되어 있는 것을 또한 볼 수도 있다. 채널 (36) 은 제 1 전극 (18) 을 통한 경로로서 형성된다.
따라서, 미리 결정된 탈기 포인트 (38) 는 플랜지 (32) 일 수도 있고, 또는 하우징의, 특히 플랜지 (32) 의 규정된 약화부와 같은 미리 결정된 브레이킹 포인트일 수도 있다. 일반적으로, 미리 결정된 탈기 포인트 (38) 는, 전력 반도체 디바이스의 작동 중에 고장 모드 동안에 발생할 수도 있는 과압이 이 포인트를 통해 하우징에서 나올 수 있도록 설계된 하우징의 일부일 수도 있다. 그러므로, 종래 기술에 대조적으로, 하우징은 가능한 한 강하지 않고, 선택적으로는 규정된 온도와 함께 규정된 값보다 큰 과압이 하우징에서 나올 수 있는 적어도 규정된 포인트 또는 부분이다. 상세하게는, 미리 결정된 탈기 포인트 (38) 는 플랜지 (32) 에 제공되고, 플랜지 (32) 는 전극 (18) 을 하우징의 다른 부분, 특히 세라믹 링 (30) 과 연결한다.
도 1 은 링 형태와 같은 바람직하게는 탄성의 격리 재료, 예컨대 실리콘 고무가 제공되어 있는 것을 또한 보여준다. 격리 재료는 에징 (40) 을 형성하고, 자유부 (24) 를 에워싼다. 에징 (40) 이 제 1 전극과 제 2 전극 사이에 놓이고 전력 반도체 소자 (12) 를 둘러싸고 에워싸는 것을 볼 수 있다. 이 실시형태는 자유부 (24) 위에 일종의 내부 공간 (48) (이 내부 공간은 단지 채널 (36) 에 연결된다) 이 형성되도록 자유부 (24) 를 각각 에워싸거나 캡슐화하는 것을 허용한다. 격리 재료는 개별 전극 (18, 20) 으로부터 부정적인 영향을 허용하기에 충분히 강한 격리 강도를 가질 수도 있다.
미리 결정된 탈기 포인트 (38) 로부터 멀어지도록 탈기된 분위기를 안전하게 안내하기 위해, 미리 결정된 탈기 포인트 (38) 의 근처에 가스 안내 디바이스 (42) 가 제공되고, 도 1 에 따르면, 가스 안내 디바이스 (42) 는 폴리머 링이다. PTFE 등으로 제조된 폴리머 링과 같은 가스 안내 디바이스 (42) 는 제 1 전극 (18) 의 그루브에 고정될 수도 있다.
더 상세하게, 전극들 (18, 20) 은 전력 반도체 디바이스 (12) 와 직접 접촉하는 부분을 포함하고, 각각 반도체 소자의 자유부들 (25, 28) 위에 이격되게 위치되어서 전력 반도체 디바이스 (12) 또는 전력 반도체 디바이스의 자유부들 (24, 28) 과 직접 접촉하지 않는 연장부들 (44, 46) 을 더 포함한다. 그러면, 채널 (36) 은 이 연장부들 (44, 46) 에 위치될 수도 있다.
전력 반도체 디바이스의 작동 중의 고장 모드에서, 폭발에 중요한 부위에서, 즉 자유부 (24) 의 주변에서, 따라서 보호성 내부 공간 (48) 내부에 반도체 소자 (12) 에 파손 포인트가 형성되고 후속하여 높은 전류 밀도가 이 파손 포인트를 통해 흐르는 때에, 높은 압력을 갖는 생성된 고온 플라스마 및/또는 가스가 통로 (36) 를 통해 보호성 내부 공간 (48) 으로부터 빠져나오고, 플랜지 (32) 에 작은 구멍을 태우는 것처럼 미리 결정된 브레이킹 포인트 (38) 로부터 빠져나오고, 하우징의 폐쇄 공간으로부터 빠져나온다. 보호성 PTFE 링 (42) 은 고온 플라스마 및/또는 가스가 예컨대 열 싱크에 손상을 주는 것을 방지한다. 고전력 반도체 디바이스의 폭발을 야기할 수 있는 어떠한 에너지도 하우징 내부에 머무르지 않는다.
도 2 는 본 발명에 따른 전력 반도체 디바이스 (10) 의 다른 실시형태를 보여준다. 도 2 의 실시형태는 도 1 과 관련하여 설명한 실시형태에 기초하므로, 동일한 도면부호는 동일하거나 상응하는 부분을 가리킨다. 이에 대해서는, 도 1 의 상기한 설명을 참조한다. 도 2 에서, 채널 (36) 은 편향 형태를 갖고, 경사지게 설계되어 있다. 따라서, 이 실시형태는 채널 (36) 의 형태 및/또는 기하학적 형상이 본질적으로 자유로우며 희망 적용에 맞게 문제없이 조정될 수 있다는 것을 보여준다. 더욱이, 전극 (18) 과 접촉하지 않는 자유부 (24) 가 단지 전력 반도체 소자 (12) 의 일측에만 있을 수 있다는 것을 볼 수 있다.
제조 프로세스 중에 연장부 (44, 46) 와 세라믹 링 (30) 사이의 좁은 개구를 통해 전극 (18, 20) 의 연장부 (44, 46) 아래의 공간을 적절히 세척하는 것이 요구될 수도 있다. 이 문제의 해법이 도 3 에 도시되어 있다. 다시, 도 3 의 실시형태는 도 1 및 도 3 와 관련하여 설명한 실시형태에 기초하므로, 동일한 도면부호는 동일하거나 상응하는 부분을 가리킨다. 이에 대해서는, 도 1 의 상기한 설명을 참조한다.
도 3 에 따르면, 하우징의 전극 (20) 은 두 부분, 제 1 부분 (461) 및 제 2 부분 (462) 으로 이루어진 연장부 (46) 를 포함한다. 제 2 부분 (462) 은 전극 (20) 의 외부 직경보다 더 작은 내부 직경을 갖는 링의 형태를 갖는다. 상기 부분은 그 크기를 증가시키도록 예열되고, 더 작은 연장부를 갖는 하우징이 세척된 후에 그의 위치에 삽입된다. 도면과 이상의 설명에서 본 발명을 묘사하고 설명하였지만, 그러한 묘사와 설명은 제한적인 것이 아니라 설명적이거나 모범적인 것으로 고려되어야 하고; 본 발명은 개시된 실시형태들로 제한되지 않는다. 본 기술분야의 통상의 기술자는 도면, 상세한 설명 및 청구항을 검토함으로써 청구된 본 발명을 실시함에 있어 개시된 실시형태에 대한 다른 변형예를 이해하고 실시할 수 있다. 청구항에서, 용어 "포함하는" 은 다른 요소나 단계를 배제하지 않고, 단수 표기는 복수를 배제하지 않는다. 단지 특정 구성이 서로 다른 종속 청구항에 기재되어 있다는 사실은, 이러한 조치의 조합이 유리하게 사용될 수 없다는 것을 의미하지 않는다. 청구항 내의 임의의 도면부호는 범위를 제한하는 것으로 해석되어서는 안 된다.
10 전력 반도체 디바이스
12 전력 반도체 소자
14 상측
16 하측
18 제 1 전극
20 제 2 전극
22 접촉부
24 자유부
26 접촉부
28 자유부
30 세라믹 링
32 플랜지
34 플랜지
36 채널
38 미리 결정된 탈기 포인트
40 에징
42 가스 안내 디바이스
44 연장부
46 연장부
461 연장부의 제 1 부분
462 연장부의 제 2 부분
48 보호성 내부 공간

Claims (10)

  1. 상측 (14) 과 하측 (16) 을 갖는 전력 반도체 소자 (12) 로서, 상기 상측 (14) 은 상기 하측 (16) 의 반대편에 위치되는, 상기 전력 반도체 소자 (12);
    제 1 전극 (18) 과 제 2 전극 (20); 및
    하우징
    을 포함하는 전력 반도체 디바이스로서,
    상기 전력 반도체 소자 (12) 는, 상기 상측 (14) 이 상기 제 1 전극 (18) 과 접촉하는 제 1 접촉부 (22) 및 상기 제 1 전극 (18) 과 접촉하지 않는 제 1 자유부 (24) 를 포함하도록, 상기 제 1 전극 (18) 과 상기 제 2 전극 (20) 사이에 배치되고, 상기 하측 (16) 은 적어도, 상기 제 2 전극 (20) 과 접촉하는 제 2 접촉부 (26) 를 포함하고,
    상기 전력 반도체 디바이스의 작동 중에 고장 모드에서 발생하는 플라스마 및/또는 가스로부터 유래하는 과압을 상기 제 1 자유부 (24) 로부터 상기 하우징의 미리 결정된 탈기 포인트 (38) 로 안내하기 위해, 상기 제 1 자유부 (24) 의 적어도 일부를 상기 미리 결정된 탈기 포인트 (38) 와 유체 연결하는 채널 (36) 이 제공되는, 전력 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 미리 결정된 탈기 포인트 (38) 는 미리 결정된 브레이킹 포인트인 것을 특징으로 하는 전력 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 미리 결정된 브레이킹 포인트는 하우징의 규정된 약화부 (defined weakened portion) 에 의해 구현되는 것을 특징으로 하는 전력 반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 미리 결정된 탈기 포인트 (38) 는 플랜지 (32) 에 제공되고, 상기 플랜지 (32) 는 상기 제 1 전극 (18) 을 상기 하우징의 다른 부분과 연결하는 것을 특징으로 하는 전력 반도체 디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    자유부 (24) 를 에워싸기 위해 에징 (40) 이 제공되는 것을 특징으로 하는 전력 반도체 디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 미리 결정된 탈기 포인트 (38) 의 근처에 가스 안내 디바이스 (42) 가 제공되는 것을 특징으로 하는 전력 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 가스 안내 디바이스 (42) 는 폴리머 링인 것을 특징으로 하는 전력 반도체 디바이스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 채널 (36) 은 상기 전극 (18) 을 통한 경로로서 형성되는 것을 특징으로 하는 전력 반도체 디바이스.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 상측 (14) 또는 상기 하측 (16) 의 자유부 (24, 28) 를 향하는 상기 전극 (18, 20) 의 일부가 2-부분 형태로 배치되는 것을 특징으로 하는 전력 반도체 디바이스.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 전력 반도체 디바이스 (10) 는 사이리스터 (thyristor) 또는 다이오드인 것을 특징으로 하는 전력 반도체 디바이스.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3117455B1 (en) * 2015-05-19 2017-11-01 ABB Schweiz AG Semiconductor device
KR101926716B1 (ko) * 2017-04-27 2018-12-07 엘에스산전 주식회사 파워반도체모듈
CN111106071B (zh) * 2018-10-26 2021-09-07 株洲中车时代半导体有限公司 一种晶闸管及其制作方法
EP3879556A1 (en) * 2020-03-11 2021-09-15 ABB Schweiz AG Power component including a main component and a sensor and emitter unit and system with the power component
WO2023001354A1 (en) * 2021-07-19 2023-01-26 Dynex Semiconductor Limited Semiconductor device having failure mode protection

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304179A (ja) * 1992-04-28 1993-11-16 Mitsubishi Electric Corp 半導体装置およびその組立方法
US5519231A (en) * 1993-11-29 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Pressure-connection type semiconductor device having a thermal compensator in contact with a semiconductor base substrate in an alloy-free state
JPH1013178A (ja) * 1996-06-18 1998-01-16 Kokusai Electric Co Ltd 表面弾性波素子の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH505463A (de) * 1969-09-18 1971-03-31 Bbc Brown Boveri & Cie Halbleiteranordnung
JPS5243246Y2 (ko) * 1973-05-14 1977-10-01
JPS5354971A (en) * 1976-10-28 1978-05-18 Mitsubishi Electric Corp Semiconductor device
US4099201A (en) * 1977-04-11 1978-07-04 General Electric Company Semiconductor rectifier assembly having an insulating material therein that evolves gases when exposed to an arc
JPS5841771B2 (ja) * 1977-11-30 1983-09-14 三菱電機株式会社 半導体装置
US4274106A (en) * 1977-11-07 1981-06-16 Mitsubishi Denki Kabushiki Kaisha Explosion proof vibration resistant flat package semiconductor device
JPS5558049U (ko) * 1978-10-16 1980-04-19
JPS5558049A (en) * 1978-10-23 1980-04-30 Fumihiko Masuda Apparatus for supplying confectionery dough and like
SE429802B (sv) * 1979-02-21 1983-09-26 Asea Ab Halvledaranordning innefattande en tetande ringformad kropp av en sulfonpolymer eller av polyfenylensulfid
JPS6182447A (ja) * 1984-09-29 1986-04-26 Toshiba Corp 半導体装置
JPH0214572A (ja) * 1988-07-01 1990-01-18 Toshiba Corp 半導体装置
US5371386A (en) * 1992-04-28 1994-12-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of assembling the same
JP3153638B2 (ja) * 1992-06-26 2001-04-09 三菱電機株式会社 圧接型半導体装置及びその製造方法並びに熱補償板
JP3471880B2 (ja) * 1994-02-23 2003-12-02 三菱電機株式会社 圧接型半導体装置
JP4174744B2 (ja) * 1998-12-07 2008-11-05 アール・ビー・コントロールズ株式会社 コイルの耐湿処理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304179A (ja) * 1992-04-28 1993-11-16 Mitsubishi Electric Corp 半導体装置およびその組立方法
US5519231A (en) * 1993-11-29 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Pressure-connection type semiconductor device having a thermal compensator in contact with a semiconductor base substrate in an alloy-free state
JPH1013178A (ja) * 1996-06-18 1998-01-16 Kokusai Electric Co Ltd 表面弾性波素子の製造方法

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Publication number Publication date
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