KR20160096249A - 설계 검증 시스템 - Google Patents
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Abstract
본 발명의 실시 형태에 따른 설계 검증 시스템은, 사용자로부터 설계 데이터를 수신하고, 상기 설계 데이터로부터 산출되는 복수의 특성들 중에서 적어도 하나를 검증하기 위한 시뮬레이션 프로세스를 실행하는 복수의 설계 검증 장치, 및 상기 시뮬레이션 프로세스를 실행하는 데에 필요한 시뮬레이션 정보를 상기 특성들에 따라 저장하며, 상기 복수의 설계 검증 장치의 요청에 의해 상기 시뮬레이션 정보를 상기 설계 검증 장치에 전달하는 시뮬레이션 제어 장치를 포함하고, 상기 복수의 설계 검증 장치 각각은, 상기 특성들에 대한 시뮬레이션 프로세스를 동시에 실행한다.
Description
본 발명은 설계 검증 시스템에 관한 것이다.
반도체 발광소자는 발광 다이오드(Light Emitting Diode, LED) 등의 소자를 포함하며, 낮은 소비전력, 높은 휘도, 긴 수명 등의 여러 장점을 가지고 있어 광원으로 그 사용 영역을 점점 넓혀가고 있다. 반도체 발광소자를 광원으로 적용함에 있어서, 반도체 발광소자의 입력 전원에 대한 광출력 및 효율 특성, 방열 특성, 외부에서 가해지는 힘에 따른 응력(stress) 특성 등에 대한 예측이 필요하다.
반도체 발광소자에 대한 상기 특성들 검증하기 위해, 엔지니어의 설계 데이터에 기초하여 반도체 발광소자의 샘플을 직접 제조하고, 제조한 샘플에 실제로 입력 전원을 인가하여 광출력과 효율 및 소자 변형에 따른 응력 특성과 방열 특성 등을 측정할 수 있다. 그러나, 샘플을 제조하는 과정에서 비용 및 시간이 소요되고 반도체 발광소자의 설계가 변경되는 경우, 다시 새로운 샘플을 제조하여 특성을 검증해야 하는 문제가 있었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 사용자로부터 수신한 설계 데이터에 기초하여 시뮬레이션 프로세스를 실행하여 제조하고자 하는 제품의 가상 검증을 할 수 있는 설계 검증 시스템을 제공하는 것으로, 예를 들어 복수의 설계 검증 장치가 하나 이상의 특성에 대한 시뮬레이션 프로세스를 동시에 실행함으로써 설계 검증의 효율성을 높일 수 있는 설계 검증 시스템에 관한 것이다.
본 발명의 일 실시 형태에 따른 설계 검증 시스템은, 사용자로부터 설계 데이터를 수신하고, 상기 설계 데이터로부터 산출되는 복수의 특성들 중에서 적어도 하나를 검증하기 위한 시뮬레이션 프로세스를 실행하는 복수의 설계 검증 장치; 및 상기 시뮬레이션 프로세스를 실행하는 데에 필요한 시뮬레이션 정보를 상기 특성들에 따라 저장하며, 상기 복수의 설계 검증 장치의 요청에 의해 상기 시뮬레이션 정보를 상기 설계 검증 장치에 전달하는 시뮬레이션 제어 장치; 를 포함하고, 상기 복수의 설계 검증 장치 각각은, 상기 특성들에 대한 시뮬레이션 프로세스를 동시에 실행한다.
본 발명의 일부 실시 형태에서, 상기 복수의 설계 검증 장치 각각은, 상기 복수의 특성들 중에서 서로 다른 특성에 대한 시뮬레이션 프로세스를 동시에 실행할 수 있다.
본 발명의 일부 실시 형태에서, 상기 시뮬레이션 제어 장치는, 상기 복수의 설계 검증 장치 각각이 실행 중인 시뮬레이션 프로세스의 부하(load)에 따라 상기 복수의 설계 검증 장치에 상기 시뮬레이션 프로세스를 할당할 수 있다.
본 발명의 일부 실시 형태에서, 상기 설계 데이터는 반도체 발광소자 및 반도체 발광소자 패키지 중 적어도 하나의 제품에 대한 설계 데이터일 수 있다.
본 발명의 일부 실시 형태에서, 상기 설계 데이터는 상기 제품의 구조 데이터, 상기 제품에 포함되는 재료의 물성 데이터, 상기 제품에 입력되는 전원 데이터 중 적어도 하나를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 특성들은, 상기 제품의 구조적 응력 특성, 상기 제품의 구조적 변형 특성 상기 제품의 방열 특성, 및 상기 제품의 광출력 특성 중 적어도 하나를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 설계 검증 장치는, 상기 사용자가 제공하는 CAD 데이터 또는 CAM 데이터로부터 변환된 STEP(Standard for the Exchange of Product Model) 데이터를 상기 설계 데이터로 수신할 수 있다.
본 발명의 일부 실시 형태에서, 상기 STEP 데이터는 AP203, AP214 포맷에 따른 데이터로 제공될 수 있다.
본 발명의 일부 실시 형태에서, 상기 설계 검증 장치는, 상기 STEP 데이터로부터 상기 복수의 특성들 중에서 적어도 하나를 검증하는 데에 필요한 데이터를 추출하고, 상기 추출한 데이터와 상기 시뮬레이션 정보에 기초하여 상기 복수의 특성들 중에서 적어도 하나를 검증할 수 있다.
본 발명의 일부 실시 형태에서, 상기 시뮬레이션 정보는, 상기 시뮬레이션 프로세스를 통해 검증하고자 하는 특성에 대한 입력 파라미터, 및 상기 입력 파라미터로부터 산출되는 결과 파라미터를 포함할 수 있다.
본 발명의 일부 실시 형태에서, 상기 설계 검증 장치는, 상기 입력 파라미터에 대응하는 값을 상기 설계 데이터로부터 산출하고, 상기 산출한 값을 상기 입력 파라미터에 대입하여 상기 결과 파라미터를 산출할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 설계 검증 장치와 상기 시뮬레이션 제어 장치는 적어도 하나의 서버에 포함되어 제공될 수 있다.
본 발명의 일부 실시 형태에서, 상기 설계 검증 장치는, 상기 시뮬레이션 제어 장치로부터 수신한 상기 시뮬레이션 정보에 소정의 식별자(ID)를 부여하여 관리할 수 있다.
본 발명의 일부 실시 형태에서, 상기 설계 검증 장치는, 상기 시뮬레이션 제어 장치로부터 수신한 상기 시뮬레이션 정보에 기초하여 상기 시뮬레이션 프로세스를 실행함으로써 산출되는 결과 데이터를 상기 식별자(ID)에 따라 관리할 수 있다.
본 발명의 일 실시 형태에 따른 설계 검증 시스템은, 사용자가 설계 도면을 입력할 수 있도록 제공되며, 상기 설계 도면을 설계 데이터로 변환하는 컴퓨터 장치; 및 상기 컴퓨터 장치로부터 상기 설계 데이터를 수신하며, 상기 설계 데이터로부터 산출되는 복수의 특성들 중에서 적어도 하나를 검증하기 위한 시뮬레이션 프로세스를 실행하는 복수의 설계 검증 장치; 를 포함하고, 상기 컴퓨터 장치는, 상기 복수의 설계 검증 장치 각각에서 실행 중이거나 실행 대기 중인 시뮬레이션 프로세스의 부하(load)에 따라 상기 설계 데이터를 상기 복수의 설계 검증 장치에 분배할 수 있다.
본 발명의 다양한 실시예에 따르면, 사용자로부터 입력받은 설계 데이터를 이용하여, 설계 데이터로부터 산출되는 복수의 특성들 중 적어도 하나를 시뮬레이션 프로세스에 의해 가상 검증할 수 있다. 예를 들어, 복수의 설계 검증 장치가 하나 이상의 특성들에 대한 시뮬레이션 프로세스를 병렬 처리함으로써, 시뮬레이션의 효율성을 높일 수 있다. 또한, 설계 데이터를 ISO(International Organization for Standardization)의 STEP 데이터 형태로 변환하여 시뮬레이션 프로세스를 적용함으로써, 여러 사용자의 다양한 컴퓨터 환경에 제한되지 않는 범용적인 설계 검증 시스템을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 설계 검증 시스템을 간단하게 나타낸 예시도이다.
도 2는 본 발명의 일 실시예에 따른 설계 검증 시스템에 포함될 수 있는 설계 검증 장치를 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 설계 검증 시스템에 포함될 수 있는 시뮬레이션 제어 장치를 나타낸 블록도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 설계 검증 시스템을 나타낸 블록도이다.
도 6은 본 발명의 일 실시예에 따른 설계 검증 시스템의 동작 방법을 설명하는 데에 제공되는 흐름도이다.
도 7 내지 도 12는 본 발명의 일 실시예에 따른 설계 검증 시스템에 의해 가상 검증할 수 있는 반도체 발광소자를 나타내는 도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 설계 검증 시스템에 의해 가상 검증할 수 있는 반도체 발광소자 패키지를 나타내는 도이다.
도 2는 본 발명의 일 실시예에 따른 설계 검증 시스템에 포함될 수 있는 설계 검증 장치를 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 설계 검증 시스템에 포함될 수 있는 시뮬레이션 제어 장치를 나타낸 블록도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 설계 검증 시스템을 나타낸 블록도이다.
도 6은 본 발명의 일 실시예에 따른 설계 검증 시스템의 동작 방법을 설명하는 데에 제공되는 흐름도이다.
도 7 내지 도 12는 본 발명의 일 실시예에 따른 설계 검증 시스템에 의해 가상 검증할 수 있는 반도체 발광소자를 나타내는 도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 설계 검증 시스템에 의해 가상 검증할 수 있는 반도체 발광소자 패키지를 나타내는 도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 설계 검증 시스템을 간단하게 나타낸 예시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 설계 검증 시스템(1)은 설계 데이터를 시뮬레이션 프로세스에 적용하여 해당 설계 데이터로 제조하고자 하는 제품의 특성을 가상 검증하는 설계 검증 장치(11-14), 설계 검증 장치(11-14)와 통신 가능하도록 연결되며 시뮬레이션 프로세스를 실행하는 데에 필요한 시뮬레이션 정보를 제공하는 시뮬레이션 제어 장치(41, 42) 등을 포함할 수 있다. 설계 검증 장치(11-14)와 시뮬레이션 제어 장치(41, 42)는 각각 서버 형태로 제공될 수 있으며, 시뮬레이션 제어 장치(41, 42)는 관리 서버(41)와 데이터베이스 서버(42) 등을 포함할 수 있다.
설계 검증 시스템(1)은 복수의 설계 검증 장치(11-14)를 포함할 수 있으며, 각 설계 검증 장치(11-14)는 적어도 하나의 사용자 단말(21-24)과 연결될 수 있다. 도 1에 도시한 실시예에서, 설계 검증 시스템(1)은 네 개의 설계 검증 장치(11-14)를 갖는 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.
설계 검증 장치(11-14)는 사용자 단말(21-24)과 연결될 수 있으며, 사용자 단말(21-24)은 개인용 컴퓨터(21), 랩톱 컴퓨터(22), 스마트폰(23), 및 태블릿 PC(24) 등과 같은 다양한 형태로 제공될 수 있다. 한 명 이상의 사용자(31-34)는 다양한 종류의 사용자 단말(21-24)을 통해 특정 제품의 설계 데이터를 입력할 수 있다. 사용자(31-34)가 입력하는 설계 데이터는 CAD(Computer Aided Design), 또는 CAM(Computer Aided Manufacturing) 프로그램에 의해 생성된 파일을 포함할 수 있다. 즉, 사용자(31-34)는 특정 제품을 생산하기 위한 설계 데이터가 포함된 파일을 사용자 단말(21-24)에 입력할 수 있다.
사용자 단말(21-24)은 사용자가 입력한 파일을 설계 검증 장치(11-14)에 바로 전송하거나, 또는 사용자가 입력한 파일로부터 해당 제품의 설계 데이터를 추출하여 설계 검증 장치(11-14)에 전송할 수 있다. 예를 들어, 사용자 단말(21-24)은 CAD 또는 CAM 파일 포맷으로 사용자가 입력한 파일을 AP203 또는 AP214 등의 포맷에 따른 STEP(Standard for the Exchange for Product Model) 데이터로 변환할 수 있다.
STEP 데이터는 국제규격인 ISO(International Organization for Standardization)에 따르는 데이터 규격으로, 서로 다른 CAD 또는 CAM 시스템 사이에서 데이터를 교환하기 위해 정의된 파일 포맷일 수 있다. STEP 데이터의 파일 포맷 가운데, AP203 및 AP214는 기계적 부품 또는 제품의 정보 및 형상 등을 정의할 수 있는 형식이며, AP203 포맷에 따른 설계 데이터는 제품정보, 선, 면, 복합면, 입체 형상, 어셈블리 등을 포함할 수 있다. AP214 포맷에 따른 설계 데이터는 제품정보, 선, 면, 복합면, 입체 형성, 어셈블리 외에 색상, 레이어 등의 정보를 포함할 수 있다.
사용자가 입력한 파일로부터 STEP 데이터 형태로 설계 데이터를 변환하는 작업은, 사용자 단말(21-24) 또는 설계 검증 장치(11-14)에 의해 실행될 수 있다. 사용자 단말(21-24)이 설계 데이터를 변환하는 경우, 각 사용자 단말(21-24)은 설계 데이터 변환을 위한 모듈을 포함할 수 있으며, 해당 모듈은 소프트웨어 프로그램의 형태로 제공될 수 있다.
사용자 단말(21-24)은 각 설계 검증 장치(11-14)에서 실행중인 시뮬레이션 프로세스에 기초하여 설계 데이터를 각 설계 검증 장치(11-14)에 분배할 수 있다. 도 1에 도시된 바와 같이, 각 사용자 단말(21-24)은 복수의 설계 검증 장치(11-14)와 통신 가능하도록 연결되며, 복수의 설계 검증 장치(11-14) 가운데 가장 적은 작업 부하(load)를 갖는 설계 검증 장치(11-14)로 설계 데이터를 전송할 수 있다.
사용자 단말(21-24)로부터 설계 데이터를 수신한 설계 검증 장치(11-14)는, 해당 설계 데이터로부터 산출되는 복수의 특성들 가운데 하나를 시뮬레이션할 수 있다. 이때, 설계 검증 장치(11-14)는, 실제로 샘플 등의 제품이 제조되지 않은 상태에서 제품을 만들기 위한 설계 데이터만으로 시뮬레이션을 실행할 수 있다, 즉, 설계 검증 장치(11-14)는 설계 데이터에 기초하여 해당 설계 데이터로 제조하고자 하는 제품의 특성들을 가상 검증할 수 있다.
예를 들어, 설계 검증 장치(11-14)가 수신한 설계 데이터가 반도체 발광소자 패키지에 관한 설계 데이터인 경우, 해당 설계 데이터는 패키지에 마련되는 반사면의 반사율, 패키지에 포함되는 반도체 발광소자의 입력 전원 범위와 그에 따른 광출력, 패키지에 마련되는 방열부의 면적 및 구성 재료 등에 관한 데이터를 포함할 수 있다. 설계 검증 장치(11-14)는 설계 데이터에 기초하여 반도체 발광소자 패키지의 광출력, 효율, 방열 특성 등을 시뮬레이션함으로써 해당 특성들을 가상 검증할 수 있다.
설계 검증 장치(11-14)가 광출력, 효율, 방열 등의 특성들을 가상 검증하기 위해서는, 해당 특성을 가상 검증 하기 위한 시뮬레이션 프로세스 및 시뮬레이션 정보 등이 필요할 수 있다. 시뮬레이션 프로세스는, 사용자 단말(21-24)로부터 수신한 설계 데이터를 입력하여 적어도 하나의 특성을 가상 검증한 결과 값을 도출할 수 있는 일종의 소프트웨어 프로그램일 수 있다. 한편, 시뮬레이션 정보는 시뮬레이션 프로세스를 실행하는 데에 필요한 입력 파라미터 정보를 포함할 수 있다.
일 실시예에서, 시뮬레이션 정보는, 설계 검증 장치(11-14)와 통신 가능하도록 연결되는 시뮬레이션 제어 장치(41, 42)에 저장될 수 있다. 설계 검증 장치(11-14)는 사용자 단말(21-24)로부터 설계 데이터를 수신하고, 해당 설계 데이터로부터 가상 검증하고자 하는 특성이 확정되면, 해당 특성을 검증하는 시뮬레이션 프로세스를 실행하는 데에 필요한 시뮬레이션 정보를 호출하여 시뮬레이션 제어 장치(41, 42)로부터 전달받을 수 있다. 시뮬레이션 제어 장치(41, 42)로부터 전달받은 시뮬레이션 정보에는 소정의 식별자(ID)가 부여되어 사용자 단말(21-24)로부터 수신한 설계 데이터와 함께 관리될 수 있다.
예를 들어, 설계 검증 장치(11-14)가 반도체 발광소자 패키지의 설계 데이터로부터 광출력 특성을 가상 검증하고자 하는 경우, 설계 검증 장치(11-14)는 시뮬레이션 제어 장치(41, 42)에 반도체 발광소자 패키지의 광출력 값을 계산할 수 있는 서비스 명세를 호출할 수 있다. 이때, 설계 검증 장치(11-14)가 호출하는 상기 서비스 명세가 시뮬레이션 정보에 포함될 수 있다. 일 실시예에서, 설계 검증 장치(11-14)는 소프트웨어 모듈 형태로 제공되는 시뮬레이션 정보를 컴파일하여 반도체 발광소자 패키지의 광출력 특성을 가상 검증할 수 있는 시뮬레이션 프로세스를 실행할 수 있다.
설계 검증 장치(11-14)는, 반도체 발광소자 패키지에 인가될 수 있는 입력 전압 및 입력 전류의 범위, 반도체 발광소자 패키지에 포함되는 반도체 발광소자의 동작 효율, 및 반사면의 반사율 등을 시뮬레이션 프로세스에 적용함으로써, 설계 데이터로부터 제조하고자 하는 반도체 발광소자 패키지의 광출력 값을 계산할 수 있다. 따라서, 반도체 발광소자 패키지를 직접 제조하지 않은 상태에서 반도체 발광소자 패키지의 특성을 검증할 수 있으므로, 제품의 특성을 검증하는 데에 필요한 시간 및 비용을 절감할 수 있다.
한편 도 1을 참조하면, 복수의 설계 검증 장치(11-14)는 복수의 사용자 단말(21-24)로부터 동시에 설계 데이터를 수신할 수 있다. 따라서, 복수의 사용자 단말(21-24) 각각은 가장 적은 시뮬레이션 프로세스 작업 부하(load)를 갖는 설계 검증 장치(11-14)에 설계 데이터를 전송하도록 제어될 수 있다. 또한, 설계 데이터로부터 계산될 수 있는 복수의 특성들 중 적어도 하나에 대한 시뮬레이션 프로세스가 둘 이상의 설계 검증 장치(11-14)에서 동시에 실행될 수 있으므로, 가상 검증에 걸리는 시간 및 자원을 최적화할 수 있다.
예를 들어, 반도체 발광소자 패키지에 대한 설계 데이터로부터 광출력 특성 및 방열 특성을 가상 검증하고자 하는 경우, 제1 설계 검증 장치(11)가 광출력 특성을, 제4 설계 검증 장치(14)가 방열 특성을 동시에 가상 검증할 수 있다. 또한, 광출력 특성을 서로 다른 입력 전원에 대해 가상 검증하고자 할 때, 제1 설계 검증 장치(11)와 제2 설계 검증 장치(12)가 서로 다른 입력 전원 값을 이용하여 가상 검증을 진행할 수 있다.
도 2는 본 발명의 일 실시예에 따른 설계 검증 시스템에 포함될 수 있는 설계 검증 장치를 나타낸 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 설계 검증 장치(100)는, 데이터 수신부(110), 데이터 변환부(120), 시뮬레이션 연산부(130), 데이터 송신부(140), 및 메모리(150)를 포함할 수 있다. 데이터 변환부(120)는 데이터 수신부(110)가 수신한 데이터를 시뮬레이션 연산부(130)가 해석할 수 있는 형식의 데이터로 변환할 수 있다. 일 실시예로, 시뮬레이션 연산부(130)가 해석할 수 있는 형식의 데이터가 데이터 수신부(110)에 의해 수신된 경우, 데이터 변환부(120)를 거치지 않고 바로 시뮬레이션 연산부(130)로 전달될 수도 있다.
데이터 수신부(110)는 외부의 다른 장치와 통신 가능하도록 연결되며, 일 실시예로 설계 도면(113) 및 시뮬레이션 정보(115)를 수신할 수 있다. 데이터 수신부(110)는 설계 검증 장치(100)와 통신 가능하도록 연결되는 사용자 단말 및 외부 서버로부터 각각 설계 도면(113)과 시뮬레이션 정보를 수신할 수 있다. 상기 외부 서버는, 도 1에 도시한 시뮬레이션 제어 장치(41, 42)일 수 있다.
설계 도면(113)은 CAD 또는 CAM 등의 프로그램에서 생성되는 파일 형태로 제공될 수 있다. 설계 도면(113)에 의해 제조하고자 하는 제품의 특성을 가상 검증하기 위해, 데이터 변환부(120)는 CAD 또는 CAM 등의 프로그램 파일을 시뮬레이션 연산부(130)가 해석할 수 있는 형식의 데이터로 변환할 수 있다. 일 실시예에서, 데이터 변환부(120)는 AP203 또는 AP214 등의 포맷에 따른 STEP 데이터로 설계 도면(113)을 변환하여 설계 데이터를 생성할 수 있다.
시뮬레이션 정보(115)는 설계 도면(113)에 의해 제조하고자 하는 제품의 특성을 가상 검증할 수 있는 시뮬레이션 프로세스 등을 포함하는 프로그램 모듈일 수 있다. 시뮬레이션 연산부(130)는 시뮬레이션 정보(115)에 포함되는 프로그램 모듈의 프로그램 소스 코드를 컴파일하여 시뮬레이션 프로세스를 실행할 수 있으며, 실행한 시뮬레이션 프로세스에 상기 STEP 데이터로 변환된 설계 데이터를 적용함으로써, 해당 설계 데이터로부터 계산 가능한 특성들 중 적어도 하나를 가상 검증할 수 있다.
데이터 송신부(140)는 외부 장치에 현재 설계 검증 장치(100)에서 실행 중인 시뮬레이션 프로세스에 대한 작업 부하(145)를 전송할 수 있다. 작업 부하(145)를 전송받는 외부 장치는, 도 1에 도시한 사용자 단말(21-24) 또는 시뮬레이션 제어 장치(41, 42)일 수 있다. 일 실시예로, 사용자 단말(21-24)은 사용자(31-34)가 가장 적은 작업 부하(145)를 갖는 설계 검증 장치(100)로 설계 도면(113)을 전달할 수 있도록, 설계 검증 장치(100)로부터 전달받은 작업 부하(145)를 표시할 수 있다.
한편, 시뮬레이션 연산부(130)는 시뮬레이션 제어 장치(41, 42)로부터 전달받은 시뮬레이션 정보와, 시뮬레이션 정보로부터 추출한 시뮬레이션 프로세스 및 해당 시뮬레이션 프로세스에 적용된 설계 데이터 등에 고유의 식별자(ID)를 부여하여 메모리(150)에 저장할 수 있다. 상기 식별자(ID)는 사용자(31-34)가 사용자 단말(21-24)을 통해 설계 검증 장치(100)에 접속하여 필요한 가상 검증 데이터를 검색하는 데에 제공될 수 있다.
도 3은 본 발명의 일 실시예에 따른 설계 검증 시스템에 포함될 수 있는 시뮬레이션 제어 장치를 나타낸 블록도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 시뮬레이션 제어 장치(200)는, 데이터 송신부(210), 데이터베이스(220), 관리 제어부(230), 및 데이터 수신부(240)를 포함할 수 있다.
데이터 송신부(210)는 관리 제어부(230)로부터 전달되는 관리 데이터(213) 및 시뮬레이션 정보(215) 등을 외부로 내보낼 수 있다. 관리 데이터(213)는 시뮬레이션 제어 장치(200)와 연결되는 설계 검증 장치(100)가 실행 중인 시뮬레이션 프로세스의 부하(load)를 갖는 데이터일 수 있다. 관리 데이터(213)는 도 1의 실시예에 도시한 사용자 단말(21-24)에 전달될 수 있다. 사용자 단말(21-24)은 관리 데이터(213)를 이용하여 설계 검증 장치(100)의 부하를 분석하고, 가장 적은 부하를 갖는 설계 검증 장치(100)에 제품 특성의 가상 검증을 위한 설계 도면 또는 설계 데이터를 전송할 수 있다.
시뮬레이션 정보(215)는 설계 검증 장치(100)가 시뮬레이션 프로세스를 실행하는 데에 필요한 데이터를 포함할 수 있다. 예를 들어, 시뮬레이션 정보(215)는 사용자가 가상 검증하고자 하는 특성의 입력 파라미터, 해당 특성의 입력 파라미터로부터 계산되는 결과 파라미터, 입력 파라미터를 입력받아 결과 파라미터를 계산할 수 있는 프로그램 등을 포함할 수 있다. 일 실시예로, 상기 프로그램은 소스 코드 형태로 시뮬레이션 정보(215)에 포함되어 제공될 수 있으며, 설계 검증 장치(100)에 의해 컴파일되어 시뮬레이션 프로세스로 실행될 수 있다.
한편, 데이터 수신부(240)는 설계 검증 장치(100)로부터 작업 부하(245)를 수신할 수 있다. 하나의 시뮬레이션 제어 장치(200)는 복수의 설계 검증 장치(100)와 병렬로 연결될 수 있으며, 데이터 수신부(240)는 복수의 설계 검증 장치(100) 각각에서 실행 또는 실행 대기 중인 시뮬레이션 프로세스의 부하에 대응하는 작업 부하(245)를 수신할 수 있다. 관리 제어부(230)는 데이터 수신부(240)를 통해 수신한 작업 부하(245)를 분석하여 데이터 송신부(210)를 통해 관리 데이터(213)를 내보낼 수 있다. 관리 데이터(213)는 설계 검증 장치(100)와 연결된 사용자 단말에 전달되어 사용자 단말이 가장 적은 부하를 갖는 설계 검증 장치(100)로 설계 도면 또는 설계 데이터를 전송하는 데에 이용될 수 있다.
데이터베이스(220)는 설계 검증 장치(100)를 유지, 및 관리하는 데에 필요한 데이터를 포함할 수 있다. 도 3에서 데이터베이스(220)는 시뮬레이션 제어 장치(200) 내에 포함되는 것으로 도시되었으나, 이와 달리 데이터베이스(220)는 별도의 서버로 제공될 수도 있다.
데이터베이스(220)는 설계 검증 장치(100)가 설계 데이터에 기초하여 상기 설계 데이터로부터 제조될 수 있는 제품의 특성들 중 적어도 하나를 가상 검증하는 데에 필요한 시뮬레이션 정보(215)를 저장할 수 있다. 앞서 설명한 바와 같이, 시뮬레이션 정보(215)는 가상 검증을 위해 설계 검증 장치(100)가 실행하는 시뮬레이션 프로세스에 대응하는 소프트웨어 프로그램, 및 시뮬레이션 프로세스를 이용하여 가상 검증하고자 하는 입/출력 파라미터 등을 포함할 수 있다.
예를 들어, 설계 검증 장치(100)가 반도체 발광소자의 특성을 가상 검증하고자 하는 경우, 시뮬레이션 정보(215)는 반도체 발광소자의 방열 특성, 광출력 특성 등을 가상 검증하기 위한 소프트웨어 프로그램을 포함할 수 있다. 방열 특성을 가상 검증하기 위한 소프트웨어 프로그램의 경우, 입력 파라미터는 반도체 발광소자에 포함되는 소재의 열전도율과 같은 물성 정보 등을 포함할 수 있으며 출력 파라미터는 반도체 발광소자가 파손되지 않고 버틸 수 있는 온도 범위 및 열저항값 등을 포함할 수 있다. 설계 검증 장치(100)로부터 반도체 발광소자의 방열 특성을 가상 검증하고자 한다는 요청이 접수되면, 시뮬레이션 관리 장치(200)는 방열 특성을 가상 검증하기 위한 시뮬레이션 정보(215)를 설계 검증 장치(100)로 전송할 수 있다.
설계 검증 장치(100)는, 사용자 단말로부터 수신한 설계 데이터에서 반도체 발광소자에 포함되는 소재의 열전도율 및 열팽창률 등의 값을 입력 파라미터로 산출할 수 있다. 설계 검증 장치(100)는 시뮬레이션 관리 장치(200)로부터 수신한 시뮬레이션 정보(215)에 포함되는 시뮬레이션 프로세스에 열전도율 및 열팽창률 등의 값을 입력 파라미터로서 입력함으로써 반도체 발광소자가 파손되지 않고 버틸 수 있는 온도 범위 및 열저항값 등의 결과를 얻을 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 설계 검증 시스템을 나타낸 블록도이다.
우선 도 4를 참조하면, 본 발명의 실시예에 따른 설계 검증 시스템(10)은 복수의 설계 검증 장치(100-1~100-N) 및 시뮬레이션 관리 장치(200)를 포함할 수 있다. 시뮬레이션 관리 장치(200)는 하나만 포함되는 것으로 도시하였으나, 이와 달리 복수의 시뮬레이션 관리 장치(200)가 설계 검증 시스템(10)에 포함될 수도 있다. 복수의 설계 검증 장치(100-1~100-N) 각각은 데이터 수신부(110-1~110-N), 데이터 변환부(120-1~120-N), 시뮬레이션 연산부(130-1~130-N), 데이터 송신부(140-1~140-N), 및 메모리(150-1~150-N) 등을 포함할 수 있다. 복수의 설계 검증 장치(100-1~100-N)에 포함되는 각 부의 기능은, 도 2에 도시한 설계 검증 장치(100)에 포함되는 각 부의 기능과 유사할 수 있다.
도 4를 참조하면, 복수의 설계 검증 장치(100-1~100-N)는 시뮬레이션 관리 장치(200)와 병렬로 연결될 수 있다. 따라서, 시뮬레이션 관리 장치(200)의 데이터 송신부(210)에서 내보내는 데이터는 복수의 설계 검증 장치(100-1~100-N)에 동시에 전달될 수 있다. 또한, 복수의 설계 검증 장치(100-1~100-N)의 데이터 송신부(140-1~140-N)가 내보내는 데이터는 시뮬레이션 관리 장치(200)의 데이터 수신부(240)에 전달될 수 있다. 복수의 설계 검증 장치(100-1~100-N)의 데이터 송신부(140-1~140-N) 각각이 각 설계 검증 장치(100-1~100-N)에서 실행 또는 실행 대기 중인 시뮬레이션 프로세스의 작업량에 대응하는 작업 부하(load)를 시뮬레이션 관리 장치(200)로 전송할 수 있다. 따라서, 시뮬레이션 관리 장치(200)가 각 설계 검증 장치(100-1~100-N)의 작업 부하를 통합적으로 관리할 수 있다.
한편, 시뮬레이션 관리 장치(200)의 관리 제어부(230)는, 데이터베이스(220)에 저장된 시뮬레이션 정보를 인출하여 각 설계 검증 장치(100-1~100-N)로 전달할 수 있다. 이때, 각 설계 검증 장치(100-1~100-N)에는 서로 동일하거나 또는 서로 다른 시뮬레이션 정보가 전달될 수 있다. 따라서, 각 설계 검증 장치(100-1~100-N)는 하나의 특성 또는 서로 다른 둘 이상의 특성을 가상 검증하는 시뮬레이션 프로세스를 동시에 병렬 처리할 수 있으며, 결과적으로 설계 검증 시스템(10)의 효율을 높일 수 있다. 또한, 설계 검증 장치(100-1~100-N)가 필요에 따라 쉽게 추가될 수 있으므로 설계 검증 시스템(10)을 간편하게 유지, 보수할 수 있다.
다음으로 도 5를 참조하면, 본 발명의 실시예에 따른 설계 검증 시스템(20)은 복수의 설계 검증 장치(100-1~100-N)와 시뮬레이션 관리 장치(200), 및 복수의 사용자 단말(300-1~300-N)을 포함할 수 있다. 앞서 도 1을 참조하여 설명한 바와 같이, 사용자 단말(300-1~300-N)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 스마트폰, 및 태블릿 PC 등과 같이 소프트웨어 프로그램을 실행할 수 있는 다양한 종류의 단말을 포함할 수 있다.
사용자 단말(300-1~300-N)은 유/무선 통신망을 통해 설계 검증 장치(100-1~100-N) 및 시뮬레이션 관리 장치(200)와 통신 가능하도록 연결될 수 있다. 도 5의 실시예에서, 각 사용자 단말(300-1~300-N)은 하나의 설계 검증 장치(100-1~100-N)와 연결되는 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니다. 즉, 사용자 단말(300-1~300-N) 각각이 복수의 설계 검증 장치(100-1~100-N)와 연결되거나, 또는 각각의 설계 검증 장치(100-1~100-N)가 복수의 사용자 단말(300-1~300-N)과 연결될 수도 있다.
도 5에 도시한 실시예에서, 사용자가 입력부(320-1~320-N)를 통해 설계 도면을 입력하면, 데이터 변환부(330-1~330-N)는 상기 설계 도면을 가상 검증을 위한 설계 데이터로 변환할 수 있다. 일 실시예로, 사용자가 CAD 또는 CAM 프로그램을 이용하여 작성한 설계 도면을 입력하면, 데이터 변환부(330-1~330-N)는 AP203 또는 AP214 등의 형식에 다른 STEP 데이터로 상기 설계 도면을 변환할 수 있다. 상기 STEP 데이터는 설계 데이터로서 설계 검증 장치(100-1~100-N)에 제공될 수 있다. 따라서, 도 5에 도시한 실시예에서 설계 검증 장치(100-1~100-N)는, 도 2 및 도 4의 실시예와 달리 데이터 변환부를 포함하지 않을 수 있다.
컴퓨터 프로세서(360-1~360-N)는, 데이터 수신부(310-1~310-N)를 통해 시뮬레이션 관리 장치(200)로부터 수신하는 관리 데이터에 기초하여 설계 데이터를 전송할 설계 검증 장치(100-1~100-N)를 결정할 수 있다. 일 실시예로, 제1 설계 검증 장치(100-1)가 현재 시뮬레이션 프로세스를 실행 중이며, 제2 설계 검증 장치(100-2)는 현재 실행중인 시뮬레이션 프로세스가 없는 경우, 컴퓨터 프로세스(360-1~360-N)는 가상 검증을 위한 설계 데이터를 제2 설계 검증 장치(100-2)로 전송할 수 있다. 모든 설계 검증 장치(100-1~100-N)가 시뮬레이션 프로세스를 실행중인 경우, 컴퓨터 프로세스(360-1~360-N)는 대기 중인 시뮬레이션 프로세스의 수가 가장 적은 설계 검증 장치(100-1~100-N)에 가상 검증을 위한 설계 데이터를 전송할 수 있다.
설계 검증 장치(100-1~100-N)와 시뮬레이션 관리 장치(200)의 동작은 도 4의 실시예와 유사할 수 있다. 즉, 데이터 수신부(110-1~110-N)를 통해 수신한 설계 데이터에 기초하여, 시뮬레이션 연산부(130-1~130-N)는 시뮬레이션 관리 장치(200)에 가상 검증하고자 하는 특성에 대한 시뮬레이션 정보를 요청할 수 있다. 시뮬레이션 관리 장치(200)는 가상 검증하고자 하는 특성에 대한 시뮬레이션 프로세스 및 입/출력 파라미터 정보 등을 포함하는 시뮬레이션 정보를 설계 검증 장치(100-1~100-N)에 전달할 수 있다. 시뮬레이션 연산부(130-1~130-N)는 설계 데이터 및 시뮬레이션 정보에 기초하여 원하는 특성을 가상 검증할 수 있다.
도 4 및 도 5를 참조하여 설명한 바와 같이, 본 발명의 실시예에 따른 설계 검증 시스템(10, 20)에서는 설계 검증 장치(100-1~100-N)가 소정의 특성을 검증하는 데에 필요한 시뮬레이션 정보를 개별적으로 저장하지 않을 수 있다. 설계 검증 장치(100-1~100-N)는, 사용자로부터 전달되는 설계 데이터 및 그로부터 제조 가능한 제품에서 가상 검증하고자 하는 특성에 따라, 시뮬레이션 관리 장치(200)에 필요한 시뮬레이션 정보를 동적으로 호출할 수 있다. 또한, 복수의 설계 검증 장치(100-1~100-N)를 병렬로 연결하여 복수의 시뮬레이션 프로세스를 병렬로 동시에 처리할 수 있다. 따라서, 설계 검증 시스템(10, 20)에 포함되는 서버 자원을 효율적으로 활용할 수 있으며, 각 설계 검증 장치(100-1~100-N) 간의 간섭을 최소화할 수 있고 설계 검증 장치(100-1~100-N)가 부족할 경우 복잡한 시스템 코드 수정 없이 설계 검증 장치(100-1~100-N)를 간단하게 추가할 수 있어 설계 검증 시스템(10, 20)을 효율적으로 유지, 보수할 수 있다.
도 6은 본 발명의 일 실시예에 따른 설계 검증 시스템의 동작 방법을 설명하는 데에 제공되는 흐름도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 설계 검증 시스템(20)의 동작은, 사용자가 설계 도면을 입력하는 것으로 시작될 수 있다(S10). 도 6에 도시한 흐름도에 따른 동작은, 도 1 내지 도 5에 도시한 설계 검증 시스템(1, 10, 20)에 모두 적용될 수 있다. 다만, 설명의 편의를 위하여, 이하 도 5에 도시한 설계 검증 시스템(20)을 참조하여 도 6에 도시한 흐름도에 따른 동작 실시예를 설명하기로 한다.
사용자는 사용자 단말(300-1~300-N) 중 적어도 하나를 통해 설계 도면을 입력할 수 있다. 설계 도면은 CAD 또는 CAM 등의 프로그램에 의해 작성된 도면일 수 있다. 사용자 단말(300-1~300-N)의 데이터 변환부(330-1~330-N)는, 입력받은 설계 도면을 가상 검증을 위한 설계 데이터로 변환할 수 있다(S20). 설계 데이터는 국제표준기구인 ISO의 국제 규격에 따른 STEP 데이터로 변환될 수 있으며, 일 실시예로 AP203, AP214 등의 형식에 따른 파일로 변환될 수 있다.
설계 데이터 변환이 완료되면, 사용자 단말(300-1~300-N)은 복수의 설계 검증 장치(100-1~100-N) 중에서 사용 가능한 장치를 검색할 수 있다(S30). 각 설계 검증 장치(100-1~100-N)에서 실행 중이거나 또는 실행 대기 중인 시뮬레이션 프로세스의 작업 부하(load)는, 시뮬레이션 제어 장치(200)에서 관리할 수 있다. 사용자 단말(300-1~300-N)은 시뮬레이션 제어 장치(200)의 데이터 송신부(240)로부터 각 설계 검증 장치(100-1~100-N)의 작업 부하 관련 정보를 획득할 수 있으며, 이를 기초로 사용 가능한 설계 검증 장치(100-1~100-N)를 검색할 수 있다.
설계 검증 장치(100-1~100-N)의 동작 효율을 높이기 위해, 실행 중이거나 또는 실행 대기 중인 시뮬레이션 프로세스가 가장 적은 설계 검증 장치(100-1~100-N)를 우선 검색할 수 있다. 따라서, 복수의 설계 검증 장치(100-1~100-N)가 서로 다른, 또는 동일한 설계 데이터에 대한 가상 검증 작업을 동시에 병렬 처리할 수 있으며, 가상 검증 작업의 효율을 높일 수 있다.
사용 가능한 설계 검증 장치(100-1~100-N)가 검색되면, 사용자 단말(300-1~300-N)은 검색된 장치로 설계 데이터를 전송할 수 있다(S40). 설계 데이터를 수신한 설계 검증 장치(100-1~100-N)는, 해당 설계 데이터를 이용하여 적어도 하나의 특성을 가상 검증할 수 있다. 상기 적어도 하나의 특성을 가상 검증하기 위해, 설계 검증 장치(100-1~100-N)는 수신한 설계 데이터를 가상 검증하는 시뮬레이션 프로세스를 실행하는 데에 필요한 시뮬레이션 정보를 호출할 수 있다(S50).
일 실시예로, 사용자 단말(300-1~300-N)에서 설계 검증 장치(100-1~100-N)로 전송된 설계 데이터가 반도체 발광소자 패키지에 대한 설계 데이터인 경우를 가정하면, 설계 검증 장치(100-1~100-N)는 반도체 발광소자 패키지의 특성들 가운데 적어도 하나를 검증하는 데에 필요한 시뮬레이션 정보를 호출할 수 있다. 상기 시뮬레이션 정보는, 설계 데이터로부터 검증할 수 있는 특성들의 종류, 예를 들어 반도체 발광소자 패키지의 광출력, 방열, 외력에 대한 변형 특성 등을 포함할 수 있다. 또한, 상기 시뮬레이션 정보는 설계 데이터로부터 각 특성들을 검증하는 데에 필요한 소프트웨어 모듈을 포함할 수 있다.
사용자가 가상 검증을 통해 설계 데이터에 따른 반도체 발광소자 패키지의 광출력 특성을 검증하고자 하는 경우를 가정하면, 설계 검증 장치(100-1~100-N)는 반도체 발광소자 패키지의 광출력 특성을 검증하는 데에 필요한 시뮬레이션 정보를 호출할 수 있다. 설계 검증 장치(100-1~100-N)의 호출에 따라 시뮬레이션 관리 장치(200)는 시뮬레이션 정보를 설계 검증 장치(100-1~100-N)로 전송할 수 있다. 설계 검증 장치(100-1~100-N)는 수신한 시뮬레이션 정보에 포함된 프로그램 소스 코드를 컴파일함으로써, 시뮬레이션 프로세스를 실행할 수 있다(S60).
한편, 설계 검증 장치(100-1~100-N)에 의해 호출되는 시뮬레이션 정보는, 설계 검증 장치(100-1~100-N)에서 서로 구분될 수 있도록 고유의 식별자(ID)를 부여받아 관리될 수 있다. 또한, 설계 검증 장치(100-1~100-N)의 자원 관리의 효율성을 높이기 위해 하나의 설계 데이터에서 가상 검증할 수 있는 복수의 특성들을 둘 이상의 설계 검증 장치(100-1~100-N)에서 동시에 가상 검증할 수 있다. 하나의 설계 데이터로부터 산출될 수 있는 특성들을 둘 이상의 설계 검증 장치(100-1~100-N)에서 동시에 가상 검증하는 경우, 가상 검증이 완료된 특성들에 대한 결과는 시뮬레이션 관리 장치(200) 또는 상기 둘 이상의 설계 검증 장치(100-1~100-N) 중 어느 하나에 의해 취합되어 통합 관리될 수 있다. 이때, 설계 검증 장치(100-1~100-N)에 의해 S50 단계에서 호출된 시뮬레이션 정보에 부여되는 식별자(ID)에 기초하여 가상 검증이 완료된 특성들에 대한 결과를 관리할 수 있다.
시뮬레이션 프로세스에 의해 가상 검증된 결과는, 설계 검증 장치(100-1~100-N)의 메모리(150-1~150-N) 또는 시뮬레이션 제어 장치(200)의 데이터베이스(220) 등에 저장되는 한편, 사용자 단말(300-1~300-N)로 전송되어 출력부(350-1~350-N)를 통해 사용자에게 제공될 수 있다(S70). 사용자 단말(300-1~300-N)은 2D 또는 3D의 그래픽 데이터 형태로 시뮬레이션 결과를 표시할 수 있다.
도 7 내지 도 12는 본 발명의 일 실시예에 따른 설계 검증 시스템에 의해 가상 검증할 수 있는 반도체 발광소자를 나타내는 도이다.
도 7에 도시된 반도체 발광소자(1000)는 기판(1110)과, 상기 기판(1110) 상에 순차적으로 배치된 제1 도전형 반도체층(1140), 활성층(1150) 및 제2 도전형 반도체층(1160)을 포함한다. 상기 기판(1110)과 상기 제1 도전형 반도체층(1140) 사이에 버퍼층(1120)을 배치시킬 수 있다.
상기 기판(1110)은 사파이어와 같은 절연성 기판일 수 있다. 하지만, 이에 한정되지 않으며, 상기 기판(1110)은 절연성 외에도 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(1110)은 사파이어 외에도 SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 버퍼층(1120)은 InxAlyGa1 -x- yN (0=x=1, 0=y=1)일수 있다. 예를 들어, 상기 버퍼층(1120)는 GaN, AlN, AlGaN, InGaN일 수 있다. 필요에 따라, 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
상기 제1 도전형 반도체층(1140)은 n형 InxAlyGa1 -x- yN (0=x<1, 0=y<1, 0=x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 반도체층(1140)은 n형 GaN을 포함할 수 있다.
본 실시예에서, 상기 제1 도전형 반도체층(1140)는 제1 도전형 반도체 컨택층(1140a)와 전류확산층(1140b)을 포함할 수 있다. 상기 제1 도전형 반도체 컨택층(1140a)의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3 범위일 수 있다. 상기 제1 도전형 반도체 컨택층(1140a)의 두께는 1㎛ 내지 5㎛일 수 있다. 상기 전류확산층(1140b)은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N (0=x, y=1, 0=x+y=1)층이 반복해서 적층되는 구조일 수 있다. 예를 들어, 상기 전류 확산층(1140b)은 1nm 내지 500nm의 두께를 갖는 n형 GaN층 및/또는 InxAlyGa(1-x-y)N (0=x, y=1, 0=x+y=1)으로 이루어진 조성이 다른 2이상의 층이 반복되어 적층된 n형 초격자층일 수 있다. 상기 전류 확산층(1140b)의 불순물 농도는 2×1018 ㎝-3 내지 9×1019 ㎝-3 일 수 있다. 필요에 따라, 상기 전류확산층(1140b)은 절연물질층이 추가적으로 도입될 수 있다.
상기 제2 도전형 반도체층(1160)은 p형 InxAlyGa1 -x- yN (0=x<1, 0=y<1, 0=x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 반도체층(1160)은 단층 구조로 구현될 수도 있으나, 본 예와 같이, 서로 다른 조성을 갖는 다층 구조를 가질 수 있다. 도 7에 도시된 바와 같이, 상기 제2 도전형 반도체층(1160)은 전자차단층(EBL)(1160a)과 저농도 p형 GaN층(1160b)과 컨택층으로 제공되는 고농도 p형 GaN층(1160c)을 포함할 수 있다. 예를 들어, 상기 전자 차단층(1160a)은 5nm ~ 100nm사이인 복수의 서로 다른 조성의 InxAlyGa(1-x-y)N (0=x=1, 0=y=1, 0=x+y=1)이 적층된 구조이거나, AlyGa(1-y)N (0<y=1)으로 구성된 단일층일 수 있다. 상기 전자차단층(1160a)의 에너지 밴드갭(Eg)는 활성층(1150)으로부터 멀어질수록 감소할 수 있다. 예를 들어, 상기 전자차단층(1160a)의 Al 조성은 활성층(1150)으로부터 멀어질수록 감소할 수 있다.
상기 활성층(1150)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1 -x- yN (0=x=1, 0=y=1, 0=x+y=1)일 수 있다. 특정 예에서, 상기 양자우물층은 InxGa1 - xN (0<x=1)이며, 상기 양자장벽층은 GaN 또는 AlGaN일 수 있다. 양자우물층과 양자장벽층의 두께는 각각 1nm ~ 50nm 범위일 수 있다. 상기 활성층(1150)은 다중양자우물구조에 한정되지 않고, 단일양자우물 구조일 수 있다.
상기 반도체 발광소자(1000)는, 상기 제1 도전형 반도체층(1140)에 배치된 제1 전극(1190a)과, 상기 제2 도전형 반도체층(1160) 상에 순차적으로 배치된 오믹컨택층(1180)과 제2 전극(1190b)을 포함할 수 있다.
상기 제1 전극(1190a)은 이에 한정되지 않지만, Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 상기 제1 전극(1190a) 상에 패드 전극층을 더 포함할 수 있다. 상기 패드 전극층은 Au, Ni, Sn 등의 물질 중 적어도 하나를 포함하는 층일 수 있다.
상기 오믹컨택층(1180)은 칩 구조에 따라 다양하게 구현될 수 있다. 예를 들어 플립칩 구조인 경우에, 상기 오믹컨택층(1180)은 Ag, Au, Al등과 같은 금속, ITO, ZIO, GIO등과 같은 투명 도전성 산화물을 포함할 수 있다. 이와 반대로 배치되는 구조인 경우에, 상기 오믹컨택층(1180)은 투광성 전극으로 이루어질 수 있다. 상기 투광성 전극은 투명 전도성 산화물층 또는 질화물층 중 어느 하나일 수 있다. 예를 들어, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0=x=1)로부터 선택된 적어도 하나일 수 있다. 필요에 따라, 상기 오믹컨택층(1180)은 그래핀(graphene)을 포함할 수도 있다. 상기 제2 전극(1190b)은 Al, Au, Cr, Ni, Ti, Sn 중 적어도 하나를 포함할 수 있다.
다음으로 도 8을 참조하면, 도 8에 도시된 반도체 발광소자(2000)는 기판(2010)과, 상기 기판(2010) 상에 순차적으로 배치된 제1 도전형 반도체층(2040), 활성층(2050) 및 제2 도전형 반도체층(2060)을 포함한다. 상기 기판(2010)과 상기 제1 도전형 반도체층(2040) 사이에 버퍼층(2020)을 배치시킬 수 있다.
상기 기판(2010)은 사파이어와 같은 절연성 기판일 수 있다. 하지만, 이에 한정되지 않으며, 상기 기판(2010)은 절연성 외에도 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(2010)은 사파이어 외에도 SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 버퍼층(2020)은 InxAlyGa1 -x- yN (0=x=1, 0=y=1)일수 있다. 예를 들어, 상기 버퍼층(2020)는 GaN, AlN, AlGaN, InGaN일 수 있다. 상기 버퍼층(2020)의 두께는 0.1nm ~ 500nm일 수 있다. 필요에 따라, ZrB2, HfB2, ZrN, HfN, TiN 등의 물질도 사용할 수 있다. 특정 예에서, 상기 버퍼층(2020)은 복수의 층을 조합하거나, 조성을 점진적으로 변화시켜 사용할 수도 있다.
상기 제1 및 제2 도전형 반도체층(2040, 2060)은 단층 구조로 이루어질 수 있지만, 이와 달리, 필요에 따라 서로 다른 조성이나 두께 등을 갖는 다층 구조를 가질 수 있다. 예를 들어, 제1 및 제2 도전형 반도체층(2040, 2060) 중 적어도 하나의 층에 전자 및/또는 정공의 주입 효율을 개선할 수 있는 캐리어 주입층을 구비할 수 있으며, 또한, 다양한 형태의 초격자 구조를 구비할 수도 있다.
본 실시예에 따른 반도체 발광 소자(2000)는 상기 제1 도전형 반도체층(2100)의 상부에 V-피트 생성층(2200)을 더 포함할 수 있다. 상기 V-피트 생성층(2200)은 상기 제1 도전형 반도체층(2040)에 인접할 수 있다. 상기 V-피트 생성층(2200)은, 예를 들면, 약 1×108 ㎝-2 내지 5×109 ㎝- 2 의 V-피트 밀도를 가질 수 있다. 일부 실시예에서, 상기 V-피트 생성층(2200)은 약 200 nm 내지 약 800 nm의 두께를 가질 수 있다. 또, 상기 V-피트(2210)의 입구의 폭(D)은 약 200 nm 내지 약 800 nm일 수 있다.
상기 V-피트 생성층(2200)에 생성된 V-피트(2210)는 대략 10도 내지 90도 정도의 꼭지각(θ), 예를 들어 20도 내지 80도를 가질 수 있다. 다시 말해, 상기 V-피트(2210)를 그의 꼭지점을 지나는 수직 평면으로 잘랐을 때 상기 수직 평면과 만나는 두 경사면이 이루는 각이 대략 10도 내지 90도일 수 있다.
본 실시예에서 생성된 V- 피트(2210)은 기판면과 평행한 성장면((0001면))과 기판면에 대해 경사진 성장면((1-101)면, (11-22)면 또는 다른 경사 결정면)이 함께 존재할 수 있다. 이러한 V- 피트(2210)는, 발광 구조물을 관통하는 관통 전위의 주위에 형성되어, 관통 전위로 전류가 집중되는 현상을 방지할 수 있다.
일 실시예에서 상기 V-피트 생성층(2200)은 GaN, 또는 불순물이 도핑된 GaN 층일 수 있다.
상기 V-피트 생성층(2200)에서 V-피트(2210)가 생성되는 위치는 성장 온도에 의하여 조절될 수 있다. 즉, 성장 온도가 상대적으로 낮으면 더 낮은 위치에서 V-피트(2210)의 생성이 시작될 수 있다. 반대로, 성장 온도가 상대적으로 높으면 더 높은 위치에서 V-피트(2210)의 생성이 시작될 수 있다.
동일 높이의 V-피트 생성층(2200)을 가정한다면, V-피트(2210)의 생성이 더 낮은 위치에서 시작하는 경우 V-피트(2210)의 상부 폭이 더 커질 수 있다.
상기 V-피트(2200)의 상부에는 막질 개선층(2300)이 제공된다. 상기 막질 개선층(2300)은 MxGa1 - xN의 조성을 가질 수 있다. 여기서, M은 Al 또는 In일 수 있으며, 0.01≤x≤0.3을 만족할 수 있다. 일부 실시예에서는, 0.02≤x≤0.08의 범위를 만족할 수 있다. 만일 상기 x의 값이 너무 작으면 막질 개선의 효과가 미흡할 수 있다. 반대로 상기 x의 값이 너무 크면 발광 특성이 저하될 수 있다. 상기 막질 개선층(2300) 내에서 상기 x의 값은 일정할 수 있다. 선택적으로 상기 막질 개선층(2300)은 GaN 층과 MxGa1 - xN층(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)이 교대로 적층된 다층 구조를 가질 수 있다. 선택적으로, 상기 막질 개선층(2300)은 GaN와 MxGa1 - xN(여기서, M은 Al 또는 In이고, 0.01≤x≤0.3)의 초격자층일 수 있다. 상기 막질 개선층(2300)의 두께는 약 20 nm 내지 약 100 nm일 수 있다.
상기 막질 개선층(2300)은 상기 V-피트 생성층(2200) 상부 표면을 따라 전면에 형성될 수 있다. 또한, 상기 막질 개선층(2300)은 상기 V-피트 생성층(2200) 상부 표면의 수직 방향으로 대략 일정한 두께를 가질 수 있다.
상기 막질 개선층(2300)은 상기 V-피트 생성층(2200)의 V-피트(2210)의 내부를 소정의 두께로 덮음으로써 상기 V-피트(2210)를 적어도 부분적으로 채울 수 있다. 상기 막질 개선층(2300)의 V-피트(2310)는 상기 V-피트 생성층(2200)의 V-피트(2210) 내로 리세스될 수 있다. 상기 막질 개선층(2300)의 상기 V-피트 생성층(2200) 상부 표면에 수직인 방향으로의 두께는 상기 V-피트 생성층(2200)의 두께의 약 5% 내지 약 20%일 수 있다.
상기 막질 개선층(2300)에 형성되는 V-피트(2310)는 상기 V-피트 생성층(2200)의 V-피트(2210)와 대략 동일 또는 유사한 치수(dimension)를 가질 수 있다.
또, 상기 막질 개선층(2300)의 상부 표면(2330)은 상기 V-피트 생성층(2200)의 상부 표면(2230)과 대비하여 개선된 표면 조도(roughness)를 가질 수 있다. 예를 들면, 상기 막질 개선층(2300)의 상부 표면(2330)의 표면 조도는 상기 V-피트 생성층(2200)의 상부 표면(1230)의 표면 조도의 60% 이하일 수 있다. 이러한 표면 조도는 원자력 현미경(atomic force microscope, AFM)으로 측정될 수 있다. 또한, 상기 표면 조도는 V-피트(2210, 2310)를 제외한 상부 표면에 대하여 측정된 것을 기준으로 한다. 또한 상기 표면 조도는 계면의 균일도(평탄도)를 측정하여 판단할 수도 있다. 예를 들면, 상기 V-피트 생성층(2200)과 그에 인접한 계면의 균일도보다 상기 막질 개선층(2300)과 그에 인접한 계면의 균일도가 우수할 수 있다.
이와 같이 막질 개선층(2300)의 상부 표면(2330)의 표면 조도가 개선됨으로써 그 위에 배치되는 활성층(2050) 내의 배리어층과 양자우물층의 표면 조도가 함께 개선될 수 있다. 그 결과 전자와 홀 사이의 비발광 재결합이 감소될 수 있어 발광 특성이 현저히 향상될 수 있다.
상기 발광 소자(2000)는 상기 제1도전형 반도체층(2040)의 상부에 상기 활성층(2050)과 인접하여 초격자층(2400)을 더 포함할 수 있다. 상기 초격자층(2400)은 서로 다른 조성을 갖거나, 서로 다른 불순물 함량을 갖는 복수의 InxAlyGa(1-x-y)N층(여기서, 0≤x<1, 0≤y<1, 0≤x+y<1)이 반복해서 적층되는 구조 또는 절연 물질 층이 부분적으로 형성될 수 있다. 상기 초격자층(2400)은 전류의 확산을 촉진하여 넓은 면적에서 균일한 발광이 일어나도록 할 수 있다.
상기 초격자층(2400)에도 상기 막질 개선층(2300)에 형성된 V-피트(2310)에 대응되는 V-피트(2410)가 형성될 수 있다.
상기 초격자층(2400)은 상기 막질 개선층(2300)의 V-피트(2310)의 내부를 소정 두께로 덮음으로써 상기 V-피트(2310)를 적어도 부분적으로 채울 수 있다. 상기 초격자층(2400)의 V-피트(2410)는 상기 막질 개선층(2300)의 V-피트(2310) 내로 리세스될 수 있다.
상기 제2 도전형 반도체층(2060)은 활성층(2050)과 인접한 부분에 전자 차단층을 더 포함할 수 있다. 상기 전자차단층(EBL)은 복수의 서로 다른 조성의 InxAlyGa(1-x-y)N를 적층한 구조 또는 AlyGa(1-y)N로 구성된 1층 이상의 층을 가질 수 있다. 상기 전자차단증은 활성층(2050)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(2060)으로 전자가 넘어가는 것을 방지할 수 있다.
V-피트생성층(2200)에서 형성된 V-피트(2210)는 각 층의 두께 방향, 즉, 제2도전형 반도체층(2060)에 가까울수록 V 형상의 계곡이 완만해지며, 초격자층(2400) 또는 제2 도전형 반도체층(2060)에 의해 평탄해 수 있다.
상기 반도체 발광소자(2000)는, 상기 제1 도전형 반도체층(2040)에 배치된 제1 전극(2190a)과, 상기 제2 도전형 반도체층(2060) 상에 순차적으로 배치된 오믹컨택층(2180)과 제2 전극(2190b)을 포함할 수 있다.
상기 제1 전극(2190a)은 이에 한정되지 않지만, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조로 채용될 수 있다. 상기 제1 전극(2190a)층 상에 패드 전극층을 더 포함할 수 있다. 상기 패드 전극층은 Au, Ni, Sn 중 적어도 하나를 포함하는 층일 수 있다.
상기 오믹컨택층(2180)은 칩 구조에 따라 다양하게 구현될 수 있다. 예를 들어 플립칩 구조인 경우에, 상기 오믹컨택층(2180)은 Ag, Au, Al등과 같은 금속, ITO, ZIO, GIO등과 같은 투명 도전성 산화물을 포함할 수 있다. 이와 반대로 배치되는 구조인 경우에, 상기 오믹컨택층(2180)은 투광성 전극으로 이루어질 수 있다. 상기 투광성 전극은 투명 전도성 산화물층 또는 질화물층 중 어느 하나일 수 있다. 예를 들어, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0=x=1)로부터 선택된 적어도 하나일 수 있다. 필요에 따라, 상기 오믹컨택층(2180)은 그래핀(graphene)을 포함할 수도 있다. 상기 제2 전극(2190b)은 Al, Au, Cr, Ni, Sn, Ti 중 적어도 하나를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 설계 검증 시스템을 이용하여 가상 검증할 수 있는 반도체 발광소자의 일 예를 나타내는 평면도이며, 도 10는 도 9에 도시된 반도체 발광소자를 I-I'선으로 절취한 측단면도이다.
도 9 및 도 10에 도시된 반도체 발광 소자(3000)은 조명용으로 고출력을 위한 대면적 구조일 수 있다. 상기 반도체 발광 소자(3000)는 전류 분산의 효율 및 방열 효율을 높이기 위한 구조이다.
상기 반도체 발광 소자(3000)는 발광적층체(S)와, 제1 전극(3200), 절연층(3300), 제2 전극(3080) 및 기판(3100)을 포함한다. 상기 발광적층체(S)는 순차적으로 적층된 제1 도전형 반도체층(3040), 활성층(3050), 제2 도전형 반도체층(3060)을 포함할 수 있다.
상기 제1 전극(3200)은 제1 도전형 반도체층(3040)에 전기적으로 접속하기 위하여 제2 도전형 반도체층(3060) 및 활성층(3050)과는 전기적으로 절연되어 상기 제1 도전형 반도체층(3040)의 적어도 일부 영역까지 연장된 하나 이상의 도전성 비아(3800)을 포함할 수 있다. 상기 도전성 비아(3800)은 제1 전극(3200)의 계면에서부터 제2 전극(3080), 제2 도전형 반도체층(3060) 및 활성층(3050)을 통과하여 제1 도전형 반도체층(3040) 내부까지 연장될 수 있다. 이러한 도전성 비아(3800)은 식각 공정, 예를 들어, ICP-RIE 등을 이용하여 형성될 수 있다
상기 제1 전극(3200) 상에는 상기 제1 전극(3200)이 상기 도전성 기판(3100) 및 제1 도전형 반도체층(3040)을 제외한 다른 영역과는 전기적으로 절연시키기 위한 절연층(3300)이 제공된다. 도 10에 도시된 바와 같이, 상기 절연층(3300)은 상기 제2 전극(3080)과 제1 전극(3200)의 사이뿐만 아니라 상기 도전성 비아(3800)의 측면에도 형성된다. 이로써, 상기 도전성 비아(3800)의 측면에 노출되는 상기 제2 전극(3080), 제2 도전형 반도체층(3060) 및 활성층(3050)과 상기 제1 전극(3200)을 절연시킬 수 있다. 절연층(3300)은 SiO2, SiOxNy, SixNy과 같은 절연 물질을 증착시켜 형성될 수 있다.
상기 도전성 비아(3800)에 의해 제1 도전형 반도체층(3040)의 컨택영역(C)이 노출되며, 상기 제1 전극(3200)의 일부 영역은 상기 도전성 비아(3800)을 통해 상기 컨택영역(C)에 접하도록 형성될 수 있다. 이로써, 상기 제1 전극(3200)은 상기 제1 도전형 반도체층(3040)에 접속될 수 있다.
상기 도전성 비아(3800)은 접촉 저항이 낮아지도록 개수, 형상, 피치, 제1 및 제2 도전형 반도체층(3040, 3060)과의 접촉 직경(또는 접촉 면적) 등이 적절히 조절될 수 있으며(도 9 참조), 행과 열을 따라 다양한 형태로 배열됨으로써 전류 흐름이 개선될 수 있다. 컨택영역(C) 면적은 발광 적층체(S)의 평면 면적의 대략 0.1% 내지 20%의 범위가 되도록 도전성 비아의 개수 및 접촉 면적이 조절될 수 있다. 예를 들어 0.5% 내지 15%이며, 나아가, 1% 내지 10%일 수 있다. 상기 면적이 0.1%보다 작으면 전류 분산이 균일하지 않아 발광 특성이 떨어지며 또한 20% 이상으로 전극 면적이 증가하면 상대적으로 발광 면적의 감소로 발광 특성 및 휘도가 감소하는 문제가 발생할 수 있다.
상기 제1 도전형 반도체층(3040)과 접촉하는 영역의 도전성 비아(3800)의 반경은 예를 들어, 1㎛ 내지 50㎛의 범위일 수 있으며, 도전성 비아(3800)의 개수는 발광 적층체(S) 영역의 넓이에 따라, 발광 적층체(S) 영역 당 1개 내지 48000개일 수 있다. 도전성 비아(3800)는 발광 적층체 영역(S)의 넓이에 따라 다르지만, 예를 들어 2개 내지 45000개이며, 나아가 5개 내지 40000개이며, 더 나아가 10개 내지 35000개일 수 있다. 각 도전성 비아(3800) 간의 거리는 10㎛ 내지 1000㎛ 범위의 행과 열을 가지는 매트릭스 구조일 수 있으며, 예를 들어 50㎛ 내지 700㎛ 범위일 수 있으며, 나아가 100㎛ 내지 500㎛범위일 수 있고, 더 나아가 150㎛ 내지 400㎛범위 일 수 있다.
각 도전성 비아(3800) 간의 거리가 10㎛보다 작으면 비아의 개수가 증가하게 되고 상대적으로 발광면적이 줄어들어 발광 효율이 떨어지며, 거리가 1000㎛보다 커지면 전류 확산이 어려워 발광 효율이 떨어지는 문제점이 있을 수 있다. 도전성 비아(3800)의 깊이는 제2 도전형 반도체층(3060) 및 활성층(3050)의 두께에 따라 다르게 형성될 수 있고, 예컨대, 0.1㎛ 내지 5.0㎛의 범위일 수 있다.
상기 제2 전극(3080)은 도 10에서 도시된 바와 같이 상기 발광 적층체(S) 외부로 연장되어 노출된 전극형성영역(E)을 제공한다. 상기 전극형성영역(E)은 외부 전원을 상기 제2 전극(3080)에 연결하기 위한 전극패드부(3190)를 구비할 수 있다. 이러한 전극형성영역(E)을 1개로 예시되어 있으나, 필요에 따라 복수개로 구비할 수 있다. 상기 전극형성영역(E)은 도 9에 도시된 바와 같이 발광면적을 최대화하기 위해서 상기 질화물 반도체 발광 소자(3000)의 일측 모서리에 형성할 수 있다.
본 실시예와 같이, 전극 패드부(3190) 주위에는 에칭스톱용 절연층(3400)에 배치될 수 있다. 상기 에칭스톱용 절연층(3400)은 발광적층체(S) 형성 후 그리고 제2 전극(3080)형성 전에 전극형성영역(E)에 형성될 수 있으며, 전극형성영역(E)를 위한 에칭공정시에 에칭스톱으로 작용할 수 있다.
상기 제2 전극(3080)은 상기 제2 도전형 반도체층(3060)과 오믹컨택을 이루면서도 높은 반사율을 갖는 물질이 사용될 수 있다. 이러한 제2 전극(3080)의 물질로는 앞서 예시된 반사전극물질이 사용될 수 있다.
다음으로 도 11을 참조하면, 도 11에 도시된 반도체 발광소자(4000)는 기판(4100) 상에 형성된 반도체 적층체(4100)을 포함한다. 상기 반도체 적층체(4100)는 제1 도전형 반도체층(4140), 활성층(4150) 및 제2 도전형 반도체층(4160)을 포함할 수 있다.
상기 반도체 발광소자(4000)는 상기 제1 및 제2 도전형 반도체층(4140, 4160)에 각각 접속된 제1 및 제2 전극(4220, 4240)을 포함한다. 상기 제1 전극(4220)은 제2 도전형 반도체층(4160) 및 활성층(4150)을 관통하여 제1 도전형 반도체층(4140)과 접속된 도전성 비아와 같은 연결전극부(4220a) 및 연결전극부(4220a)에 연결된 제1 전극 패드(4220b)를 포함할 수 있다. 연결전극부(4220a)는 절연부(4210)에 의하여 둘러싸여 활성층(4150) 및 제2 도전형 반도체층(4160)과 전기적으로 분리될 수 있다. 연결전극부(4220a)는 반도체 적층체(4100)이 식각된 영역에 배치될 수 있다. 연결전극부(4220a)는 접촉 저항이 낮아지도록 개수, 형상, 피치 또는 제1 도전형 반도체층(4140)과의 접촉 면적 등을 적절히 설계할 수 있다. 또한, 연결전극부(4220a)는 반도체 적층체(4100) 상에 행과 열을 이루도록 배열됨으로써 전류 흐름을 개선시킬 수 있다. 상기 제2 전극(4240)은 제2 도전형 반도체층(4160) 상의 오믹 콘택층(4240a) 및 제2 전극 패드(4240b)를 포함할 수 있다.
상기 연결전극부 및 오믹콘택층(4220a, 4240a)은 각각 제1 및 제2 도전형 반도체층(4140, 4160)과 오믹 특성을 갖는 도전성 물질이 1층 또는 다층 구조를 포함할 수 있다. 예를 들어, Ag, Al, Ni, Cr, 투명 도전성 산화물(TCO) 등의 물질 중 하나 이상을 증착하거나 스퍼터링하는 등의 공정으로 형성될 수 있다.
상기 제1 및 제2 전극 패드(4220b, 4240b)는 각각 상기 연결전극부 및 오믹콘택층(4220a, 4240a)에 각각 접속되어 상기 반도체 발광소자(400)의 외부 단자로 기능할 수 있다. 예를 들어, 제1 및 제2 전극 패드(4220b, 4240b)는 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융 금속일 수 있다.
상기 제1 및 제2 전극(4220, 4240)은 서로 동일한 방향으로 배치될 수 있으며, 리드 프레임 등에 소위, 플립칩 형태로 실장될 수 있다.
한편, 2개의 전극(4220, 4240)는 절연부(4210)에 의하여 서로 전기적으로 분리될 수 있다. 절연부(4210)는 전기적으로 절연 특성을 갖는 물질이면 어느 것이나 사용할 수 있으며, 전기 절연성을 갖는 물체라면 어느 것이나 채용 가능하지만, 광흡수율이 낮은 물질을 사용할 수 있다. 예를 들어, SiO2, SiOxNy, SixNy 등의 실리콘 산화물, 실리콘 질화물을 이용할 수 있을 것이다. 필요에 따라, 광투과성 물질 내에 광 반사성 필러를 분산시켜 광반사 구조를 형성할 수 있다. 이와 달리, 상기 절연부(4210)는 서로 다른 굴절률을 갖는 복수의 절연막들이 교대로 적층된 다층 반사구조일 수 있다. 예를 들어 이러한 다층 반사구조는 제1 굴절률을 갖는 제1 절연막과 제2 굴절률을 갖는 제2 절연막이 교대로 적층된 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다.
상기 다층 반사 구조는 상기 굴절률이 서로 다른 복수의 절연막들이 2회 내지 100회 반복하여 적층될 수 있다. 예를 들어, 3회 내지 70회 반복하여 적층 될 수 있으며, 나아가 4회 내지 50회 반복하여 적층될 수 있다. 상기 다층 반사 구조의 복수의 절연막은 각각 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 산화물 또는 질화물 및 그 조합일 수 있다. 예를 들어, 상기 활성층에서 생성되는 빛의 파장을 λ이라고 하고 n을 해당 층의 굴절률이라 할 때에, 상기 제1 절연막과 제2 절연막은, λ/4n의 두께를 갖도록 형성될 수 있으며, 대략 약 300Å 내지 900Å의 두께를 가질 수 있다. 이때, 상기 다층 반사구조는 상기 활성층(4150)에서 생성된 빛의 파장에 대해서 높은 반사율(95% 이상)을 갖도록 각 제1 절연막 및 제2 절연막의 굴절률과 두께가 선택되어 설계될 수 있다.
상기 제1 절연막 및 제2 절연막의 굴절률은 약 1.4 내지 약 2.5 범위에서 결정될 수 있으며, 상기 제1 도전형 반도체층(4040)의 굴절률 및 기판의 굴절률보다 작은 값일 수 있으나, 상기 제1 도전형 반도체층(4040)의 굴절률보다는 작되 기판의 굴절률보다는 큰 값을 가질 수도 있다.
도 12는 본 발명에 채용될 수 있는 반도체 발광소자의 일 예를 나타내는 측단면도이다.
도 12를 참조하면, 반도체 발광소자(5000)는, 제1 도전형 반도체 물질로 이루어진 베이스층(5120)과 그 위에 배치된 다수의 나노 발광구조물(5100)을 포함할 수 있다.
상기 반도체 발광소자(5000)는 상기 베이스층(5120)이 배치된 상면을 갖는 기판(5110)을 포함할 수 있다. 상기 기판(5110)의 상면에는 요철(R)이 형성될 수 있다. 상기 요철(R)은 광추출효율을 개선하면서 성장되는 단결정의 품질을 향상시킬 수 있다. 상기 기판(5110)은 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(5110)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 베이스층(5120)은 제1 도전형 질화물 반도체층을 포함하며, 상기 나노 발광구조물(5100)의 성장면을 제공할 수 있다. 상기 베이스층(5120)은 InxAlyGa1 -x-yN (0=x<1, 0=y<1, 0=x+y<1)을 만족하는 질화물 반도체일 수 있으며, Si와 같은 n형 불순물로 도프될 수 있다. 예를 들어, 상기 베이스층(5120)은 n형 GaN일 수 있다.
상기 베이스층(5120) 상에는 나노 발광구조물(5100)(특히, 나노 코어(5040)) 성장을 위한 개구를 갖는 절연막(5130)이 형성될 수 있다. 상기 개구에 의해 노출된 상기 베이스층(5120) 영역에 나노 코어(5040)가 형성될 수 있다. 상기 절연막(5130)은 나노 코어(5040)를 성장하기 위한 마스크로서 사용될 수 있다. 예를 들어, 상기 절연막(5130)은 SiO2 또는 SiNx와 같은 절연물질일 수 있다.
상기 나노 발광구조물(5100)은 육각기둥 구조를 갖는 메인부(M)와 상기 메인부(M) 상에 위치한 상단부(T)를 포함할 수 있다. 상기 나노 발광구조물(5100)의 메인부(M)는 동일한 결정면인 측면들을 가지며, 상기 나노 발광구조물(5100)의 상단부(T)는 상기 나노 발광구조물(5100)의 측면들의 결정면과 다른 결정면을 가질 수 있다. 상기 나노 발광구조물(5100)의 상단부(T)는 육각 피라미드형상을 가질 수 있다. 이러한 구조의 구분은 실제로 나노 코어(5040)에 의해 결정될 수 있으며, 나노 코어(5040)를 메인부(M)와 상단부(T)로 구분하여 이해할 수도 있다.
상기 나노 발광구조물(5100)은 제1 도전형 질화물 반도체로 이루어진 나노 코어(5040)와, 상기 나노 코어(5040)의 표면에 순차적으로 배치되며 활성층(5050) 및 제2 도전형 질화물 반도체층(5060)을 가질 수 있다.
상기 반도체 발광소자(5000)는 상기 제2 도전형 질화물 반도체층(5060)과 접속된 콘택 전극(5160)을 포함할 수 있다. 본 실시예에서 채용되는 콘택 전극(5160)은 투광성을 갖는 전도성 물질로 이루어질 수 있다. 이러한 콘택 전극(5160)은 나노 발광구조물 측(기판측과 반대인 방향)으로의 광방출을 보장할 수 있다. 이에 한정되지는 않으나, 상기 콘택 전극(5160)은 투명 전도성 산화물층 또는 질화물층 중 어느 하나일 수 있다. 예를 들어, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide),In4Sn3O12 및 Zn(1-x)MgxO(Zinc Magnesium Oxide, 0≤x≤1)로부터 선택된 적어도 하나일 수 있다. 필요에 따라, 상기 콘택 전극(5160)은 그래핀(graphene)을 포함할 수도 있다.
상기 콘택 전극(5160)은 투광성 물질에 한정되지 않으며, 필요에 따라 반사 전극 구조를 가질 수 있다. 예를 들어, 상기 콘택 전극(5160)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다. 이러한 반사성 전극구조를 채용하여 플립칩 구조로 구현될 수 있다.
상기 나노 발광구조물(5100) 상에는 절연성 보호층(518)이 형성될 수 있다. 이러한 절연성 보호층(5180)은 상기 나노 발광구조물(5100)을 보호하기 위한 페시베이션일 수 있다. 또한, 절연성 보호층(5180)은 나노 발광구조물(5100)로부터 생성된 광이 추출되도록 광투과성을 갖는 물질로 이루어질 수 있다. 이 경우에, 상기 절연성 보호층(5180)은 적절한 굴절률을 갖는 물질을 선택하여 광추출 효율을 향상시킬 수도 있다.
본 실시형태와 같이, 콘택 전극(5160)을 형성한 후에, 복수의 나노 발광구조물 사이의 공간을 상기 절연성 보호층(5180)으로 충전할 수 있다. 이러한 절연성 보호층(5180)으로는 SiO2 또는 SiNx과 같은 절연물질이 사용될 수 있다. 예를 들어, 상기 절연성 보호층(5180)으로는, TEOS(TetraEthylOrthoSilane), BPSG(BoroPhospho Silicate Glass), CVD-SiO2, SOG(Spin-on Glass), SOD(Spin-on Delectric) 물질이 사용될 수 있다.
물론, 절연성 보호층(5180)이 나노 발광구조물(5100) 사이의 공간을 충전하는 수단으로 채용되는 것으로 본 발명이 한정되는 것은 아니다. 예를 들어, 다른 형태에서, 나노 발광구조물(5100) 사이의 공간은 콘택 전극(5160)과 같은 전극 요소(예, 반사성 전극물질)에 의해 충전될 수도 있다.
상기 반도체 발광소자(5000)는 제1 및 제2 전극(5190a, 5190b)을 포함할 수 있다. 상기 제1 전극(5190a)은 제1 도전형 반도체로 이루어진 베이스층(5120)의 일부가 노출된 영역에 배치될 수 있다. 또한, 상기 제2 전극(5190b)은 상기 콘택 전극(5160)이 연장되어 노출된 영역에 배치될 수 있다. 전극 배열은 이에 한정되지 않으며, 사용환경에 따라 다양한 다른 전극배열을 가질 수 있다.
이러한 반도체 발광소자(5000)는 코어(core)/쉘(shell)형 나노 구조로서, 결합 밀도가 작아서 상대적으로 열 발생이 작을 뿐만 아니라, 나노 구조체를 활용하여 발광면적을 늘려 발광 효율을 높일 수 있으며, 비극성 활성층을 얻을 수 있어 분극에 의한 효율저하를 방지할 수 있으므로, 드룹(droop) 특성을 개선할 수 있다.
또한, 복수의 나노 발광 구조물(5100)는 상기 마스크층의 복수의 오픈 영역의 직경 또는 간격(피치) 또는 나노 발광 구조체의 활성층에 혼입된 인듐(In) 성분 또는 도핑 농도를 달리하여 2개 이상의 다른 파장의 광을 방출할 수 있다. 다른 파장의 광을 적절히 조절하여 단일 소자에서 형광체를 사용하지 않고도 백색광을 구현할 수 있으며, 이러한 소자와 함께 다른 LED 칩을 결합하거나 또는 형광체와 같은 파장변환 물질을 결합하여 원하는 다양한 색깔의 광 또는 색온도가 다른 백색광을 구현할 수 있다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 설계 검증 시스템에 의해 가상 검증할 수 있는 반도체 발광소자 패키지를 나타내는 도이다.
도 13에 도시된 반도체 발광소자 패키지(6000)는 도 7에 도시된 반도체 발광소자(1000), 실장 기판(6100) 및 봉지체(6030)를 포함할 수 있다. 상기 반도체 발광소자(1000)는 실장 기판(6100)에 실장되어 와이어(W)를 통하여 실장 기판(6100)과 전기적으로 연결될 수 있다. 상기 실장 기판(6100)은 기판 본체(6110), 상부 전극(6130) 및 하부 전극(6140)과 상부 전극(6130)과 하부 전극(6140)을 연결하는 관통 전극(6120)을 포함할 수 있다. 실장 기판(6100)의 본체는 수지 또는 세라믹 또는 금속일 수 있으며, 상부 또는 하부 전극(6130, 6140)은 Au, Cu, Ag, Al와 같은 금속층일 수 있다. 예를 들어, 상기 실장 기판(6130)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(6100)의 구조는 다양한 형태로 응용될 수 있다.
봉지체(6030)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시 형태에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(6030) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
다음으로 도 14를 참조하면, 도 14에 도시된 반도체 발광소자 패키지(7000)는 도 12에 도시된 나노구조 반도체 발광소자(5000), 패키지 본체(7020) 및 한 쌍의 리드 프레임(7030)일 수 있다.
상기 나노구조 반도체 발광소자(5000)는 리드 프레임(7030)에 실장되어, 각 전극이 와이어(W)에 의해 리드 프레임(7030)에 전기적으로 연결될 수 있다. 필요에 따라, 나노구조 반도체 발광소자(5000)는 리드 프레임(7030) 아닌 다른 영역, 예를 들어, 패키지 본체(7020)에 실장될 수 있다. 또한, 패키지 본체(7020)는 빛의 반사효율이 향상되도록 컵형상의 홈부를 가질 수 있으며, 이러한 홈부에는 나노구조 반도체 발광소자(5000)와 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지체(7050)가 형성될 수 있다. 상기 봉지체(6030, 7050)에는 필요에 따라 형광체 및/또는 양자점와 같은 파장변화물질이 함유될 수 있다.
반도체 발광소자 패키지의 다른 예로서, 칩 스케일 패키지(chip scale package: CSP) 구조를 갖는 LED 칩 패키지가 사용될 수 있다. 칩 스케일 패키지는 LED 칩 패키지의 사이즈를 줄이고 제조 공정을 단순화하여 대량 생산에 적합하며, LED 칩과 함께, 형광체와 같은 파장변환물질과 렌즈와 같은 광학 구조를 일체형으로 제조할 수 있으므로, 특히 조명 장치에 적합하게 사용될 수 있다.
도 15는 본 발명에 채용할 수 있는 칩 스케일 반도체 발광소자 패키지의 일 예를 나타내는 단면도이다.
도 15를 참조하면, 발광 소자 패키지(8000)는 기판(8110)에 배치된 발광 적층체(S), 제1 및 제2 단자(Ta, Tb), 형광체층(8070) 및 렌즈(8200)를 포함한다. 또한, 상기 발광 소자 패키지(8000)에는 주된 광추출면과 반대 방향인 발광 소자(8100)의 하면을 통해 전극이 형성되며 형광체층(8070) 및 렌즈(8200)가 일체로 형성될 수 있다.
상기 발광 적층체(S)는 제1 및 제2 도전형 반도체층(8040, 8060)과 그 사이에 배치된 활성층(8050)을 구비하는 적층 구조이다. 본 실시형태의 경우, 제1 및 제2 도전형 반도체층(8040, 8060)은 각각 p형 및 n형 반도체층이 될 수 있으며, 또한, 질화물 반도체, 예를 들어, AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 이루어질 수 있다. 다만, 질화물 반도체 외에도 GaAs계 반도체나 GaP계 반도체도 사용될 수 있을 것이다.
제1 및 제2 도전형 반도체층(8040, 8060) 사이에 형성되는 활성층(8050)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조로 이루어질 수 있다. 다중 양자우물 구조의 경우, 예를 들어, InGaN/GaN, AlGaN/GaN 구조가 사용될 수 있다.
상기 반도체 발광 소자(8100)는 성장 기판이 제거된 상태이며, 성장 기판이 제거된 면에는 요철(P)이 형성될 수 있다. 또한, 요철(P)이 형성된 면에 광 변환 층으로서 형광체층(8070)이 적용될 수 있다. 상기 성장 기판은 제거하지 않을 수도 있으며, 상기 요철(P) 및 광 변환층은 성장기판의 뒷면에 형성될 수 있다. 발광 소자(8100)는 제1 및 제2 도전형 반도체층(8040, 8060)에 각각 접속된 제1 및 제2 전극(8090a, 8090b)을 갖는다. 제1 전극(8090a)은 제2 도전형 반도체층(8060) 및 활성층(8050)을 관통하여 제2 도전형 반도체층(8040)에 접속된 도전성 비아(8080)를 구비한다. 도전성 비아(8080)는 활성층(8050) 및 제2 도전형 반도체층(8060) 사이에는 절연층(8030)이 형성되어 단락을 방지할 수 있다.
도전성 비아(8080)는 1개로 예시되어 있으나, 전류 분산에 유리하도록 도전성 비아(8080)는 2개 이상 구비하고, 다양한 형태로 배열될 수 있다. 도전성 비아(8080)의 배열은 도 9 및 도 10의 실시형태와 유사하게 구성할 수 있다.
본 예에 채용된 실장 기판(8110)은 실리콘 기판과 같은 반도체 공정이 용이하게 적용될 수 있는 지지 기판으로 예시되어 있으나, 이에 한정되는 것은 아니다. 실장 기판(8110)과 발광 소자(8100)는 본딩층(8020, 8120)에 의해 접합될 수 있다. 본딩층(8020, 8120)은 전기 절연성 물질 또는 전기 전도성 물질로 이루어지며, 예를 들어, 전기 절연성 물질의 경우, SiO2, SiN등과 같은 산화물, 실리콘 수지나 에폭시 수지 등과 같은 수지류의 물질, 전기 전도성 물질로는 Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, NiSn, TiW, AuSn 또는 이들의 공융 금속을 들 수 있다. 본 공정은 발광 소자(810)와 기판(8110)의 각 접합면에 제1 및 제2 본딩층(8020, 8120)을 적용한 후에 접합시키는 방식으로 구현될 수 있다. 또한 실시 예에 따라서는 상기 본딩층(8020, 8120)을 사용하지 않고 제1 및 제2전극(8090a, 8090b)을 실장 기판(8110)의 제1 및 제2 단자(Ta, Tb)와 연결하여 사용 할 수도 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 10, 20 : 설계 검증 시스템
11, 12, 13, 14, 100 : 설계 검증 장치
41, 42, 200 : 시뮬레이션 제어 장치
21, 22, 23, 24, 300 : 사용자 단말
11, 12, 13, 14, 100 : 설계 검증 장치
41, 42, 200 : 시뮬레이션 제어 장치
21, 22, 23, 24, 300 : 사용자 단말
Claims (10)
- 사용자로부터 설계 데이터를 수신하고, 상기 설계 데이터로부터 산출되는 복수의 특성들 중에서 적어도 하나를 검증하기 위한 시뮬레이션 프로세스를 실행하는 복수의 설계 검증 장치; 및
상기 시뮬레이션 프로세스를 실행하는 데에 필요한 시뮬레이션 정보를 상기 특성들에 따라 저장하며, 상기 복수의 설계 검증 장치의 요청에 의해 상기 시뮬레이션 정보를 상기 설계 검증 장치에 전달하는 시뮬레이션 제어 장치; 를 포함하고,
상기 복수의 설계 검증 장치 각각은, 상기 특성들에 대한 시뮬레이션 프로세스를 동시에 실행하는 설계 검증 시스템.
- 제1항에 있어서,
상기 복수의 설계 검증 장치 각각은, 상기 복수의 특성들 중에서 서로 다른 특성에 대한 시뮬레이션 프로세스를 동시에 실행하는 설계 검증 시스템.
- 제1항에 있어서, 상기 시뮬레이션 제어 장치는,
상기 복수의 설계 검증 장치 각각에서 실행 중이거나 실행 대기 중인 시뮬레이션 프로세스의 작업 부하(load)에 따라 상기 복수의 설계 검증 장치에 상기 시뮬레이션 프로세스를 할당하는 설계 검증 시스템.
- 제1항에 있어서,
상기 설계 데이터는 STEP(Standard for the Exchange of Product Model) 데이터인 설계 검증 시스템.
- 제4항에 있어서,
상기 STEP 데이터는 AP203, 및 AP214 포맷 중 적어도 하나에 따른 파일로 제공되는 설계 검증 시스템.
- 제4항에 있어서,
상기 설계 검증 장치는, 상기 STEP 데이터로부터 상기 복수의 특성들 중에서 적어도 하나를 검증하는 데에 필요한 데이터를 추출하고, 상기 추출한 데이터와 상기 시뮬레이션 정보에 기초하여 상기 복수의 특성들 중에서 적어도 하나를 검증하는 설계 검증 시스템.
- 제1항에 있어서,
상기 시뮬레이션 정보는, 상기 시뮬레이션 프로세스를 포함하는 소프트웨어 모듈, 및 상기 시뮬레이션 프로세스를 통해 검증하고자 하는 특성에 대한 입력 파라미터 정보 중 적어도 하나를 포함하는 설계 검증 시스템.
- 제7항에 있어서,
상기 설계 검증 장치는, 상기 소프트웨어 모듈에 포함된 프로그램 소스 코드를 컴파일하여 상기 시뮬레이션 프로세스를 실행하는 설계 검증 시스템.
- 제1항에 있어서,
상기 설계 검증 장치는, 상기 시뮬레이션 정보를 이용하여 실행되는 상기 시뮬레이션 프로세스로부터 산출되는 결과 데이터를, 상기 시뮬레이션 정보에 부여되는 고유의 식별자(ID)에 기초하여 관리하는 설계 검증 시스템.
- 사용자가 설계 도면을 입력할 수 있도록 제공되며, 상기 설계 도면을 설계 데이터로 변환하는 컴퓨터 장치; 및
상기 컴퓨터 장치로부터 상기 설계 데이터를 수신하며, 상기 설계 데이터로부터 산출되는 복수의 특성들 중에서 적어도 하나를 검증하기 위한 시뮬레이션 프로세스를 실행하는 복수의 설계 검증 장치; 를 포함하고,
상기 컴퓨터 장치는, 상기 복수의 설계 검증 장치 각각에서 실행 중이거나 실행 대기 중인 시뮬레이션 프로세스의 부하(load)에 따라 상기 설계 데이터를 상기 복수의 설계 검증 장치에 분배하는 설계 검증 시스템.
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