KR20160092124A

KR20160092124A - 표시 장치

Info

Publication number: KR20160092124A
Application number: KR1020150012291A
Authority: KR
Inventors: 이기창; 왕인수
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-01-26
Filing date: 2015-01-26
Publication date: 2016-08-04
Also published as: US11086177B2; US20160216582A1; KR102239581B1; CN105825827B; CN105825827A; CN111487827B; US20190212621A1; CN111487827A

Abstract

표시 장치는 게이트 라인, 상기 게이트 라인과 절연되며 교차하는 데이터 라인, 및 화소를 포함한다. 상기 화소는 상기 데이터 라인으로 인가된 데이터 전압을 근거로 서로 다른 두 계조를 표시하는 제1 화소 및 제2 화소를 포함한다. 상기 제1 화소는, 게이트 전극이 상기 게이트 라인에 연결되고, 일단이 상기 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터의 타단에 연결된 제1 액정 커패시터를 포함한다. 상기 제2 화소는 게이트 전극이 상기 게이트 라인에 연결되고, 일단이 상기 제1 트랜지스터의 상기 타단에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터의 타단에 연결된 제2 액정 커패시터를 포함한다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 좀 더 상세하게는 측면 시인성 개선된 액정 표시 장치에 관한 것이다.

액정 표시 장치는 두 기판 사이에 배치된 액정층에 전계를 형성하여 액정 분자들의 배열 상태를 변경함으로써 입사된 광의 투과도를 조절하여 영상을 표시한다. 그러나 액정 표시 장치는 다른 표시 장치들에 비해 상대적으로 좁은 시야각을 갖는다.

최근, 액정 표시 장치의 하나의 화소가 두 개의 서브 화소들로 이루어지고, 두 개의 서브 화소들은 서로 다른 계조를 표시하는 시인성 구조가 연구되고 있다. 시인성 구조를 갖는 액정 표시 장치를 바라보는 사용자는 두 개의 서브 화소들의 계조들의 중간 계조를 인식하므로, 액정 표시 장치의 측면 시인성이 개선된다.

시인성 구조를 갖는 액정 표시 장치에서 하나의 화소에 서로 다른 계조를 표시하는 두 서브 화소들을 형성하기 위해 3개 이상의 트랜지스터를 필요로 하거나 게이트 라인 및 데이터 라인을 2 이상씩 필요로 하여 화소의 개구율이 낮아질 수 있다.

본 발명은 측면 시인성을 개선하면서도 화소의 개구율을 향상시킬 수 있는 표시 장치를 제공하는 것을 목적으로 한다.

본 발명의 실시예에 따른 표시 장치는 게이트 라인, 상기 게이트 라인과 절연되며 교차하는 데이터 라인, 및 상기 게이트 라인 및 상기 데이터 라인에 연결된 화소를 포함한다.

상기 화소는 상기 데이터 라인으로 인가된 데이터 전압을 근거로 서로 다른 두 계조를 표시하는 제1 화소 및 제2 화소를 포함할 수 있다.

상기 제1 화소는, 게이트 전극이 상기 게이트 라인에 연결되고, 일단이 상기 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터의 타단에 연결된 제1 액정 커패시터를 포함할 수 있다.

상기 제2 화소는, 게이트 전극이 상기 게이트 라인에 연결되고, 일단이 상기 제1 트랜지스터의 상기 타단에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터의 타단에 연결된 제2 액정 커패시터를 포함할 수 있다.

상기 제1 트랜지스터의 상기 타단은 상기 게이트 라인에 인가된 게이트 신호의 라이징 시점부터 일정 구간 후 제1 레벨을 가질 수 있다. 상기 제2 트랜지스터의 상기 타단은 상기 게이트 라인에 인가된 게이트 신호의 라이징 시점부터 상기 일정 구간 후 상기 제1 레벨 보다 낮은 제2 레벨을 가질 수 있다.

상기 제2 트랜지스터의 상기 타단의 전압 레벨은 상기 제1 트랜지스터의 상기 타단의 전압 레벨 보다 더 느리게 증가할 수 있다.

상기 제1 트랜지스터와 상기 제2 트랜지스터는 턴 온시에 서로 다른 저항값을 가질 수 있다.

상기 제1 액정 커패시터의 일단은 상기 제1 트랜지스터의 상기 타단에 연결되고, 상기 제1 액정 커패시터의 타단은 공통 전압을 수신할 수 있다. 상기 제2 액정 커패시터의 일단은 상기 제2 트랜지스터의 상기 타단에 연결되고, 상기 제2 액정 커패시터의 타단은 상기 공통 전압을 수신할 수 있다.

상기 제1 화소는 일단이 상기 제1 트랜지스터의 상기 타단에 연결되고, 타단이 스토리지 전압을 수신하는 제1 스토리지 커패시터를 더 포함할 수 있다.

상기 제2 화소는 일단이 상기 제2 트랜지스터의 상기 타단에 연결되고, 타단이 상기 스토리지 전압을 수신하는 제2 스토리지 커패시터를 더 포함할 수 있다.

상기 제2 화소는 상기 제2 트랜지스터에 직렬 연결된 보조 저항을 더 포함할 수 있다.

상기 보조 저항은 상기 제1 트랜지스터의 상기 타단과 상기 제2 트랜지스터의 상기 일단 사이에 연결될 수 있다.

상기 보조 저항은 비정질 실리콘 및 진성 실리콘 중 적어도 하나로 형성될 수 있다.

본 발명의 일 실시예에 따른 표시 장치는 제1 게이트 라인, 상기 제1 게이트 라인과 인접한 제2 게이트 라인, 상기 제1 및 제2 게이트 라인들과 절연되며 교차하는 데이터 라인, 및 상기 제1 게이트 라인, 제2 게이트 라인, 및 상기 데이터 라인에 연결된 화소를 포함할 수 있다.

상기 화소는 상기 데이터 라인으로 인가된 데이터 전압을 근거로 서로 다른 두 계조를 표시하는 제1 화소 및 제2 화소를 포함하고,

상기 제1 화소는, 게이트 전극이 상기 제1 게이트 라인에 연결되고, 일단이 상기 데이터 라인에 연결된 제1 트랜지스터 및 상기 제1 트랜지스터의 타단에 연결된 제1 액정 커패시터를 포함할 수 있다.

상기 제2 화소는, 게이트 전극이 상기 제2 게이트 라인에 연결되고, 일단이 상기 제1 트랜지스터의 상기 타단에 연결된 제2 트랜지스터 및 상기 제2 트랜지스터의 타단에 연결된 제2 액정 커패시터를 포함할 수 있다.

상기 제1 게이트 라인에 인가되는 제1 게이트 신호와 상기 제2 게이트 라인에 인가되는 제2 게이트 신호는 서로 동일한 수평 주사 구간 동안 하이 상태를 가질 수 있다.

상기 제1 게이트 신호는 제1 펄스 높이를 갖고, 상기 제2 게이트 신호는 상기 제1 펄스 높이 보다 낮은 제2 펄스 높이를 가질 수 있다.

상기 제1 트랜지스터의 상기 타단은 상기 제1 게이트 신호의 라이징 시점부터 일정 구간 후 제1 레벨을 가질 수 있다. 상기 제2 트랜지스터의 상기 타단은 상기 제1 게이트 신호의 라이징 시점부터 상기 일정 구간 후 상기 제1 레벨 보다 낮은 제2 레벨을 가질 수 있다.

상기 제2 화소는 상기 제2 트랜지스터에 직렬 연결된 제3 트랜지스터를 더 포함할 수 있다.

상기 제3 트랜지스터의 게이트 전극은 상기 제1 게이트 라인에 연결되고, 상기 제3 트랜지스터의 일단은 상기 제2 트랜지스터의 상기 타단에 연결되고, 상기 제3 트랜지스터의 타단은 상기 제2 액정 커패시터에 연결된 표시 장치.

상기 제1 트랜지스터의 상기 타단은 상기 제1 게이트 라인에 인가된 게이트 신호의 라이징 시점부터 일정 구간 후 제1 레벨을 가질 수 있다. 상기 제3 트랜지스터의 상기 타단은 상기 제1 게이트 라인에 인가된 게이트 신호의 라이징 시점부터 상기 일정 구간 후 상기 제1 레벨 보다 낮은 제2 레벨을 가질 수 있다.

본 발명의 실시예에 따른 표시 장치는 게이트 라인, 상기 게이트 라인과 절연되며 교차하는 데이터 라인, 및 상기 게이트 라인 및 상기 데이터 라인에 연결된 화소를 포함할 수 있다.

상기 화소는 상기 데이터 라인으로 인가된 데이터 전압을 근거로 서로 다른 두 계조를 표시하는 제1 화소 및 제2 화소를 포함할 수 있다. 상기 화소는 2개의 트랜지스터들로 동작할 수 있다.

본 발명의 표시 장치에 의하면, 표시 장치의 측면 시인성을 개선하면서 화소의 개구율을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 액정 표시 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 표시 패널의 하나의 화소의 등가 회로도이다.
도 3은 도 2의 화소에 인가된 신호와 제1 노드 및 제2 노드의 전압 레벨을 도시한 타이밍도이다.
도 4는 도 2의 화소의 시뮬레이션 결과를 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 도 1의 표시 패널의 하나의 화소의 등가 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 도 1의 표시 패널의 하나의 화소의 등가 회로도이다.
도 7은 도 6의 k번째 게이트 라인 및 k+1번째 게이트 라인에 인가되는 게이트 신호들을 도시한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 도 1의 표시 패널의 하나의 화소의 등가 회로도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 액정 표시 장치의 개략적인 블록도이다.

도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 액정 표시 장치(1000)는 표시 패널(100), 타이밍 컨트롤러(200), 게이트 드라이버(300), 및 데이터 드라이버(400)를 포함한다.

상기 표시 패널(100)은 하부 기판(110), 상기 하부 기판(110)에 마주하는 상부 기판(120), 및 두 기판(110, 120) 사이에 배치된 액정층(130)을 포함할 수 있다.

상기 표시 패널(100)은 제1 방향(DR1)으로 연장되는 복수의 게이트 라인들(G1∼Gm)과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장되는 복수의 데이터 라인들(D1∼Dn)을 포함한다. 상기 게이트 라인들(G1~Gm) 및 상기 데이터 라인들(D1~Dn)은 화소 영역들을 정의하며, 상기 화소 영역들 각각에는 영상을 표시하는 화소(PX)가 구비된다. 도 1에는 제1 게이트 라인(G1)과 제1 데이터 라인(D1)에 연결된 화소(PX)를 일 예로 도시하였다.

상기 화소(PX)는 주요색(primary color) 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 블루, 및 화이트를 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 상기 주요색은 옐로우, 시안, 마젠타 등 다양한 색상을 더 포함할 수 있다.

상기 화소(PX)는 서로 다른 계조의 영상을 표시하는 제1 화소(PX_H) 및 제2 화소(PX_L)를 포함할 수 있다. 상기 제1 화소(PX_H) 및 상기 제2 화소(PX_L)는 서로 다른 레벨의 화소 전압을 충전함으로써 상기 화소(PX)의 측면 시인성 또는 시야각을 개선할 수 있다.

상기 타이밍 컨트롤러(200)는 외부의 그래픽 제어부(도시하지 않음)로부터 영상 데이터(RGB) 및 제어 신호를 수신한다. 상기 제어 신호는 프레임 구별 신호인 수직 동기 신호(이하 'Vsync 신호'라 함), 행 구별 신호인 수평 동기 신호(이하 'Hsync 신호'라 함), 데이터가 들어오는 구역을 표시하기 위해 데이터가 출력되는 구간 동안만 하이(HIGH) 레벨인 데이터 인에이블 신호(이하 'DE 신호'라함) 및 메인 클록 신호(MCLK)를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 영상 데이터(RGB)를 상기 데이터 드라이버(400)의 사양에 맞도록 변환하고, 변환된 영상 데이터(DATA)를 상기 데이터 드라이버(400)에 출력한다. 상기 타이밍 컨트롤러(200)는 게이트 제어 신호(GS1) 및 데이터 제어 신호(DS1)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 게이트 제어 신호(GS1)를 상기 게이트 드라이버(300)에 출력하고, 상기 데이터 제어 신호(DS1)를 상기 데이터 드라이버(400)에 출력한다.

상기 게이트 제어 신호(GS1)는 상기 게이트 드라이버(300)를 구동하기 위한 신호이고, 상기 데이터 제어 신호(DS1)는 상기 데이터 드라이버(400)를 구동하기 위한 신호이다.

상기 게이트 드라이버(300)는 상기 게이트 제어 신호(GS1)에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 게이트 라인들(G1~Gm)에 출력한다. 상기 게이트 제어 신호(GS1)는 주사 시작을 지시하는 주사 시작 신호와 게이트 온 전압의 출력 주기를 제어하는 적어도 하나의 클록 신호, 및 게이트 온 전압의 지속 시간을 한정하는 출력 인에이블 신호를 포함할 수 있다.

상기 데이터 드라이버(400)는 상기 데이터 제어 신호(DS1)에 기초하여 상기 변환된 영상 데이터(DATA)에 따른 계조 전압을 생성하고, 이를 데이터 전압으로 상기 데이터 라인들(D1~Dn)에 출력한다. 상기 데이터 전압은 공통 전압에 대하여 양의 값을 갖는 정극성 데이터 전압과 음의 값을 갖는 부극성 데이터 전압을 포함할 수 있다. 상기 데이터 제어 신호(DS1)는 상기 변환된 영상 데이터(DATA)가 상기 데이터 드라이버(400)로 전송되는 것의 시작을 알리는 수평 시작 신호(STH), 상기 데이터 라인들(D1~Dn)에 데이터 전압을 인가하라는 로드 신호, 및 공통 전압에 대해 데이터 전압의 극성을 반전시키는 반전 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200), 상기 게이트 드라이버(300), 및 상기 데이터 드라이버(400) 각각은 적어도 하나의 집적 회로 칩의 형태로 상기 표시 패널(100)에 직접 장착되거나, 가요성 인쇄회로기판(flexible printed circuit board) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 패널(100)에 부착되거나, 별도의 인쇄회로기판(printed circuit board) 위에 장착될 수 있다. 이와는 달리, 상기 게이트 드라이버(300) 및 상기 데이터 드라이버(400) 중 적어도 하나는 상기 게이트 라인들(G1~Gm), 상기 데이터 라인들(D1~Dn), 및 상기 박막트랜지스터(TR)과 함께 상기 표시 패널(100)에 집적될 수도 있다. 또한, 상기 타이밍 컨트롤러(200), 상기 게이트 드라이버(300), 및 상기 데이터 드라이버(400)는 단일 칩으로 집적될 수 있다.

도 2는 본 발명의 일 실시예에 따른 도 1의 표시 패널의 하나의 화소의 등가 회로도이다.

도 2를 참조하면, 상기 화소(PX)는 상기 제1 화소(PX_H) 및 상기 제2 화소(PX_L)을 포함한다. 상기 제1 화소(PX_H) 및 상기 제2 화소(PX_L)는 상기 j번째 데이터 라인(Dj)으로 인가된 데이터 전압을 근거로 서로 다른 두 계조를 표시할 수 있다.

상기 제1 화소(PX_H)는 제1 트랜지스터(TR1), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함한다. 상기 제2 화소(PX_L)는 제2 트랜지스터(TR2), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함한다.

상기 제1 트랜지스터(TR1)의 게이트 전극은 상기 k번째 게이트 라인(Gk)에 연결되고, 상기 제1 트랜지스터(TR1)의 소스 전극은 상기 j번째 데이터 라인(Dj)에 연결되고, 상기 제1 트랜지스터(TR1)의 드레인 전극은 상기 제1 액정 커패시터(Clc1) 및 상기 제1 스토리지 커패시터(Cst1)에 연결된다.

상기 제1 액정 커패시터(Clc1)의 제1 전극은 상기 제1 트랜지스터(TR1)의 드레인 전극에 연결되고, 상기 제1 액정 커패시터(Clc1)의 제2 전극은 상기 공통 전압(Vcom)을 수신한다. 상기 제1 스토리지 커패시터(Cst1)의 제1 전극은 상기 제1 트랜지스터(TR1)의 드레인 전극에 연결되고, 상기 제1 스토리지 커패시터(Cst1)의 제2 전극은 스토리지 전압(Vcst)을 수신한다. 상기 제1 액정 커패시터(Clc1)의 상기 제1 전극과 상기 제1 스토리지 커패시터(Cst1)의 상기 제1 전극은 제1 노드(NH)로 정의될 수 있다.

상기 제2 트랜지스터(TR2)의 게이트 전극은 상기 k번째 게이트 라인(Gk)에 연결되고, 상기 제2 트랜지스터(TR2)의 드레인 전극은 상기 제2 액정 커패시터(Clc2) 및 상기 제2 스토리지 커패시터(Cst2)에 연결된다. 상기 제2 트랜지스터(TR2)의 소스 전극은 상기 제1 노드(NH), 즉, 상기 제1 트랜지스터(TR1)의 드레인 전극에 연결된다.

상기 제2 액정 커패시터(Clc2)의 제1 전극은 상기 제2 트랜지스터(TR2)의 드레인 전극에 연결되고, 상기 제2 액정 커패시터(Clc2)의 제2 전극은 상기 공통 전압(Vcom)을 수신한다. 상기 제2 스토리지 커패시터(Cst2)의 제1 전극은 상기 제2 트랜지스터(TR2)의 드레인 전극에 연결되고, 상기 제2 스토리지 커패시터(Cst2)의 제2 전극은 스토리지 전압(Vcst)을 수신한다. 상기 제2 액정 커패시터(Clc2)의 상기 제1 전극과 상기 제2 스토리지 커패시터(Cst2)의 상기 제1 전극은 제2 노드(NL)로 정의될 수 있다.

도 3은 도 2의 화소(PX)에 인가된 신호와 제1 노드 및 제2 노드의 전압 레벨을 도시한 타이밍도이다.

도 2 및 도 3을 참조하면, 상기 k번째 게이트 라인(Gk)에 k번째 수평 주사 구간(1H-K) 동안 게이트 신호가 인가된다. 상기 제1 및 제2 트랜지스터들(TR1, TR2)은 상기 k번째 수평 주사 구간(1H-K) 동안 턴 온 된다.

상기 k번째 게이트 라인(Gk)에 인가된 게이트 신호의 라이징 시점에 해당하는 데이터는 상기 j번째 데이터 라인(Dj)을 통해 데이터 전압으로서 제공된다. 상기 j번째 데이터 라인(Dj)에 인가된 데이터 전압은 상기 제1 트랜지스터(TR1)를 통해 상기 제1 화소(PX_H)에 제공된다.

상기 제1 노드(NH)의 전압은 상기 제1 트랜지스터(TR1)가 턴 온됨에 따라 증가하여 일정 구간(TA) 후 제1 레벨(VNH)을 가질 수 있다. 상기 제1 레벨(VNH)은 상기 k번째 수평 주사 구간(1H-K)과 중첩하는 구간 동안 상기 j번째 데이터 라인(Dj)에 인가된 데이터 전압 보다 낮거나 같을 수 있다.

상기 일정 구간(TA)은 상기 제1 노드(NH)의 전압이 정상 상태(steady state)에 도달하기 전까지의 구간으로 설정될 수 있다. 예시적으로, 상기 일정 구간(TA)은 한 프레임 구간 내에서 결정될 수 있다.

상기 제1 액정 커패시터(Clc1)에는 상기 제1 노드(NH)의 전압과 상기 공통 전압(Vcom)의 차이에 대응되는 제1 화소 전압이 충전된다.

상기 j번째 데이터 라인(Dj)에 인가된 데이터 전압은 상기 제1 및 제2 트랜지스터들(TR1, TR2)을 통해 상기 제2 화소(PX_L)에 제공된다.

상기 제2 노드(NL)의 전압은 상기 제1 및 제2 트랜지스터들(TR1, TR2)이 턴 온됨에 따라 증가하여 상기 일정 구간(TA) 후 제2 레벨(VNL)을 가질 수 있다. 상기 제2 레벨(VNL)은 상기 제1 레벨(VNH) 보다 낮을 수 있다. 다시 말해, 상기 제2 노드(NL)의 전압은 상기 제1 노드(NH)의 전압 보다 느린 속도로 증가한다. 상기 제2 트랜지스터(TR2)가 저항으로 동작하여 상기 제2 화소(PX_L)의 시정수가 상기 제1 화소(PX_H)의 시정수 보다 더 크기 때문이다.

상기 제2 액정 커패시터(Clc2)에는 상기 제2 노드(NL)의 전압과 상기 공통 전압(Vcom)의 차이에 대응되는 제2 화소 전압이 충전된다.

상기 k번째 게이트 라인(Gk)에 인가된 게이트 신호의 라이징 시점부터 상기 일정 구간(TA)이 지난 시점에서, 상기 제1 화소 전압(VP1)은 상기 제2 화소 전압(VP2) 보다 크다. 상기 제1 화소 전압(VP1) 및 상기 제2 화소 전압(VP2)이 서로 다르므로, 상기 제1 화소(PX_H)에서 표시되는 계조는 상기 제2 화소(PX_L)에서 표시되는 계조와 서로 다르다.

상기 제2 노드(VN)의 전압은 상기 제1 노드(VH)의 전압 보다 더 느리게 증가하므로, 상기 일정 구간(TA)을 가변적으로 설정하더라도 상기 제1 화소 전압은 상기 제2 화소 전압 보다 크게 된다. 상기 제1 레벨(VNH)과 상기 제2 레벨(VNL) 차이 또는 상기 제1 화소 전압 및 상기 제2 화소 전압 차이는 상기 제2 트랜지스터(TR2)의 저항값을 크게 형성함으로써 더 증가할 수 있다. 예시적으로, 상기 제2 트랜지스터(TR2)의 저항값은 채널 길이와 채널 폭을 조절하여 가변할 수 있다. 이로써, 상기 제1 트랜지스터(TR1)와 상기 제2 트랜지스터(TR2)는 턴 온시에 서로 다른 저항값을 가질 수 있다.

도 4는 도 2의 화소의 시뮬레이션 결과를 도시한 도면이다.

도 2 및 도 4를 참조하면, 상기 k번째 게이트 라인(Gk)에 인가된 게이트 신호와 상기 j번째 데이터 라인에 인가된 데이터 전압에 의해 상기 제1 노드(NH)의 전압 및 상기 제2 노드(NL)의 전압은 상승한다. 또한, 도 2의 화소(PX) 구조로 인하여, 상기 제1 노드(NH)의 전압은 상기 제2 노드(NL)의 전압 보다 높은 것을 알 수 있다.

본 발명의 실시예에 따른 표시 장치(1000)는 하나의 화소(PX)에 대응하여 하나의 게이트 라인 및 하나의 데이터 라인을 구비하므로, 최소한의 게이트 라인 및 데이터 라인으로 동작 가능하다. 또한, 본 발명의 실시예에 따른 표시 장치는 하나의 화소(PX) 내에 2 개의 트랜지스터들을 구비하여, 서로 다른 두 계조 값을 표시할 수 있다. 따라서, 본 발명의 실시예에 따른 표시 장치에 의하면, 표시 장치의 측면 시인성을 개선하면서도 화소의 개구율을 향상시킬 수 있다.

만일, 상기 제1 및 제2 트랜지스터들(TR1, TR2)의 일단이 공통 전압(Vcom)이나 스토리지 전압(Vcst)을 수신하는 전극에 직접 연결되는 경우, IR 드랍이 발생하고, 이로 인해 표시 패널 내의 화소의 위치에 따라 휘도가 불균일해지는 문제가 발생할 수 있다. 본 발명의 실시예에 따른 표시 장치(1000)는 상기 제1 및 제2 트랜지스터들(TR1, TR2)의 일단이 공통 전압(Vcom)이나 스토리지 전압(Vcst)을 수신하는 전극에 직접 연결되지 않는다. 따라서, 본 발명의 실시예에 따른 표시 장치(1000)는 상기 제1 및 제2 트랜지스터들(TR1, TR2)을 통과한 전하들이 직접적으로 빠져나갈 경로를 갖지 않으므로, IR 드랍으로 인하여 화소의 위치마다 휘도가 달라지는 문제를 해결할 수 있다.

도 5는 본 발명의 다른 실시예에 따른 도 1의 표시 패널의 하나의 화소의 등가 회로도이다. 이하, 도 5에 도시된 화소(PX1)는 도 2에 도시된 화소(PX)와 차이점을 중심으로 설명하고, 설명되지 않은 구성은 도 2를 참조한 설명에 따른다.

도 5를 참조하면, 상기 화소(PX1)는 보조 저항(RS)을 더 포함한다. 구체적으로, 상기 제2 화소(PX_L)은 상기 보조 저항(RS)을 더 포함할 수 있다. 상기 보조 저항(RS)은 상기 제1 노드(NH)와 상기 제2 트랜지스터(TR2)의 소스 전극 사이에 연결될 수 있다.

상기 보조 저항(RS)은 상기 제2 트랜지스터(TR2)에 직렬 연결되어 상기 제2 화소(PX_L)의 시정수를 증가하는 역할을 한다. 상기 보조 저항(RS)은 상기 제1 트랜지스터(TR1)의 드레인 전극과 상기 제2 트랜지스터(TR2)의 소스 전극과 콘택하는 저항성 물질로 형성할 수 있다. 예시적으로, 상기 저항성 물질은 비정질 실리콘 또는 진성 실리콘 중 적어도 하나일 수 있다.

도 5에 도시된 화소(PX1)를 포함하는 본 발명의 다른 실시예에 따른 표시 장치에 의하면, 도 2의 화소 구조에 보조 저항을 추가하여 상기 제1 노드(NH)와 상기 제2 노드(NL) 사이의 전압 차를 더 쉽게 제어할 수 있다.

도 6은 본 발명의 다른 실시예에 따른 도 1의 표시 패널의 하나의 화소의 등가 회로도이다. 이하, 도 6에 도시된 화소(PX2)는 도 2에 도시된 화소(PX)와 차이점을 중심으로 설명하고, 설명되지 않은 구성은 도 2를 참조한 설명에 따른다.

상기 화소(PX2)는 하나의 데이터 라인(Dj)과 두 개의 게이트 라인들(Gk, Gk+1)에 연결된다. 상기 화소(PX2)는 연속하는 두 개의 게이트 라인들(Gk, Gk+1)에 연결될 수 있다.

상기 제1 화소(PX_H)는 상기 제1 트랜지스터(TR1), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함한다. 상기 제2 화소(PX_L)는 제2 트랜지스터(TR2), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함한다.

상기 제1 트랜지스터(TR1)의 게이트 전극과 상기 제2 트랜지스터(TR2)의 게이트 전극은 서로 다른 게이트 라인에 연결된다. 상기 제1 트랜지스터(TR1)의 게이트 전극은 상기 k번째 게이트 라인(Gk)에 연결되고, 상기 제2 트랜지스터(TR2)의 게이트 전극은 상기 k+1번째 게이트 라인(Gk+1)에 연결될 수 있다.

도 7은 도 6의 k번째 게이트 라인(Gk) 및 k+1번째 게이트 라인(Gk+1)에 인가되는 게이트 신호들을 도시한 도면이다.

도 6 및 도 7을 참조하면, 상기 k번째 게이트 라인(Gk)에 k번째 게이트 신호가 인가되고, 상기 k+1번째 게이트 라인(Gk+1)에 k+1번째 게이트 신호가 인가될 수 있다.

상기 k번째 게이트 신호와 상기 k+1번째 게이트 신호는 서로 동일한 수평 주사 구간(1H) 동안 하이 상태를 가질 수 있다.

상기 k번째 게이트 신호와 상기 k+1번째 게이트 신호는 서로 다른 펄스 높이를 가질 수 있다. 예시적으로, 상기 k번째 게이트 신호는 제1 펄스 높이(P1)을 갖고, 상기 k+1번째 게이트 신호는 제2 펄스 높이(P2)를 가질 수 있다. 상기 제2 펄스 높이(P2)는 상기 제1 펄스 높이(P1) 보다 낮을 수 있다.

상기 제2 트랜지스터(TR2)의 저항값은 상기 제2 펄스 높이(P2)에 의해 결정될 수 있다. 도 6에 도시된 화소(PX2)를 포함하는 본 발명의 다른 실시예에 따른 표시 장치에 의하면, 상기 제2 트랜지스터(TR2)의 게이트 전극에 연결된 k+1번째 게이트 라인(Gk+1)을 추가하고, 상기 k+1번째 게이트 라인(Gk+1)에 인가되는 상기 k+1번째 게이트 신호의 상기 제2 펄스 높이(P2)를 가변하여 상기 제1 노드(NH)와 상기 제2 노드(NL) 사이의 전압 차를 더 쉽게 제어할 수 있다.

도 8은 본 발명의 다른 실시예에 따른 도 1의 표시 패널의 하나의 화소의 등가 회로도이다. 이하, 도 8에 도시된 화소(PX3)는 도 2에 도시된 화소(PX)와 차이점을 중심으로 설명하고, 설명되지 않은 구성은 도 2를 참조한 설명에 따른다.

상기 화소(PX3)는 하나의 데이터 라인(Dj)과 두 개의 게이트 라인들(Gk, Gk+1)에 연결된다. 상기 화소(PX3)는 연속하는 두 개의 게이트 라인들(Gk, Gk+1)에 연결될 수 있다.

상기 제1 화소(PX_H)는 상기 제1 트랜지스터(TR1), 제1 액정 커패시터(Clc1), 및 제1 스토리지 커패시터(Cst1)를 포함한다. 상기 제2 화소(PX_L)는 제2 트랜지스터(TR2), 제3 트랜지스터(TR3), 제2 액정 커패시터(Clc2), 및 제2 스토리지 커패시터(Cst2)를 포함한다.

상기 제2 트랜지스터(TR2)의 게이트 전극은 상기 k+1번째 게이트 라인(Gk+1)에 연결되고, 상기 제2 트랜지스터(TR2)의 소스 전극은 상기 제1 노드(NH)에 연결되고, 상기 제2 트랜지스터(TR2)의 드레인 전극은 상기 제3 트랜지스터(TR3)에 연결될 수 있다.

상기 제3 트랜지스터(TR3)의 게이트 전극은 상기 k번째 게이트 라인(Gk)에 연결되고, 상기 제3 트랜지스터(TR3)의 드레인 전극은 상기 제2 액정 커패시터(Clc2) 및 상기 제2 스토리지 커패시터(Cst2)에 연결된다. 상기 제3 트랜지스터(TR3)의 소스 전극은 상기 제3 트랜지스터(TR3)의 드레인 전극에 연결될 수 있다.

상기 제1 트랜지스터(TR1)의 게이트 전극과 상기 제3 트랜지스터(TR3)의 게이트 전극은 서로 동일한 게이트 라인(Gk)에 연결될 수 있다. 상기 제1 트랜지스터(TR1)의 게이트 전극과 상기 제2 트랜지스터(TR2)의 게이트 전극은 서로 다른 게이트 라인에 연결될 수 있다.

다만, 본 발명의 또 다른 실시예에서, 도 8의 상기 제3 트랜지스터(TR3)의 게이트 전극이 상기 k+1번째 게이트 라인(Gk+1)에 연결되고, 상기 제2 트랜지스터(TR2)의 게이트 전극이 상기 k번째 게이트 라인(Gk)에 연결될 수도 있다.

다시 도 7 및 도 8을 참조하면, 상기 k번째 게이트 라인(Gk)에 k번째 게이트 신호가 인가되고, 상기 k+1번째 게이트 라인(Gk+1)에 k+1번째 게이트 신호가 인가될 수 있다.

상기 k번째 게이트 신호와 상기 k+1번째 게이트 신호는 서로 다른 펄스 높이를 가질 수 있다. 예시적으로, 상기 k번째 게이트 신호는 제1 펄스 높이(P1)을 갖고, 상기 k+1번째 게이트 신호는 제2 펄스 높이(P2)를 가질 수 있다. 상기 제1 펄스 높이(P1)는 상기 제2 펄스 높이(P2) 보다 높을 수 있다.

상기 제2 트랜지스터(TR2)의 저항값은 상기 제2 펄스 높이(P2)에 의해 결정될 수 있다. 도 8에 도시된 화소(PX3)를 포함하는 본 발명의 다른 실시예에 따른 표시 장치에 의하면, 상기 제2 트랜지스터(TR2)와 상기 제2 트랜지스터(TR2)의 게이트 전극에 연결된 k+1번째 게이트 라인(Gk+1)을 추가하고, 상기 k+1번째 게이트 라인(Gk+1)에 인가되는 상기 k+1번째 게이트 신호의 상기 제2 펄스 높이(P2)를 가변하여 상기 제1 노드(NH)와 상기 제2 노드(NL) 사이의 전압 차를 더 쉽게 제어할 수 있다.

한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.

100: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 드라이버 400: 데이터 드라이버
PX_H: 제1 화소 PX_L: 제2 화소

Claims

게이트 라인;
상기 게이트 라인과 절연되며 교차하는 데이터 라인; 및
상기 게이트 라인 및 상기 데이터 라인에 연결된 화소를 포함하고,
상기 화소는 상기 데이터 라인으로 인가된 데이터 전압을 근거로 서로 다른 두 계조를 표시하는 제1 화소 및 제2 화소를 포함하고,
상기 제1 화소는,
게이트 전극이 상기 게이트 라인에 연결되고, 일단이 상기 데이터 라인에 연결된 제1 트랜지스터; 및
상기 제1 트랜지스터의 타단에 연결된 제1 액정 커패시터를 포함하고,
상기 제2 화소는,
게이트 전극이 상기 게이트 라인에 연결되고, 일단이 상기 제1 트랜지스터의 상기 타단에 연결된 제2 트랜지스터; 및
상기 제2 트랜지스터의 타단에 연결된 제2 액정 커패시터를 포함하는 표시 장치.
제1항에 있어서,
상기 제1 트랜지스터의 상기 타단은 상기 게이트 라인에 인가된 게이트 신호의 라이징 시점부터 일정 구간 후 제1 레벨을 갖고,
상기 제2 트랜지스터의 상기 타단은 상기 게이트 라인에 인가된 게이트 신호의 라이징 시점부터 상기 일정 구간 후 상기 제1 레벨 보다 낮은 제2 레벨을 갖는 표시 장치.
제1항에 있어서,
상기 제2 트랜지스터의 상기 타단의 전압 레벨은 상기 제1 트랜지스터의 상기 타단의 전압 레벨 보다 더 느리게 증가하는 표시 장치.
제1항에 있어서,
상기 제1 트랜지스터와 상기 제2 트랜지스터는 턴 온시에 서로 다른 저항값을 갖는 표시 장치.
제1항에 있어서,
상기 제1 액정 커패시터의 일단은 상기 제1 트랜지스터의 상기 타단에 연결되고, 상기 제1 액정 커패시터의 타단은 공통 전압을 수신하고,
상기 제2 액정 커패시터의 일단은 상기 제2 트랜지스터의 상기 타단에 연결되고, 상기 제2 액정 커패시터의 타단은 상기 공통 전압을 수신하는 표시 장치.
제1항에 있어서,
상기 제1 화소는 일단이 상기 제1 트랜지스터의 상기 타단에 연결되고, 타단이 스토리지 전압을 수신하는 제1 스토리지 커패시터를 더 포함하고,
상기 제2 화소는 일단이 상기 제2 트랜지스터의 상기 타단에 연결되고, 타단이 상기 스토리지 전압을 수신하는 제2 스토리지 커패시터를 더 포함하는 표시 장치.
제1항에 있어서,
상기 제2 화소는 상기 제2 트랜지스터에 직렬 연결된 보조 저항을 더 포함하는 표시 장치.
제7항에 있어서,
상기 보조 저항은 상기 제1 트랜지스터의 상기 타단과 상기 제2 트랜지스터의 상기 일단 사이에 연결된 표시 장치.
제7항에 있어서,
상기 보조 저항은 비정질 실리콘 및 진성 실리콘 중 적어도 하나로 형성된 표시 장치.
제1 게이트 라인;
상기 제1 게이트 라인과 인접한 제2 게이트 라인;
상기 제1 및 제2 게이트 라인들과 절연되며 교차하는 데이터 라인; 및
상기 제1 게이트 라인, 제2 게이트 라인, 및 상기 데이터 라인에 연결된 화소를 포함하고,
상기 화소는 상기 데이터 라인으로 인가된 데이터 전압을 근거로 서로 다른 두 계조를 표시하는 제1 화소 및 제2 화소를 포함하고,
상기 제1 화소는,
게이트 전극이 상기 제1 게이트 라인에 연결되고, 일단이 상기 데이터 라인에 연결된 제1 트랜지스터; 및
상기 제1 트랜지스터의 타단에 연결된 제1 액정 커패시터를 포함하고,
상기 제2 화소는,
게이트 전극이 상기 제2 게이트 라인에 연결되고, 일단이 상기 제1 트랜지스터의 상기 타단에 연결된 제2 트랜지스터; 및
상기 제2 트랜지스터의 타단에 연결된 제2 액정 커패시터를 포함하는 표시 장치.
제10항에 있어서,
상기 제1 게이트 라인에 인가되는 제1 게이트 신호와 상기 제2 게이트 라인에 인가되는 제2 게이트 신호는 서로 동일한 수평 주사 구간 동안 하이 상태를 갖는 표시 장치.
제11항에 있어서,
상기 제1 게이트 신호는 제1 펄스 높이를 갖고, 상기 제2 게이트 신호는 상기 제1 펄스 높이 보다 낮은 제2 펄스 높이를 갖는 표시 장치.
제11항에 있어서,
상기 제1 트랜지스터의 상기 타단은 상기 제1 게이트 신호의 라이징 시점부터 일정 구간 후 제1 레벨을 갖고,
상기 제2 트랜지스터의 상기 타단은 상기 제1 게이트 신호의 라이징 시점부터 상기 일정 구간 후 상기 제1 레벨 보다 낮은 제2 레벨을 갖는 표시 장치.
제10항에 있어서,
상기 제2 화소는 상기 제2 트랜지스터에 직렬 연결된 제3 트랜지스터를 더 포함하는 표시 장치.
제14항에 있어서,
상기 제3 트랜지스터의 게이트 전극은 상기 제1 게이트 라인에 연결되고, 상기 제3 트랜지스터의 일단은 상기 제2 트랜지스터의 상기 타단에 연결되고, 상기 제3 트랜지스터의 타단은 상기 제2 액정 커패시터에 연결된 표시 장치.
제15항에 있어서,
상기 제1 트랜지스터의 상기 타단은 상기 제1 게이트 라인에 인가된 게이트 신호의 라이징 시점부터 일정 구간 후 제1 레벨을 갖고,
상기 제3 트랜지스터의 상기 타단은 상기 제1 게이트 라인에 인가된 게이트 신호의 라이징 시점부터 상기 일정 구간 후 상기 제1 레벨 보다 낮은 제2 레벨을 갖는 표시 장치.
게이트 라인;
상기 게이트 라인과 절연되며 교차하는 데이터 라인; 및
상기 게이트 라인 및 상기 데이터 라인에 연결된 화소를 포함하고,
상기 화소는 상기 데이터 라인으로 인가된 데이터 전압을 근거로 서로 다른 두 계조를 표시하는 제1 화소 및 제2 화소를 포함하고,
상기 화소는 2개의 트랜지스터들로 동작하는 표시 장치.