KR20160089160A - 칩 전자부품 및 칩 전자부품의 실장 기판 - Google Patents
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Abstract
본 발명은 절연 기판의 일면과 타면에 배치된 코일 도체가 연결되어 형성된 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서, 상기 자성체 본체는 서로 이격되어 배치된 제 1 및 제 2 내부 코일부를 포함하고, 상기 제 1 및 제 2 내부 코일부 사이에 배치되며, 상기 제 1 및 제 2 내부 코일부로부터 발생하는 자속의 상호 간섭을 억제하는 갭(gap)부를 포함하는 칩 전자부품에 관한 것이다.
Description
본 발명은 칩 전자부품 및 칩 전자부품의 실장 기판에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
인쇄회로기판에 실장되는 수동 소자들의 실장 면적을 줄이기 위해 칩 내부에 복수의 내부 코일부가 배치된 어레이(Array)형 인덕터를 사용한다.
본 발명은 칩 내에 배치된 복수의 내부 코일부로부터 발생하는 자속의 유해한 상호 간섭을 억제할 수 있는 칩 전자부품 및 칩 전자부품의 실장 기판에 관한 것이다.
본 발명의 일 실시형태는 절연 기판의 일면과 타면에 배치된 코일 도체가 연결되어 형성된 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서, 상기 자성체 본체는 서로 이격되어 배치된 제 1 및 제 2 내부 코일부를 포함하고, 상기 제 1 및 제 2 내부 코일부 사이에 배치되며, 상기 제 1 및 제 2 내부 코일부로부터 발생하는 자속의 상호 간섭을 억제하는 갭(gap)부를 포함하는 칩 전자부품을 제공한다.
본 발명에 따르면, 칩 내에 배치된 복수의 내부 코일부로부터 발생하는 자속의 유해한 상호 간섭을 억제할 수 있다.
또한, 내부 코일부 간 상호 간섭을 조절하여 커플링(coupling) 값을 제어할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 사시도이다.
도 3a는 도 2의 A 방향에서 바라본 내부 투영 평면도이고, 도 3b는 도 2의 B 방향에서 바라본 내부 투영 평면도이다.
도 4는 도 1의 I-I'에 의한 단면도이다.
도 5a는 갭(gap)부가 배치되지 않은 종래의 실시형태에 따른 칩 전자부품 내에 형성되는 자속을 나타내는 도면이고, 도 5b는 본 발명의 일 실시형태에 따른 칩 전자부품 내에 형성되는 자속을 나타내는 도면이다.
도 6은 도 1의 칩 전자부품이 인쇄회로기판(PCB)에 실장된 모습을 도시한 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 사시도이다.
도 3a는 도 2의 A 방향에서 바라본 내부 투영 평면도이고, 도 3b는 도 2의 B 방향에서 바라본 내부 투영 평면도이다.
도 4는 도 1의 I-I'에 의한 단면도이다.
도 5a는 갭(gap)부가 배치되지 않은 종래의 실시형태에 따른 칩 전자부품 내에 형성되는 자속을 나타내는 도면이고, 도 5b는 본 발명의 일 실시형태에 따른 칩 전자부품 내에 형성되는 자속을 나타내는 도면이다.
도 6은 도 1의 칩 전자부품이 인쇄회로기판(PCB)에 실장된 모습을 도시한 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 사시도이고, 도 2는 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 사시도이다.
도 1 및 도 2를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 상기 자성체 본체(50)의 내부에 매설된 제 1 및 제 2 내부 코일부(41, 42), 상기 제 1 및 제 2 내부 코일부(41, 42) 사이에 배치된 제 1 및 제 2 갭(gap)부(61, 62) 및 상기 자성체 본체(50)의 외측에 배치된 제 1 내지 제 4 외부전극(81, 82, 83, 84)을 포함한다.
본 발명의 실시형태에 있어서, "제 1 및 제 2",“제 1 내지 제4”라는 한정은 그 대상을 구분하기 위한 것에 지나지 않으며, 상기 순서에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
상기 자성체 본체(50)는 길이(L) 방향으로 서로 마주보는 제 1 및 제 2 단면(SL1, SL2)과, 상기 제 1 및 제 2 단면(SL1, SL2)을 연결하며 폭(W) 방향으로 서로 마주보는 제 1 및 제 2 측면(SW1, SW2)과, 두께(T) 방향으로 서로 마주보는 제 1 및 제 2 주면(ST1, ST2)을 가진다.
상기 자성체 본체(50)는 자기 특성을 나타내는 재료라면 제한되지 않고 포함할 수 있으며, 예를 들어, 페라이트 또는 금속 자성체 분말을 포함한다.
상기 페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.
상기 금속 자성체 분말은 철(Fe), 규소(Si), 붕소(B), 크롬(Cr), 알루미늄(Al), 구리(Cu), 니오븀(Nb) 및 니켈(Ni)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 결정질 또는 비정질 금속일 수 있다.
예를 들어, 상기 금속 자성체 분말은 Fe-Si-B-Cr계 비정질 금속일 수 있다.
상기 금속 자성체 분말은 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함된다.
상기 자성체 본체(50)는 서로 이격되어 배치된 제 1 및 제 2 내부 코일부(41, 42)를 포함한다.
즉, 본 발명의 일 실시형태에 따른 칩 전자부품(100)은 그 기본 구조가 동일 칩 내에 2 이상의 내부 코일부가 배치된 인덕터 어레이(Array) 형태이다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 상기 자성체 본체(50) 내부에 서로 이격되어 배치된 제 1 및 제 2 절연 기판(21, 22)의 일면에 형성된 제 1 코일 도체(43, 45)와, 상기 절연 기판(21, 22)의 일면과 대향하는 타면에 형성된 제 2 코일 도체(44, 46)가 연결되어 형성된다.
상기 제 1 및 제 2 코일 도체(43, 44, 45, 46) 각각은 상기 제 1 및 제 2 절연 기판(21, 22)의 동일 평면 상에 형성되는 평면 코일 형태일 수 있다.
상기 제 1 및 제 2 코일 도체(43, 44, 45, 46)는 나선(spiral) 형상으로 형성될 수 있으며, 상기 절연 기판(21, 22)의 일면과 타면에 형성된 제 1 및 제 2 코일 도체(43, 44, 45, 46)는 상기 절연 기판(21, 22)을 관통하여 형성되는 비아(미도시)를 통해 전기적으로 접속된다.
상기 제 1 및 제 2 코일 도체(43, 44, 45, 46)는 절연 기판(21, 22) 상에 전기 도금을 수행하여 형성할 수 있으나, 이에 반드시 제한되는 것은 아니다.
상기 제 1 및 제 2 코일 도체(43, 44, 45, 46)와 비아는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 제 1 및 제 2 코일 도체(43, 44, 45, 46)는 절연막(미도시)으로 피복되어 자성체 본체(50)를 이루는 자성 재료와 직접 접촉되지 않을 수 있다.
상기 제 1 및 제 2 내부 코일부(41, 42)코일부는 상기 자성체 본체(50)의 길이(L) 방향의 중앙부를 중심으로 대칭 형상으로 배치될 수 있다.
상기 제 1 및 제 2 절연 기판(21, 22)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 제 1 및 제 2 절연 기판(21, 22)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 제 1 및 제 2 코어부(51, 52)를 형성한다. 즉, 상기 제 1 및 제 2 내부 코일부(41, 42)의 내측에는 각각 제 1 및 제 2 코어부(51, 52)가 형성된다.
상기 제 1 및 제 2 내부 코일부(41, 42)의 내측에 자성 재료로 충진되는 제 1 및 제 2 코어부(51, 52)를 형성함에 따라 인덕턴스(L)를 향상시킬 수 있다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 상기 자성체 본체(50)의 길이(L) 방향으로 소정의 간격을 두고 서로 이격되어 배치될 수 있으며, 상기 제 1 및 제 2 내부 코일부(41, 42) 사이에는 제 1 및 제 2 갭(gap)부(61, 62)가 배치된다.
상기 제 1 및 제 2 갭(gap)부(61, 62)는 서로 소정의 간격을 두고 상기 자성체 본체(50) 내부의 폭(W) 방향의 제 1 및 제 2 측면(SW1, SW2) 측에 각각 배치된다.
본 발명의 일 실시형태는 상기 제 1 및 제 2 내부 코일부(41, 42) 사이에 제 1 및 제 2 갭(gap)부(61, 62)를 형성함으로써 복수의 내부 코일부로부터 발생하는 자속의 유해한 상호 간섭을 억제할 수 있다.
칩 내부에 복수의 내부 코일부가 배치된 어레이(Array)형 칩 전자부품의 경우 내부 코일부 간 유해한 간섭에 의해 제품의 오동작 발생 및 효율 저하의 문제가 있었다.
또한, 칩 전자부품이 점차 소형화됨에 따라 칩 전자부품 내에 매설된 복수의 내부 코일부 간의 간격이 좁아지게 되고, 내부 코일부의 형상 및 위치 관계를 조정하는 것만으로 내부 코일부 간의 유해한 간섭을 억제하기 어려웠다.
이에 본 발명의 일 실시형태는 상기 제 1 및 제 2 내부 코일부(41, 42) 사이에 상기 자성체 본체(50) 내부의 폭(W) 방향의 제 1 및 제 2 측면(SW1, SW2) 측에 각각 제 1 및 제 2 갭(gap)부(61, 62)를 형성함으로써 복수의 내부 코일부로부터 발생하는 자속의 유해한 상호 간섭을 억제할 수 있게 하였다.
상기 제 1 및 제 2 갭(gap)부(61, 62)는 제 1 및 제 2 내부 코일부(41, 42)로부터 발생하는 자속의 유해한 상호 간섭을 억제할 수 있는 재료라면 특별히 제한되지 않으며, 상기 자성체 본체(50)를 이루는 재료와는 다른 재료로 이루어질 수 있다.
상기 자성체 본체(50)를 이루는 재료와 다른 재료란, 동일한 물질을 포함하더라도 그 조성 등이 다른 경우도 포함한다.
예를 들어, 상기 제 1 및 제 2 갭(gap)부(61, 62)는 열경화성 수지, 금속 자성체 분말, 페라이트 및 유전체로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.
상기 제 1 및 제 2 갭(gap)부(61, 62)는 상기 자성체 본체(50)보다 투자율이 낮으며, 이에 따라 제 1 및 제 2 내부 코일부(41, 42)로부터 발생하는 자속의 유해한 상호 간섭을 억제할 수 있다.
상기 제 1 및 제 2 내부 코일부(41, 42)는 상기 자성체 본체(50)의 외측에 배치된 제 1 내지 제 4 외부전극(81, 82, 83, 84)와 접속하여 전기적으로 연결된다.
상기 제 1 내지 제 4 외부전극(81, 82, 83, 84)은 상기 자성체 본체(50)의 제 1 및 제 2 측면(SW1 , SW2)에 형성되며, 자성체 본체(50)의 두께(T) 방향의 제 1 및 제 2 주면(ST1, ST2)으로 연장되어 형성될 수 있다.
상기 제 1 내지 제 4 외부전극(81, 82, 83, 84)은 서로 이격되어 배치되어 전기적으로 분리되어 있을 수 있다.
상기 제 1 내지 제 4 외부전극(81, 82, 83, 84)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 포함할 수 있다.
도 3a는 도 2의 A 방향에서 바라본 내부 투영 평면도이고, 도 3b는 도 2의 B 방향에서 바라본 내부 투영 평면도이다.
도 3a를 참조하면, 상기 제 1 및 제 2 내부 코일부(41, 42)는 상기 제 1 코일 도체(43, 45)의 일 단부가 연장되어 형성되며, 상기 자성체 본체(50)의 제 1 측면(SW1)으로 노출되는 제 1 인출부(43', 45')와, 상기 제 2 코일 도체(44, 46)의 일 단부가 연장되어 형성되며, 상기 자성체 본체(50)의 제 2 측면(SW2)으로 노출되는 제 2 인출부(미도시)를 포함한다.
상기 제 1 인출부(43', 45')는 상기 자성체 본체(50)의 제 1 측면(SW1)에 배치된 제 1 및 제 2 외부전극(81, 82)과 접속되고, 상기 제 2 인출부(미도시)는 상기 자성체 본체(50)의 제 2 측면(SW2)에 배치된 제 3 및 제 4 외부전극(83, 84)과 접속된다.
상기 제 1 및 제 2 외부전극(81, 82)은 입력 단자이고, 제 3 및 제 4 외부전극(83, 84)은 출력 단자일 수 있으나, 반드시 이에 제한되는 것은 아니다.
예를 들어, 입력 단자인 제 1 외부전극(81)에서 입력된 전류는 상기 제 1 내부 코일부(41)의 제 1 코일 도체(43)를 거쳐 비아 및 상기 제 1 내부 코일부(41)의 제 2 코일 도체(44)를 지나 출력 단자인 제 3 외부전극(83)으로 흐르게 된다.
마찬가지로, 입력 단자인 제 2 외부전극(82)에서 입력된 전류는 상기 제 2 내부 코일부(42)의 제 1 코일 도체(45)를 거쳐 비아 및 상기 제 2 내부 코일부(42)의 제 2 코일 도체(46)를 지나 출력 단자인 제 4 외부전극(84)으로 흐르게 된다.
상기 제 1 및 제 2 갭(gap)부(61, 62)는 상기 자성체 본체(50) 내부의 폭(W) 방향의 제 1 및 제 2 측면(SW1, SW2) 측에 소정의 간격을 두고 각각 배치된다.
상기 제 1 및 제 2 갭(gap)부(61, 62) 간의 간격(a)은 0㎛ < a < 300㎛를 만족할 수 있다.
상기 제 1 및 제 2 갭(gap)부(61, 62) 간의 간격(a)이 0㎛, 즉, 제 1 및 제 2 갭(gap)부(61, 62)가 연결되어 있을 경우 인덕턴스 저하되고, 갭(gap)부로 인해서 자성체 본체(50)의 강도가 저하될 수 있으며, 300㎛를 초과하는 경우 제 1 및 제 2 내부 코일부(41, 42)로부터 발생하는 자속의 유해한 상호 간섭으로 인해 제품의 오동작 발생 및 효율 저하가 발생할 수 있다.
상기 제 1 및 제 2 갭(gap)부(61, 62) 간의 간격(a)을 조절하여 제 1 및 제 2 내부 코일부(41, 42) 간 상호 간섭을 조절하고, 커플링(coupling) 값을 제어할 수 있다.
도 3b를 참조하면, 상기 제 1 및 제 2 갭(gap)부(61, 62)는 상기 자성체 본체(50)의 두께(T) 방향의 제 1 주면(ST1)으로부터 제 2 주면(ST2)까지 형성될 수 있다. 즉, 상기 제 1 및 제 2 갭(gap)부(61, 62)는 상기 자성체 본체(50)의 두께(T)와 동일한 높이로 형성될 수 있다.
도 4는 도 1의 I-I'에 의한 단면도이다.
도 4를 참조하면, 절연 기판(21, 22)의 일면에 배치된 제 1 코일 도체(43, 45)와, 절연 기판(21, 22)의 타면에 배치된 제 2 코일 도체(44, 46)는 절연 기판(21, 22)을 관통하는 비아(48, 49)에 의해 연결된다.
상기 제 1 및 제 2 내부 코일부(41, 42) 사이에 배치된 제 1 및 제 2 갭(gap)부(61, 62)는 상기 자성체 본체(50) 내부의 폭(W) 방향의 제 1 및 제 2 측면(SW1, SW2) 측에 서로 이격되어 형성된다.
상기 제 1 및 제 2 갭(gap)부(61, 62)의 높이, 간격, 재질 등을 다양하게 변화시킴으로써 제 1 및 제 2 내부 코일부(41, 42) 간 상호 간섭을 조절하여 커플링(coupling) 값을 제어할 수 있다.
상기 제 1 및 제 2 갭(gap)부(61, 62) 간의 공간은 상기 자성체 본체(50)를 이루는 재료와 동일한 재료로 이루어질 수 있다.
예를 들어, 상기 자성체 본체(50)가 열경화성 수지에 금속 자성체 분말이 분산된 형태일 경우, 상기 제 1 및 제 2 갭(gap)부(61, 62) 간의 공간도 열경화성 수지에 금속 자성체 분말이 분산된 형태일 수 있다.
도 5a는 갭(gap)부가 배치되지 않은 종래의 실시형태에 따른 칩 전자부품 내에 형성되는 자속을 나타내는 도면이고, 도 5b는 본 발명의 일 실시형태에 따른 칩 전자부품 내에 형성되는 자속을 나타내는 도면이다.
도 5a를 참조하면, 갭(gap)부가 배치되지 않은 칩 전자부품의 경우, 제 1 및 제 2 내부 코일부(41, 42) 간 자속의 상호 간섭이 발생하는 것을 확인할 수 있다.
반면에 도 5b를 참조하면, 제 1 및 제 2 내부 코일부(41, 42) 사이에 제 1 및 제 2 갭(gap)부(61, 62)가 배치됨으로써 제 1 및 제 2 내부 코일부(41, 42) 간 자속의 상호 간섭이 억제되는 것을 확인할 수 있다.
칩 전자부품의 실장 기판
도 6은 도 1의 칩 전자부품이 인쇄회로기판(PCB)에 실장된 모습을 도시한 사시도이다.
도 6을 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 실장 기판(200)은 칩 전자부품(100)이 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 복수 개의 전극 패드(220)를 포함한다.
상기 칩 전자부품(100)의 외측에 배치된 제 1 내지 제 4 외부전극(81, 82, 83, 84)이 각각 전극 패드(220) 위에 접촉되게 위치한 상태에서 솔더(solder)(230)에 의해 솔더링(soldering)되어 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 칩 전자부품
21, 22 : 절연 기판
41, 42 : 제 1 및 제 2 내부 코일부
43, 44, 45, 46 : 코일 도체
50 : 자성체 본체
51, 52 : 제 1 및 제 2 코어부
61, 62 : 제 1 및 제 2 갭(gap)부
81, 82, 83, 84 : 제 1 내지 제 4 외부전극
200 : 실장 기판
210 : 인쇄회로기판
220 : 전극 패드
230 : 솔더
21, 22 : 절연 기판
41, 42 : 제 1 및 제 2 내부 코일부
43, 44, 45, 46 : 코일 도체
50 : 자성체 본체
51, 52 : 제 1 및 제 2 코어부
61, 62 : 제 1 및 제 2 갭(gap)부
81, 82, 83, 84 : 제 1 내지 제 4 외부전극
200 : 실장 기판
210 : 인쇄회로기판
220 : 전극 패드
230 : 솔더
Claims (14)
- 절연 기판의 일면과 타면에 배치된 코일 도체가 연결되어 형성된 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서,
상기 자성체 본체는 서로 이격되어 배치된 제 1 및 제 2 내부 코일부를 포함하고,
상기 제 1 및 제 2 내부 코일부 사이에 배치되며, 서로 소정의 간격을 두고 상기 자성체 본체 내부의 폭 방향의 제 1 및 제 2 측면 측에 각각 배치된 제 1 갭(gap)부 및 제 2 갭(gap)부를 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 갭(gap)부는 열경화성 수지, 금속 자성체 분말, 페라이트 및 유전체로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 갭(gap)부는 상기 자성체 본체를 이루는 재료와 다른 재료로 이루어진 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 갭(gap)부는 상기 자성체 본체의 두께 방향의 제 1 주면으로부터 제 2 주면까지 형성되는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 갭(gap)부 간의 간격(a)은 0㎛ < a < 300㎛를 만족하는 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 갭(gap)부 간의 공간은 상기 자성체 본체를 이루는 재료와 동일한 재료로 이루어진 칩 전자부품.
- 제 1항에 있어서,
상기 자성체 본체는 금속 자성체 분말 및 열경화성 수지를 포함하는 칩 전자부품.
- 제 1항에 있어서,
상기 코일 도체는 도금으로 형성된 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 및 제 2 내부 코일부는 상기 자성체 본체의 폭 방향의 제 1 및 제 2 측면으로 각각 노출되는 제 1 및 제 2 인출부를 포함하며,
상기 제 1 인출부는 상기 자성체 본체의 제 1 측면에 배치된 제 1 및 제 2 외부전극과 접속되고, 상기 제 2 인출부는 상기 자성체 본체의 제 2 측면에 배치된 제 3 및 제 4 외부전극과 접속된 칩 전자부품.
- 제 9항에 있어서,
상기 제 1 및 제 2 외부전극은 입력 단자이고, 상기 제 3 및 제 4 외부전극은 출력 단자인 칩 전자부품.
- 절연 기판의 일면과 타면에 배치된 코일 도체가 연결되어 형성된 내부 코일부가 매설된 자성체 본체를 포함하는 칩 전자부품에 있어서,
상기 자성체 본체는 서로 이격되어 배치된 제 1 및 제 2 내부 코일부를 포함하고,
상기 제 1 및 제 2 내부 코일부 사이에 배치되며, 상기 제 1 및 제 2 내부 코일부로부터 발생하는 자속의 상호 간섭을 억제하는 갭(gap)부를 포함하는 칩 전자부품.
- 제 11항에 있어서,
상기 갭(gap)부는 서로 소정의 간격을 두고 상기 자성체 본체 내부의 폭 방향의 제 1 및 제 2 측면 측에 각각 배치된 제 1 갭(gap)부 및 제 2 갭(gap)부를 포함하는 칩 전자부품.
- 제 11항에 있어서,
상기 갭(gap)부는 상기 자성체 본체보다 투자율이 낮은 칩 전자부품.
- 상부에 복수의 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 실장된 제 1 항의 칩 전자부품;을 포함하는 칩 전자부품의 실장 기판.
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