KR20160087484A - 표시 장치 및 이를 이용한 표시 패널의 구동 방법 - Google Patents

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Abstract

표시 장치는 표시 패널, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 상기 게이트 라인 및 상기 데이터 라인에 연결되는 복수의 픽셀을 포함한다. 상기 게이트 구동부는 상기 표시 패널의 제1 변에 배치되어 게이트 신호를 상기 게이트 라인에 출력한다. 상기 데이터 구동부는 상기 표시 패널의 상기 제1 변에 배치되어 데이터 전압을 상기 데이터 라인에 출력한다. 상기 게이트 라인의 RC 딜레이가 작은 위치에 인가되는 게이트 신호는 상기 게이트 라인의 RC 딜레이가 큰 위치에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 갖는다. 상기 킥백 슬라이스는 상기 게이트 신호의 게이트 펄스 내에서 게이트 온 전압 레벨보다 작은 레벨을 갖는 영역으로 정의된다.

Description

표시 장치 및 이를 이용한 표시 패널의 구동 방법 {DISPLAY APPARATUS AND METHOD OF DRIVING DISPLAY PANEL USING THE SAME}
본 발명은 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것으로, 보다 상세하게는 표시 품질을 향상시킬 수 있는 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것이다.
표시 장치는 표시 패널 및 표시 패널 구동부를 포함한다. 상기 표시 패널은 게이트 라인 및 데이터 라인을 포함한다. 상기 표시 패널 구동부는 게이트 구동부 및 데이터 구동부를 포함한다.
상기 게이트 구동부 및 상기 데이터 구동부를 모두 상기 표시 패널의 일변에 이웃하게 배치하는 경우, 표시 패널의 4변 중 3변에는 상기 표시 패널 구동부가 배치되지 않으므로 표시 장치의 베젤 폭을 감소시킬 수 있다.
그러나, 상기 표시 패널에 전달되는 게이트 신호의 RC 딜레이가 상기 표시 패널의 위치에 따라 서로 상이하게 될 수 있다. 따라서, 상기 표시 패널의 위치에 따라 충전율, 휘도, 잔상, 플리커 등의 차이가 발생하여 표시 품질이 악화될 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 패널의 표시 품질을 향상시킨 표시 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 표시 장치를 이용하는 표시 패널의 구동 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 상기 게이트 라인 및 상기 데이터 라인에 연결되는 복수의 픽셀을 포함한다. 상기 게이트 구동부는 상기 표시 패널의 제1 변에 배치되어 게이트 신호를 상기 게이트 라인에 출력한다. 상기 데이터 구동부는 상기 표시 패널의 상기 제1 변에 배치되어 데이터 전압을 상기 데이터 라인에 출력한다. 상기 게이트 라인의 RC 딜레이가 작은 위치에 인가되는 게이트 신호는 상기 게이트 라인의 RC 딜레이가 큰 위치에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 갖는다. 상기 킥백 슬라이스는 상기 게이트 신호의 게이트 펄스 내에서 게이트 온 전압 레벨보다 작은 레벨을 갖는 영역으로 정의된다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인은 수평 게이트 라인부 및 상기 수평 게이트 라인과 상기 게이트 구동부를 연결하는 수직 게이트 라인부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널 내에서 상기 게이트 구동부에 가까이 배치되는 수평 게이트 라인부에 인가되는 게이트 신호는 상기 게이트 구동부로부터 멀리 배치되는 수평 게이트 라인부에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인은 상기 표시 패널의 상기 제1 변의 제1 단부터 제2 단까지 경사지게 형성되고 상기 표시 패널의 제1 영역을 커버하며 상기 게이트 구동부에 직접 연결되는 제1 게이트 라인 그룹, 상기 제1 게이트 라인 그룹에 의해 커버되지 않는 제2 영역을 커버하며, 상기 제1 게이트 라인 그룹과 평행한 제2 게이트 라인 그룹 및 상기 제2 게이트 라인 그룹을 상기 게이트 구동부에 연결하는 제3 게이트 라인 그룹을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 라인 그룹의 게이트 라인을 통해 상기 제1 영역으로 인가되는 게이트 신호의 킥백 슬라이스는 상기 제1 단으로부터 상기 제2 단으로 갈수록 감소할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제3 게이트 라인 그룹 및 상기 제2 게이트 라인 그룹의 게이트 라인을 통해 상기 제2 영역으로 인가되는 게이트 신호의 킥백 슬라이스는 상기 제1 단으로부터 상기 제2 단으로 갈수록 증가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 게이트 신호의 타이밍을 정의하는 게이트 클럭 신호 및 상기 킥백 슬라이스를 정의하는 킥백 신호를 생성하는 타이밍 컨트롤러 및 상기 킥백 신호를 기초로 킥백 슬라이스 성분이 포함된 보정 게이트 온 전압을 생성하는 전원 전압 생성부를 더 포함할 수 있다. 상기 게이트 구동부는 상기 게이트 클럭 신호 및 상기 보정 게이트 온 전압을 기초로 상기 게이트 신호를 생성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인의 상기 RC 딜레이가 큰 위치에 인가되는 상기 데이터 전압은 큰 소스 쉬프트를 가질 수 있다. 상기 소스 쉬프트는 상기 데이터 구동부에서 상기 데이터 전압의 출력을 개시할 때, 상기 데이터 전압의 출력을 연기시키는 시간 간격으로 정의될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인은 수평 게이트 라인부 및 상기 수평 게이트 라인과 상기 게이트 구동부를 연결하는 수직 게이트 라인부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널의 수평 방향 내에서, 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부로부터 멀수록 상기 데이터 전압의 상기 소스 쉬프트는 증가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동부에 인접한 상기 표시 패널의 상부 영역에서는 상기 제1 변의 제1 단에 가까이 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부가 형성될 수 있다. 상기 표시 패널의 세로 방향의 중심 영역에서는 상기 제1 변의 중심 영역에 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부가 형성될 수 있다. 상기 표시 패널의 하부 영역에서는 상기 제1 변의 제2 단에 가까이 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부가 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널의 상기 제1 변의 상기 제1 단에 인접한 제1 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 증가할 수 있다. 상기 표시 패널의 수평 방향의 중심에 인접한 중심 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 가면서 감소하다가 증가할 수 있다. 상기 표시 패널의 상기 제1 변의 상기 제2 단에 인접한 마지막 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 감소할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인은 상기 표시 패널의 상기 제1 변의 제1 단부터 제2 단까지 경사지게 형성되고 상기 표시 패널의 제1 영역을 커버하며 상기 게이트 구동부에 직접 연결되는 제1 게이트 라인 그룹, 상기 제1 게이트 라인 그룹에 의해 커버되지 않는 제2 영역을 커버하며, 상기 제1 게이트 라인 그룹과 평행한 제2 게이트 라인 그룹 및 상기 제2 게이트 라인 그룹을 상기 게이트 구동부에 연결하는 제3 게이트 라인 그룹을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널의 상기 제1 변의 상기 제1 단에 인접하며, 상기 제1 영역만을 통과하는 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 증가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널의 상기 제1 변의 상기 제2 단에 인접하며, 상기 제1 영역 및 상기 제2 영역을 차례로 통과하는 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 증가 및 감소할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 복수의 게이트 라인, 복수의 데이터 라인 및 상기 게이트 라인 및 상기 데이터 라인에 연결되는 복수의 픽셀을 포함하는 표시 패널의 제1 변에 배치된 게이트 구동부를 이용하여 게이트 신호를 상기 게이트 라인에 출력하는 단계 및 상기 표시 패널의 상기 제1 변에 배치된 데이터 구동부를 이용하여 데이터 전압을 상기 데이터 라인에 출력하는 단계를 포함한다. 상기 게이트 라인의 RC 딜레이가 작은 위치에 인가되는 게이트 신호는 상기 게이트 라인의 RC 딜레이가 큰 위치에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 갖는다. 상기 킥백 슬라이스는 상기 게이트 신호의 게이트 펄스 내에서 게이트 온 전압 레벨보다 작은 레벨을 갖는 영역으로 정의된다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인은 수평 게이트 라인부 및 상기 수평 게이트 라인과 상기 게이트 구동부를 연결하는 수직 게이트 라인부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널 내에서 상기 게이트 구동부에 가까이 배치되는 수평 게이트 라인부에 인가되는 게이트 신호는 상기 게이트 구동부로부터 멀리 배치되는 수평 게이트 라인부에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 라인의 상기 RC 딜레이가 큰 위치에 인가되는 상기 데이터 전압은 큰 소스 쉬프트를 가질 수 있다. 상기 소스 쉬프트는 상기 데이터 구동부에서 상기 데이터 전압의 출력을 개시할 때, 상기 데이터 전압의 출력을 연기시키는 시간 간격으로 정의될 수 있다.
이와 같은 표시 장치 및 이를 이용하는 표시 패널의 구동 방법에 따르면, 상기 표시 패널의 위치에 따라 게이트 신호의 킥백 슬라이스 및 데이터 전압의 소스 쉬프트를 조절하여, 상기 표시 패널의 위치에 따른 충전율, 휘도, 잔상, 플리커 등의 차이를 보상할 수 있다. 따라서, 베젤 폭이 좁은 표시 장치의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 패널 및 상기 표시 패널 상의 게이트 라인들을 나타내는 개념도이다.
도 3은 도 2의 표시 패널의 위치에 따른 게이트 신호의 파형을 나타내는 파형도이다.
도 4는 도 1의 표시 장치의 타이밍 컨트롤러, 전원 전압 생성부 및 게이트 구동부를 나타내는 블록도이다.
도 5는 도 1의 표시 장치의 타이밍 컨트롤러, 전원 전압 생성부 및 게이트 구동부의 입출력 신호를 나타내는 파형도이다.
도 6은 도 1의 표시 패널의 위치에 따른 게이트 라인의 RC 딜레이를 나타내는 개념도이다.
도 7a는 도 6의 표시 패널의 제1 블록 내의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다.
도 7b는 도 6의 표시 패널의 제3 블록 내의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다.
도 7c는 도 6의 표시 패널의 제5 블록 내의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다.
도 8a는 도 6의 표시 패널의 제1 데이터 라인의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다.
도 8b는 도 6의 표시 패널의 중간 데이터 라인의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다.
도 8c는 도 6의 표시 패널의 마지막 데이터 라인의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널 및 상기 표시 패널 상의 게이트 라인들을 나타내는 개념도이다.
도 10은 도 9의 게이트 라인들의 RC 딜레이를 나타내는 파형도이다.
도 11은 도 9의 게이트 구동부에 인가되는 킥백 신호 및 상기 게이트 구동부에서 출력되는 데이터 신호를 나타내는 파형도이다.
도 12는 도 9의 표시 패널의 위치에 따른 소스 쉬프트를 설명하기 위한 개념도이다.
도 13a는 도 9의 표시 패널의 제1 영역의 소스 쉬프트를 나타내는 파형도이다.
도 13b 및 도 13c는 도 9의 표시 패널의 제1 및 제2 영역의 소스 쉬프트를 나타내는 파형도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 2는 도 1의 표시 패널(100) 및 상기 표시 패널(100) 상의 게이트 라인들을 나타내는 개념도이다. 도 3은 도 2의 표시 패널(100)의 위치에 따른 게이트 신호의 파형을 나타내는 파형도이다.
도 1 내지 도 3을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다.
상기 표시 패널 구동부는 게이트 구동부(GIC1, GIC2, GIC3) 및 데이터 구동부(DIC1, DIC2, DIC3, DIC4)를 포함한다. 상기 게이트 구동부(GIC1, GIC2, GIC3)는 상기 표시 패널(100)의 제1 변에 배치된다. 상기 데이터 구동부(DIC1, DIC2, DIC3, DIC4)는 상기 표시 패널(100)의 상기 제1 변에 배치된다.
상기 게이트 구동부는 복수의 게이트 구동 칩들을 포함한다. 상기 게이트 구동 칩들(GIC1, GIC2, GIC3)은 각각 연성 회로 기판(FPC, 220) 상에 배치될 수 있다. 상기 데이터 구동부는 복수의 데이터 구동 칩들(DIC1, DIC2, DIC3, DIC4)을 포함한다. 상기 데이터 구동 칩들은 각각 연성 회로 기판(FPC, 220) 상에 배치될 수 있다. 상기 연성 회로 기판(220)은 인쇄 회로 기판(PCB, 210)을 상기 표시 패널(100)에 연결한다. 상기 연성 회로 기판(220)의 구부러짐에 의해 상기 인쇄 회로 기판(210)은 상기 표시 패널(100)의 배면에 배치될 수 있다.
이와는 달리, 상기 게이트 구동부 및 상기 데이터 구동부는 상기 표시 패널(100)의 주변부에 실장될 수 있다. 이와는 달리, 상기 게이트 구동부 및 상기 데이터 구동부는 상기 표시 패널(100)의 주변부에 집적되어 형성될 수 있다.
예를 들어, 상기 게이트 구동 칩과 상기 데이터 구동 칩은 서로 교번하여 배치될 수 있다.
도 1에서는 3개의 게이트 구동 칩 및 4개의 데이터 구동 칩이 도시되었으나, 본 발명은 게이트 구동 칩의 개수 및 데이터 구동 칩의 개수에 한정되지 않는다.
상기 표시 패널(100)은 복수의 게이트 라인들(GLA, GLB), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GLA, GLB)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다.
각 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치될 수 있다.
본 실시예에서, 상기 게이트 라인은 수평 게이트 라인부(GLB) 및 상기 수평 게이트 라인(GLB)과 상기 게이트 구동부(GIC1, GIC2, GIC3)를 연결하는 수직 게이트 라인부(GLA)를 포함한다.
예를 들어, 상기 수평 게이트 라인부(GLB)는 상기 데이터 라인(DL)과 교차하는 방향으로 연장될 수 있다. 상기 수직 게이트 라인부(GLA)는 상기 데이터 라인(DL)과 평행하는 방향으로 연장될 수 있다.
상기 수직 게이트 라인부(GLA)의 개수는 상기 수평 게이트 라인부(GLB)의 개수와 동일할 수 있다. 각각의 상기 수직 게이트 라인부(GLA)는 각각의 상기 수평 게이트 라인부(GLB)와 접촉한다. 제1 수직 게이트 라인부는 제1 수평 게이트 라인부와 연결되어, 상기 제1 수평 게이트 라인부에 제1 게이트 신호를 전달한다. 제2 수직 게이트 라인부는 제2 수평 게이트 라인부와 연결되어, 상기 제2 수평 게이트 라인부에 제2 게이트 신호를 전달한다.
도시하지 않았으나, 상기 표시 패널 구동부는 상기 게이트 구동부(GIC1, GIC2, GIC3) 및 상기 데이터 구동부(DIC1, DIC2, DIC3, DIC4)의 타이밍을 조절하는 타이밍 컨트롤러를 더 포함한다.
상기 타이밍 컨트롤러는 외부로부터 입력 영상 데이터 및 입력 제어 신호를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 타이밍 컨트롤러는 상기 입력 영상 데이터 및 상기 입력 제어 신호를 근거로 제1 제어 신호, 제2 제어 신호 및 데이터 신호를 생성한다.
상기 타이밍 컨트롤러는 상기 입력 제어 신호를 근거로 상기 게이트 구동부(GIC1, GIC2, GIC3)의 동작을 제어하기 위한 상기 제1 제어 신호를 생성하여 상기 게이트 구동부(GIC1, GIC2, GIC3)에 출력한다. 상기 제1 제어 신호는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
상기 타이밍 컨트롤러는 상기 입력 제어 신호를 근거로 상기 데이터 구동부(DIC1, DIC2, DIC3, DIC4)의 동작을 제어하기 위한 상기 제2 제어 신호를 생성하여 상기 데이터 구동부(DIC1, DIC2, DIC3, DIC4)에 출력한다. 상기 제2 제어 신호는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 타이밍 컨트롤러는 상기 입력 영상 데이터를 근거로 데이터 신호를 생성한다. 상기 타이밍 컨트롤러는 상기 데이터 신호를 상기 데이터 구동부(DIC1, DIC2, DIC3, DIC4)에 출력한다.
예를 들어, 상기 타이밍 컨트롤러는 상기 인쇄 회로 기판(210) 상에 배치될 수 있다.
상기 게이트 구동부(GIC1, GIC2, GIC3)는 상기 타이밍 컨트롤러로부터 입력 받은 상기 제1 제어 신호에 응답하여 상기 게이트 라인들(GLA, GLB)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(GIC1, GIC2, GIC3)는 상기 게이트 신호들을 상기 수직 게이트 라인부(GLB)에 순차적으로 출력한다.
상기 데이터 구동부(DIC1, DIC2, DIC3, DIC4)는 상기 타이밍 컨트롤러로부터 상기 제2 제어 신호 및 상기 데이터 신호를 입력 받는다. 상기 데이터 구동부(DIC1, DIC2, DIC3, DIC4)는 상기 데이터 신호를 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(DIC1, DIC2, DIC3, DIC4)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.
도 2에서, 상기 게이트 구동부(GIC1, GIC2, GIC3)에 인접한 상기 표시 패널(100)의 상부 영역에서는 상기 표시 패널(100)의 제1 변의 제1 단에 가까이 상기 수평 게이트 라인부(GLUB) 및 상기 수직 게이트 라인부(GLUA)의 컨택부가 형성된다. 예를 들어, 상기 제1 변의 상기 제1 단은 상기 표시 패널(100)의 좌측 단부일 수 있다.
상기 표시 패널(100)의 세로 방향의 중심 영역에서는 상기 제1 변의 중심 영역에 상기 수평 게이트 라인부(GLMB) 및 상기 수직 게이트 라인부(GLMA)의 컨택부가 형성된다.
상기 게이트 구동부(GIC1, GIC2, GIC3)로부터 멀리 떨어진 상기 표시 패널(100)의 하부 영역에서는 상기 표시 패널(100)의 제1 변의 제2 단에 가까이 상기 수평 게이트 라인부(GLLB) 및 상기 수직 게이트 라인부(GLLA)의 컨택부가 형성된다. 예를 들어, 상기 제1 변의 상기 제2 단은 상기 표시 패널(100)의 우측 단부일 수 있다.
도 3에서는 모든 게이트 라인에 동일한 게이트 신호 파형이 인가된 것을 예시한다. 상기 표시 패널(100)의 위치에 따른 RC 딜레이의 차이에 따라, 상기 동일한 게이트 신호 파형이 어떻게 달라지는지를 보여준다.
상기 표시 패널(100)의 상단의 좌측은 상기 수직 게이트 라인부(GLUA)의 RC 딜레이가 거의 없으며, 상기 수평 게이트 라인부(GLUB)의 RC 딜레이도 거의 없다. 따라서, 상기 표시 패널(100)의 상단의 좌측의 게이트 신호의 파형(GS11)은 지연되지 않고 왜곡되지 않는다.
상기 표시 패널(100)의 상단의 중심은 상기 수직 게이트 라인부(GLUA)의 RC 딜레이가 거의 없으며, 상기 수평 게이트 라인부(GLUB)의 RC 딜레이가 약간 존재 한다. 따라서, 상기 표시 패널(100)의 상단의 중심의 게이트 신호의 파형(GS12)은 상기 표시 패널(100)의 상단의 좌측의 게이트 신호의 파형(GS11)에 비해 약간 지연된다.
상기 표시 패널(100)의 상단의 우측은 상기 수직 게이트 라인부(GLUA)의 RC 딜레이가 거의 없으나, 상기 수평 게이트 라인부(GLUB)의 RC 딜레이가 크게 존재 한다. 따라서, 상기 표시 패널(100)의 상단의 우측의 게이트 신호의 파형(GS13)은 상기 표시 패널(100)의 상단의 중심의 게이트 신호의 파형(GS12)에 비해 더욱 지연된다.
상기 표시 패널(100)의 가로 방향 및 세로 방향의 중심부는 상기 수직 게이트 라인부(GLMA)의 RC 딜레이가 약간 있으나, 상기 수평 게이트 라인부(GLMB)의 RC 딜레이는 거의 없다. 따라서, 상기 가로 방향 및 세로 방향의 중심부의 게이트 신호의 파형(GS22)은 상기 표시 패널(100)의 상단의 좌측의 게이트 신호의 파형(GS11)에 비해 약간 지연된다.
상기 표시 패널(100)의 세로 방향의 중심부의 좌측은 상기 수직 게이트 라인부(GLMA)의 RC 딜레이가 약간 있으며, 상기 수평 게이트 라인부(GLMB)의 RC 딜레이도 약간 존재 한다. 따라서, 상기 표시 패널(100)의 세로 방향의 중심부의 좌측의 게이트 신호의 파형(GS21)은 상기 표시 패널(100)의 가로 방향 및 세로 방향의 중심부의 게이트 신호의 파형(GS22)에 비해 더욱 지연된다.
상기 표시 패널(100)의 세로 방향의 중심부의 우측은 상기 수직 게이트 라인부(GLMA)의 RC 딜레이가 약간 있으며, 상기 수평 게이트 라인부(GLMB)의 RC 딜레이도 약간 존재 한다. 따라서, 상기 표시 패널(100)의 세로 방향의 중심부의 우측의 게이트 신호의 파형(GS23)은 상기 표시 패널(100)의 가로 방향 및 세로 방향의 중심부의 게이트 신호의 파형(GS22)에 비해 더욱 지연된다.
상기 표시 패널(100)의 하단의 우측은 상기 수직 게이트 라인부(GLLA)의 RC 딜레이가 상대적으로 크나, 상기 수평 게이트 라인부(GLLB)의 RC 딜레이는 거의 없다. 따라서, 상기 표시 패널(100)의 하단의 우측의 게이트 신호의 파형(GS33)은 상기 가로 방향 및 세로 방향의 중심부의 게이트 신호의 파형(GS22)에 비해 더욱 지연된다.
상기 표시 패널(100)의 하단의 중심은 상기 수직 게이트 라인부(GLLA)의 RC 딜레이가 상대적으로 크며, 상기 수평 게이트 라인부(GLLB)의 RC 딜레이가 약간 존재 한다. 따라서, 상기 표시 패널(100)의 하단의 중심의 게이트 신호의 파형(GS32)은 상기 표시 패널(100)의 하단의 우측의 게이트 신호의 파형(GS33)에 비해 더욱 지연된다.
상기 표시 패널(100)의 하단의 좌측은 상기 수직 게이트 라인부(GLLA)의 RC 딜레이가 상대적으로 크며, 상기 수평 게이트 라인부(GLLB)의 RC 딜레이도 크게 존재한다. 따라서, 상기 표시 패널(100)의 하단의 좌측의 게이트 신호의 파형(GS31)은 상기 표시 패널(100)의 하단의 중심의 게이트 신호의 파형(GS32)에 비해 더욱 지연된다.
이와 같이, 본 실시예의 표시 패널(100)은 위치에 따라, 상기 게이트 신호의 RC 딜레이가 상이하므로, 위치별 충전율, 휘도, 잔상, 플리커 차이에 따른 표시 품질 불량의 문제가 발생할 수 있다.
도 4는 도 1의 표시 장치의 타이밍 컨트롤러(300), 전원 전압 생성부(400) 및 게이트 구동부(GIC)를 나타내는 블록도이다. 도 5는 도 1의 표시 장치의 타이밍 컨트롤러(300), 전원 전압 생성부(400) 및 게이트 구동부(GIC)의 입출력 신호를 나타내는 파형도이다.
도 4 및 도 5를 참조하여, 상기 수직 방향의 게이트 라인부의 RC 딜레이를 보상하기 위한 킥백 슬라이스 조절 방법을 설명한다.
도 1 내지 도 5를 참조하면, 상기 표시 장치는 타이밍 컨트롤러(300), 전원 전압 생성부(400)를 더 포함할 수 있다.
상기 타이밍 컨트롤러(300)는 상기 게이트 신호의 타이밍을 정의하는 게이트 클럭 신호(CPV) 및 상기 킥백 슬라이스를 정의하는 킥백 신호(KB)를 생성할 수 있다.
상기 전원 전압 생성부(400)는 상기 킥백 신호(KB)를 기초로 킥백 슬라이스 성분이 포함된 보정 게이트 온 전압(VON)을 생성할 수 있다.
상기 게이트 구동부(GIC)는 상기 타이밍 컨트롤러(300)로부터 수신한 게이트 클럭 신호(CPV) 및 상기 전원 전압 생성부(400)로부터 수신한 상기 보정 게이트 온 전압(VON)을 기초로 상기 게이트 신호(GS)를 생성하여 상기 게이트 라인들(GLA, GLB)에 출력한다.
상기 킥백 슬라이스는 상기 게이트 신호(GS)의 게이트 펄스 내에서 게이트 온 전압 레벨보다 작은 레벨을 갖는 영역으로 정의될 수 있다.
상기 게이트 신호(GS)가 게이트 온 전압 레벨에서 갑작스럽게 게이트 오프 전압 레벨로 떨어지게 되면, 픽셀에 충전된 픽셀 전압의 레벨이 감소하여 픽셀의 충전율이 감소하는 문제가 있다. 따라서, 이를 보완하기 위해 상기 게이트 신호(GS)는 킥백 슬라이스를 가질 수 있다. 또한, 모든 게이트 신호(GS)가 킥백 슬라이스를 갖지 않는다고 하면, 도 3에서 설명한 바와 같이, 표시 패널(100) 내의 위치에 따른 게이트 신호의 파형의 차이로 인한 휘도 균일성의 문제가 더욱 잘 시인될 수 있다. 따라서, 이를 보완하기 위해 상기 게이트 신호(GS)는 킥백 슬라이스를 가질 수 있다.
상기 게이트 라인의 RC 딜레이가 작은 위치에 인가되는 게이트 신호는 상기 게이트 라인의 RC 딜레이가 큰 위치에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 가질 수 있다.
상기 표시 패널(100) 내에서 상기 게이트 구동부(GIC)에 가까이 배치되는 수평 게이트 라인부에 인가되는 게이트 신호는 상기 게이트 구동부(GIC)로부터 멀리 배치되는 수평 게이트 라인부에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 가질 수 있다.
예를 들어, 상기 표시 패널(100) 내에서 상기 게이트 구동부(GIC)에 가까이 배치되는 상부 수평 게이트 라인부(GLUA)에 인가되는 게이트 신호(GSU)는 상대적으로 큰 킥백 슬라이스를 갖는다. 예를 들어, 상부 수평 게이트 라인부(GLUA)에 대응되는 킥백 신호(KBU)는 상대적으로 긴 킥백 액티브 구간을 갖는다. 도 5에서 상기 킥백 신호는 액티브 로우 신호이므로, 상기 킥백 액티브 구간은 로우 레벨을 갖는 영역으로 정의된다.
예를 들어, 상기 표시 패널(100) 내에서 상기 수직 방향의 중심부에 배치되는 수평 게이트 라인부(GLMA)에 인가되는 게이트 신호(GSM)는 상부 수평 게이트 라인부(GLUA)에 인가되는 게이트 신호(GSU)보다는 작은 킥백 슬라이스를 갖는다. 예를 들어, 중심부 수평 게이트 라인부(GLMA)에 대응되는 킥백 신호(KBM)는 상기 상부 수평 게이트 라인부(GLUA)에 대응되는 킥백 신호(KBU)보다 짧은 킥백 액티브 구간을 갖는다.
예를 들어, 상기 표시 패널(100) 내에서 하부에 배치되는 수평 게이트 라인부(GLLA)에 인가되는 게이트 신호(GSL)는 중심부 수평 게이트 라인부(GLMA)에 인가되는 게이트 신호(GSM)보다 작은 킥백 슬라이스를 갖는다. 예를 들어, 하부 수평 게이트 라인부(GLLA)에 대응되는 킥백 신호(KBL)는 상기 중심부 수평 게이트 라인부(GLMA)에 대응되는 킥백 신호(KBU)보다 짧은 킥백 액티브 구간을 갖는다. 도 5에서, 상기 하부 수평 게이트 라인부(GLLA)에 대응되는 킥백 신호(KBL)는 액티브 구간을 갖지 않는 것으로 도시되었다.
상기 전원 전압 생성부(400)는 게이트 신호(GS)의 하이 레벨을 정의하는 게이트 온 전압을 상기 게이트 구동부(GIC)에 전달한다. 본 실시예에서, 상기 전원 전압 생성부(400)는 상기 킥백 신호의 킥백 액티브 구간에 대응하여 킥백 슬라이스가 반영된 상기 보정 게이트 전압(VON)을 상기 게이트 구동부(GIC)에 전달할 수 있다.
상기 게이트 구동부(GIC)는 상기 킥백 슬라이스가 반영된 상기 보정 게이트 전압(VON)을 이용하여 상기 게이트 신호(GS)를 생성한다.
예를 들어, 상기 킥백 슬라이스를 크게 하기 위해, 상기 킥백 신호의 킥백 액티브 구간을 크게 할 수 있다. 이와는 달리, 상기 킥백 슬라이스를 크게 하기 위해, 상기 킥백 액티브 구간은 동일하게 유지하되, 상기 게이트 온 전압의 레벨을 감소 폭을 크게 할 수 있다.
도 6은 도 1의 표시 패널(100)의 위치에 따른 게이트 라인의 RC 딜레이를 나타내는 개념도이다. 도 7a는 도 6의 표시 패널(100)의 제1 블록(BL1) 내의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다. 도 7b는 도 6의 표시 패널(100)의 제3 블록(BL3) 내의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다. 도 7c는 도 6의 표시 패널(100)의 제5 블록(BL5) 내의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다. 도 8a는 도 6의 표시 패널(100)의 제1 데이터 라인의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다. 도 8b는 도 6의 표시 패널(100)의 중간 데이터 라인의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다. 도 8c는 도 6의 표시 패널(100)의 마지막 데이터 라인의 데이터 전압의 소스 쉬프트를 나타내는 파형도이다.
도 6 내지 도 8c를 참조하여, 상기 수평 방향의 게이트 라인부의 RC 딜레이를 보상하기 위한 데이터 전압의 소스 쉬프트 방법을 설명한다.
도 6에서는 설명의 편의 상 상기 표시 패널(100)을 수직 방향으로 5개의 블록(BL1, BL2, BL3, BL4, BL5)으로 분할된다.
도 1 내지 도 6을 참조하면, 상기 게이트 라인의 상기 RC 딜레이가 큰 위치에 인가되는 상기 데이터 전압은 큰 소스 쉬프트를 갖는다. 상기 소스 쉬프트는 상기 데이터 구동부(DIC)에서 상기 데이터 전압의 출력을 개시할 때, 상기 데이터 전압의 출력을 연기시키는 시간 간격으로 정의된다. 상기 소스 쉬프트는 상기 데이터 구동 칩 간의 딜레이를 보상하는 제1 쉬프트와 상기 데이터 구동 칩 내에서 상기 데이터 라인 간의 딜레이를 보상하는 제2 쉬프트가 있다.
상기 게이트 구동부(GIC)에 인접한 상기 표시 패널(100)의 상부 영역(예컨대, BL1)에서는 상기 제1 변의 제1 단에 가까이 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부(예컨대, C1)가 형성된다.
상기 표시 패널(100)의 세로 방향의 중심 영역에서는 상기 제1 변의 중심 영역(예컨대, BL3)에 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부(예컨대, C3)가 형성된다.
상기 표시 패널(100)의 하부 영역(예컨대, BL5)에서는 상기 제1 변의 제2 단에 가까이 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부(예컨대, C5)가 형성된다.
상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부(C1, C2, C3, C4, C5)로부터 멀어질수록 상기 수평 방향의 RC 딜레이는 증가하게 된다.
예를 들어, 상기 제1 블록(BL1) 내에서 상기 컨택부(C1)는 상기 표시 패널(100)의 상기 제1 변의 제1 단에 형성되므로, 상기 표시 패널(100)의 상기 제1 변의 상기 제1 단으로부터 상기 제2 단으로 갈수록 상기 수평 게이트 라인부의 RC 딜레이가 증가한다.
도 7a를 보면, 상기 수평 방향의 중심부에 인가되는 데이터 전압(DVB1)은 상기 수평 방향의 제1 단의 위치에 인가되는 데이터 전압(DVA1)보다 큰 소스 쉬프트를 갖는다. 상기 수평 방향의 제2 단의 위치에 인가되는 데이터 전압(DVC1)은 상기 수평 방향의 중심부에 인가되는 데이터 전압(DVB1)보다 큰 소스 쉬프트를 갖는다.
예를 들어, 상기 제3 블록(BL3) 내에서 상기 컨택부(C3)는 상기 표시 패널(100)의 상기 제1 변의 상기 제1 단 및 제2 단의 중심에 형성되므로, 상기 표시 패널(100)의 상기 제1 변의 상기 제1 단으로부터 상기 제2 단으로 갈수록 상기 수평 게이트 라인부의 RC 딜레이는 감소하다가 증가한다.
도 7b를 보면, 상기 수평 방향의 제1 단의 위치에 인가되는 데이터 전압(DVA3)은 상기 수평 방향의 중심부에 인가되는 데이터 전압(DVB3)보다 큰 소스 쉬프트를 갖는다. 상기 수평 방향의 제2 단의 위치에 인가되는 데이터 전압(DVC3)은 상기 수평 방향의 중심부에 인가되는 데이터 전압(DVB3)보다 큰 소스 쉬프트를 갖는다.
예를 들어, 상기 제5 블록(BL5) 내에서 상기 컨택부(C5)는 상기 표시 패널(100)의 상기 제1 변의 제2 단에 형성되므로, 상기 표시 패널(100)의 상기 제1 변의 상기 제1 단으로부터 상기 제2 단으로 갈수록 상기 수평 게이트 라인부의 RC 딜레이가 감소한다.
도 7c를 보면, 상기 수평 방향의 중심부에 인가되는 데이터 전압(DVB5)은 상기 수평 방향의 제2 단의 위치에 인가되는 데이터 전압(DVC5)보다 큰 소스 쉬프트를 갖는다. 상기 수평 방향의 제1 단의 위치에 인가되는 데이터 전압(DVA5)은 상기 수평 방향의 중심부에 인가되는 데이터 전압(DVB5)보다 큰 소스 쉬프트를 갖는다.
도 6을 보면, 상기 표시 패널(100)의 상기 제1 변의 제1 단에서는 상부 영역에서 하부 영역으로 갈수록 상기 게이트 라인의 수평 방향의 RC 딜레이가 증가하므로, 상기 데이터 전압(DVA1, DVA2, DVA3, DVA4, DVA5)의 출력 타이밍이 점점 느려질 수 있다.
도 8a를 보면, 상기 표시 패널(100)의 상기 제1 변의 상기 제1 단에 인접한 제1 데이터 라인에 인가되는 데이터 전압(DVA1, DVA2, DVA3, DVA4, DVA5)의 소스 쉬프트는 상기 표시 패널(100)의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 증가한다.
도 6을 보면, 상기 표시 패널(100)의 상기 수평 방향의 중심에서는 표시 패널의 상부 영역에서 하부 영역으로 갈수록 상기 게이트 라인의 수평 방향의 RC 딜레이가 감소하다가 증가하므로, 상기 데이터 전압(DVB1, DVB2, DVB3, DVB4, DVB5)의 출력 타이밍이 빨라지다가 느려질 수 있다.
도 8b를 보면, 상기 표시 패널(100)의 수평 방향의 중심에 인접한 중심 데이터 라인(DVB1, DVB2, DVB3, DVB4, DVB5)에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널(100)의 상기 상부 영역로부터 상기 하부 영역으로 가면서 감소하다가 증가할 수 있다.
도 6을 보면, 상기 표시 패널(100)의 상기 제1 변의 제2 단에서는 상부 영역에서 하부 영역으로 갈수록 상기 게이트 라인의 수평 방향의 RC 딜레이가 감소하므로, 상기 데이터 전압(DVC1, DVC2, DVC3, DVC4, DVC5)의 출력 타이밍이 점점 느려질 수 있다.
도 8c를 보면, 상기 표시 패널(100)의 상기 제1 변의 상기 제2 단에 인접한 마지막 데이터 라인에 인가되는 데이터 전압(DVC1, DVC2, DVC3, DVC4, DVC5)의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 감소할 수 있다.
본 실시예에 따르면, 상기 표시 패널(100)의 위치에 따라 게이트 신호의 킥백 슬라이스 및 데이터 전압의 소스 쉬프트를 조절하여, 상기 표시 패널(100)의 위치에 따른 충전율, 휘도, 잔상, 플리커 등의 차이를 보상할 수 있다. 따라서, 베젤 폭이 좁은 표시 장치의 표시 품질(100)을 향상시킬 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널 및 상기 표시 패널 상의 게이트 라인들을 나타내는 개념도이다. 도 10은 도 9의 게이트 라인들의 RC 딜레이를 나타내는 파형도이다. 도 11은 도 9의 게이트 구동부에 인가되는 킥백 신호 및 상기 게이트 구동부에서 출력되는 데이터 신호를 나타내는 파형도이다.
도 1, 도 9 내지 도 11을 참조하면, 상기 표시 장치는 표시 패널(100) 및 표시 패널 구동부를 포함한다.
상기 표시 패널 구동부는 게이트 구동부(GIC1, GIC2, GIC3) 및 데이터 구동부(DIC1, DIC2, DIC3, DIC4)를 포함한다. 상기 게이트 구동부(GIC1, GIC2, GIC3)는 상기 표시 패널(100)의 제1 변에 배치된다. 상기 데이터 구동부(DIC1, DIC2, DIC3, DIC4)는 상기 표시 패널(100)의 상기 제1 변에 배치된다.
상기 표시 패널(100)은 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들과 상기 데이터 라인들 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다.
각 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치될 수 있다.
본 실시예에서, 상기 표시 패널의 게이트 라인들은 제1 게이트 라인그룹 내지 제3 게이트 라인 그룹으로 분류된다.
상기 제1 게이트 라인 그룹은 상기 표시 패널(100)의 상기 제1 변의 제1 단부터 제2 단까지 경사지게 연장되고 상기 표시 패널(100)의 제1 영역(도 11의 BLA 및 BLB)을 커버한다. 상기 제1 게이트 라인 그룹은 상기 게이트 구동부(GIC1, GIC2, GIC3)에 직접 연결된다. 본 실시예에서 경사지게 연장된다는 표현은 계단 형태로 연장되는 것을 의미할 수 있다.
예를 들어, 상기 제1 게이트 라인 그룹은 GL1 내지 GL360을 포함할 수 있다. 상기 GL1 내지 GL360 게이트 라인들은 상기 표시 패널의 제1 변으로부터 상기 제1 변과 수직한 제2 변을 향하여 경사지게 연장된다. 상기 GL1 내지 GL360 게이트 라인들은 상기 제1 영역 중 도 11의 BLA 영역을 커버한다.
예를 들어, 상기 제1 게이트 라인 그룹은 GL361 내지 GL640을 더 포함할 수 있다. 상기 GL361 내지 GL640 게이트 라인들은 상기 표시 패널의 제1 변으로부터 상기 제1 변과 마주보는 제3 변을 향하여 연장된다. 상기 GL361 내지 GL640 게이트 라인들은 상기 GL1 내지 GL360 게이트 라인들과 평행할 수 있다. 상기 GL361 내지 GL640 게이트 라인들은 상기 제1 영역 중 도 11의 BLB 영역을 커버한다.
상기 제2 게이트 라인 그룹은 상기 제1 게이트 라인 그룹에 의해 커버되지 않는 제2 영역(도 11의 BLC)을 커버한다. 상기 제2 게이트 라인 그룹의 게이트 라인들은 상기 제1 게이트 라인 그룹의 게이트 라인들과 평행하게 연장될 수 있다.
상기 제2 게이트 라인 그룹은 상기 표시 패널의 상기 제1 변과 수직하며 상기 제2 변과 마주보는 제4 변으로부터 상기 제3 변으로 경사지게 연장된다. 예를 들어, 상기 제2 게이트 라인 그룹은 GL641B 내지 GL999B 게이트 라인을 포함할 수 있다.
상기 제3 게이트 라인 그룹은 상기 제2 게이트 라인 그룹을 상기 게이트 구동부에 연결한다. 상기 제3 게이트 라인 그룹은 수직 방향으로 연장될 수 있다. 예를 들어, 상기 제3 게이트 라인 그룹은 GL641A 내지 GL999A 게이트 라인을 포함할 수 있다.
본 실시예에서 제시된 360, 640, 999 등의 게이트 라인 번호는 설명의 편의를 위한 예시이며, 본 발명은 상기 게이트 라인 번호에 한정되지 않는다.
도 10을 참조하면, 상기 제1 게이트 라인(GL1)으로부터 상기 제360 게이트 라인(GL360)까지는 상기 게이트 라인의 길이가 점차적으로 증가하므로 상기 게이트 라인의 RC 딜레이가 점차 증가한다.
제361 게이트 라인(GL361)부터 상기 제640 게이트 라인(GL640)까지는 상기 게이트 라인의 길이가 일정하므로, 상기 게이트 라인의 RC 딜레이가 더 이상 증가하지는 않는다.
제641 게이트 라인(GL641A, GL641B)은 상기 제1 게이트 라인 그룹이 직접 커버하지 못하는 영역(도 11의 BLC)을 커버하기 위해 사선 게이트 라인 및 수직 게이트 라인의 연결 구조로 상기 게이트 신호를 인가한다. 따라서, 상기 게이트 라인의 길이가 크게 증가하며, 상기 게이트 라인의 RC 딜레이 역시 불연속적으로 크게 증가한다.
제641 게이트 라인(GL641A, GL641B)부터 마지막 게이트 라인(GL999A, GL999B)까지는 상기 게이트 라인의 길이가 점차적으로 감소하므로 상기 게이트 라인의 길이가 점차적으로 증가하므로 상기 게이트 라인의 RC 딜레이가 점차 감소한다.
상기 게이트 라인의 RC 딜레이가 작은 위치에 인가되는 게이트 신호는 상기 게이트 라인의 RC 딜레이가 큰 위치에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 가진다.
따라서, 상기 제1 게이트 라인 그룹의 게이트 라인(GL1 내지 GL360)을 통해 상기 제1 영역으로 인가되는 게이트 신호의 킥백 슬라이스는 상기 제1 단으로부터 상기 제2 단으로 갈수록 감소한다.
상기 제3 게이트 라인 그룹의 게이트 라인(GL641A 내지 GL999A) 및 상기 제2 게이트 라인 그룹의 게이트 라인(GL641B 내지 GL999B)을 통해 상기 제2 영역으로 인가되는 게이트 신호의 킥백 슬라이스는 상기 제1 단으로부터 상기 제2 단으로 갈수록 증가한다.
도 10 및 도 11을 참조하여, 게이트 라인부의 RC 딜레이를 보상하기 위한 킥백 슬라이스 조절 방법을 설명한다.
도 11을 보면, 제1 게이트 라인 그룹의 제1 게이트 라인(GL1)에 인가되는 게이트 신호(GS1)는 상대적으로 큰 킥백 슬라이스를 갖는다. 예를 들어, 상기 제1 게이트 라인(GL1)에 대응되는 킥백 신호(KB1)는 상대적으로 긴 킥백 액티브 구간을 갖는다. 도 11에서 상기 킥백 신호는 액티브 로우 신호이므로, 상기 킥백 액티브 구간은 로우 레벨을 갖는 영역으로 정의된다.
제1 게이트 라인 그룹의 제360 게이트 라인(GL360)에 인가되는 게이트 신호(GS360)는 상기 제1 게이트 라인(GL1)에 인가되는 게이트 신호(GS1)보다는 작은 킥백 슬라이스를 갖는다. 예를 들어, 상기 제360 게이트 라인(GL360)에 대응되는 킥백 신호(KB360)는 상기 제1 게이트 라인(GL1)에 대응되는 킥백 신호(KB1)보다 짧은 킥백 액티브 구간을 갖는다.
제2 및 제3 게이트 라인 그룹의 제641 게이트 라인(GL641A, GL641B)에 인가되는 게이트 신호(GS641)는 상기 제360 게이트 라인(GL360)에 인가되는 게이트 신호(GS360)보다 작은 킥백 슬라이스를 갖는다. 예를 들어, 상기 제641 게이트 라인(GL641A, GL641B)에 대응되는 킥백 신호(KB641)는 상기 제360 게이트 라인(GL360)에 대응되는 킥백 신호(KB360)보다 짧은 킥백 액티브 구간을 갖는다. 도 11에서, 상기 제641 게이트 라인(GL641A, GL641B)에 대응되는 킥백 신호(KB641)는 액티브 구간을 갖지 않는 것으로 도시되었다.
제2 및 제3 게이트 라인 그룹의 제900 게이트 라인에 인가되는 게이트 신호(GS900)는 상기 제641 게이트 라인(GL641A, GL641B)에 인가되는 게이트 신호(GS641)보다 큰 킥백 슬라이스를 갖는다. 예를 들어, 상기 제900 게이트 라인에 대응되는 킥백 신호(KB900)는 상기 제641 게이트 라인(GL641A, GL641B)에 대응되는 킥백 신호(KB641)보다 긴 킥백 액티브 구간을 갖는다.
제2 및 제3 게이트 라인 그룹의 마지막 게이트 라인(GL999A, GL999B)에 인가되는 게이트 신호(GS999)는 상기 제900 게이트 라인에 인가되는 게이트 신호(GS900)보다 큰 킥백 슬라이스를 갖는다. 예를 들어, 상기 마지막 게이트 라인에 대응되는 킥백 신호(KB999)는 상기 제900 게이트 라인에 대응되는 킥백 신호(KB999)보다 긴 킥백 액티브 구간을 갖는다.
예를 들어, 상기 킥백 슬라이스를 크게 하기 위해, 상기 킥백 신호의 킥백 액티브 구간을 크게 할 수 있다. 이와는 달리, 상기 킥백 슬라이스를 크게 하기 위해, 상기 킥백 액티브 구간은 동일하게 유지하되, 상기 게이트 온 전압의 레벨을 감소 폭을 크게 할 수 있다.
도 12는 도 9의 표시 패널의 위치에 따른 소스 쉬프트를 설명하기 위한 개념도이다. 도 13a는 도 9의 표시 패널의 제1 영역의 소스 쉬프트를 나타내는 파형도이다. 도 13b 및 도 13c는 도 9의 표시 패널의 제1 및 제2 영역의 소스 쉬프트를 나타내는 파형도이다.
도 12 내지 도 13c를 참조하여, 게이트 라인부의 RC 딜레이를 보상하기 위한 데이터 전압의 소스 쉬프트 방법을 설명한다.
도 9 내지 도 13c를 참조하면, 상기 게이트 라인의 상기 RC 딜레이가 큰 위치에 인가되는 상기 데이터 전압은 큰 소스 쉬프트를 갖는다.
예를 들어, 상기 표시 패널(100)의 상기 제1 변의 상기 제1 단에 인접하여 제1 영역(BLA, BLB 중 특히 BLA)만을 통과하는 데이터 라인을 따라가 보면, 상기 표시 패널(100)의 상부에 대응하는 게이트 라인들은 작은 RC 딜레이를 갖는 반면, 상기 표시 패널(100)의 하부에 대응하는 게이트 라인들은 큰 RC 딜레이를 갖는다.
도 13a를 보면, 상기 표시 패널(100)의 상기 제1 변의 상기 제1 단에 인접하며, 상기 제1 영역(BLA, BLB 중 특히 BLA)만을 통과하는 데이터 라인에 인가되는 데이터 전압(DVA1, DVA2, DVA3, DVA4, DVA5, DV6)의 소스 쉬프트는 상기 표시 패널(100)의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 증가한다.
예를 들어, 상기 표시 패널(100)의 상기 제1 변의 상기 제2 단에 인접하여 제1 영역(BLA, BLB 중 BLB) 및 제2 영역(BLC)을 차례로 통과하는 데이터 라인을 따라가 보면, 상기 표시 패널(100)의 제1 영역(BLB)에 대응하는 게이트 라인들은 상부에서 하부로 갈수록 RC 딜레이가 증가하고, 상기 표시 패널(100)의 제2 영역(BLC)에 대응하는 게이트 라인들은 상부에서 하부로 갈수록 RC 딜레이가 감소한다.
도 13b를 보면, 상기 제1 변의 상기 제2 단에 인접하며, 상기 제1 영역(BLB) 및 상기 제2 영역을 차례로 통과하는 데이터 라인에 인가되는 데이터 전압 중 제1 영역(BLB)에 대응하는 데이터 전압(DVB1, DVB2, DVB3)의 소스 쉬프트는 상기 표시 패널(100)의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 증가한다.
도 13c를 보면, 상기 제1 변의 상기 제2 단에 인접하며, 상기 제1 영역 및 상기 제2 영역을 차례로 통과하는 데이터 라인에 인가되는 데이터 전압 중 제2 영역(BLC)에 대응하는 데이터 전압(DVC1, DVC2, DVC3)의 소스 쉬프트는 상기 표시 패널(100)의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 감소한다.
본 실시예에 따르면, 상기 표시 패널(100)의 위치에 따라 게이트 신호의 킥백 슬라이스 및 데이터 전압의 소스 쉬프트를 조절하여, 상기 표시 패널(100)의 위치에 따른 충전율, 휘도, 잔상, 플리커 등의 차이를 보상할 수 있다. 따라서, 베젤 폭이 좁은 표시 장치의 표시 품질(100)을 향상시킬 수 있다.
이상에서 설명한 본 발명에 따른 표시 장치 및 이를 이용하는 표시 패널의 구동 방법에 따르면, 표시 장치의 베젤 폭을 감소시키면서, 표시 품질을 향상시킬 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 패널 210: 인쇄 회로 기판
220: 연성 회로 기판 300: 타이밍 컨트롤러
400: 전원 전압 생성부

Claims (19)

  1. 복수의 게이트 라인, 복수의 데이터 라인 및 상기 게이트 라인 및 상기 데이터 라인에 연결되는 복수의 픽셀을 포함하고, 영상을 표시하는 표시 패널;
    상기 표시 패널의 제1 변에 배치되어 게이트 신호를 상기 게이트 라인에 출력하는 게이트 구동부;
    상기 표시 패널의 상기 제1 변에 배치되어 데이터 전압을 상기 데이터 라인에 출력하는 데이터 구동부를 포함하고,
    상기 게이트 라인의 RC 딜레이가 작은 위치에 인가되는 게이트 신호는 상기 게이트 라인의 RC 딜레이가 큰 위치에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 가지며,
    상기 킥백 슬라이스는 상기 게이트 신호의 게이트 펄스 내에서 게이트 온 전압 레벨보다 작은 레벨을 갖는 영역으로 정의되는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 게이트 라인은
    수평 게이트 라인부; 및
    상기 수평 게이트 라인과 상기 게이트 구동부를 연결하는 수직 게이트 라인부를 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 표시 패널 내에서 상기 게이트 구동부에 가까이 배치되는 수평 게이트 라인부에 인가되는 게이트 신호는 상기 게이트 구동부로부터 멀리 배치되는 수평 게이트 라인부에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 갖는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서, 상기 게이트 라인은
    상기 표시 패널의 상기 제1 변의 제1 단부터 제2 단까지 경사지게 형성되고 상기 표시 패널의 제1 영역을 커버하며 상기 게이트 구동부에 직접 연결되는 제1 게이트 라인 그룹;
    상기 제1 게이트 라인 그룹에 의해 커버되지 않는 제2 영역을 커버하며, 상기 제1 게이트 라인 그룹과 평행한 제2 게이트 라인 그룹; 및
    상기 제2 게이트 라인 그룹을 상기 게이트 구동부에 연결하는 제3 게이트 라인 그룹을 포함하는 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 제1 게이트 라인 그룹의 게이트 라인을 통해 상기 제1 영역으로 인가되는 게이트 신호의 킥백 슬라이스는 상기 제1 단으로부터 상기 제2 단으로 갈수록 감소하는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 제3 게이트 라인 그룹 및 상기 제2 게이트 라인 그룹의 게이트 라인을 통해 상기 제2 영역으로 인가되는 게이트 신호의 킥백 슬라이스는 상기 제1 단으로부터 상기 제2 단으로 갈수록 증가하는 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서, 상기 게이트 신호의 타이밍을 정의하는 게이트 클럭 신호 및 상기 킥백 슬라이스를 정의하는 킥백 신호를 생성하는 타이밍 컨트롤러; 및
    상기 킥백 신호를 기초로 킥백 슬라이스 성분이 포함된 보정 게이트 온 전압을 생성하는 전원 전압 생성부를 더 포함하고,
    상기 게이트 구동부는 상기 게이트 클럭 신호 및 상기 보정 게이트 온 전압을 기초로 상기 게이트 신호를 생성하는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 게이트 라인의 상기 RC 딜레이가 큰 위치에 인가되는 상기 데이터 전압은 큰 소스 쉬프트를 갖고,
    상기 소스 쉬프트는 상기 데이터 구동부에서 상기 데이터 전압의 출력을 개시할 때, 상기 데이터 전압의 출력을 연기시키는 시간 간격으로 정의되는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 게이트 라인은
    수평 게이트 라인부; 및
    상기 수평 게이트 라인과 상기 게이트 구동부를 연결하는 수직 게이트 라인부를 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 표시 패널의 수평 방향 내에서, 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부로부터 멀수록 상기 데이터 전압의 상기 소스 쉬프트는 증가하는 것을 특징으로 하는 표시 장치.
  11. 제9항에 있어서, 상기 게이트 구동부에 인접한 상기 표시 패널의 상부 영역에서는 상기 제1 변의 제1 단에 가까이 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부가 형성되고,
    상기 표시 패널의 세로 방향의 중심 영역에서는 상기 제1 변의 중심 영역에 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부가 형성되며,
    상기 표시 패널의 하부 영역에서는 상기 제1 변의 제2 단에 가까이 상기 수평 게이트 라인부 및 상기 수직 게이트 라인부의 컨택부가 형성되는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 표시 패널의 상기 제1 변의 상기 제1 단에 인접한 제1 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 증가하고,
    상기 표시 패널의 수평 방향의 중심에 인접한 중심 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 가면서 감소하다가 증가하며,
    상기 표시 패널의 상기 제1 변의 상기 제2 단에 인접한 마지막 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 감소하는 것을 특징으로 하는 표시 장치.
  13. 제8항에 있어서, 상기 게이트 라인은
    상기 표시 패널의 상기 제1 변의 제1 단부터 제2 단까지 경사지게 형성되고 상기 표시 패널의 제1 영역을 커버하며 상기 게이트 구동부에 직접 연결되는 제1 게이트 라인 그룹;
    상기 제1 게이트 라인 그룹에 의해 커버되지 않는 제2 영역을 커버하며, 상기 제1 게이트 라인 그룹과 평행한 제2 게이트 라인 그룹; 및
    상기 제2 게이트 라인 그룹을 상기 게이트 구동부에 연결하는 제3 게이트 라인 그룹을 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서, 상기 표시 패널의 상기 제1 변의 상기 제1 단에 인접하며, 상기 제1 영역만을 통과하는 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 증가하는 것을 특징으로 하는 표시 장치.
  15. 제13항에 있어서, 상기 표시 패널의 상기 제1 변의 상기 제2 단에 인접하며, 상기 제1 영역 및 상기 제2 영역을 차례로 통과하는 데이터 라인에 인가되는 데이터 전압의 소스 쉬프트는 상기 표시 패널의 상기 상부 영역로부터 상기 하부 영역으로 갈수록 증가 및 감소하는 것을 특징으로 하는 표시 장치.
  16. 복수의 게이트 라인, 복수의 데이터 라인 및 상기 게이트 라인 및 상기 데이터 라인에 연결되는 복수의 픽셀을 포함하는 표시 패널의 제1 변에 배치된 게이트 구동부를 이용하여 게이트 신호를 상기 게이트 라인에 출력하는 단계; 및
    상기 표시 패널의 상기 제1 변에 배치된 데이터 구동부를 이용하여 데이터 전압을 상기 데이터 라인에 출력하는 단계를 포함하고,
    상기 게이트 라인의 RC 딜레이가 작은 위치에 인가되는 게이트 신호는 상기 게이트 라인의 RC 딜레이가 큰 위치에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 가지며,
    상기 킥백 슬라이스는 상기 게이트 신호의 게이트 펄스 내에서 게이트 온 전압 레벨보다 작은 레벨을 갖는 영역으로 정의되는 것을 특징으로 하는 표시 패널의 구동 방법.
  17. 제16항에 있어서, 상기 게이트 라인은
    수평 게이트 라인부; 및
    상기 수평 게이트 라인과 상기 게이트 구동부를 연결하는 수직 게이트 라인부를 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
  18. 제17항에 있어서, 상기 표시 패널 내에서 상기 게이트 구동부에 가까이 배치되는 수평 게이트 라인부에 인가되는 게이트 신호는 상기 게이트 구동부로부터 멀리 배치되는 수평 게이트 라인부에 인가되는 게이트 신호보다 큰 킥백 슬라이스를 갖는 것을 특징으로 하는 표시 패널의 구동 방법.
  19. 제16항에 있어서, 상기 게이트 라인의 상기 RC 딜레이가 큰 위치에 인가되는 상기 데이터 전압은 큰 소스 쉬프트를 갖고,
    상기 소스 쉬프트는 상기 데이터 구동부에서 상기 데이터 전압의 출력을 개시할 때, 상기 데이터 전압의 출력을 연기시키는 시간 간격으로 정의되는 것을 특징으로 하는 표시 패널의 구동 방법.

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