KR20160080006A - Display device and method for driving thereof - Google Patents

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Abstract

Embodiments of the present invention relate to a display device and an operating method thereof. According to the present invention, the display device is configured to alleviate or prevent gate low voltage distortion caused by a coupling phenomenon, thereby improving image quality. According to the present invention, the display device comprises: a display panel; a data operation unit; a gate operation unit; and a gate low voltage compensation unit.

Description

표시장치 및 그 구동방법{DISPLAY DEVICE AND METHOD FOR DRIVING THEREOF}[0001] DISPLAY DEVICE AND METHOD FOR DRIVING THEREOF [0002]

본 발명은 영상을 표시하는 표시장치에 관한 것이다. The present invention relates to a display device for displaying an image.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display Device), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.2. Description of the Related Art [0002] With the development of an information society, demands for a display device for displaying an image have increased in various forms. Recently, a liquid crystal display device (LCD), a plasma display panel (PDP) Various display devices such as an organic light emitting display device (OLED) and the like are being utilized.

이러한 표시장치의 표시패널에는 여러 종류의 신호 라인들이 배치되어 있다. 특히, 표시패널의 구동을 위해, 모든 서브픽셀로 공통으로 인가되어야 하는 게이트 로우전압을 공급하는 게이트 로우전압 라인들이 표시패널에 배치되어 있다. Various kinds of signal lines are arranged on the display panel of such a display device. Particularly, for driving the display panel, gate-low voltage lines for supplying a gate-low voltage to be commonly applied to all the sub-pixels are disposed on the display panel.

이러한 게이트 로우전압 라인들은 데이터 라인들 등의 다른 신호 라인들과 인접하여 배치된다. 이러한 물리적인 근접성 때문에, 게이트 로우전압 라인들과 인접한 데이터 라인들 등의 다른 신호 라인들을 통해 인가되는 전압이 급격히 변화하는 경우, 게이트 로우전압 라인들을 통해 표시패널로 인가되는 게이트 로우전압에 커플링 현상이 발생할 수 있다. These gate low voltage lines are disposed adjacent to other signal lines such as data lines. Due to this physical proximity, when the voltage applied through the gate line voltage lines and other signal lines such as adjacent data lines changes abruptly, coupling phenomena to the gate low voltage applied to the display panel through the gate line voltage lines Can occur.

이러한 커플링 현상은, 서브픽셀 내 캐패시터의 차징(Charging) 특성을 불균일하게 하고, 이로 인해, 수평 크로스 토크(Cross Talk) 현상 등의 화상 불량 현상을 초래할 수 있다. Such a coupling phenomenon may cause noncharging characteristics of the capacitor in the sub-pixel to be uneven, resulting in a poor image phenomenon such as a horizontal crosstalk phenomenon.

본 실시예들의 목적은, 커플링 현상에 의한 게이트 로우전압 왜곡 현상을 완화해 주거나 방지해주고, 이를 통해 화상 품질을 개선하는 표시장치 및 그 구동방법을 제공하는 데 있다. It is an object of the present embodiments to provide a display device that alleviates or prevents a gate-low voltage distortion phenomenon due to a coupling phenomenon and thereby improves image quality and a driving method thereof.

일 실시예는, 데이터 라인들, 게이트 라인들 및 게이트 로우전압 라인들이 배치되고 다수의 서브픽셀이 배치된 표시패널과, 데이터 라인들로 데이터 전압을 공급하는 데이터 구동부와, 게이트 로우전압 라인들을 통해 표시패널에 인가된 게이트 로우전압이 피드백된 피드백 게이트 로우전압과 기준 게이트 로우전압에 기초하여, 게이트 로우전압이 보상된 보상 게이트 로우전압을 게이트 로우전압 라인들을 통해 표시패널에 인가해주는 게이트 로우전압 보상부를 포함하는 표시장치를 제공한다. One embodiment includes a display panel in which data lines, gate lines, and gate low voltage lines are arranged and in which a plurality of subpixels are arranged, a data driver for supplying a data voltage to the data lines, A gate low voltage compensation circuit for applying a compensation gate low voltage compensated for the gate low voltage to the display panel through the gate low voltage lines based on the feedback gate low voltage and the reference gate low voltage fed back from the gate low voltage applied to the display panel; And a display unit.

다른 실시예는, 게이트 로우전압 라인들을 통해 표시패널에 게이트 로우전압을 인가하는 단계와, 표시패널에 인가된 게이트 로우전압이 피드백된 피드백 게이트 로우전압과 기준 게이트 로우전압을 입력받는 단계와, 피드백 게이트 로우전압과 기준 게이트 로우전압에 기초하여, 게이트 로우전압이 보상된 보상 게이트 로우전압을 게이트 로우전압 라인들을 통해 표시패널에 인가하는 단계를 포함하는 표시장치의 구동방법을 제공한다. Another embodiment is a method of driving a display panel, comprising the steps of applying a gate low voltage to a display panel through gate low voltage lines, receiving a feedback gate low voltage and a reference gate low voltage applied to a gate low voltage applied to the display panel, And applying a compensation gate low voltage compensated for the gate low voltage to the display panel through the gate low voltage lines based on the gate low voltage and the reference gate low voltage.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 커플링 현상에 의한 게이트 로우전압 왜곡 현상을 완화해 주거나 방지해주고, 이를 통해 화상 품질을 개선하는 표시장치 및 그 구동방법을 제공할 수 있다. According to the embodiments described above, it is possible to provide a display device that mitigates or prevents a gate-low voltage distortion phenomenon due to coupling phenomenon, thereby improving image quality, and a driving method thereof.

도 1은 본 실시예들에 따른 표시장치의 개략적인 시스템 구성도이다.
도 2는 본 실시예들에 따른 표시장치의 게이트 로우전압 공급을 나타낸 도면이다.
도 3은 본 실시예들에 따른 표시장치의 게이트 로우전압(VGL) 커플링 현상을 나타낸 도면이다.
도 4a는 백색 유기 발광다이오드(WOLED)와 RGB 컬러필터(CFr, CFg, CFb)를 사용하는 방식으로 구현될 수 있다.
도 4b 및 도 4c는 도 4a의 표시패널에서 N 프레임과 N+1프레임에서 각 데이터신호들의 설정을 예시적으로 설명한 도면들이다.
도 5a는 본 실시예들에 따른 표시장치의 게이트 로우전압 커플링 현상에 의한 게이트 로우전압 왜곡 현상을 완화해주기 위한 게이트 로우전압 보상 구성도이다.
도 5b는 본 실시예들에 따른 표시장치의 게이트 로우전압 보상부(400)에 대한 예시도이다.
도 6은 본 실시예들에 따른 표시장치의 게이트 로우전압 보상부에 대한 다른 예시도이다.
도 7는 본 실시예들에 따른 표시장치의 게이트 로우전압 보상부에 대한 다른 예시도이다.
도 8a은 피드백 라인이 하나인 경우 게이트 로우전압 보상부의 회로도이다.
도 8b는 피드백라인들이 두개인 경우 게이트 로우전압 보상부의 회로도이다.
도 9는 본 실시예들에 따른 표시장치의 서브픽셀 구조의 예시도이다.
도 10은 도 9의 서브픽셀 구조 하에서, 게이트 로우전압(VGL) 커플링 현상을 나타낸 도면이다.
도 11은 본 실시예들에 따른 표시장치의 게이트 로우전압(VGL) 보상에 따른 게이트 로우전압(VGL) 커플링 현상 및 이에 의한 참조전압 왜곡 현상이 완화된 것을 나타낸 도면이다.
도 12는 본 실시예들에 따른 표시장치의 구동방법의 흐름도이다. 1 is a schematic system configuration diagram of a display apparatus according to the present embodiments.
Fig. 2 is a diagram showing the gate-low voltage supply of the display device according to the present embodiments.
3 is a diagram showing a gate low voltage (VGL) coupling phenomenon of the display device according to the present embodiments.
4A can be implemented using a white organic light emitting diode (WOLED) and RGB color filters (CFr, CFg, CFb).
FIGS. 4B and 4C are diagrams illustrating exemplary settings of respective data signals in an N frame and an N + 1 frame in the display panel of FIG. 4A.
5A is a gate-low voltage compensation configuration diagram for mitigating a gate-low voltage distortion due to a gate-low voltage coupling phenomenon of a display device according to the present embodiments.
5B is an exemplary view of the gate low voltage compensation unit 400 of the display device according to the present embodiments.
6 is another example of the gate low voltage compensation unit of the display device according to the present embodiments.
7 is another example of the gate low voltage compensation unit of the display device according to the present embodiments.
8A is a circuit diagram of the gate-low voltage compensation unit when there is only one feedback line.
8B is a circuit diagram of the gate low voltage compensation unit when there are two feedback lines.
9 is an exemplary view of a sub-pixel structure of a display device according to the present embodiments.
FIG. 10 is a diagram showing a gate low voltage (VGL) coupling phenomenon under the subpixel structure of FIG. 9; FIG.
FIG. 11 is a view showing that the gate-low voltage (VGL) coupling phenomenon and the reference voltage distortion phenomenon caused by the gate-low voltage (VGL) compensation of the display device according to the present embodiments are relaxed.
12 is a flowchart of a method of driving a display device according to the present embodiments.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In the drawings, like reference numerals are used to denote like elements throughout the drawings, even if they are shown on different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the components from other components, and the terms do not limit the nature, order, order, or number of the components. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected or connected to the other component, Quot; intervening "or that each component may be" connected, "" coupled, "or " connected" through other components.

도 1은 본 실시예들에 따른 표시장치(100)의 개략적인 시스템 구성도이다. 도 2는 본 실시예들에 따른 표시장치(100)의 게이트 로우전압 공급을 나타낸 도면이다.1 is a schematic system configuration diagram of a display apparatus 100 according to the present embodiments. 2 is a diagram showing the gate-low voltage supply of the display device 100 according to the present embodiments.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, m개의 데이터 라인(DL1, ... , DLm, m: 자연수) 및 n개의 게이트 라인(GL1, ... , GLn, n: 자연수)이 교차되어 배치되고 다수의 서브픽셀(SP: Sub Pixel)이 매트릭스 타입으로 배치된 표시패널(110)과, m개의 데이터 라인(DL1, ... , DLm)을 구동하기 위하여 데이터 전압들을 m개의 데이터 라인(DL1, ... , DLm)으로 공급하는 데이터 구동부(120)와, n개의 게이트 라인(GL1, ... , GLn)을 순차적으로 구동하기 위하여 n개의 게이트 라인(GL1, ... , GLn)으로 스캔신호들을 순차적으로 공급하는 게이트 구동부(130)와, 데이터 구동부(120) 및 게이트 구동부(130)를 제어하는 타이밍 컨트롤러(140) 등을 포함한다. 1, the display device 100 according to the present embodiment includes m data lines DL1 to DLm, m being a natural number and n gate lines GL1 to GLn, a display panel 110 in which a plurality of sub pixels (SP) are arranged in a matrix type, and a plurality of data lines DL1, ..., DLm, A data driver 120 for supplying voltages to the m data lines DL1 through to DLm and n gate lines GL1 to GLn to sequentially drive the n gate lines GL1 through to GLn. And a timing controller 140 for controlling the data driver 120 and the gate driver 130. The timing controller 140 controls the gate driver 130 to sequentially supply scan signals to the gate driver 130,

표시패널(110)에는, 1개의 데이터 라인과 1개 이상의 게이트 라인이 서로 교차하는 지점마다 서브픽셀(Sub Pixel: SP)이 배치될 수 있다. In the display panel 110, a sub pixel (SP) may be disposed at a point where one data line and one or more gate lines cross each other.

타이밍 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 인터페이스에서 입력되는 영상 데이터(Data)를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data')를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다. The timing controller 140 starts scanning in accordance with the timing implemented in each frame and switches the image data Data input from the interface to the data signal format used by the data driver 120 to convert the converted image data Data '), and controls the data driving at a suitable time according to the scan.

이러한 타이밍 컨트롤러(140)는 데이터 구동부(120) 및 게이트 구동부(130)를 제어하기 위하여, 각종 제어 신호들을 출력한다. The timing controller 140 outputs various control signals to control the data driver 120 and the gate driver 130.

게이트 구동부(130)는, 타이밍 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 n개의 게이트 라인(GL1, ... , GLn)으로 순차적으로 공급하여 n개의 게이트 라인(GL1, ... , GLn)을 순차적으로 구동한다. The gate driver 130 sequentially supplies the scan signals of the On voltage or the Off voltage to the n gate lines GL1 through to GLn under the control of the timing controller 140 sequentially drives the n gate lines GL1, ..., and GLn.

게이트 구동부(130)는, 구동 방식에 따라서, 표시패널(110)의 한 측에만 위치할 수도 있고, 도 2에 도시된 바와 같이, 2개로 나누어져 표시패널(110)의 양측에 위치할 수도 있다. The gate driver 130 may be located on only one side of the display panel 110 or may be located on both sides of the display panel 110 as shown in FIG. .

또한, 게이트 구동부(130)는, 도 2에 도시된 바와 같이, 표시패널(110)의 양측에 위치하는 다수의 게이트 드라이버 집적회로들(Gate Driver IC, GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5')을 포함할 수 있는데, 이러한 다수의 게이트 드라이버 집적회로들(GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5')은, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 2, the gate driver 130 includes a plurality of gate driver integrated circuits (Gate Driver IC, GDIC # 1, ..., GDIC # 5) located on both sides of the display panel 110, 1, ..., GDIC # 1 ', ..., GDIC # 5'), which may include a plurality of gate driver ICs GDIC # 1, ..., GDIC # 5, GDIC # , GDIC # 5 'may be connected to a bonding pad of the display panel 110 by a tape automated bonding (TAB) method or a chip on glass (COG) ) Type, and may be directly disposed on the display panel 110, and may be integrated on the display panel 110 as the case may be.

위에서 언급한 다수의 게이트 드라이버 집적회로들(GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5') 각각은 쉬프트 레지스터, 레벨 쉬프터 등을 포함할 수 있다. Each of the above-mentioned gate driver integrated circuits (GDIC # 1, ..., GDIC # 5, GDIC # 1 ', ..., GDIC # 5') may include a shift register, a level shifter .

데이터 구동부(120)는, 타이밍 컨트롤러(140)의 제어에 따라, 호스트 시스템(미도시)으로부터 입력된 영상 데이터(Data)를 메모리(미도시)에 저장해두고, 특정 게이트 라인이 열리면, 해당 영상 데이터(Data')를 아날로그 형태의 데이터 전압(Vdata)으로 변환하여 m개의 데이터 라인(DL1, ... , DLm)으로 공급함으로써, m개의 데이터 라인(DL1, ... , DLm)을 구동한다. The data driver 120 stores the image data Data input from the host system (not shown) in a memory (not shown) under the control of the timing controller 140 and, when a specific gate line is opened, ..., DLm by driving the m data lines DL1, ..., DLm by converting them into analog data voltages Vdata and supplying them to the m data lines DL1, ..., DLm.

데이터 구동부(120)는, 도 2에 도시된 바와 같이, 다수의 소스 드라이버 집적회로들(Source Driver IC, 데이터 드라이버 집적회로(Data Driver IC)라고도 함, SDIC #1, ... , SDIC #12)을 포함할 수 있는데, 이러한 다수의 소스 드라이버 집적회로들(SDIC #1, ... , SDIC #12)은, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. The data driver 120 includes a plurality of source driver ICs, a data driver IC, SDIC # 1, ..., SDIC # 12 .., SDIC # 12) may be formed by a Tape Automated Bonding (TAB) method or a Chip On Glass (COG) method May be connected to a bonding pad of the display panel 110 or may be directly disposed on the display panel 110 and may be integrated and disposed on the display panel 110 as occasion demands.

위에서 언급한 다수의 소스 드라이버 집적회로들(SDIC #1, ... , SDIC #12) 각각은, 쉬프트 레지스터, 래치, 디지털 아날로그 컨버터(DAC: Digital Analog Converter), 출력 버터 등을 포함하고, 경우에 따라서, 서브픽셀 보상을 위해 아날로그 전압 값을 센싱하여 디지털 값으로 변환하고 센싱 데이터를 생성하여 출력하는 아날로그 디지털 컨버터(ADC: Analog Digital Converter)를 더 포함할 수 있다. Each of the above-mentioned plurality of source driver integrated circuits (SDIC # 1, ..., SDIC # 12) includes a shift register, a latch, a digital analog converter (DAC) An analog digital converter (ADC) that senses an analog voltage value for subpixel compensation and converts the analog voltage value to a digital value, and generates and outputs sensing data.

도 2를 참조하면, 다수의 소스 드라이버 집적회로들(SDIC #1, ... , SDIC #12)은, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 다수의 소스 드라이버 집적회로들(SDIC #1, ... , SDIC #12) 각각에서, 일 단은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board, S-PCB #1, S-PCB #2)에 본딩되고, 타 단은 표시패널(110)에 본딩된다. Referring to FIG. 2, a plurality of source driver integrated circuits (SDIC # 1, ..., SDIC # 12) may be implemented by a chip on film (COF) method. In each of the plurality of source driver integrated circuits (SDIC # 1, ..., SDIC # 12), at least one source printed circuit board (S-PCB # 1, And the other end is bonded to the display panel 110.

한편, 위에서 언급한 호스트 시스템(미도시)은 입력 영상의 디지털 비디오 데이터(Data)와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 타이밍 컨트롤러(140)로 전송한다. The above-mentioned host system (not shown) is connected with the digital video data Data of the input video by using a vertical synchronizing signal Vsync, a horizontal synchronizing signal Hsync, an input data enable (DE) And transmits various timing signals including the clock signal (CLK) and the like to the timing controller 140.

타이밍 컨트롤러(140)는, 호스트 시스템(미도시)으로부터 입력된 데이터(Data)를 데이터 구동부(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(Data')를 출력하는 것 이외에, 데이터 구동부(120) 및 게이트 구동부(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력받아, 각종 제어 신호들을 생성하여 데이터 구동부(120) 및 게이트 구동부(130)로 출력한다. The timing controller 140 may switch the data Data input from the host system (not shown) according to the data signal format used by the data driver 120 and output the converted video data Data ' In order to control the data driver 120 and the gate driver 130, a timing signal such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, an input DE signal, and a clock signal is input to generate various control signals And outputs it to the data driver 120 and the gate driver 130.

예를 들어, 타이밍 컨트롤러(140)는, 게이트 구동부(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 게이트 제어 신호들(GCSs: Gate Control Signals)을 출력한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(130)를 구성하는 게이트 드라이버 집적회로들(GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5')의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이버 집적회로들(GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5')에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 게이트 드라이버 집적회로들(GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5')의 타이밍 정보를 지정하고 있다. For example, in order to control the gate driver 130, the timing controller 140 generates a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal GOE : Gate Output Enable) and the like. The gate start pulse GSP is applied to the operation start of the gate driver integrated circuits GDIC # 1, ..., GDIC # 5, GDIC # 1 ', ..., GDIC # 5' Timing. The gate shift clock GSC is a clock signal commonly inputted to the gate driver integrated circuits GDIC # 1, ..., GDIC # 5, GDIC # 1 ', ..., GDIC # 5' (Gate pulse). The gate output enable signal GOE specifies the timing information of the gate driver integrated circuits GDIC # 1, ..., GDIC # 5, GDIC # 1 ', ..., GDIC # 5'.

타이밍 컨트롤러(140)는, 데이터 구동부(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Souce Output Enable) 등을 포함하는 데이터 제어 신호들(DCSs: Data Control Signals)을 출력한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)를 구성하는 소스 드라이버 집적회로들(SDIC #1, ... , SDIC #12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로들(SDIC #1, ... , SDIC #12) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다. 경우에 따라서, 데이터 구동부(120)의 데이터 전압의 극성을 제어하기 위하여, 데이터 제어 신호들(DCSs)에 극성 제어 신호(POL)가 더 포함될 수 있다. 데이터 구동부(120)에 입력된 데이터(Data')가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격에 따라 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. The timing controller 140 controls the data driver 120 such that a source start pulse SSP, a source sampling clock SSC, a source output enable signal SOE, (DCSs: Data Control Signals). The source start pulse SSP controls the data sampling start timing of the source driver integrated circuits SDIC # 1, ..., SDIC # 12 constituting the data driver 120. The source sampling clock SSC is a clock signal for controlling the sampling timing of data in each of the source driver integrated circuits (SDIC # 1, ..., SDIC # 12). The source output enable signal SOE controls the output timing of the data driver 120. The polarity control signal POL may be further included in the data control signals DCSs in order to control the polarity of the data voltage of the data driver 120. [ The source start pulse SSP and the source sampling clock SSC may be omitted if the data Data 'input to the data driver 120 is transmitted according to the mini LVDS interface standard.

도 1에 간략하게 도시된 표시장치(100)는, 일 예로, 액정표시장치(LCD: Liquid Crystal Display Device), 플라즈마표시장치(Plasma Display Device), 유기발광표시장치(OLED: Organic Light Emitting Display Device) 등 중 하나일 수 있다. The display device 100 shown in FIG. 1 may include, for example, a liquid crystal display device (LCD), a plasma display device, an organic light emitting display device (OLED) ) Or the like.

전술한 표시패널(110)에 배치된 각 서브픽셀은, 트랜지스터, 캐패시터 등의 회로 소자로 구성된다. 예를 들어, 표시패널(110)이 유기발광표시패널인 경우, 각 서브픽셀에는 유기발광다이오드, 둘 이상의 트랜지스터 및 하나 이상의 캐패시터 등의 회로 소자가 형성되어 있다. Each of the subpixels arranged on the display panel 110 is composed of circuit elements such as transistors and capacitors. For example, when the display panel 110 is an organic light emitting display panel, circuit elements such as organic light emitting diodes, two or more transistors, and one or more capacitors are formed in each sub pixel.

한편, 도 1 및 도 2를 참조하면, 각 서브픽셀을 구동하기 위하여, 게이트 구동부(130)는 각 게이트 라인을 통해 게이트 하이전압(VGH)과 게이트 로우전압(VGL)을 포함하는 게이트신호(Gate Signal)를 표시패널(110)에 인가한다. 1 and 2, in order to drive each sub-pixel, a gate driver 130 supplies a gate signal Gate (Gate) including a gate high voltage VGH and a gate low voltage VGL through each gate line, Signal is applied to the display panel 110.

도 1을 참조하면, 게이트 라인들(GLs)을 통해, 게이트신호는, 각 서브픽셀 내 스위칭 트랜지스터의 게이트에 인가될 수 있다. 이때, 각 서브픽셀 내 캐패시터(C)의 일 단에는 데이터 전압(Vdata) 등의 해당 서브픽셀의 고유한 픽셀 전압이 인가될 수 있다. Referring to FIG. 1, through gate lines GLs, a gate signal may be applied to the gate of a switching transistor in each sub-pixel. At this time, a unique pixel voltage of the corresponding subpixel such as a data voltage (Vdata) may be applied to one end of the capacitor (C) in each subpixel.

도 2를 참조하면, 표시장치(100)는 게이트 하이전압(VGH)과 게이트 로우전압(VGL)을 발생시켜 게이트 구동부(130)에 공급하는 전원공급부(200)를 더 포함할 수 있다. 전원공급부(200)는 각 서브픽셀에 포함된 스위칭 트랜지스터의 문턱전압 이상의 게이트 하이전압(VGH)과 문턱전압 미만의 게이트 로우전압(VGL)을 발생한다.2, the display apparatus 100 may further include a power supply unit 200 for generating a gate high voltage VGH and a gate low voltage VGL and supplying the generated gate high voltage VGH and the gate low voltage VGL to the gate driver 130. The power supply unit 200 generates a gate high voltage VGH that is higher than a threshold voltage of the switching transistor included in each subpixel and a gate low voltage VGL that is lower than the threshold voltage.

여기서, 전원공급부(200)는 전원 관리 집적회로(PMIC: Power Management IC)라고도 하며, 소스 인쇄회로기판(S-PCB #1, S-PCB #2)과 플렉서블 플랫 케이블(FFC: Flexible Flat Cable) 또는 플렉서브 인쇄회로(FPC: Flexible Printed Circuit) 등을 통해 연결된 컨트롤 인쇄회로기판(C-PCB: Control Printed Circuit Board)에 배치될 수 있다. 이러한 컨트롤 인쇄회로기판(C-PCB)에는 타이밍 컨트롤러(140)도 배치될 수 있다. Here, the power supply unit 200 may also be referred to as a power management IC (PMIC) and includes a source PCB (S-PCB # 1, S-PCB # 2) and a flexible flat cable (FFC) Or a control printed circuit board (C-PCB) connected via a flexible printed circuit (FPC) or the like. A timing controller 140 may also be disposed on the control printed circuit board (C-PCB).

전원공급부(200)는, 컨트롤 인쇄회로기판(C-PCB) 및/또는 소스 인쇄회로기판(S-PCB), 표시패널(110)으로 연장된 게이트 로우전압을 게이트 로우전압 라인을 통해 게이트 드라이버 집적회로들에 게이트 로우전압을 공급한다. The power supply unit 200 applies a gate low voltage extending from the control printed circuit board (C-PCB) and / or the source printed circuit board (S-PCB) and the display panel 110 to the gate driver integrated And supplies a gate-low voltage to the circuits.

소스 인쇄회로기판(S-PCB #1, S-PCB #2)에 배치된 소스 드라이버 집적회로들(SDIC #1, ... , SDIC #12)을 통해 표시패널(110)로 공급해줄 수 있다. Can be supplied to the display panel 110 through the source driver integrated circuits (SDIC # 1, ..., SDIC # 12) arranged on the source printed circuit boards (S-PCB # 1 and S-PCB # 2) .

한편, 도 1 및 도 2를 참조하면, 각 서브픽셀을 구동하기 위하여, 표시패널(110)의 양측에 위치하는 다수의 게이트 드라이버 집적회로들(Gate Driver IC, GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5')는 각 게이트 라인을 통해 게이트 하이전압(VGH)과 게이트 로우전압(VGL)을 포함하는 게이트신호(Gate Signal)를 표시패널(110)에 인가한다. 이에, 표시패널(110)에는 다수의 게이트 드라이버 집적회로들(Gate Driver IC, GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5')에 전원공급부(200)로부터 게이트 하이전압(VGH)을 공급하는 게이트 하이전압 라인(미도시)이 형성되어 있다. 또한 표시패널(110)에는 다수의 게이트 드라이버 집적회로들(Gate Driver IC, GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5')에 게이트 로우전압(VGL)을 공급하는 게이트 로우전압 라인(VGLL)이 형성되어 있다. 1 and 2, a plurality of gate driver ICs (Gate Driver IC, GDIC # 1, ..., GDIC) located on both sides of the display panel 110 for driving each sub- (Gate Signal) including the gate high voltage VGH and the gate low voltage VGL through each gate line to the display panel 110 (# 5, GDIC # 1 ', ..., GDIC # . Accordingly, the display panel 110 is provided with a power supply unit (not shown) to a plurality of gate driver integrated circuits (Gate Driver IC, GDIC # 1, ..., GDIC # 5, GDIC # 1 ', ..., GDIC # A gate high voltage line (not shown) for supplying a gate high voltage VGH is formed. In addition, the display panel 110 is supplied with a gate low voltage (GDIC # 1, ..., GDIC # 5 ') to a plurality of gate driver integrated circuits (Gate Driver IC, GDIC # 1, ..., GDIC # 5, GDIC # A gate-low voltage line VGLL for supplying a gate-source voltage VGL is formed.

예를 들어 도 2에 도시된 바와 같이 게이트 드라이버 집적회로들의 일부(GDIC #1, ..., GDIC #5, GDIC #1', ... , GDIC #5')는 표시패널(110)의 일측에 위치하고 이들에 게이트 로우전압을 공급하는 제1게이트 로우전압 라인(VGLL1)이 형성되어 있다. 또한 게이트 드라이버 집적회로들의 다른 일부(GDIC #1', ... , GDIC #5')는 표시패널(110)의 타측에 위치하므로 이들에 게이트 로우전압을 공급하는 제2게이트 로우전압 라인(VGLL2)이 형성되어 있다. (GDIC # 1, ..., GDIC # 5, GDIC # 1 ', ..., GDIC # 5') of the gate driver integrated circuits, as shown in FIG. 2, And a first gate-low voltage line (VGLL1) is formed to supply a gate-low voltage to the first gate-low voltage line (VGLL1). (GDIC # 1 ', ..., GDIC # 5') of the gate driver integrated circuits are located on the other side of the display panel 110, so that the second gate low voltage line VGLL2 Is formed.

한편, 표시패널(110)에는, 게이트 하이전압 라인(미도시) 및 게이트 로우전압 라인(VGLL) 이외에, 데이터 라인들 등의 다른 전압 라인들이 형성되어 있다. On the other hand, in the display panel 110, other voltage lines such as data lines are formed in addition to the gate high voltage line (not shown) and the gate low voltage line VGLL.

특히, 게이트 로우전압 라인(VGLL)에 인접한 다른 전압 라인들에 의해, 게이트 로우전압 라인(VGLL)에 인가되는 게이트 로우전압(VGL)에 커플링(Coupling) 현상이 발생할 수 있다. In particular, coupling to the gate-low voltage VGL applied to the gate-low voltage line VGLL may occur by other voltage lines adjacent to the gate-low voltage line VGLL.

이러한 게이트 로우전압(VGL)의 커플링 현상을 도 3을 참조하여 설명한다. The coupling phenomenon of the gate-low voltage VGL will be described with reference to FIG.

도 3은 본 실시예들에 따른 표시장치(100)의 게이트 로우전압(VGL) 커플링 현상을 나타낸 도면이다. 3 is a diagram showing a gate low voltage (VGL) coupling phenomenon of the display device 100 according to the present embodiments.

도 3을 참조하면, 데이터 라인들을 통해 공급되는 데이터 전압(Vdata)가 급변하는 경우, 즉, 데이터 전압(Vdata)이 하이 레벨에서 로우 레벨로 변하거나, 데이터 전압(Vdata)이 로우 레벨에서 하이 레벨로 변하는 경우, 데이터 전압(Vdata)이 급변하는 지점에서, 데이터 라인들에 인접한 게이트 로우전압 라인들(VGLL)을 통해 인가되는 게이트 로우전압(VGL)이 원하는 전압값보다 작아지거나 커지는 현상이 발생할 수 있다. 3, when the data voltage Vdata supplied through the data lines changes rapidly, that is, when the data voltage Vdata changes from a high level to a low level, or when the data voltage Vdata changes from a low level to a high level At a point where the data voltage Vdata suddenly changes, a phenomenon that the gate-low voltage VGL applied through the gate-low voltage lines VGLL adjacent to the data lines becomes smaller or larger than the desired voltage value may occur have.

예를 들어, 표시패널(110)은 광효율을 증가시키면서 순색의 휘도 저하 및 색감 저하를 방지하기 위해 적색 서브 픽셀(SPr), 녹색 서브 픽셀(SPg), 청색 서브 픽셀(SPb) 및 백색 서브 픽셀(SPw)(이하 RGBW 서브 픽셀로 약기)을 포함하는 서브 픽셀 구조로 구현될 수 있다. 이때 RGBW 서브 픽셀(SPr, SPg, SPb, SPw)은 적색, 녹색, 청색 및 백색을 발광하는 유기 발광다이오드 또는 도 4a에 도시한 바와 같이 백색 유기 발광다이오드(WOLED)와 RGB 컬러필터(CFr, CFg, CFb)를 사용하는 방식으로 구현될 수 있다. For example, the display panel 110 may include a red subpixel SPr, a green subpixel SPg, a blue subpixel SPb, and a white subpixel SPb in order to increase the light efficiency, SPw) (hereinafter abbreviated as RGBW subpixel). At this time, the RGBW subpixels SPr, SPg, SPb and SPw are organic light emitting diodes emitting red, green, blue and white, or white organic light emitting diodes WOLED and RGB color filters CFr and CFg , CFb) may be used.

앞서 설명된 표시장치(100)는 RGBW 서브 픽셀(SPr, SPg, SPb, SPw)을 이용하여 표시패널(110)에 원하는 색좌표가 표현되도록 W 서브 픽셀(SPw)과 더불어 RGB 서브 픽셀(SPr, SPg, SPb) 중 일부 또는 전부를 보상 발광시킨다.The display device 100 described above uses the RGB subpixels SPr, SPg, SPw, and the W subpixels SPw so that the desired color coordinates are displayed on the display panel 110 using the RGBW subpixels SPr, SPg, , SPb) to compensate for light emission.

예를 들어, 도 4b와 같이 N 프레임에서 R 서브 픽셀(SPr)의 R 데이터신호는 GB 서브 픽셀(SPg, SPb)의 GB 데이터신호 대비 가장 낮은 휘도값을 가지므로 R 데이터신호의 휘도값을 W 데이터신호로 대체하고, R 데이터신호를 0으로 설정할 수 있다. 그리고 GB 데이터신호의 휘도를 0으로 설정된 R 데이터신호를 기반으로 낮출 수 있다. 그 결과 RGB 데이터신호의 휘도는 데이터 변환 전 50, 120, 80으로 설정되었지만, 데이터 변환 후 0, 70, 30, 50으로 변경된다. 한편 도 4c와 같이 N+1 프레임에서 동일한 RGBW 서브 픽셀(SPr, SPg, SPb, SPw)에 대해 가장 낮은 G 데이터 신호의 휘도값을 W 데이터신호로 대체하고, RB 데이터신호의 휘도를 0으로 설정된 G 데이터신호를 기반으로 낮출 수 있다.For example, as shown in FIG. 4B, since the R data signal of the R subpixel SPr in the N frame has the lowest luminance value of the GB data signals of the GB subpixels SPg and SPb, the luminance value of the R data signal is W Data signal, and set the R data signal to zero. And the brightness of the GB data signal can be lowered based on the R data signal set to zero. As a result, the luminance of the RGB data signal is set to 50, 120, and 80 before data conversion, but is changed to 0, 70, 30, and 50 after data conversion. On the other hand, as shown in FIG. 4C, the luminance value of the lowest G data signal is replaced with the W data signal for the same RGBW subpixel (SPr, SPg, SPb, SPw) in the N + 1 frame and the luminance of the RB data signal is set to zero G data signal.

도 4b 및 도 4c에 도시한 바와 같이 N프레임과 N+1프레임에서 데이터 라인들을 통해 공급되는 R 서브픽셀(SPr)이나 G 서브픽셀(SPg)의 데이터 전압(Vdata)이 하이 레벨에서 로우 레벨로 변하거나, 로우 레벨에서 하이 레벨로 변하므로, R 서브픽셀(SPr)이나 G 서브픽셀(SPg)에서, 데이터 라인들에 인접한 게이트 로우전압 라인들(VGLL)을 통해 인가되는 게이트 로우전압(VGL)이 원하는 전압값보다 작아지거나 커지는 현상이 보다 심할 수 있다. The data voltage Vdata of the R subpixel SPr or the G subpixel SPg supplied through the data lines in the N frame and the N + 1 frame is changed from the high level to the low level, as shown in Figs. 4B and 4C (VGL) applied through the gate low voltage lines (VGLL) adjacent to the data lines in the R sub-pixel (SPr) or the G sub-pixel (SPg) May be greater or less than the desired voltage value.

즉, 도 4b 및 도 4c에 도시한 바와 같이 데이터 라인들을 통해 공급되는 데이터 전압(Vdata)의 스윙(Swing) 시, 표시패널(110) 내부의 킥 백(Kick-Back) 현상에 의해, 데이터 라인들에 인접한 게이트 로우전압 라인들(VGLLs)에 인가되는 게이트 로우전압(VGL)에 커플링 현상이 발생할 수 있다. 4B and 4C, when the data voltage Vdata supplied through the data lines swings, a kick-back phenomenon occurs in the display panel 110, A coupling phenomenon may occur in the gate low voltage VGL applied to the gate low voltage lines VGLLs adjacent to the gate low voltage lines VGLLs.

이러한 게이트 로우전압(VGL)의 커플링 현상은, 게이트 로우전압(VGL)을 포함하는 게이트신호가 인가되는 스위칭 트랜지스터(SW)의 특성, 예를 들어 소스와 게이트간 기생 캐패시턴스를 불균일하게 한다. 이러한 불균일한 스위칭 트랜지스터(SW)의 특성에 의해, 수평 크로스 토크(Cross Talk) 등의 화상 불량 현상이 초래될 수 있다. The coupling phenomenon of the gate low voltage VGL causes the characteristics of the switching transistor SW to which the gate signal including the gate low voltage VGL is applied, for example, the parasitic capacitance between the source and the gate to be uneven. Such a non-uniformity of the characteristics of the switching transistor SW may lead to an image defect phenomenon such as horizontal cross talk.

이에, 본 실시예들은, 게이트 로우전압 커플링 현상에 의한 게이트 로우전압 왜곡을 줄여주기 위한 게이트 로우전압 보상 기능과, 이를 위한 구성 및 방법을 제공한다. Accordingly, the present embodiments provide a gate-low voltage compensation function for reducing gate-low voltage distortion due to a gate-low voltage coupling phenomenon, and a configuration and a method therefor.

아래에서는, 본 실시예들에 따른 게이트 로우전압 보상에 대하여 도 5a 내지 도 11을 참조하여 설명한다. Hereinafter, the gate-low voltage compensation according to the present embodiments will be described with reference to FIGS. 5A to 11.

도 5a는 본 실시예들에 따른 표시장치(100)의 게이트 로우전압 커플링 현상에 의한 게이트 로우전압 왜곡 현상을 완화해주기 위한 게이트 로우전압 보상 구성도이다. 5A is a gate-low voltage compensation configuration diagram for mitigating gate-low voltage distortion due to the gate-low voltage coupling phenomenon of the display device 100 according to the present embodiments.

도 5a를 참조하면, 본 실시예들에 따른 표시장치(100)는, 게이트 로우전압 라인들(VGLLs)을 통해 게이트 구동부(130)에 인가된 게이트 로우전압을 피드백 받고, 피드백된 게이트 로우전압(VGL_FB, 이하, "피드백 게이트 로우전압"이라 함)과 기준 게이트 로우전압(VGL_REF)에 기초하여, 게이트 로우전압을 보상하고, 보상된 게이트 로우전압((VGL_COMP, 이하, "보상 게이트 로우전압"이라 함)을 게이트 로우전압 라인들(VGLLs)을 통해 표시패널(130)에 인가해주는 게이트 로우전압 보상부(400)를 포함한다. 5A, the display device 100 according to the present embodiment receives a gate low voltage applied to the gate driver 130 through the gate low voltage lines VGLLs, (VGL_COMP, hereinafter referred to as "compensation gate low voltage") based on the reference gate low voltage (VGL_FB, hereinafter referred to as a "feedback gate low voltage") and the reference gate low voltage And a gate low voltage compensator 400 for applying the gate voltage VGLLs to the display panel 130 via the gate low voltage lines VGLLs.

위에서 언급한 보상 게이트 로우전압(VGL_COMP)은, 게이트 구동부(130)로 인가되기를 희망하는 기준 게이트 로우전압(VGL_REF)이 게이트 구동부(130)로 실제로 인가되도록 하는 전압이다. 만약, 커플링 현상이 없다면, 보상 게이트 로우전압(VGL_COMP)은 기준 게이트 로우전압(VGL_REF)와 동일 또는 거의 유사하지만, 커플링 현상이 있다면, 보상 게이트 로우전압(VGL_COMP)은 기준 게이트 로우전압(VGL_REF)과 차이가 있다. 이러한 차이는, 커플링 현상에 의해 제거되어, 기준 게이트 로우전압(VGL_REF)와 동일한 전압이 게이트 구동부(130)로 실제로 인가된다. The above-described compensation gate low voltage VGL_COMP is a voltage that causes the reference gate low voltage VGL_REF to be applied to the gate driver 130 to be actually applied to the gate driver 130. If there is no coupling phenomenon, the compensation gate low voltage VGL_COMP is equal to or substantially similar to the reference gate low voltage VGL_REF, but if there is a coupling phenomenon, the compensation gate low voltage VGL_COMP becomes the reference gate low voltage VGL_REF ). This difference is removed by the coupling phenomenon so that the same voltage as the reference gate low voltage VGL_REF is actually applied to the gate driver 130. [

이러한 게이트 로우전압 보상부(400)를 이용하면, 게이트 로우전압 커플링 현상에 의해, 원하는 전압 값과 다른 전압 값의 게이트 로우전압이 게이트 구동부(130)에 인가되는 경우, 원하는 전압 값의 게이트 로우전압이 게이트 구동부(130)로 보상되어 인가되도록 해줌으로써, 게이트 로우전압 커플링 현상에 의한 게이트 로우전압 왜곡 현상을 완화해주고, 그만큼 화상 품질도 개선해줄 수 있다. When the gate low voltage compensator 400 is used, when the gate low voltage of the voltage value different from the desired voltage value is applied to the gate driver 130 by the gate low voltage coupling phenomenon, By compensating the voltage applied by the gate driver 130, the gate-low voltage distortion caused by the gate-low voltage coupling phenomenon can be alleviated and the image quality can be improved accordingly.

도 5a를 참조하면, 게이트 로우전압 보상부(400)는, 전원공급부(200)로부터 기준 게이트 로우전압(VGL_REF)을 입력받고, 게이트 로우전압 라인들(VGLL) 중 적어도 하나의 게이트 로우전압 라인 상에 있는 피드백 노드(FBN: Feed Back Node)에 연결된 피드백 라인(FBL: Feed Back Line)을 통해 피드백 게이트 로우전압(VGL_FB)을 입력받는다. 여기서, 피드백 노드(FBN)는 게이트 로우전압 라인들(VGLL) 중 특정 또는 임의의 하나 또는 둘 이상의 게이트 로우전압 라인 상에 있는 특정 또는 임의의 노드로서 표시패널(110) 상의 노드이다.5A, a gate low voltage compensator 400 receives a reference gate low voltage VGL_REF from a power supply 200 and receives at least one gate low voltage line VGLL of the gate low voltage lines VGLL. The feedback gate low voltage VGL_FB is inputted through a feedback line (FBL) connected to a feedback node (FBN) in the feedback gate (FBL). Here, the feedback node FBN is a node on the display panel 110 as a specific or arbitrary node on a certain or any one or more of the gate-low voltage lines VGLL.

게이트 로우전압 보상부(400)는, 입력된 기준 게이트 로우전압(VGL_REF)과 피드백 게이트 로우전압(VGL_FB)에 기초하여, 게이트 로우전압 라인들(VGLLs)로 보상 게이트 로우전압(VGL_COMP)을 인가해준다. The gate low voltage compensation unit 400 applies the compensation gate low voltage VGL_COMP to the gate low voltage lines VGLLs based on the input reference gate low voltage VGL_REF and the feedback gate low voltage VGL_FB .

전술한 바와 같은 게이트 로우전압 피드백 구조 및 보상 게이트 로우전압 공급 구조를 통해, 같이, 게이트 로우전압 보상을 효율적으로 제공해줄 수 있다.It is possible to efficiently provide the gate-low voltage compensation, similarly, through the gate-low voltage feedback structure and the compensation gate low voltage supply structure as described above.

게이트 로우전압 보상부(400)가 게이트 구동부(130)로 인가된 게이트 로우전압을 보상하여 게이트 구동부(130)로 다시 인가해주는 보상 게이트 로우전압(VGL_COMP)은, 다수의 서브픽셀로 공통으로 인가되는 전압으로서, 각 서브픽셀 내 캐패시터(C)의 일단에 인가되는 전압일 수 있다. The compensating gate low voltage VGL_COMP compensating the gate low voltage applied to the gate driving unit 130 by the gate low voltage compensating unit 400 and applying the compensation voltage to the gate driving unit 130 is commonly applied to the plurality of sub pixels And may be a voltage applied to one end of the capacitor C in each sub-pixel.

이와 같이, 각 서브픽셀 내 캐패시터(C)의 일단에 보상 게이트 로우전압(VGL_COMP)을 인가해줌으로써, 캐패시터(C)의 차징 특성이 불균일해지는 것을 방지해줄 수 있고, 이를 통해, 화상 품질을 개선해줄 수 있다. As described above, by applying the compensation gate low voltage VGL_COMP to one end of the capacitor C in each sub-pixel, the charging characteristic of the capacitor C can be prevented from becoming uneven, thereby improving the image quality .

도 5b는 본 실시예들에 따른 표시장치(100)의 게이트 로우전압 보상부(400)에 대한 예시도이다. FIG. 5B is an exemplary view of the gate low voltage compensation unit 400 of the display device 100 according to the present embodiments.

도 5b를 참조하면, 본 실시예들에 따른 표시장치(100)의 게이트 로우전압 보상부(400)는, 편차 전압 출력부(510) 및 보상 게이트 로우전압 출력부(520) 등으로 포함하여 구성될 수 있다. 5B, the gate low voltage compensating unit 400 of the display device 100 according to the present embodiment includes a deviation voltage output unit 510 and a compensation gate low voltage output unit 520, .

도 5b를 참조하면, 편차 전압 출력부(510)는, 전원공급부(200)로부터 기준 게이트 로우전압(VGL_REF)을 입력받는 제1입력단(I1)과, 피드백 라인(FBL)으로부터 피드백 게이트 로우전압(VGL_FB)을 입력받는 제2입력단(I2)과, 기준 게이트 로우전압(VGL_REF)과 피드백 게이트 로우전압(VGL_FB) 간의 편차 전압(△VGL=VGL_REF-VGL_FB)을 출력하는 출력단(O)을 갖는다. 5B, the deviation voltage output unit 510 includes a first input terminal I1 receiving a reference gate low voltage VGL_REF from the power supply unit 200 and a feedback gate low voltage VBL_REF from the feedback line FBL. VGL_FB between the reference gate low voltage VGL_REF and the feedback gate low voltage VGL_FB and the output terminal O for outputting the deviation voltage VGL = VGL_REF-VGL_FB between the reference gate low voltage VGL_REF and the feedback gate low voltage VGL_FB.

이러한 편차 전압 출력부(510)는, 일 예로, 일종의 비교기 또는 증폭기(OP AMP) 등으로 구현될 수 있다. 예를 들어 일반적으로 흔히 사용되는 OM AMP로 편차 전압 출력부(510)을 구현할 수 있다. The deviation voltage output unit 510 may be implemented as a kind of a comparator or an amplifier (OP AMP), for example. For example, a deviation voltage output unit 510 can be implemented with a commonly used OM AMP.

보상 게이트 로우전압 출력부(520)는, 기준 게이트 로우전압(VGL_REF) 및 편차 전압(△VGL)에 기초하여 보상 게이트 로우전압(VGL_COMP)을 출력하여 공급 노드(SN)를 통해 게이트 로우전압 라인들(VGLLs)로 인가해준다. The compensation gate low voltage output section 520 outputs the compensation gate low voltage VGL_COMP based on the reference gate low voltage VGL_REF and the deviation voltage VGL to supply the gate low voltage lines VGL_COMP through the supply node SN, (VGLLs).

일 예로, 보상 게이트 로우전압 출력부(520)는 일종의 가산기로 구현될 수 있으며, 보상 게이트 로우전압(VGL_COMP)은 기준 게이트 로우전압(VGL_REF)과 편차 전압(△VGL)을 가산하여 얻어질 수 있다. In one example, the compensating gate low voltage output 520 may be implemented as a kind of adder and the compensating gate low voltage VGL_COMP may be obtained by adding the reference gate low voltage VGL_REF and the deviation voltage VGL .

예를 들어, 보상 게이트 로우전압 출력부(520)는 V+△VGL[V]의 보상 게이트 로우전압(VGL_COMP)을 출력함으로써, 편차 전압(△VGL)이 발생하더라도, 게이트 구동부(130)에는, 원하는 전압 값이 게이트 로우전압 라인들(VGLLs)에 인가될 수 있다. For example, the compensation gate low voltage output section 520 outputs the compensation gate low voltage (VGL_COMP) of V + DELTA VGL [V], so that even if the deviation voltage DELTA VGL is generated, A voltage value may be applied to the gate low voltage lines VGLLs.

전술한 바와 같이, 게이트 로우전압 보상부(400)를 간단한 회로 구성으로 구현함으로써, 게이트 구동부(130)로 실제로 인가된 게이트 로우전압이 원하는 전압 값과 다른 경우, 즉, 커플링 현상에 의한 게이트 로우전압 왜곡 현상이 발생한 경우, 복잡한 회로 또는 비싼 소자를 이용하지 않고도, 게이트 로우전압 보상을 통해 보상 게이트 로우전압(VGL_COMP)이 게이트 로우전압 라인들(VGLLs)로 인가되게 해줌으로써, 커플링 현상에 의한 게이트 로우전압 왜곡 현상이 발생하는 것을 효율적으로 완화 또는 방지해줄 수 있다. As described above, by implementing the gate low voltage compensator 400 in a simple circuit configuration, when the gate low voltage actually applied to the gate driver 130 is different from a desired voltage value, that is, By causing the compensation gate low voltage (VGL_COMP) to be applied to the gate low voltage lines (VGLLs) through the gate low voltage compensation without using a complicated circuit or an expensive element when a voltage distortion phenomenon occurs, The occurrence of the gate-low voltage distortion phenomenon can be effectively mitigated or prevented.

도 6은 본 실시예들에 따른 표시장치(100)의 게이트 로우전압 보상부(400)에 대한 다른 예시도이다. 6 is another example of the gate-low voltage compensation unit 400 of the display device 100 according to the present embodiments.

도 6을 참조하면, 게이트 로우전압 보상부(400)는, OP AMP(Operational Amplifier) 회로(610, 620)로 구성될 수 있다. Referring to FIG. 6, the gate low voltage compensation unit 400 may include OP AMP (Operational Amplifier) circuits 610 and 620.

도 6는 도 2에 예시된 표시장치(100)의 시스템 구성 하에서, OP AMP 회로(610)로 게이트 로우전압 보상부(400)를 구현한 예시도이다. FIG. 6 is an exemplary diagram illustrating a gate low voltage compensation unit 400 implemented in the OP AMP circuit 610 in the system configuration of the display device 100 illustrated in FIG.

도 6을 참조하면, OP AMP 회로(610)는, 표시패널(110)의 일측, 예를 들어 도 6의 왼쪽에 있는 5개의 게이트 드라이버 집적회로(GDIC #1, ... , GDIC #5)를 통해, 표시패널(110)에서 왼쪽 영역에 배치된 게이트 로우전압 라인(VGLL2)으로 보상 게이트 로우전압(VGL_COMP)을 인가해준다. 6, the OP AMP circuit 610 includes five gate driver integrated circuits (GDIC # 1, ..., GDIC # 5) on one side of the display panel 110, (VGL_COMP) to the gate low voltage line (VGLL2) arranged in the left region in the display panel (110).

OP AMP 회로(610)가 표시패널(110)에서 오른쪽 영역에 배치된 게이트 로우전압 라인(VGLL1)으로 보상 게이트 로우전압(VGL_COMP)을 인가해주기 위하여, 표시패널(110)에서 왼쪽 영역에 배치된 제1게이트 로우전압 라인(VGLL1) 상의 제1피드백 노드(FBN #1)로 실제로 인가된 게이트 로우전압을 제1피드백 라인(FBL1)을 통해 피드백 게이트 로우전압(VGL_FB)으로서 피드백 받고, 전원공급부(200)로부터 기준 게이트 로우전압(VGL_REF)을 입력받는다. In order to apply the compensating gate low voltage VGL_COMP to the gate low voltage line VGLL1 arranged in the right region in the display panel 110, The gate low voltage actually applied to the first feedback node FBN # 1 on the first gate low voltage line VGLL1 is fed back through the first feedback line FBL1 as the feedback gate low voltage VGL_FB and the power supply 200 The reference gate low voltage VGL_REF is input.

OP AMP 회로(610)는, 기준 게이트 로우전압(VGL_REF)과 피드백 게이트 로우전압(VGL_FB)을 입력받아, 도 5를 참조하여 전술한 방식으로, 보상 게이트 로우전압(VGL_COMP)을 얻어서 출력함으로써, 표시패널(110)에서 왼쪽 영역에 배치된 제1게이트 로우전압 라인(VGLL1)으로 보상 게이트 로우전압(VGL_COMP)을 인가해준다.The OP AMP circuit 610 receives the reference gate low voltage VGL_REF and the feedback gate low voltage VGL_FB and obtains and outputs the compensating gate low voltage VGL_COMP in the manner described above with reference to FIG. And applies the compensating gate low voltage (VGL_COMP) to the first gate low voltage line (VGLL1) disposed in the left region in the panel (110).

마찬가지로, OP AMP 회로(610)는, 표시패널(110)의 타측, 예를 들어 도 6의 오른쪽에 있는 5개의 게이트 드라이버 집적회로들(GDIC #1', ... , GDIC #5`)을 통해, 표시패널(110)에서 오른쪽 영역에 배치된 제2게이트 로우전압 라인들(VGLL2)로 보상 게이트 로우전압(VGL_COMP)을 인가해준다. Similarly, the OP AMP circuit 610 is connected to the other side of the display panel 110, for example, five gate driver integrated circuits GDIC # 1 ', ..., GDIC # 5' (VGL_COMP) to the second gate low voltage lines (VGLL2) disposed in the right region in the display panel (110).

오른쪽에 있는 OP AMP 회로(620)가 표시패널(110)에서 오른쪽 영역에 배치된 제2게이트 로우전압 라인(VGLL2)으로 보상 게이트 로우전압(VGL_COMP)을 인가해주기 위하여, 표시패널(110)에서 오른쪽 영역에 배치된 제2게이트 로우전압 라인(VGLL2) 상의 제2피드백 노드(FBN #2)로 실제로 인가된 게이트 로우전압을 제2피드백 라인(FBL2)을 통해 피드백 게이트 로우전압(VGL_FB)으로서 피드백 받고, 전원공급부(200)로부터 기준 게이트 로우전압(VGL_REF)을 입력받는다. In order to apply the compensating gate low voltage VGL_COMP to the second gate low voltage line VGLL2 disposed on the right side in the display panel 110, the OP AMP circuit 620 on the right side The gate low voltage actually applied to the second feedback node FBN # 2 on the second gate low voltage line VGLL2 disposed in the region is fed back through the second feedback line FBL2 as the feedback gate low voltage VGL_FB , And receives a reference gate low voltage (VGL_REF) from the power supply unit (200).

OP AMP 회로(610)는, 기준 게이트 로우전압(VGL_REF)과 피드백 게이트 로우전압(VGL_FB)을 입력받아, 도 5를 참조하여 전술한 방식으로, 보상 게이트 로우전압(VGL_COMP)을 얻어서 출력함으로써, 표시패널(110)에서 오른쪽 영역에 배치된 제2게이트 로우전압 라인들(VGLL2)로 보상 게이트 로우전압(VGL_COMP)을 인가해준다.The OP AMP circuit 610 receives the reference gate low voltage VGL_REF and the feedback gate low voltage VGL_FB and obtains and outputs the compensating gate low voltage VGL_COMP in the manner described above with reference to FIG. And applies the compensating gate low voltage (VGL_COMP) to the second gate low voltage lines (VGLL2) disposed in the right region in the panel (110).

전술한 바와 같이, 게이트 로우전압 보상부(400)를 간단한 OP AMP 회로(610) 구성으로 구현함으로써, 복잡한 회로 또는 비싼 소자를 이용하지 않고도, 게이트 로우전압 보상을 통해 보상 게이트 로우전압이 게이트 로우전압 라인들(VGLL1, VGLL2)로 인가되게 해줌으로써, 커플링 현상에 의한 게이트 로우전압 왜곡 현상이 발생하는 것을 효율적으로 완화 또는 방지해줄 수 있다. As described above, by implementing the gate low voltage compensator 400 in a simple OP AMP circuit 610 configuration, it is possible to compensate the gate low voltage through the gate low voltage compensation without using a complicated circuit or an expensive element, Lines VGLL1 and VGLL2, it is possible to effectively mitigate or prevent occurrence of gate-low voltage distortion due to the coupling phenomenon.

게이트 로우전압 보상부(400)는, 컨트롤 인쇄회로기판(C-PCB) 상에 구현된 회로일 수 있다. 이때, 게이트 로우전압 보상부(400)는, 도 5 또는 도 6의 회로로 설계될 수 있다. 전술한 바와 같이, 게이트 로우전압 보상부(400)를 컨트롤 인쇄회로기판(C-PCB) 상에 구현함으로써, 고가의 소스 드라이버 집적회로를 변경하지 않아도 되는 장점이 있다. 특히, 게이트 로우전압 보상부(400)를 도 5 또는 도 6과 같은 간단한 회로로 구성하는 경우, 컨트롤 인쇄회로기판(C-PCB)에 게이트 로우전압 보상부(400)를 저가의 비용으로 쉽게 구현할 수 있을 것이다. 다만, 게이트 로우전압 보상부(400)는, 데이터 구동부(120)를 구성하는 각 소스 드라이버 집적회로(SDIC) 또는 소스 인쇄회로기판(S-PCB)에 포함될 수도 있다. The gate low voltage compensation unit 400 may be a circuit implemented on the control printed circuit board (C-PCB). At this time, the gate low voltage compensation unit 400 may be designed with the circuit of FIG. 5 or 6. As described above, the gate-low voltage compensating unit 400 is implemented on the control printed circuit board (C-PCB), thereby eliminating the need to change the expensive source driver integrated circuit. In particular, when the gate low voltage compensating unit 400 is constructed by a simple circuit as shown in FIG. 5 or 6, the gate low voltage compensating unit 400 can be easily implemented at a low cost in a control printed circuit board (C-PCB) It will be possible. The gate low voltage compensating unit 400 may be included in each of the source driver integrated circuits (SDIC) or the source printed circuit board (S-PCB) constituting the data driver 120.

제1피드백 라인(FBL1)이 제1게이트 로우전압 라인(VGLL1)과 연결되는 제1피드백 노드(FBN#1)과 제2피드백 라인(FBL2)이 제2게이트 로우전압 라인(VGLL2)과 연결된 제2피드백 노드(FBN#2)의 위치는 게이트 로우 전압 라인상에서 서로 다를 수 있다. 예를 들어 도 5에 도시한 바와 같이 제1피드백 라인(FBL1)은 제1게이트 로우전압 라인(VGLL1)의 끝점의 제1피드백 노드(FBN#1)에 연결되며, 제2피드백 라인(FBL2)은 제2게이트 로우전압 라인(VGLL2)의 중간점의 제2피드백 노드(FBN#2)에 연결될 수 있다. 이에 따라 서로 다른 게이트 로우전압들을 피드백받으므로 게이트 로우전압의 피드백 효과를 향상시킬 수 있다.The first feedback node FBN # 1 and the second feedback line FBL2 whose first feedback line FBL1 is connected to the first gate low voltage line VGLL1 are connected to the second gate low voltage line VGLL2 2 feedback node (FBN # 2) may be different on the gate-low voltage line. 5, the first feedback line FBL1 is connected to the first feedback node FBN # 1 of the end point of the first gate low voltage line VGLL1, and the second feedback line FBL2 is connected to the first feedback node FBN # May be coupled to a second feedback node (FBN # 2) at the midpoint of the second gate low voltage line (VGLL2). Accordingly, feedback of the gate-low voltage can be improved by receiving different gate-low voltages.

도 7는 본 실시예들에 따른 표시장치(100)의 게이트 로우전압 보상부(400)에 대한 다른 예시도이다. 도 8a은 피드백 라인이 하나인 경우 게이트 로우전압 보상부의 회로도이다. 도 8b는 피드백라인들이 두개인 경우 게이트 로우전압 보상부의 회로도이다. 7 is another example of the gate low voltage compensation unit 400 of the display apparatus 100 according to the present embodiments. 8A is a circuit diagram of the gate-low voltage compensation unit when there is only one feedback line. 8B is a circuit diagram of the gate low voltage compensation unit when there are two feedback lines.

도 7을 참조하면, 본 실시예들에 따른 표시장치(100)의 게이트 로우전압 보상부(400)는, 전원공급부(200)로부터 기준 게이트 로우전압을 입력받는 제1입력단(I1), 피드백 라인(FBL)으로부터 피드백 게이트 로우전압을 입력받는 제2입력단(I2) 및 기준 게이트 로우전압과 상기 피드백 게이트 로우전압 간의 편차 전압을 출력하는 출력단(O)을 포함하는 편차 전압 출력부(710) 및 보상 게이트 로우전압 출력부(720), 필터(730) 등으로 포함하여 구성될 수 있다. 7, the gate low voltage compensator 400 of the display device 100 according to the present embodiment includes a first input terminal I1 for receiving a reference gate low voltage from the power supply unit 200, A second input terminal I2 for receiving a feedback gate low voltage from the feedback line FBL and an output terminal O for outputting a deviation voltage between the reference gate low voltage and the feedback gate low voltage, A gate low voltage output unit 720, a filter 730, and the like.

편차 전압 출력부(710) 및 보상 게이트 로우전압 출력부(720)는 도 5b를 참조하여 설명한 편차 전압 출력부(510) 및 보상 게이트 로우전압 출력부(520)와 동일할 수 있다. 예를 들어 편차 전압 출력부(710)는, 일 예로, 일종의 비교기 또는 증폭기(OP AMP) 등으로 구현될 수 있고 보상 게이트 로우전압 출력부(720)는 일종의 가산기로 구현될 수 있다. 한편 필터(730)는 고주파 성분을 필터링하는 필터, 즉 저주파 패스 필터일 수 있다. 예를 들어 필터(730)은 캐패시터(C)와 저항(R)으로 구현될 수 있다. 또한 편차 전압 출력부(710)의 제2입력단(I2)과 출력단(O) 사이에 피드백 임피던스를 포함하여 출력 게인을 조절할 수 있다. The deviation voltage output unit 710 and the compensation gate low voltage output unit 720 may be the same as the deviation voltage output unit 510 and the compensation gate low voltage output unit 520 described with reference to FIG. For example, the deviation voltage output unit 710 may be implemented as a kind of comparator or an amplifier (OP AMP), and the compensation gate low voltage output unit 720 may be implemented as a kind of adder. Meanwhile, the filter 730 may be a filter for filtering a high frequency component, that is, a low frequency pass filter. For example, the filter 730 may be implemented with a capacitor C and a resistor R. [ Further, the output gain can be adjusted by including a feedback impedance between the second input terminal (I2) and the output terminal (O) of the deviation voltage output section (710).

예를 들어 피드백 라인이 하나(FBL)인 경우 도 8a에 도시한 바와 같이 게이트 로우전압 보상부(400)는 편차 전압 출력부(710)인 증폭기(OP AMP), 한 개의 캐패시터(C)와 저항(RL)을 포함하는 저주파 패스 필터(720), 출력 게인을 조절하기 위해 증폭기(OP AMP)의 제2입력단(I2)과 출력단(O) 사이 피드백 저항(RH)를 포함할 수 있다. 피드백 라인이 두개(FBL1, FBL2)인 경우 도 8b에 도시한 바와 같이 게이트 로우전압 보상부(400)는 편차 전압 출력부(710)인 증폭기(OP AMP), 제1피드백 라인(FBL1)과 연결된 한 개의 캐패시터(C1)와 저항(RL1), 제2피드팩 라인(FBL2)과 연결된 한 개의 캐패시터(C2)와 저항(RL2)을 포함하는 저주파 패스 필터(720), 출력 게인을 조절하기 위해 증폭기(OP AMP)의 제2입력단(I2)과 출력단(O) 사이 피드백 저항(RH)를 포함할 수 있다.For example, as shown in FIG. 8A, the gate-low voltage compensation unit 400 includes an amplifier OP amp, a capacitor C, A low frequency pass filter 720 including a low pass filter R L and a feedback resistor R H between a second input I 2 and an output O of the amplifier OP AMP to adjust the output gain. 8B, the gate low voltage compensator 400 is connected to the amplifier OP amp, which is the deviation voltage output unit 710, and the first feedback line FBL1, as shown in FIG. 8B. A low frequency pass filter 720 including one capacitor C1 and one resistor R L1 , one capacitor C2 connected to the second feed pack line FBL2 and a resistor R L2 , And a feedback resistor R H between the second input I 2 and output O of the input amplifier OP AMP.

이상에서는, 본 실시예들에 따른 게이트 로우전압 커플링 현상에 의한 게이트 로우전압 왜곡 현상을 완화시키거나 방지해주기 위한 게이트 로우전압 보상에 대하여 설명하였다. The gate-low voltage compensation for mitigating or preventing the gate-low voltage distortion due to the gate-low voltage coupling phenomenon according to the present embodiments has been described above.

아래에서는, 본 실시예들에 따른 표시장치(100)가 유기발광표시장치인 경우, 게이트 로우전압 보상에 대하여 간략하게 설명한다. Hereinafter, the gate-low voltage compensation will be briefly described when the display device 100 according to the present embodiments is an organic light-emitting display device.

도 9는 본 실시예들에 따른 표시장치(100)의 서브픽셀 구조의 예시도이다. 도 10은 도 9의 서브픽셀 구조 하에서, 참조전압(Vref) 커플링 현상을 나타낸 도면이다. 9 is an exemplary view of a sub-pixel structure of the display device 100 according to the present embodiments. FIG. 10 is a diagram showing a reference voltage (Vref) coupling phenomenon under the subpixel structure of FIG.

본 실시예들에 따른 표시장치(100)가 유기발광표시장치인 경우, 각 서브픽셀은 유기발광다이오드(OLED: Organic Light Emitting Diode)와 이를 구동하기 위하여, 2개 이상의 트랜지스터와 1개 이상의 캐패시터를 포함하는 회로로 구성될 수 있다. In the case where the display device 100 according to the present embodiment is an organic light emitting display, each sub pixel includes an organic light emitting diode (OLED) and two or more transistors and one or more capacitors And may include a circuit that includes

도 9의 예시도는, 3개의 트랜지스터(T1, T2, T3)와 1개의 캐패시터(C1)로 구성된 서브픽셀의 등가회로도이다. 도 10은 도 9의 서브픽셀 구조 하에서, 게이트 로우전압(VGL) 커플링 현상을 나타낸 도면이다.9 is an equivalent circuit diagram of a subpixel composed of three transistors T1, T2, and T3 and one capacitor C1. FIG. 10 is a diagram showing a gate low voltage (VGL) coupling phenomenon under the subpixel structure of FIG. 9; FIG.

도 9를 참조하면, 각 서브픽셀은, 유기발광다이오드(OLED: Organic Light Emitting Diode)와, 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제1캐패시터(C1)를 포함한다. 9, each sub-pixel includes an organic light emitting diode (OLED), a first transistor T1, a second transistor T2, a third transistor T3, and a first capacitor C1 ).

제1트랜지스터(T1)은, 유기발광다이오드를 구동하는 구동 트랜지스터(Driving Transistor)로서, 유기발광다이오드와, 구동전압 라인(DVL: Driving Voltage Line) 또는 구동전압 라인(DVL)에 연결된 패턴 사이에 연결된다. 이러한 제1트랜지스터(T1)에서, 제2노드(N2)는 게이트 노드이고, 제1노드(N1)는 소스 노드 또는 드레인 노드이며, 제3노드(N3)는 드레인 노드 또는 소스 노드이다. The first transistor T1 is a driving transistor for driving the organic light emitting diode and is connected between an organic light emitting diode and a pattern connected to a driving voltage line DVL or a driving voltage line DVL do. In this first transistor T1, the second node N2 is a gate node, the first node N1 is a source node or a drain node, and the third node N3 is a drain node or a source node.

제2트랜지스터(T2)는, 제1트랜지스터(T1)의 온-오프를 제어하는 스위칭 트랜지스터(Switching Transistor)로서, 제1트랜지스터(T1)의 제2노드(N2, 게이트 노드)와 데이터 라인(DL: Data Line) 사이에 연결된다. The second transistor T2 is a switching transistor for controlling on and off of the first transistor T1 and is connected between the second node N2 and the gate node of the first transistor T1 and the data line DL : Data Line).

제3트랜지스터(T3)는, 제1트랜지스터(T1)의 제1노드(N1, 소스 노드 또는 드레인 노드)와, 참조전압 라인(RVL: Reference Voltage Line, 사이 또는 참조전압 라인에 연결된 패턴 사이에 연결된다. The third transistor T3 is connected between the first node N1 (the source node or the drain node) of the first transistor T1 and the reference voltage line RVL or between the patterns connected to the reference voltage line do.

제1캐패시터(C1)는, 제1트랜지스터(T1)의 제1노드(N1)와 제2노드(N2) 사이에 연결되고, 한 프레임 동안 일정 전압을 유지시켜주는 스토리지 캐패시터(Storage Capacitor)로서 동작한다. The first capacitor C1 is connected between the first node N1 and the second node N2 of the first transistor T1 and functions as a storage capacitor for maintaining a constant voltage for one frame do.

도 9를 참조하면, 제2트랜지스터(T2)는, 제1게이트 라인(GL)으로부터 공급된 스캔 신호(Scan Signal)에 의해 온-오프가 제어된다. 제2트랜지스터(T1)의 턴 온 시, 데이터 라인(DL)에서 공급된 데이터 전압(Vdata)를 제1트랜지스터(T1)의 제2노드(N2)로 인가해준다. Referring to FIG. 9, the second transistor T2 is on / off controlled by a scan signal supplied from the first gate line GL. The data voltage Vdata supplied from the data line DL is applied to the second node N2 of the first transistor T1 when the second transistor T1 is turned on.

참조전압 라인(RVL)의 끝 단에는 스위치(SW)가 연결된다. 이러한 스위치(SW)는, 온(On)이 되면, 참조전압(Vref)이 참조전압 라인(RVL)으로 공급되도록 해주고, 오프(Off)가 되면, 참조전압 라인(RVL)을 아날로그 디지털 컨버터(ADC: Analog Digital Converter)에 연결해준다.A switch SW is connected to an end of the reference voltage line RVL. When the switch SW is turned on, the reference voltage Vref is supplied to the reference voltage line RVL. When the switch SW is turned off, the reference voltage line RVL is connected to the analog-to- : Analog Digital Converter).

제3트랜지스터(T3)는 제2게이트 라인(GL')을 통해 공급된 게이트 신호의 일종인 센스 신호(Sense Signal)에 의해 온-오프가 제어된다. 스위치(SW)가 턴 온 되고, 제3트랜지스터(T3)가 턴 온 되면, 참조전압(Vref)이 제1트랜지스터(T1)의 제1노드(N1)로 인가된다. The third transistor T3 is on / off controlled by a sense signal (Sense Signal), which is a type of gate signal supplied through the second gate line GL '. When the switch SW is turned on and the third transistor T3 is turned on, the reference voltage Vref is applied to the first node N1 of the first transistor T1.

스위치(SW)가 턴 오프 되고, 제3트랜지스터(T3)가 턴 온 되면, 제1트랜지스터(T1)의 제1노드(N1)의 전압이 아날로그 디지털 컨버터(ADC)에 의해 센싱된다. 아날로그 디지털 컨버터(ADC)는 센싱된 전압을 디지털 값으로 변환하여 센싱 데이터를 생성하고, 생성된 센싱 데이터를 타이밍 컨트롤러(140)로 전송해준다. When the switch SW is turned off and the third transistor T3 is turned on, the voltage of the first node N1 of the first transistor T1 is sensed by the analog-to-digital converter ADC. The analog-to-digital converter (ADC) converts the sensed voltage into a digital value to generate sensing data, and transmits the sensed data to the timing controller 140.

여기서, 제1트랜지스터(T1)의 제1노드(N1)의 센싱 전압은, 제1트랜지스터(T1)의 문턱전압 등의 고유 특성치를 반영하는 전압이다. 따라서, 타이밍 컨트롤러(140)는, 수신한 센싱 데이터를 토대로, 각 서브픽셀 내 제1트랜지스터(T1)의 고유 특성치 편차를 보상해주는 보상 처리를 수행할 수 있다. 이러한 의미에서, 제3트랜지스터(T3)는 센스 트랜지스터(Sense Transistor)라고도 한다. Here, the sensing voltage of the first node N1 of the first transistor T1 is a voltage that reflects a characteristic value such as a threshold voltage of the first transistor T1. Therefore, the timing controller 140 can perform compensation processing for compensating for the deviation of the intrinsic characteristic value of the first transistor (T1) in each subpixel based on the received sensing data. In this sense, the third transistor T3 is also referred to as a sense transistor.

제2트랜지스터(T2)의 게이트에는 게이트 로우전압과 게이트 하이전압을 포함하는 게이트신호가 게이트라인들을 통해 인가되고 제1트랜지스터(T1)의 제2노드(N2)에는 게이트라인과 교차하는 데이터라인들을 통해 데이터 전압(Vdata)이 인가된다. A gate signal including a gate low voltage and a gate high voltage is applied to the gate of the second transistor T2 through the gate lines and a data line crossing the gate line is applied to the second node N2 of the first transistor T1 The data voltage Vdata is applied.

따라서, 데이터 라인들을 통해 공급되는 데이터 전압(Vdata)가 급변하는 경우, 즉, 도 4a 내지 도 4c를 참조하여 설명한 바와 같이 데이터 전압(Vdata)이 하이 레벨에서 로우 레벨로 변하거나, 데이터 전압(Vdata)이 로우 레벨에서 하이 레벨로 변하는 경우, 데이터 전압(Vdata)이 급변하는 지점에서, 데이터 라인들과 교차하는 게이트신호의 게이트 로우전압(VGL)이 도 3에 도시한 바와 같이 원하는 전압 값보다 작아지거나 커지는 현상이 발생할 수 있다. Therefore, when the data voltage Vdata supplied through the data lines changes rapidly, that is, when the data voltage Vdata changes from the high level to the low level as described with reference to FIGS. 4A to 4C, ) Is changed from the low level to the high level, the gate low voltage VGL of the gate signal crossing the data lines at a point where the data voltage Vdata changes rapidly is smaller than the desired voltage value as shown in FIG. 3 A phenomenon may occur.

즉, 도 10을 참조하면, 데이터 라인들을 통해 공급되는 데이터 전압(Vdata)의 스윙(Swing) 시, 표시패널(110) 내부의 킥 백(Kick-Back) 현상에 의해, 데이터 라인들과 교차하는 게이트라인에 인가되는 게이트신호의 게이트 로우전압(VGL)에 커플링 현상이 발생할 수 있다. 10, when a data voltage (Vdata) supplied through data lines swings, a kick-back phenomenon in the display panel 110 causes the data lines to intersect with the data lines A coupling phenomenon may occur in the gate low voltage (VGL) of the gate signal applied to the gate line.

전술한 바와 같이 이러한 게이트 로우전압(VGL)의 커플링 현상은, 게이트 로우전압(VGL)을 포함하는 게이트신호가 인가되는 스위칭 트랜지스터(SW)의 특성, 예를 들어 소스와 게이트간 기생 캐패시턴스를 불균일하게 한다. 이러한 불균일한 스위칭 트랜지스터(SW)의 특성에 의해, 수평 크로스 토크(Cross Talk) 등의 화상 불량 현상이 초래될 수 있다. As described above, the coupling phenomenon of the gate low voltage VGL is caused by the characteristics of the switching transistor SW to which the gate signal including the gate low voltage VGL is applied, for example, the parasitic capacitance between the source and the gate, . Such a non-uniformity of the characteristics of the switching transistor SW may lead to an image defect phenomenon such as horizontal cross talk.

도 11은 본 실시예들에 따른 표시장치의 게이트 로우전압(VGL) 보상에 따른 게이트 로우전압(VGL) 커플링 현상 및 이에 의한 참조전압 왜곡 현상이 완화된 것을 나타낸 도면이다. FIG. 11 is a view showing that the gate-low voltage (VGL) coupling phenomenon and the reference voltage distortion phenomenon caused by the gate-low voltage (VGL) compensation of the display device according to the present embodiments are relaxed.

도 11를 참조하면, 전술한 바와 같은 게이트 로우전압(VGL) 보상을 적용하는 경우, 도 10과는 다르게, 데이터 전압(Vdata)이 급변하는 지점에서도, 게이트신호의 게이트 로우전압(VGL)이 왜곡되는 현상을 보이지는 않는 것을 확인할 수 있다. 11, when the gate-low voltage (VGL) compensation as described above is applied, the gate-low voltage (VGL) of the gate signal is distorted even at a point where the data voltage (Vdata) It is possible to confirm that the phenomenon that

도 12는 본 실시예들에 따른 표시장치(100)의 구동방법의 흐름도이다.12 is a flowchart of a method of driving the display device 100 according to the present embodiments.

도 12를 참조하면, 본 실시예들에 따른 표시장치(100)의 구동방법(1200)은, 게이트 로우전압 라인들(VGLL)을 통해 게이트 구동부(130)에 게이트 로우전압(VGL)을 인가하는 단계(S1210)와, 게이트 구동부(130)에 인가된 게이트 로우전압(VGL)이 피드백된 피드백 게이트 로우전압(VGL_FB)과 기준 게이트 로우전압(VGL_REF)을 입력받는 단계(S1220)와, 피드백 게이트 로우전압(VGL_FB)과 기준 게이트 로우전압(VGL_REF)에 기초하여, 게이트 로우전압이 보상된 보상 게이트 로우전압(VGL_COMP)을 게이트 로우전압 라인(VGL)을 통해 게이트 구동부(130)에 인가하는 단계(S1230) 등을 포함한다. 12, the driving method 1200 of the display device 100 according to the present embodiments includes applying a gate low voltage VGL to the gate driver 130 through the gate low voltage lines VGLL A step S1220 of receiving a feedback gate low voltage VGL_FB and a reference gate low voltage VGL_REF as a gate low voltage VGL applied to the gate driver 130, Applying a compensated gate low voltage VGL_COMP to the gate driver 130 via the gate low voltage line VGL based on the voltage VGL_FB and the reference gate low voltage VGL_REF, ) And the like.

전술한 구동방법에 따르면, 커플링 현상에 의해, 원하는 전압 값(기준 게이트 로우전압)과 다른 전압 값의 게이트 로우전압이 게이트 구동부(130)에 인가되는 경우, 원하는 전압 값의 게이트 로우전압이 게이트 구동부(130)로 보상되어 인가되도록 해줌으로써, 게이트 로우전압 커플링 현상에 의한 게이트 로우전압 왜곡 현상을 완화해주고, 그 만큼 화상 품질도 개선시켜줄 수 있다. According to the driving method described above, when a gate low voltage of a voltage value different from a desired voltage value (reference gate low voltage) is applied to the gate driver 130 by the coupling phenomenon, the gate low voltage of the desired voltage value is applied to the gate By compensating for the gate-low voltage distortion due to the gate-low voltage coupling phenomenon, the image quality can be improved correspondingly.

도 2 및 도 6, 도 7, 도 8b에 도시한 바와 같이 피드백된 피드백 게이트 로우전압(VGL_FB)은 제1게이트 로우전압(VGL_FB1)과 제2게이트 로우전압(VGL_FB2)을 포함할 수 있다. 이때 표시패널(110)의 양측의 한 측에 위치하는 게이트 드라이버 집적회로들(예를 들어 GDIC#1 내지 GDIC#5)과 연결된 제1게이트 로우전압 라인(VGLL1)에 연결된 제1피드백 라인(FBL1)을 통해 제1피드백 게이트 로우전압(VGL_FB1)을 입력받을 수 있다. 또한 표시패널(110)의 양측의 다른 측에 위치하는 게이트 드라이버 집적회로들(예를 들어 GDIC#1' 내지 GDIC#5')과 연결된 제2게이트 로우전압 라인(VGLL2)에 연결된 제2피드백 라인(FBL2)을 통해 제2피드백 게이트 로우전압(VGL_FB2)을 입력받을 수 있다.The feedback gate low voltage VGL_FB may include a first gate low voltage VGL_FB1 and a second gate low voltage VGL_FB2 as shown in FIGS. 2 and 6, 7, and 8B. The first feedback line FBL1 connected to the first gate-low voltage line VGLL1 connected to the gate driver integrated circuits (for example, GDIC # 1 to GDIC # 5) located on one side of both sides of the display panel 110 The first feedback gate low voltage VGL_FB1 may be input via the first feedback gate low voltage VGL_FB1. Connected to the second gate-low voltage line (VGLL2) connected to the gate driver integrated circuits (for example, GDIC # 1 'to GDIC # 5') located on the other side of both sides of the display panel 110, The second feedback gate low voltage VGL_FB2 may be input via the second feedback transistor FBL2.

이때 제1피드백 라인(FBL1)은 제1게이트 로우전압 라인(VGL_FB1)의 끝점의 제1피드백 노드(FBN#1)에 연결될 수 있다. 또한 제2피드백 라인(FBL2)은 제2게이트 로우전압 라인(VGL_FB2)의 중간점의 제2피드백 노드(FBN#2)에 연결될 수 있다. 제1피드백 노드(FBN#1)과 제2피드백 노드(FBN#2)의 위치가 달라 다양한 위치의 게이트 로우전압을 피드백받을 수 있다.At this time, the first feedback line FBL1 may be connected to the first feedback node FBN # 1 of the end point of the first gate-low voltage line VGL_FB1. The second feedback line FBL2 may also be connected to the second feedback node FBN # 2 at the midpoint of the second gate low voltage line VGL_FB2. The positions of the first feedback node FBN # 1 and the second feedback node FBN # 2 may be different, and the gate-low voltage at various positions may be fed back.

한편, 이상에서 전술한 게이트 로우전압(VGL) 보상은, 유기발광표시장치뿐만 아니라, 액정표시장치의 게이트 로우전압(VGL) 보상에도 동일하게 적용될 수 있다. In the meantime, the gate-low voltage (VGL) compensation described above can be equally applied not only to the organic light emitting display but also to the gate low voltage (VGL) compensation of the liquid crystal display.

이상에서 설명한 바와 같은 본 실시예들에 의하면, 커플링 현상에 의한 게이트 로우전압 왜곡 현상을 완화해 주거나 방지해주고, 이를 통해 화상 품질을 개선하는 표시장치(100) 및 그 구동방법을 제공할 수 있다. According to the embodiments as described above, it is possible to provide a display device 100 that mitigates or prevents gate-low voltage distortion due to coupling phenomenon and thereby improves image quality and a driving method thereof .

또한, 본 실시예들에 의하면, 유기발광표시패널에 인가되는 참조전압(Vref)의 커플링 현상에 의한 참조전압 왜곡 현상을 완화해 주거나 방지해주고, 이를 통해 화상 품질을 개선하는 표시장치(100) 및 그 구동방법을 제공할 수 있다. According to the embodiments of the present invention, a display device 100 that alleviates or prevents reference voltage distortion caused by coupling of a reference voltage Vref applied to an organic light emitting display panel, And a driving method thereof.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the inventions. , Separation, substitution, and alteration of the invention will be apparent to those skilled in the art. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

100: 표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 컨트롤러100: display device
110: Display panel
120: Data driver
130: Gate driver
140: Timing controller

Claims (12)

데이터 라인들, 게이트 라인들이 배치되고 다수의 서브픽셀들이 배치된 표시패널;
상기 데이터 라인들로 데이터 전압을 공급하는 데이터 구동부;
상기 게이트 라인들로 게이트 로우전압과 게이트 하이전압을 포함하는 게이트신호를 공급하는 게이트 구동부; 및
게이트 로우전압 라인으로 상기 게이트 구동부에 공급되는 게이트 로우전압이 피드백된 피드백 게이트 로우전압과 기준 게이트 로우전압에 기초하여, 상기 게이트 로우전압이 보상된 보상 게이트 로우전압을 상기 게이트 로우전압 라인을 통해 상기 게이트 구동부에 인가해주는 게이트 로우전압 보상부를 포함하는 표시장치. A display panel in which data lines, gate lines are arranged and a plurality of sub-pixels are arranged;
A data driver for supplying a data voltage to the data lines;
A gate driver for supplying a gate signal including a gate low voltage and a gate high voltage to the gate lines; And
The gate low voltage supplied to the gate driver through the gate low voltage line is supplied to the gate low voltage line through the gate low voltage line based on the feedback gate low voltage and the reference gate low voltage fed back, And a gate-low voltage compensation unit for applying a voltage to the gate driver. 제1항에 있어서,
상기 게이트 로우전압 보상부는,
전원공급부로부터 상기 기준 게이트 로우전압을 입력받고,
상기 게이트 로우전압 라인에 연결된 피드백 라인을 통해 상기 피드백 게이트 로우전압을 입력받으며,
상기 게이트 로우전압 라인으로 상기 보상 게이트 로우전압을 인가해주는 것을 특징으로 하는 표시장치. The method according to claim 1,
Wherein the gate-low voltage compensator comprises:
Receiving the reference gate low voltage from a power supply,
Receiving the feedback gate low voltage through a feedback line connected to the gate low voltage line,
And applies the compensation gate low voltage to the gate low voltage line. 제2항에 있어서,
상기 게이트 로우전압 보상부는,
상기 전원공급부로부터 상기 기준 게이트 로우전압을 입력받는 제1입력단과 상기 피드백 라인으로부터 상기 피드백 게이트 로우전압을 입력받는 제2입력단과 상기 기준 게이트 로우전압과 상기 피드백 게이트 로우전압 간의 편차 전압을 출력하는 출력단을 갖는 편차 전압 출력부와,
상기 기준 게이트 로우전압 및 상기 편차 전압에 기초하여 상기 보상 게이트 로우전압을 출력하여 상기 게이트 로우전압 라인으로 인가해주는 보상 게이트 로우전압 출력부를 포함하는 것을 특징으로 하는 표시장치. 3. The method of claim 2,
Wherein the gate-low voltage compensator comprises:
A first input terminal receiving the reference gate low voltage from the power supply unit, a second input terminal receiving the feedback gate low voltage from the feedback line, an output terminal outputting a deviation voltage between the reference gate low voltage and the feedback gate low voltage, A differential voltage output unit having a differential voltage output unit,
And a compensation gate low voltage output unit for outputting the compensation gate low voltage to the gate low voltage line based on the reference gate low voltage and the deviation voltage. 제2항에 있어서,
상기 게이트 로우전압 보상부는,
OP AMP(Operational Amplifier) 회로를 포함하는 것을 특징으로 하는 표시장치. 3. The method of claim 2,
Wherein the gate-low voltage compensator comprises:
OP AMP (Operational Amplifier) circuit. 제4항에 있어서,
상기 게이트 로우전압 보상부는,
상기 피드백 라인과 상기 OP AMP 사이에 고주파 성분을 필터링하는 필터를 추가로 포함하는 표시장치.5. The method of claim 4,
Wherein the gate-low voltage compensator comprises:
Further comprising a filter for filtering a high-frequency component between the feedback line and the OP AMP. 제1항에 있어서,
상기 게이트 로우전압 보상부는,
인쇄회로기판 또는 컨트롤 인쇄회로기판 상에 구현된 회로인 것을 특징으로 하는 표시장치. The method according to claim 1,
Wherein the gate-low voltage compensator comprises:
Wherein the display device is a circuit implemented on a printed circuit board or a control printed circuit board. 제2항에 있어서,
상기 게이트 구동부는,
둘 이상의 게이트 드라이버 집적회로들을 포함하며,
상기 게이트 로우전압 라인이 상기 게이트 드라이버 집적회로들과 순차적으로 연결되어 있으며,
상기 게이트 로우전압 보상부는,
상기 게이트 로우전압 라인에 연결된 피드백 라인을 통해 상기 피드백 게이트 로우전압을 입력받는 것을 특징으로 하는 표시장치.3. The method of claim 2,
Wherein the gate driver comprises:
Comprising at least two gate driver integrated circuits,
The gate low voltage line being sequentially connected to the gate driver integrated circuits,
Wherein the gate-low voltage compensator comprises:
And the feedback gate low voltage is inputted through a feedback line connected to the gate low voltage line. 제7항에 있어서,
상기 둘 이상의 게이트 드라이버 집적회로들은 상기 표시패널의 양측에 위치하며,
상기 게이트 로우전압 보상부는,
상기 표시패널의 양측의 한 측에 위치하는 게이트 드라이버 집적회로들과 연결된 제1게이트 로우전압 라인에 연결된 제1피드백 라인을 통해 제1피드백 게이트 로우전압을 입력받고, 상기 표시패널의 양측의 다른 측에 위치하는 게이트 드라이버 집적회로들과 연결된 제2게이트 로우전압 라인에 연결된 제2피드백 라인을 통해 제2피드백 게이트 로우전압을 입력받는 것을 특징으로 하는 표시장치.8. The method of claim 7,
Wherein the two or more gate driver integrated circuits are located on both sides of the display panel,
Wherein the gate-low voltage compensator comprises:
A first feedback gate low voltage is inputted through a first feedback line connected to a first gate low voltage line connected to gate driver integrated circuits located on one side of both sides of the display panel, And a second feedback gate line voltage is input through a second feedback line connected to a second gate low voltage line connected to the gate driver integrated circuits located in the second gate line. 제8항에 있어서,
상기 제1피드백 라인은 상기 제1게이트 로우전압 라인의 끝점에 연결되며, 상기 제2피드백 라인은 상기 제2게이트 로우전압 라인의 중간점에 연결된 것을 특징으로 하는 표시장치.9. The method of claim 8,
Wherein the first feedback line is connected to the end point of the first gate low voltage line and the second feedback line is connected to the midpoint of the second gate low voltage line. 게이트 로우전압 라인들을 통해 게이트 구동부에 게이트 로우전압을 인가하는 단계;
게이트 로우전압 라인으로 상기 게이트 구동부에 공급되는 게이트 로우전압이 피드백된 피드백 게이트 로우전압과 기준 게이트 로우전압을 입력받는 단계; 및
상기 피드백 게이트 로우전압과 상기 기준 게이트 로우전압에 기초하여, 상기 게이트 로우전압이 보상된 보상 게이트 로우전압을 상기 게이트 로우전압 라인을 통해 상기 게이트 구동부에 인가해주는 단계를 포함하는 표시장치의 구동방법.Applying a gate-low voltage to the gate driver through gate-low voltage lines;
Receiving a feedback gate low voltage and a reference gate low voltage, the gate low voltage being supplied to the gate driver through a gate low voltage line; And
And applying the compensated gate low voltage to the gate driver through the gate low voltage line based on the feedback gate low voltage and the reference gate low voltage. 제10항에 있어서,
상기 피드백된 피드백 게이트 로우전압은 제1게이트 로우전압과 제2게이트 로우전압을 포함하며,
상기 표시패널의 양측의 한 측에 위치하는 게이트 드라이버 집적회로들과 연결된 제1게이트 로우전압 라인에 연결된 제1피드백 라인을 통해 상기 제1피드백 게이트 로우전압을 입력받고, 상기 표시패널의 양측의 다른 측에 위치하는 게이트 드라이버 집적회로들과 연결된 제2게이트 로우전압 라인에 연결된 제2피드백 라인을 통해 상기 제2피드백 게이트 로우전압을 입력받는 것을 특징으로 하는 표시장치의 구동방법.11. The method of claim 10,
The feedback gate low voltage comprises a first gate low voltage and a second gate low voltage,
The first feedback gate low voltage is inputted through a first feedback line connected to a first gate low voltage line connected to gate driver integrated circuits located on one side of both sides of the display panel, Wherein the second feedback gate low voltage is input through a second feedback line connected to a second gate low voltage line connected to the gate driver integrated circuits located on the side of the gate driver integrated circuits. 제10항에 있어서,
상기 제1피드백 라인은 상기 제1게이트 로우전압 라인의 끝점의 제1피드백 노드에 연결되며, 상기 제2피드백 라인은 상기 제2게이트 로우전압 라인의 중간점의 제2피드백 노드에 연결된 것을 특징으로 하는 표시장치의 구동방법.11. The method of claim 10,
The first feedback line is coupled to a first feedback node at an end of the first gate low voltage line and the second feedback line is coupled to a second feedback node at a midpoint of the second gate low voltage line And a driving method of the display device.
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