KR20160076973A - 다수의 기록 포트를 갖는 메모리 - Google Patents

다수의 기록 포트를 갖는 메모리 Download PDF

Info

Publication number
KR20160076973A
KR20160076973A KR1020150175643A KR20150175643A KR20160076973A KR 20160076973 A KR20160076973 A KR 20160076973A KR 1020150175643 A KR1020150175643 A KR 1020150175643A KR 20150175643 A KR20150175643 A KR 20150175643A KR 20160076973 A KR20160076973 A KR 20160076973A
Authority
KR
South Korea
Prior art keywords
write
memory
array
multiplexers
regular array
Prior art date
Application number
KR1020150175643A
Other languages
English (en)
Other versions
KR101884190B1 (ko
Inventor
구스 융
파크루딘 알리 보흐라
무딧 바르가바
앤디 왕쿤 첸
유 컹 총
Original Assignee
에이알엠 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이알엠 리미티드 filed Critical 에이알엠 리미티드
Publication of KR20160076973A publication Critical patent/KR20160076973A/ko
Application granted granted Critical
Publication of KR101884190B1 publication Critical patent/KR101884190B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Static Random-Access Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

메모리(2)는 기억 소자의 규칙적인 어레이(4)를 포함하고 있다. 기록 멀티플렉서의 규칙적인 어레이(8)가 기억 소자의 규칙적인 어레이(4)의 외측에 제공된다. 기억 소자 피치는 기록 멀티플렉서 피치와 일치한다. 기록 멀티플렉서(10)는 복수의 기록 포트를 지원한다. 메모리 디자인(2)을 형성할 때, 기록 멀티플렉서(8)의 어레이의 주어진 예는 기억 소자 어레이(4)의 공통 형태를 지원하고 결합되도록 희망의 수의 기록 포트에 따라 선택될 수 있다.

Description

다수의 기록 포트를 갖는 메모리{MEMORY WITH MULTIPLE WRITE PORTS}
본 발명은 데이터 처리 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 다수의 기록 포트를 갖는 메모리에 관한 것이다.
다수의 기록 포트를 갖는 메모리를 제공하는 것이 알려져 있다. 이러한 메모리는 결합된 기억 소자의 어레이 및 멀티플렉서에 의해 제공된다. 기록 포트의 수가 다양하기 때문에, 이러한 어레이 내의 소자는 새로운 수의 기록 포트를 지원하기 위해 재지정될 필요가 있다. 각각의 기억 소자로의 팬 인(fan in)으로부터 유발된 어려움이 존재하여 메모리의 신뢰 동작에 영향을 준다.
하나의 특징에 따라 본 발명은,
기억 소자의 규칙적인 어레이; 및
각각의 기록 멀티플렉서가 상기 기억 소자의 규칙적인 어레이 내의 선택된 기억 소자에 기록 데이터를 기록하기 위해 복수의 비트 라인으로부터 활성 비트 라인을 선택하는 기록 멀티플렉서의 규칙적인 어레이를 포함하는 메모리를 제공한다.
다른 특징에 따라 본 발명은,
데이터 비트를 저장하기 위한 기억 소자 수단의 규칙적인 어레이; 및
전환을 위한 기록 멀티플렉서 수단의 규칙적인 어레이를 포함하고,
각각의 기록 멀티플렉서 수단은 상기 기억 소자 수단의 규칙적인 어레이 내의 선택된 기억 소자 수단에 기록 데이터를 기록하기 위해 복수의 비트 라인으로부터 활성 비트 라인을 선택하는 메모리를 제공한다.
다른 특징에 따라 본 발명은 메모리의 디자인을 나타내는 데이터를 형성하는 방법을 제공하고, 상기 방법은,
상기 메모리의 일부를 형성하기 위해 기억 소자의 어레이를 선택하는 단계;
상이한 수의 기록 포트를 제공하는 복수의 기록 멀티플렉서의 어레이로부터, 상기 메모리의 일부를 형성하기 위해 주어진 수의 기록 포트를 갖는 선택된 기록 멀티플렉서의 어레이를 선택하는 단계; 및
각각의 기록 멀티플렉서가 상기 기억 소자의 어레이 내의 선택된 기억 소자에 기록 데이터를 기록하기 위해 복수의 비트 라인으로부터 활성 비트 라인을 선택하는 상기 선택된 기록 멀티플렉서의 어레이를 상기 디자인에 배치하는 단계를 포함한다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 다음의 도면과 함께 아래의 실시예의 상세한 설명을 통해 이해될 것이다.
도 1은 다수의 기록 포트 및 다수의 판독 포트를 포함하는 메모리를 개략적으로 도시하는 도면이다.
도 2는 기억 소자 S 및 도미노 멀티플렉서 A를 개략적으로 도시하는 도면이다.
도 3은 메모리 디자인을 생성하는데 있어 기록 포트 구성을 개략적으로 도시하는 순서도이다.
본 메모리는 기억 소자의 어레이 및 기록 멀티플렉서의 어레이 모두 (예를 들어, 주기적인 반복 구조를 갖는) 규칙적인 어레이인 특징 조합을 갖고 있다. 이러한 배치는 특정 사용에 의해 요청되는 상이한 수의 기록 포트를 제공할 수 있는 기록 멀티플렉서의 다수의 상이한 형태의 규칙적인 어레이를 갖는 기억 소자의 규칙적인 어레이의 재사용을 돕는다. 또한, 일부 실시예에서, 기억 소자의 규칙적인 어레이의 외측에 기록 멀티플렉서의 규칙적인 어레이를 배치함으로써, 예를 들어, 이러한 멀티플렉서로부터 기억 소자로의 큰 팬 인과 연관된 동작 어려움의 일부가 처리될 수 있다.
본 발명의 일부 실시예에서, 선택된 기억 소자는 복수의 기록 비트 라인중 어느 하나가 활성 비트 라인으로서 선택될 때 기록 데이터를 기억하기 위해 기억 소자를 기록 상태로 전환하는 공통 워드 라인 신호에 의해 제어될 수 있다. 이러한 공통 워드 라인 신호는 개별적인 기록 비트 라인과 연관된 워드 라인 신호의 OR일 수 있다. 기억 소자를 제어하기 위한 공통 워드 라인 신호의 사용은 기억 소자로의 팬 인과 연관된 문제점을 처리한다.
기록 멀티플렉서가 다수의 상이한 형태를 취할 수 있다는 것을 이해하겠지만, 이러한 상황에서 잘 작동되는 하나의 형태는 프리차지(precharged) 노드에 활성 비트 라인을 접속하고 이러한 활성 비트 라인의 기록 데이터의 값에 따라 상기 프리차지 노드를 선택적으로 방전시키는 기능을 갖는 도미노 로직 기록 멀티플렉서이다.
그다음, 이러한 프리차지 노드의 충전의 변화는 인버터를 통해 선택 기억 소자에 연결될 수 있다.
상이한 수의 기록 포트를 갖는 기록 멀티플렉서의 상이한 규칙적인 어레이를 구비한 기억 소자의 규칙적인 어레이의 준비된 재사용은 접속 라우팅에서의 상당한 변경이 회피될 수 있음에 따라 기억 소자 피치가 기록 멀티플렉서 피치에 일치할 때 용이해질 수 있다.
메모리에는 기억 소자의 규칙적인 어레이 외측에 배치된 판독 멀티플렉서의 규칙적인 어레이가 추가로 제공될 수 있고, 각각의 판독 멀티플렉서는 기억 소자의 규칙적인 어레이 내의 선택 기억 소자로부터 판독 데이터를 판독하기 위해 복수의 비트 라인으로부터 활성 비트 라인을 선택하도록 기능한다. 이러한 배치에 의해 상이한 수의 판독 포트를 포함하는 상이한 판독 멀티플렉서의 규칙적인 어레이와 함께 기억 소자의 규칙적인 어레이를 재사용하는 것이 가능하다.
본 발명의 메모리가 다양한 상이한 상황에서 사용될 수 있지만, 이러한 어레이의 하나의 특정 적용은 다수의 기록 포트 액세스가 요청되는 레지스터 파일로서 기능하는 것이다.
본 발명에 따라 메모리를 설계할 때, 주어진 기억 용량을 갖는 기억 소자의 어레이가 사용을 위해 선택될 수 있다. 이러한 어레이는 보통 기억 소자의 사전결정된 애스펙트 비 및 사전결정된 피치를 가질 것이다. 그다음, 상이한 수의 기록 포트를 제공하는 기록 멀티플렉서의 어레이를 위한 설계의 라이브러리는 관심의 적용을 위한 희망의 수의 기록 포트를 갖는 사용할 기록 멀티플렉서의 어레이를 선택하기 위해 사용될 수 있다. 기록 멀티플렉서의 어레이로부터 기억 소자의 어레이를 분리함으로써, 기억 소자의 어레이의 형태 및 기록 멀티플렉서의 어레이의 형태의 준(quasi) 독립적인 선택이 가능하다. 그다음, 기록 멀티플렉서의 어레이는 기억 소자의 어레이의 외측의 디자인에 배치되고, 각각의 기록 멀티플렉서는 기억 소자의 어레이 내의 선택된 기억 소자에 데이터를 기록하기 위해 복수의 비트 라인으로부터 활성 비트 라인을 선택하는 기능을 갖고 있다.
또한, 기억 소자의 주어진 어레이와 함께 사용되는 기록 포트의 수를 선택하는 동일한 자유도가 이러한 동일한 기억 소자의 어레이에 접근하기 위해 희망의 수의 판독 포트를 제공하는 판독 멀티플렉서의 어레이의 선택에 적용될 수 있다.
도 1은 개별적인 기억 소자(6)를 포함하는 기억 소자의 어레이(4)를 포함하는 메모리(2)를 개략적으로 도시하고 있다. 기억 소자(4)의 어레이는 반복적인 주기적 구조를 갖는 규칙적인 어레이이다. 이러한 규칙적인 어레이는 고밀도, 고효율 메모리 실행에 대해 도전성을 갖는다.
기억 소자의 어레이(4)의 외측에 개별적인 기록 멀티플렉서(10)를 포함하는 기록 멀티플렉서의 규칙적인 어레이(8)가 배치되어 있다. 기록 멀티플렉서(10)의 각각은 비트 라인(12)으로의 접속을 위해, 다수의 기록 포트에 상응하는 입력인 복수의 비트 라인(14)중 하나에 공급된 기록 데이터를 선택하는 기능을 갖고 있다. 비트 라인(14)중 선택된 비트 라인은 주어진 기록을 위한 활성 비트 라인이다.
주어진 기록 멀티플렉서(10)로부터의 비트 라인(12)은 기억 소자의 규칙적인 어레이(4) 내의 개별적인 기억 소자(6)에 전용된 것이다. 따라서, 도시된 바와 같이, 기억 소자의 각각의 열에 대해, 이러한 열에서의 각각의 기억 소자에 전용된 하나의 기록 멀티플렉서(10)를 갖는 기록 멀티플렉서의 스택이 제공되어 있다. 이에 따라, 기록 멀티플렉서(8)의 어레이는 기록 포트 선택은 물론 기억 소자의 규칙적인 어레이(4)에서 행을 선택하도록 양측 행 멀티플렉싱을 실행한다. 도 1에 도시된 예에서, 기억 소자 SE00, SE01를 포함하는 기억 소자의 열은 상응하는 개별적인 기억 소자(6)에 전용되는 이러한 개별적인 비트 라인(12)을 갖는 열의 베이스에서 나온 8개의 비트 라인(12)을 가질 것이다.
도 1에 도시된 바와 같이, 기록 멀티플렉서(10)의 피치는 기억 소자(6)의 열 피치에 일치한다. 기록 멀티플렉서의 규칙적인 어레이(8)의 상이한 버전이 상이한 수의 기록 포트를 지원하기 위해 제공될 수 있고 이것들은 개별적인 비트 라인(12)을 통해 제공된 기억 소자의 규칙적인 어레이(4)와 공통 인터페이스를 가질 수 있다. 따라서, 기억 소자의 각각의 열이 그로부터 나온 8개의 비트 라인(12)을 가지고 있다면, 기록 멀티플렉서(8)의 규칙적인 어레이의 상이한 버전이 기억 소자(6)의 각각의 열에 대해 이러한 동일한 8개의 개별적인 비트 라인(12)을 수용하고 구동하도록 제공될 수 있다. 상이한 수의 기록 포트의 지원은 기억 소자(6)의 규칙적인 어레이의 외측에 위치된 기록 멀티플렉서(10) 자체 내의 변화에 의해 수용된다.
도 1에 도시되는 바와 같이, 메모리(2)에는 복수의 출력 비트 라인으로부터, 기억 소자의 규칙적인 어레이(4) 내의 선택된 기억 소자(6)로부터 데이터를 판독하기 위해 활성 비트 라인을 선택하는 기능을 갖는 개별적인 판독 멀티플렉서(14)를 포함하는 판독 멀티플렉서의 규칙적인 어레이(12)가 제공될 수 있다.
도 2는 기억 소자(6) 및 기록 멀티플렉서(10)의 하나의 형태의 예를 개략적으로 도시하고 있다. 기억 소자(6)는 공통 워드 라인 신호(OR_WWL)의 반전된 버전에 의해 제어되는 전송 게이트(16)를 포함하고 있다. 이러한 공통 워드 라인 신호 OR_WWL은 개별적인 기록 포트와 연관된 모든 개별적인 기록 워드 라인 신호 WWL<8:0>의 로컬 OR에 의해 생성될 수 있다. 기억 소자(6)는 또한 기억 소자(6)에 데이터 값을 저장하기 위해 공통 워드 라인 신호에 중단된 피드백(반전 형태)을 채용하는 래치(18)를 포함하고 있다. 기억 소자(6)에 기록되도록 요청될 때, 전송 게이트(16)는 개방되고(전송 렌더링되고) 래치(18) 내의 피드백은 디스에이블되어, 기록 멀티플렉서(10)로부터의 내부 비트 라인 intBL에 반송되는 신호 값이 전송 게이트(16)를 통해 래치(18)로 통과한다. 이러한 공통 워드 라인 신호가 기록 동작 후에 상태를 변경할 때, 전송 게이트(16)는 닫히고 래치(18)내의 피드백은 복구되어, 포착된 기록 데이터 값이 래치(18)에 홀딩된다.
기록 멀티플렉서(10)는 도미노 로직 멀티플렉서의 형태를 갖고 있다. 노드(20)는 프리차지 트랜지스터(22)를 통해 프리차징되어 있다. 약한 키퍼(keeper) 트랜지스터(24)의 배치는 노드(20)가 구동되는 값을 유지하는 기능을 한다. 노드(20)는 기억 소자의 규칙적인 어레이(4)로 통과하고 상술된 바와 같이 래치(18)에 기록 데이터 값을 기록할 수 있는 비트 라인(12)(intBL)에 (비트 라인(12)으로부터의 노이즈에 대한 실드로서 작동하는) 인버터(26)에 의해 결합되어 있다.
노드(20)에는 복수의 방전 트랜지스터(28)가 접속되어 있다. 하나의 방전 트랜지스터(28)가 각각의 기록 포트에 제공되어 있다. 도시된 예에서는 9개의 기록 포트가 존재한다. 기록 워드 라인 WWL<x>이 주어진 기록 포트 x에 대해 어서트되면, 이러한 기록 포트에 대한 방전 트랜지스터(28)는 개방되어 상응하는 기록 비트 라인 WBL<x>에서의 기록 데이터 값이 로우인 경우에, 노드(20)는 방전 트랜지스터(28)를 통해 방전될 것이다. 기록 데이터 값이 하이인 경우에 노드(20)는 충전된 상태로 남게 될 것이다. 이에 따라, 기록 워드 라인 WWL<8:0>의 어느 것이 어서트되는지 여부에 따라, 상응하는 방전 트랜지스터(28)는 개방될 것이고 상응하는 비트 라인 값 WBL<8:0>은 노드(20)에 적용될 것이고, 이러한 노드(20)로부터 상기 비트 라인 값이 래치(18)에 기록된다. 오직 하나의 기록 워드 라인 WBL<8:0>가 임의의 주어진 시간에 어서트된다.
도 3은 메모리의 디자인을 나타내는 데이터를 형성하기 위한 방법을 개략적으로 도시하고 있다. 이러한 표현은 레이아웃 뷰, 타이밍 뷰, 파워 뷰등과 같은 복수의 상이한 레벨(뷰)중 하나 이상에서 있을 수도 있다. 단계 30에서, 주어진 용량, 액스펙트비 및 기억 소자 피치를 갖는 기억 소자 어레이(4)가 선택된다. 그다음, 단계 32는 단계 30으로부터의 선택된 기억 소자 어레이와 함께 사용되기에 적절한 복수의 기록 멀티플렉서 어레이를 포함하는 세트를 결정한다. 이러한 상이한 기록 멀티플렉서 어레이는 상이한 수의 기록 포트를 지원할 수 있다. 그다음, 단계 34는 사용을 위해 기록 멀티플렉서 어레이중 하나를 선택한다. 사용자는 예를 들어, 제공하기 원하는 기록 포트의 수를 규정할 수 있고 이러한 수는 디자인을 위해 사용되어야 하는 기록 멀티플렉서 어레이를 선택하도록 사용될 수 있다. 그다음, 단계 36은 이러한 기록 멀티플렉서 어레이를 선택하고 기억 소자 어레이에 인접하여 그리고 외측에 위치시키고, 기억 소자 어레이를 통과하는 비트 라인과 기록 멀티플렉서 어레이로부터 출력된 비트 라인을 전기 접속시키는 기능을 수행한다.
본 발명의 실시예가 첨부된 도면을 참조하여 여기에 상세하게 기술되어 있지만, 본 발명은 이러한 실시예에 제한되지 않고 다양한 변화, 추가 및 수정이 첨부된 청구범위에 규정된 바와 같이, 본 발명의 범위 및 정신으로부터 벗어남 없이 당업자에 의해 가능하다는 것을 이해해야 한다. 예를 들어, 종속항의 특징의 다양한 조합은 본 발명의 범위로부터 벗어남 없이 독립항의 특징에 의해 만들어질 수 있다.

Claims (19)

  1. 기억 소자의 규칙적인 어레이; 및
    각각의 기록 멀티플렉서가 상기 기억 소자의 규칙적인 어레이 내의 선택된 기억 소자에 기록 데이터를 기록하기 위해 복수의 비트 라인으로부터 활성 비트 라인을 선택하는 기록 멀티플렉서의 규칙적인 어레이를 포함하는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 기록 멀티플렉서의 규칙적인 어레이는 상기 기억 소자의 규칙적인 어레이 외측에 배치된 것을 특징으로 하는 메모리.
  3. 제1항에 있어서, 상기 선택된 기억 소자는 상기 복수의 기록 비트 라인중 하나가 활성 비트 라인으로서 선택될 때 상기 기록 데이터를 저장하기 위해 상기 선택된 기억 소자를 기록 상태로 전환하는 공통 워드 라인 신호에 의해 제어되는 것을 특징으로 하는 메모리.
  4. 제3항에 있어서, 상기 기록 멀티플렉서는 상기 복수의 기록 비트 라인중 상응하는 기록 비트 라인이 상기 활성 기록 비트 라인으로서 상기 기록 멀티플렉서에 의해 선택되어야 하는지 여부를 각각 나타내는 복수의 개별적인 워드 라인 신호를 수신하는 것을 특징으로 하는 메모리.
  5. 제4항에 있어서, 상기 복수의 개별적인 워드 라인 신호의 논리합으로서 상기 공통 워드 라인 신호를 생성하는 OR 회로를 포함하는 것을 특징으로 하는 메모리.
  6. 제1항에 있어서, 상기 기록 멀티플렉서는 상기 활성 비트 라인을 프리차지 노드에 접속하고 상기 기록 데이터의 값에 따라 상기 프리차지 노드를 선택적으로 방전시키는 도미노 로직 기록 멀티플렉서를 포함하는 것을 특징으로 하는 메모리.
  7. 제6항에 있어서, 상기 프리차지 노드와 상기 선택된 기억 소자 사이에 접속된 인버터를 포함하는 것을 특징으로 하는 메모리.
  8. 제7항에 있어서, 상기 인버터는 상기 프리차지 노드에 도달하는 상기 복수의 비트 라인에서 발생하는 노이즈를 차폐하도록 형성된 것을 특징으로 하는 메모리.
  9. 제3항에 있어서, 상기 선택된 기억 소자는 상기 공통 워드 라인 신호에 의해 전환되는 전송 게이트 및 상기 공통 워드 라인 신호에 의해 중단되는 피드백을 갖는 래치를 포함하는 것을 특징으로 하는 메모리.
  10. 제1항에 있어서, 상기 기억 소자의 규칙적인 어레이의 기억 소자 피치는 상기 기록 멀티플렉서의 규칙적인 어레이의 기록 멀티플렉서 피치에 일치하는 것을 특징으로 하는 메모리.
  11. 제1항에 있어서, 상기 기억 소자의 규칙적인 어레이 외측에 배치된 판독 멀티플렉서의 규칙적인 어레이를 포함하고, 각각의 판독 멀티플렉서는 상기 기억 소자의 규칙적인 어레이 내의 선택된 기억 소자로부터 판독 데이터를 판독하기 위해 활성 비트 라인을 복수의 비트 라인으로부터 선택하는 것을 특징으로 하는 메모리.
  12. 제1항에 있어서, 상기 기억 소자의 규칙적인 어레이는 레지스터 파일로서 기능하는 것을 특징으로 하는 메모리.
  13. 데이터 비트를 저장하기 위한 기억 소자 수단의 규칙적인 어레이; 및
    전환을 위한 기록 멀티플렉서 수단의 규칙적인 어레이를 포함하고,
    각각의 기록 멀티플렉서 수단은 상기 기억 소자 수단의 규칙적인 어레이 내의 선택된 기억 소자 수단에 기록 데이터를 기록하기 위해 복수의 비트 라인으로부터 활성 비트 라인을 선택하는 것을 특징으로 하는 메모리.
  14. 메모리의 디자인을 나타내는 데이터를 형성하는 방법에 있어서,
    상기 메모리의 일부를 형성하기 위해 기억 소자의 어레이를 선택하는 단계;
    상이한 수의 기록 포트를 제공하는 복수의 기록 멀티플렉서의 어레이로부터, 상기 메모리의 일부를 형성하기 위해 주어진 수의 기록 포트를 갖는 선택된 기록 멀티플렉서의 어레이를 선택하는 단계; 및
    각각의 기록 멀티플렉서가 상기 기억 소자의 어레이 내의 선택된 기억 소자에 기록 데이터를 기록하기 위해 복수의 비트 라인으로부터 활성 비트 라인을 선택하는 상기 선택된 기록 멀티플렉서의 어레이를 상기 디자인에 배치하는 단계를 포함하는 것을 특징으로 하는 데이터 형성 방법.
  15. 제14항에 있어서, 상기 기억 소자의 어레이는 기억 소자의 규칙적인 어레이인 것을 특징으로 하는 데이터 형성 방법.
  16. 제15항에 있어서, 상기 기록 멀티플렉서의 어레이는 기억 기록 멀티플렉서의 규칙적인 어레이인 것을 특징으로 하는 데이터 형성 방법.
  17. 제16항에 있어서, 상기 기억 소자의 규칙적인 어레이의 기억 소자 피치는 상기 기록 멀티플렉서의 규칙적인 어레이의 기록 멀티플렉서 피치에 일치하는 것을 특징으로 하는 데이터 형성 방법.
  18. 제14항에 있어서,
    상이한 수의 판독 포트를 제공하는 판독 멀티플렉서의 복수의 어레이로부터, 주어진 수의 판독 포트를 갖는 선택된 판독 멀티플렉서의 어레이를 선택하는 단계; 및
    상기 선택된 판독 멀티플렉서의 어레이를 상기 기억 소자의 어레이 외측의 상기 메모리에 배치하는 단계를 포함하고, 각각의 판독 멀티플렉서는 상기 기억 소자의 어레이 내의 선택된 기억 소자로부터 판독 데이터를 판독하기 위해 복수의 비트 라인으로부터 활성 비트 라인을 선택하는 것을 특징으로 하는 데이터 형성 방법.
  19. 제14항에 있어서, 상기 기억 소자의 어레이는 레지스터 파일로서 기능하는 것을 특징으로 하는 데이터 형성 방법.
KR1020150175643A 2014-12-23 2015-12-10 다수의 기록 포트를 갖는 메모리 KR101884190B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/581,229 2014-12-23
US14/581,229 US9721624B2 (en) 2014-12-23 2014-12-23 Memory with multiple write ports

Publications (2)

Publication Number Publication Date
KR20160076973A true KR20160076973A (ko) 2016-07-01
KR101884190B1 KR101884190B1 (ko) 2018-08-01

Family

ID=56130188

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150175643A KR101884190B1 (ko) 2014-12-23 2015-12-10 다수의 기록 포트를 갖는 메모리

Country Status (3)

Country Link
US (1) US9721624B2 (ko)
KR (1) KR101884190B1 (ko)
TW (1) TWI622995B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847214B2 (en) * 2017-09-25 2020-11-24 Taiwan Semiconductor Manufacturing Company Limited Low voltage bit-cell

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5042007A (en) * 1990-02-26 1991-08-20 Eastman Kodak Company Apparatus for transposing digital data
EP0461904A3 (en) * 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
US5440506A (en) * 1992-08-14 1995-08-08 Harris Corporation Semiconductor ROM device and method
DE69523354T2 (de) * 1994-02-25 2002-07-11 Kabushiki Kaisha Toshiba, Kawasaki Multiplexer
US5481495A (en) * 1994-04-11 1996-01-02 International Business Machines Corporation Cells and read-circuits for high-performance register files
US5629901A (en) * 1995-12-05 1997-05-13 International Business Machines Corporation Multi write port register
KR100228339B1 (ko) * 1996-11-21 1999-11-01 김영환 읽기 포트와 쓰기 포트를 공유하는 다중포트 액세스 메모리
US6032241A (en) * 1997-05-30 2000-02-29 Via-Cyrix, Inc. Fast RAM for use in an address translation circuit and method of operation
US6055616A (en) * 1997-06-25 2000-04-25 Sun Microsystems, Inc. System for efficient implementation of multi-ported logic FIFO structures in a processor
US6351427B1 (en) * 1997-12-10 2002-02-26 Texas Instruments Incorporated Stored write scheme for high speed/wide bandwidth memory devices
JPH11184674A (ja) * 1997-12-24 1999-07-09 Fujitsu Ltd レジスタファイル
US6202139B1 (en) * 1998-06-19 2001-03-13 Advanced Micro Devices, Inc. Pipelined data cache with multiple ports and processor with load/store unit selecting only load or store operations for concurrent processing
US6282627B1 (en) * 1998-06-29 2001-08-28 Chameleon Systems, Inc. Integrated processor and programmable data path chip for reconfigurable computing
US6778466B2 (en) * 2002-04-11 2004-08-17 Fujitsu Limited Multi-port memory cell
US20040123037A1 (en) * 2002-12-20 2004-06-24 Wilfred Gomes Interconnect structure including write and read structures
US20040268032A1 (en) * 2003-06-30 2004-12-30 Kommandur Badarinath N Modular content addressable memory
US6901003B2 (en) * 2003-07-10 2005-05-31 International Business Machines Corporation Lower power and reduced device split local and continuous bitline for domino read SRAMs
US7243170B2 (en) * 2003-11-24 2007-07-10 International Business Machines Corporation Method and circuit for reading and writing an instruction buffer
US7116585B2 (en) * 2004-07-06 2006-10-03 Lattice Semiconductor Corporation Memory systems and methods
JP2008515292A (ja) * 2004-09-24 2008-05-08 サイプレス セミコンダクター コーポレイション ワンタイムプログラマブルラッチおよび方法
US7307912B1 (en) * 2004-10-25 2007-12-11 Lattice Semiconductor Corporation Variable data width memory systems and methods
KR100635176B1 (ko) * 2005-01-28 2006-10-16 주식회사 하이닉스반도체 반도체 메모리 장치 및 그것의 라이트 데이터 멀티플렉싱방법
US7562273B2 (en) * 2006-06-02 2009-07-14 International Business Machines Corporation Register file cell with soft error detection and circuits and methods using the cell
US7649764B2 (en) * 2007-01-04 2010-01-19 Freescale Semiconductor, Inc. Memory with shared write bit line(s)
US7782691B2 (en) * 2007-11-07 2010-08-24 International Business Machines Corporation Apparatus for guaranteed write through in domino read SRAM's
WO2010025074A1 (en) * 2008-08-28 2010-03-04 Sandbridge Technologies, Inc. Latch-based implementation of a register file for a multi-threaded processor
US8213249B2 (en) * 2010-05-27 2012-07-03 International Business Machines Corporation Implementing low power data predicting local evaluation for double pumped arrays
US20110317478A1 (en) * 2010-06-25 2011-12-29 International Business Machines Corporation Method and Circuit Arrangement for Performing a Write Through Operation, and SRAM Array With Write Through Capability
US8488368B2 (en) * 2011-02-02 2013-07-16 International Business Machines Corporation Method for selectable guaranteed write-through with early read suppression
US8750053B2 (en) * 2011-06-09 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM multiplexing apparatus
US8873329B1 (en) * 2012-01-17 2014-10-28 Rambus Inc. Patterned memory page activation
JP5809572B2 (ja) * 2012-01-30 2015-11-11 ルネサスエレクトロニクス株式会社 半導体装置
US8837205B2 (en) * 2012-05-30 2014-09-16 Freescale Semiconductor, Inc. Multi-port register file with multiplexed data
US9093135B2 (en) * 2012-11-15 2015-07-28 Nvidia Corporation System, method, and computer program product for implementing a storage array
US9070477B1 (en) * 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9058872B2 (en) * 2013-01-31 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance-based random access memory
US9165619B2 (en) * 2013-04-30 2015-10-20 Qualcomm Incorporated Apparatus and method for reading data from multi-bank memory circuits
KR102164019B1 (ko) * 2014-01-27 2020-10-12 에스케이하이닉스 주식회사 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치

Also Published As

Publication number Publication date
US9721624B2 (en) 2017-08-01
US20160180896A1 (en) 2016-06-23
TW201635284A (zh) 2016-10-01
KR101884190B1 (ko) 2018-08-01
TWI622995B (zh) 2018-05-01

Similar Documents

Publication Publication Date Title
US6323681B1 (en) Circuits and methods for operating a multiplexer array
US7196942B2 (en) Configuration memory structure
CA2415281C (en) Architecture and method for partially reconfiguring an fpga
US6373779B1 (en) Block RAM having multiple configurable write modes for use in a field programmable gate array
US6346825B1 (en) Block RAM with configurable data width and parity for use in a field programmable gate array
US6353332B1 (en) Methods for implementing CAM functions using dual-port RAM
US20170184662A1 (en) Centralized Built-In Soft-Repair Architecture for Integrated Circuits With Embedded Memories
US7266020B1 (en) Method and apparatus for address and data line usage in a multiple context programmable logic device
US5953745A (en) Redundant memory array
US7183796B2 (en) Configuration memory implementation for LUT-based reconfigurable logic architectures
US7250786B1 (en) Method and apparatus for modular redundancy with alternative mode of operation
JPH08129890A (ja) 半導体記憶装置
JPH04219841A (ja) ランダム・アクセス・メモリ装置
US6728799B1 (en) Hybrid data I/O for memory applications
KR101884190B1 (ko) 다수의 기록 포트를 갖는 메모리
US6115294A (en) Method and apparatus for multi-bit register cell
US7715271B1 (en) Using dedicated read output path to reduce unregistered read access time for a FPGA embedded memory
US7639557B1 (en) Configurable random-access-memory circuitry
JP3581364B2 (ja) ランダムアクセス比較アレイ
US6680871B1 (en) Method and apparatus for testing memory embedded in mask-programmable logic device
US20160086659A1 (en) Sram array comprising multiple cell cores
US20240170050A1 (en) 6t-sram-based digital computing-in-memory circuits supporting flexible input dimension
US8289804B2 (en) Semiconductor control line address decoding circuit
US8222922B2 (en) ROM implementation for ROM based logic design
US6985011B1 (en) Method of reducing the number of configuration bits by eliminating the unused configuration bits

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant