KR20160072923A - 표시 장치 - Google Patents

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Abstract

표시 장치는, 복수의 게이트 라인들과 적어도 2 개의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버, 데이터 신호에 응답해서 데이터 출력 신호를 출력하는 데이터 드라이버, 제1 및 제2 선택 신호들에 응답해서 상기 데이터 출력 신호를 상기 적어도 2개의 데이터 라인들로 제공하는 디멀티플렉서 회로 및 상기 데이터 드라이버로 상기 데이터 신호를 제공하고, 상기 제2 및 제2 선택 신호들을 출력하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하며, 상기 디멀티플렉서는, 상기 데이터 출력 신호와 상기 적어도 2개의 데이터 라인들 중 제1 데이터 라인 사이에 연결되고, 상기 제1 선택 신호와 연결된 게이트 단자를 포함하는 제1 트랜지스터 및 상기 제2 선택 신호와 상기 제1 데이터 라인 사이에 연결된 제1 커패시터를 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 픽셀들을 포함한다. 복수의 픽셀 각각은 스위칭 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 데이터 구동 신호를 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다.
이러한 표시 장치는 게이트 드라이버에 의해서 소정 게이트 라인으로 게이트 온 전압을 인가한 후, 데이터 드라이버에 의해서 영상 신호에 대응하는 데이터 전압을 데이터 라인들로 제공하는 것에 의해서 영상을 표시할 수 있다.
최근 표시 패널의 크기가 커짐에 따라서 데이터 라인의 수가 많아지고 있다. 한정된 크기를 갖는 데이터 드라이버 IC가 구동할 수 있는 데이터 라인의 수는 제한적이므로 표시 패널의 크기가 커짐에 따라서 더 많은 데이터 드라이버 IC가 필요하다.
따라서 본 발명의 목적은 필요로 하는 데이터 드라이버 IC의 수를 줄일 수 있는 표시 장치를 제공하는데 있다.
본 발명의 목적은 데이터 드라이버 IC의 수를 줄이더라도 표시 영상의 품질 저하를 방지할 수 있는 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 표시 장치는: 복수의 게이트 라인들과 적어도 2 개의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버, 데이터 신호에 응답해서 데이터 출력 신호를 출력하는 데이터 드라이버, 제1 및 제2 선택 신호들에 응답해서 상기 데이터 출력 신호를 상기 적어도 2개의 데이터 라인들로 제공하는 디멀티플렉서 회로, 및 상기 데이터 드라이버로 상기 데이터 신호를 제공하고, 상기 제2 및 제2 선택 신호들을 출력하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 상기 디멀티플렉서는, 상기 데이터 출력 신호와 상기 적어도 2개의 데이터 라인들 중 제1 데이터 라인 사이에 연결되고, 상기 제1 선택 신호와 연결된 게이트 단자를 포함하는 제1 트랜지스터, 및 상기 제2 선택 신호와 상기 제1 데이터 라인 사이에 연결된 제1 커패시터를 포함한다.
이 실시예에 있어서, 상기 제1 커패시터는 상기 제1 선택 신호와 상기 제1 데이터 라인 사이의 기생 커패시턴스와 동일한 커패시턴스를 갖는다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 제1 및 제2 선택 신호들을 순차적으로 활성화한다.
이 실시예에 있어서, 상기 디멀티플렉서 회로는, 상기 제1 선택 신호가 활성화될 때 상기 데이터 출력 신호를 상기 제1 데이터 라인으로 제공하고, 상기 제2 선택 신호가 활성화될 때 상기 데이터 출력 신호를 상기 제2 데이터 라인으로 제공한다.
이 실시예에 있어서, 상기 디멀티플렉서 회로는, 상기 데이터 출력 신호와 상기 적어도 2개의 데이터 라인들 중 제2 데이터 라인 사이에 연결되고, 상기 제2 선택 신호와 연결된 게이트 단자를 포함하는 제2 트랜지스터, 및 상기 제1 선택 신호와 상기 제2 데이터 라인 사이에 연결된 제2 커패시터를 더 포함한다.
이 실시예에 있어서, 상기 제2 커패시터는 상기 제2 선택 신호와 상기 제2 데이터 라인 사이의 기생 커패시터와 동일한 커패시턴스를 갖는다.
이 실시예에 있어서, 상기 디멀티플렉서 회로는, 상기 데이터 출력 신호를 상기 제2 데이터 라인으로 전달하는 신호 경로를 더 포함하며, 상기 제1 선택 신호가 활성화될 때 상기 데이터 출력 신호를 상기 제1 및 제2 데이터 라인들로 제공한다.
이 실시예에 있어서, 상기 제1 및 제2 선택 신호들 각각의 최대 신호 레벨과 최소 신호 레벨은 서로 동일하다.
이와 같은 구성을 갖는 표시 장치는 디멀티플렉서 회로를 포함하여 데이터 드라이버 IC의 수를 1/2로 감소시킬 수 있다. 특히, 디멀티플렉서 내 킥백 전압을 보상함으로써 화질 저하를 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 디멀티플렉서 회로 내 디멀티플렉서의 구성을 보여주는 도면이다.
도 3은 도 2에 도시된 디멀티플렉서의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 다른 실시 예에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다.
도 5는 도 4에 도시된 디멀티플렉서 회로 내 디멀티플렉서의 구성을 보여주는 도면이다.
도 6은 도 5에 도시된 디멀티플렉서의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 4에 도시된 디멀티플렉서 회로 내 디멀티플렉서의 다른 실시예에 따른 구성을 보여주는 도면이다.
도 8은 도 7에 도시된 디멀티플렉서의 동작을 설명하기 위한 타이밍도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 게이트 드라이버(130), 데이터 드라이버(140) 및 디멀티플렉서 회로(150)를 포함한다.
표시 패널(110)은 제1 방향(X1)으로 신장하는 복수의 게이트 라인들(GL1~GLn), 제2 방향(X2)으로 신장하는 복수의 데이터 라인들(DL1~DLm) 및 복수의 게이트 라인들(GL1~GLn)과 복수의 데이터 라인들(DL1~DLm)에 각각 연결된 복수의 픽셀들(PX)을 포함한다. 복수의 픽셀들(PX) 각각은 대응하는 데이터 라인 및 게이트 라인에 연결된 스위칭 트랜지스터(T1)와 이에 연결된 액정 커패시터(crystal capacitor, CLC) 및 스토리지 커패시터(storage capacitor, CST)를 포함한다.
타이밍 컨트롤러(120)는 외부로부터 제공된 영상 신호(RGB) 및 제어 신호(CTRL)에 응답해서 데이터 신호(DATA) 및 제1 제어 신호(CONT1)를 데이터 드라이버(140)로 제공하고, 제2 제어 신호(CONT2)를 게이트 드라이버(130)로 제공한다. 또한 타이밍 컨트롤러(120)는 제1 및 제2 선택 신호들(SEL1, SEL2)을 디멀티플렉서 회로(150)로 제공한다.
게이트 드라이버(130)는 타이밍 컨트롤러(120)로부터의 제2 제어 신호(CONT2)에 응답해서 복수의 게이트 라인들(GL1~GLn)을 순차적으로 구동한다. 데이터 드라이버(140)는 타이밍 컨트롤러(120)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1~DLm)을 구동하기 위한 데이터 출력 신호들(DO1~Om/2)을 출력한다. 예컨대, 데이터 출력 신호(DO1)는 디멀티플렉서 회로(150)를 통해 데이터 라인들(D1, D2)로 제공되며, 데이터 출력 신호(DO2)는 디멀티플렉서 회로(150)를 통해 데이터 라인들(D3, D4)로 제공되고, 데이터 출력 신호(DOm/2)는 디멀티플렉서 회로(150)를 통해 데이터 라인들(Dm-1, Dm)로 제공된다.
디멀티플렉서 회로(150)는 복수의 디멀티플렉서들(151~153)을 포함한다. 복수의 디멀티플렉서들(151~153) 각각은 데이터 드라이버(140)로부터 출력되는 데이터 출력 신호(DO1~DOm/2)에 각각 대응한다. 디멀티플렉서들(151~153) 각각은 대응하는 데이터 출력 신호를 2 개의 데이터 라인들로 순차적으로 출력한다. 예컨대, 디멀티플렉서(151)는 데이터 출력 신호(DO1)를 2 개의 데이터 라인들(D1, D2)로 순차적으로 제공한다. 디멀티플렉서(152)는 데이터 출력 신호(DO2)를 2 개의 데이터 라인들(D3, D4)로 순차적으로 제공한다. 마찬가지로 디멀티플렉서(153)는 데이터 출력 신호(DOm/2)를 2 개의 데이터 라인들(Dm-1, Dm)로 순차적으로 제공한다.
디멀티플렉서 회로(150)는 표시 패널(110)의 소정 영역에 구성되거나 별도의 회로 기판 상에 구성될 수 있다.
도 2는 도 1에 도시된 디멀티플렉서 회로 내 디멀티플렉서의 구성을 보여주는 도면이다. 도 2에서는 디멀티플렉서 회로 내 디멀티플렉서(151) 만을 도시하고 설명하나, 다른 디멀티플렉서(152~153)도 디멀티플렉서(151)와 동일한 회로 구성을 갖고 유사하게 동작한다.
도 2를 참조하면, 디멀티플렉서(151)는 제1 트랜지스터(TG1), 제2 트랜지스터(TG2), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함한다.
제1 트랜지스터(TG1)는 데이터 출력 신호(DO1)와 데이터 라인(DL1) 사이에 연결되고, 제1 선택 신호(SEL1)와 연결된 게이트 단자를 포함한다. 제2 트랜지스터(TG2)는 데이터 출력 신호(DO1)와 데이터 라인(DL2) 사이에 연결되고, 제2 선택 신호(SEL2)와 연결된 게이트 단자를 포함한다. 제1 커패시터(C1)는 제2 선택 신호(SEL2)와 데이터 라인(DL1) 사이에 연결된다. 제2 커패시터(C2)는 제1 선택 신호(SEL1)와 데이터 라인(DL2) 사이에 연결된다. 디멀티플렉서(151)는 제1 및 제2 선택 신호들(SEL1, SEL2)에 응답해서 데이터 출력 신호(DO1)를 데이터 라인들(DL1, DL2)로 순차적으로 출력한다.
도 3은 도 2에 도시된 디멀티플렉서의 동작을 설명하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 제1 선택 신호(SEL1)가 하이 레벨이고, 제2 선택 신호(SEL2)가 로우 레벨인 동안 데이터 출력 신호(DO1)는 데이터 라인(DL1)으로 제공된다. 제1 선택 신호(SEL1)가 로우 레벨이고, 제2 선택 신호(SEL2)가 하이 레벨인 동안 데이터 출력 신호(DO1)는 데이터 라인(DL2)으로 제공된다. 이 실시예에서, 상기 제1 및 제2 선택 신호들(SEL1, SEL2) 각각의 최대 신호 레벨과 최소 신호 레벨은 서로 동일한 것이 바람직하다.
제1 선택 신호(SEL1)가 하이 레벨이어서 제1 트랜지스터(TG1)가 턴 온되면 데이터 라인(DL1)의 전압은 증가한다. 제1 선택 신호(SEL1)가 하이 레벨에서 로우 레벨로 천이하더라도 데이터 라인(DL1)으로 공급된 전압은 도 1에 도시된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 충분히 충전될 수 있도록 하기 위하여 소정 시간 유지되어야 한다.
그러나 제1 선택 신호(SEL1)가 하이 레벨에서 로우 레벨로 천이할 때 제1 선택 신호(SEL1)가 전송되는 신호 라인과 데이터 라인(DL1) 사이의 기생 커패시턴스(Cp1)에 의해서 데이터 라인(DL1)의 전압은 소정 레벨만큼 감소한다. 이를 킥백 전압(Vk1)이라 한다. 마찬가지로, 제2 선택 신호(SEL2)가 하이 레벨에서 로우 레벨로 천이할 때 제2 선택 신호(SEL2)가 전송되는 신호 라인과 데이터 라인(DL2) 사이의 기생 커패시턴스(Cp2)에 의해서 데이터 라인(DL2)의 전압은 킥백 전압(Vk2) 만큼 감소한다.
제1 커패시터(C1)는 기생 커패시터(Cp1)에 의한 킥백 전압(Vk1)을 보상하기 위하여 기생 커패시터(Cp1)와 동일한 커패시턴스([capacitance)를 갖도록 설계되는 것이 바람직하다. 제1 선택 신호(SEL1)가 하이 레벨에서 로우 레벨로 천이할 때 제2 선택 신호(SEL2)는 로우 레벨에서 하이 레벨로 천이한다. 그러므로, 제1 커패시터(C1)에 의해서 데이터 라인(DL1)의 전압 레벨은 감소된 킥백 전압(Vk1) 만큼 다시 상승하여 원하는 레벨로 유지될 수 있다.
마찬가지로 제2 커패시터(C2)는 기생 커패시터(Cp2)에 의한 킥백 전압(Vk2)을 보상하기 위하여 기생 커패시터(Cp2)와 동일한 커패시턴스([capacitance)를 갖도록 설계되는 것이 바람직하다. 제2 선택 신호(SEL2)가 하이 레벨에서 로우 레벨로 천이할 때 제1 선택 신호(SEL1)는 로우 레벨에서 하이 레벨로 천이한다. 그러므로, 제2 커패시터(C2)에 의해서 데이터 라인(DL2)의 전압 레벨은 감소된 킥백 전압(Vk2) 만큼 다시 상승하여 원하는 레벨로 유지될 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 표시 장치의 구성을 개략적으로 나타내는 도면이다. 도 4에 도시된 표시 장치(200)는 도 1에 도시된 표시 장치(100)와 유사한 구성을 갖고 동일하게 유사하므로 중복되는 설명은 생략한다.
도 4를 참조하면, 표시 장치(200)는 표시 패널(210), 타이밍 컨트롤러(220), 게이트 드라이버(230), 데이터 드라이버(240) 및 디멀티플렉서 회로(250)를 포함한다. 도 4에 도시된 타이밍 컨트롤러(210)는 제1 선택 신호(SEL1)와 더미 선택 신호(DUM_SEL)를 디멀티플렉서 회로(250)로 제공한다.
도 5는 도 4에 도시된 디멀티플렉서 회로 내 디멀티플렉서의 구성을 보여주는 도면이다. 도 5에서는 디멀티플렉서 회로 내 디멀티플렉서(251) 만을 도시하고 설명하나, 다른 디멀티플렉서(252~253)도 디멀티플렉서(251)와 동일한 회로 구성을 갖고 유사하게 동작한다.
도 5를 참조하면, 디멀티플렉서(251)는 제1 트랜지스터(TG11) 및 제1 커패시터(C11)를 포함한다.
제1 트랜지스터(TG11)는 데이터 출력 신호(DO1)와 데이터 라인(DL1) 사이에 연결되고, 제1 선택 신호(SEL1)와 연결된 게이트 단자를 포함한다. 제1 커패시터(C11)는 더미 선택 신호(DUM_SEL)와 데이터 라인(DL1) 사이에 연결된다. 디멀티플렉서(251)는 제1 선택 신호(SEL1)에 응답해서 데이터 출력 신호(DO1)를 데이터 라인(DL1)으로 출력한다. 디멀티플렉서(251)는 데이터 출력 신호(DO1)와 데이터 라인(DL2)을 연결하는 바이패스 신호 라인(SL1)을 포함한다. 그러므로 데이터 출력 신호(DO1)는 바이패스 신호 라인(BL)을 통해 데이터 라인(DL2)으로 그대로 전달된다.
도 6은 도 5에 도시된 디멀티플렉서의 동작을 설명하기 위한 타이밍도이다.
도 5 및 도 6을 참조하면, 제1 선택 신호(SEL1)가 하이 레벨인 동안 데이터 출력 신호(DO1)는 데이터 라인들(DL1, DL2)으로 제공된다. 제1 선택 신호(SEL1)가 로우 레벨이면 데이터 출력 신호(DO1)는 데이터 라인(DL2)으로 제공된다.
제1 선택 신호(SEL1)가 하이 레벨이어서 제1 트랜지스터(TG1)가 턴 온되면 데이터 라인(DL1)의 전압은 증가한다. 제1 선택 신호(SEL1)가 하이 레벨에서 로우 레벨로 천이하더라도 데이터 라인(DL1)으로 공급된 전압은 도 1에 도시된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 충분히 충전될 수 있도록 하기 위하여 소정 시간 유지되어야 한다.
그러나 제1 선택 신호(SEL1)가 하이 레벨에서 로우 레벨로 천이할 때 제1 선택 신호(SEL1)가 전송되는 신호 라인과 데이터 라인(DL1) 사이의 기생 커패시턴스(Cp1)에 의해서 데이터 라인(DL1)의 전압은 소정 레벨만큼 감소한다. 이를 킥백 전압(Vk1)이라 한다.
제1 커패시터(C11)는 기생 커패시터(Cp1)에 의한 킥백 전압(Vk1)을 보상하기 위하여 기생 커패시터(Cp1)와 동일한 커패시턴스([capacitance)를 갖도록 설계되는 것이 바람직하다. 제1 선택 신호(SEL1)가 하이 레벨에서 로우 레벨로 천이할 때 더미 선택 신호(DUM_SEL)는 로우 레벨에서 하이 레벨로 천이한다. 그러므로, 제1 커패시터(C11)에 의해서 데이터 라인(DL1)의 전압 레벨은 감소된 킥백 전압(Vk1) 만큼 다시 상승하여 원하는 레벨로 유지될 수 있다. 이 실시예에서, 더미 선택 신호(DUM_SEL)는 도 3에 도시된 제2 선택 신호(SEL2)와 실질적으로 유사하다.
도 7은 도 4에 도시된 디멀티플렉서 회로 내 디멀티플렉서의 다른 실시예에 따른 구성을 보여주는 도면이다.
도 7을 참조하면, 디멀티플렉서(351)는 제1 트랜지스터(TG21) 및 제1 커패시터(C21)를 포함한다. 제1 트랜지스터(TG21)는 데이터 출력 신호(DO1)와 데이터 라인(DL1) 사이에 연결되고, 제1 선택 신호(SEL1)와 연결된 게이트 단자를 포함한다. 제1 커패시터(C11)는 더미 선택 신호(DUM_SEL)와 데이터 라인(DL2) 사이에 연결된다. 디멀티플렉서(351)는 제1 선택 신호(SEL1)에 응답해서 데이터 출력 신호(DO1)를 데이터 라인(DL1)으로 출력한다. 디멀티플렉서(351)는 데이터 출력 신호(DO1)와 데이터 라인(DL2)을 연결하는 바이패스 신호 라인(BL)을 포함한다. 그러므로 데이터 출력 신호(DO1)는 바이패스 신호 라인(BL)을 통해 데이터 라인(DL2)으로 그대로 전달된다.
도 8은 도 7에 도시된 디멀티플렉서의 동작을 설명하기 위한 타이밍도이다.
도 7 및 도 8을 참조하면, 제1 선택 신호(SEL1)가 하이 레벨인 동안 데이터 출력 신호(DO1)는 데이터 라인들(DL1, DL2)으로 제공된다. 제1 선택 신호(SEL1)가 로우 레벨이면 데이터 출력 신호(DO1)는 데이터 라인(DL2)으로 제공된다.
제1 선택 신호(SEL1)가 하이 레벨이어서 제1 트랜지스터(TG1)가 턴 온되면 데이터 라인(DL1)의 전압은 증가한다. 제1 선택 신호(SEL1)가 하이 레벨에서 로우 레벨로 천이하더라도 데이터 라인(DL1)으로 공급된 전압은 도 1에 도시된 액정 커패시터(CLC) 및 스토리지 커패시터(CST)가 충분히 충전될 수 있도록 하기 위하여 소정 시간 유지되어야 한다.
그러나 제1 선택 신호(SEL1)가 하이 레벨에서 로우 레벨로 천이할 때 제1 선택 신호(SEL1)가 전송되는 신호 라인과 데이터 라인(DL1) 사이의 기생 커패시턴스(Cp1)에 의해서 데이터 라인(DL1)의 전압은 소정 레벨만큼 감소한다. 이를 킥백 전압(Vk1)이라 한다.
제1 커패시터(C21)는 기생 커패시터(Cp1)에 의한 킥백 전압(Vk1)을 보상하기 위하여 기생 커패시터(Cp1)와 동일한 커패시턴스([capacitance)를 갖도록 설계되는 것이 바람직하다. 더미 선택 신호(DUM_SEL)가 하이 레벨에서 로우 레벨로 천이할 때 제1 커패시터(C21)에 의해서 데이터 라인(DL2)의 전압 레벨은 데이터 라인(DL1)의 킥백 전압(Vk1) 만큼 감소한다.
그러므로 데이터 라인(DL1)의 킥백 전압(Vk1)과 데이터 라인(DL2)의 킥백 전압(Vk2)이 동일하게 된다(Vk1=Vk2). 그러므로 데이터 라인들(DL1,DL2) 간의 킥백 전압 차이에 따른 휘도 불균형 현상이 해소될 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
100: 표시 장치 110: 표시 패널
120: 타이밍 컨트롤러 130: 게이트 드라이버
140: 데이터 드라이버 150, 250: 디멀티플렉서 회로
151~153, 251~253, 351: 디멀티플렉서

Claims (8)

  1. 복수의 게이트 라인들과 적어도 2 개의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널;
    상기 복수의 게이트 라인들을 구동하는 게이트 드라이버;
    데이터 신호에 응답해서 데이터 출력 신호를 출력하는 데이터 드라이버;
    제1 및 제2 선택 신호들에 응답해서 상기 데이터 출력 신호를 상기 적어도 2개의 데이터 라인들로 제공하는 디멀티플렉서 회로; 및
    상기 데이터 드라이버로 상기 데이터 신호를 제공하고, 상기 제2 및 제2 선택 신호들을 출력하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하되;
    상기 디멀티플렉서는,
    상기 데이터 출력 신호와 상기 적어도 2개의 데이터 라인들 중 제1 데이터 라인 사이에 연결되고, 상기 제1 선택 신호와 연결된 게이트 단자를 포함하는 제1 트랜지스터; 및
    상기 제2 선택 신호와 상기 제1 데이터 라인 사이에 연결된 제1 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 커패시터는 상기 제1 선택 신호와 상기 제1 데이터 라인 사이의 기생 커패시턴스와 동일한 커패시턴스를 갖는 것을 특징으로 하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는 상기 제1 및 제2 선택 신호들을 순차적으로 활성화하는 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 디멀티플렉서 회로는,
    상기 제1 선택 신호가 활성화될 때 상기 데이터 출력 신호를 상기 제1 데이터 라인으로 제공하고, 상기 제2 선택 신호가 활성화될 때 상기 데이터 출력 신호를 상기 제2 데이터 라인으로 제공하는 것을 특징으로 하는 표시 장치.
  5. 제 3 항에 있어서,
    상기 디멀티플렉서 회로는,
    상기 데이터 출력 신호와 상기 적어도 2개의 데이터 라인들 중 제2 데이터 라인 사이에 연결되고, 상기 제2 선택 신호와 연결된 게이트 단자를 포함하는 제2 트랜지스터; 및
    상기 제1 선택 신호와 상기 제2 데이터 라인 사이에 연결된 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
  6. 제 6 항에 있어서,
    상기 제2 커패시터는 상기 제2 선택 신호와 상기 제2 데이터 라인 사이의 기생 커패시터와 동일한 커패시턴스를 갖는 것을 특징으로 하는 표시 장치.
  7. 제 3 항에 있어서,
    상기 디멀티플렉서 회로는,
    상기 데이터 출력 신호를 상기 제2 데이터 라인으로 전달하는 신호 경로를 더 포함하며,
    상기 제1 선택 신호가 활성화될 때 상기 데이터 출력 신호를 상기 제1 및 제2 데이터 라인들로 제공하는 것을 특징으로 하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 제1 및 제2 선택 신호들 각각의 최대 신호 레벨과 최소 신호 레벨은 서로 동일한 것을 특징으로 하는 표시 장치.

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