KR20160065846A - 발광 다이오드를 포함하는 광전자 디바이스 - Google Patents
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Abstract
본 발명은 대향하는 제 1 표면(12) 및 제 2 표면(14)을 포함하는 반도체 기판(10), 이 기판의 제 1 부분(541) 상에 지지되고, 원추형 또는 원추대형 와이어형 반도체 소자(201)를 포함하는 제 1 발광 다이오드(DEL1)의 제 1 어셈블리(D1), 각각의 제 1 발광 다이오드(DEL1)를 피복하는 제 1 전극(301), 기판으로부터 절연되고, 기판을 통해 연장되고, 제 1 전극에 접속되는 제 1 전도성 부분(421); 기판의 제 2 부분(542) 상에 지지되고, 원추형 또는 원추대형 와이어형 반도체 소자(202)를 포함하는 제 2 발광 다이오드(DEL2)의 제 2 어셈블리(D2), 각각의 제 2 발광 다이오드(DEL2)를 피복하는 제 2 전극(302), 상기 기판으로부터 절연되고, 제 2 전극에 접속되는 제 2 전도성 부분(422), 및 제 1 전도성 부분을 제 2 표면의 측 상에서 기판의 제 2 부분에 접속시키는 제 1 전도성 요소(461, 51, 482)를 포함하는 광전자 디바이스(5)에 관한 것이다.
Description
본 특허 출원에서 참조된 프랑스 특허 출원 FR13/59409의 우선권을 주장한다.
본 발명은 일반적으로 반도체 재료에 기초한 광전자 디바이스 및 이것을 제조하기 위한 방법에 관한 것이다. 본 발명은 더 구체적으로 3 차원 요소, 특히 반도체 마이크로와이어 또는 나노와이어에 의해 형성되는 발광 다이오드를 포함하는 광전자 디바이스에 관한 것이다.
"발광 다이오드를 구비하는 광전자 디바이스"라는 어구는 전기 신호를 전자기 복사로 변환시킬 수 있는 디바이스, 특히 전자기 복사, 특히 광의 방출에 사용되는 디바이스를 표시한다. 발광 다이오드를 형성할 수 있는 3 차원 요소의 실시예는 이하 III-V 화합물이라고 부르는 적어도 하나의 III족 원소 및 하나의 V족 원소(예를 들면, 갈륨 질화물 GaN)를 주로 포함하거나, 이하 II-VI 화합물이라고 부르는 적어도 하나의 II족 원소 및 하나의 VI족 원소(예를 들면, 아연 산화물 ZnO)를 주로 포함하는 화합물에 기초한 반도체 재료를 포함하는 마이크로와이어 또는 나노와이어이다.
복수의 광전자 디바이스의 이 3 차원 요소, 특히 반도체 마이크로와이어 또는 나노와이어는 기판 상에 형성될 수 있고, 다음에 이것은 개별적인 광전자 디바이스를 형성하도록 소잉(sawing)된다. 다음에 각각의 광전자 디바이스는 특히 이 3 차원 요소를 보호하기 위해 패키지 내에 배치되고, 이 패키지는 지지체, 예를 들면, 인쇄 회로에 부착된다.
발광 다이오드를 직렬로 접속하는 것이 바람직할 수 있다. 이 목적을 위해, 발광 다이오드는 복수의 별개의 광전자 디바이스 상에 형성되고, 광전자 디바이스는 지지체에 부착되고, 상호 직렬 접속된다. 얻어진 광전자 시스템의 전체 크기는 상당할 수 있다. 나아가 직렬 접속된 광전자 디바이스를 포함하는 전자 시스템을 제조하는 방법은 각각의 광전자 디바이스를 제조하는 단계에 더하여 지지체에 광전자 디바이스를 부착하는 상이한 단계 및 광전자 디바이스를 상호 접속시키는 단계를 포함한다. 이들 단계는 광전자 시스템의 제조 비용을 증가시킨다.
따라서, 일 실시형태의 목적은 발광 다이오드, 특히 마이크로와이어 또는 나노와이어를 구비하는 이전에 설명된 광전자 디바이스 및 그 제조 방법의 단점 중 적어도 일부를 극복하는 것이다.
일 실시형태의 다른 목적은 직렬 접속된 발광 다이오드를 포함하는 광전자 시스템의 체적을 감소시키는 것이다.
일 실시형태의 다른 목적은 직렬 접속된 발광 다이오드를 포함하는 광전자 디바이스를 제조하는 방법의 단계의 수를 감소시키는 것이다.
다른 실시형태의 목적은 산업적 규모 및 낮은 비용으로 제조될 수 있는 발광 다이오드를 구비하는 광전자 디바이스이다.
따라서, 일 실시형태는,
제 1 전도율 유형이고, 제 1 표면 및 대향하는 제 2 표면을 포함하는 도핑된 반도체 기판;
상기 기판의 제 1 부분에 의해 지지되고, 제 1 와이어-형상, 원추형, 또는 원추대형 반도체 소자를 포함하는 제 1 발광 다이오드의 제 1 어셈블리;
각각의 제 1 발광 다이오드를 피복하는 적어도 부분적으로 투명한 제 1 전극;
상기 기판으로부터 절연되고, 상기 제 2 표면으로부터 적어도 상기 제 1 표면까지 상기 기판을 횡단하여 상기 제 1 전극에 접속되는 제 1 전도성 부분;
상기 기판의 제 2 부분에 의해 지지되고, 제 2 와이어-형상, 원추형, 또는 원추대형 반도체 소자를 포함하는 제 2 발광 다이오드의 제 2 어셈블리;
각각의 제 2 발광 다이오드를 피복하는 적어도 부분적으로 투명한 제 2 전극;
상기 기판으로부터 절연되고, 상기 제 2 표면으로부터 적어도 상기 제 1 표면까지 상기 기판을 횡단하여 상기 제 2 전극에 접속되는 제 2 전도성 부분; 및
상기 제 2 표면의 측 상에서 상기 제 1 전도성 부분을 상기 제 2 전도성 부분에 접속하는 제 1 전도성 요소를 포함하는 광전자 디바이스를 제공한다.
일 실시형태에 따르면, 상기 제 1 기판 부분은 상기 제 1 절연된 전도성 부분에 의해 상기 제 2 기판 부분으로부터 절연된다.
일 실시형태에 따르면, 상기 디바이스는 제 1 측연부 및 반대측의 제 2 측연부를 포함하고, 상기 제 1 절연된 전도성 부분은 상기 제 1 측연부로부터 상기 제 2 측연부까지 연장된다.
일 실시형태에 따르면, 상기 제 1 절연된 전도성 부분은 제 1 기판 부분을 둘러싼다.
일 실시형태에 따르면, 상기 디바이스는 상기 제 1 절연된 전도성 부분과 상이한, 그리고 상기 제 2 기판 부분으로부터 상기 제 1 기판 부분을 절연시키는 절연 부분을 포함한다.
일 실시형태에 따르면, 상기 디바이스는 제 1 측연부 및 반대측의 제 2 측연부를 포함하고, 상기 절연 부분은 상기 제 1 측연부로부터 상기 제 2 측연부까지 연장된다.
일 실시형태에 따르면, 상기 제 1 절연 부분은 제 1 기판 부분을 둘러싼다.
일 실시형태에 따르면, 상기 디바이스는 상기 제 1 기판 부분과 접촉되는 상기 제 2 표면 상에 제 1 전도성 패드를 포함한다.
일 실시형태에 따르면, 기판은 실리콘, 게르마늄, 실리콘 탄화물, 및 III-V 화합물을 포함하는 그룹으로부터 선택된다.
일 실시형태에 따르면, 상기 기판의 도펀트 농도는 5*1016 내지 2*1020 원자/cm3의 범위이다.
일 실시형태에 따르면, 상기 제 1 어셈블리의 발광 다이오드는 제 1 파장으로 발광할 수 있고, 상기 제 2 어셈블리의 발광 다이오드는 제 1 파장과 상이한 제 2 파장으로 발광할 수 있다.
일 실시형태에 따르면, 상기 디바이스는,
상기 기판의 제 3 부분에 의해 지지되고, 제 3 와이어-형상, 원추형, 또는 원추대형 반도체 소자를 포함하는 제 3 발광 다이오드의 제 3 어셈블리;
각각의 제 3 발광 다이오드를 피복하는 적어도 부분적으로 투명한 제 3 전극;
상기 기판으로부터 절연되고, 상기 제 2 표면으로부터 적어도 상기 제 1 표면까지 상기 기판을 횡단하여 상기 제 3 전극에 접속되는 제 3 전도성 부분; 및
상기 제 2 표면의 측 상에서 상기 제 2 전도성 부분을 상기 제 3 전도성 부분에 접속하는 제 2 전도성 요소를 더 포함한다.
일 실시형태에 따르면, 제 3 어셈블리의 발광 다이오드는 상기 제 1 파장 및 제 2 파장과 상이한 제 3 파장으로 발광할 수 있다.
일 실시형태에 따르면, 상기 제 1, 제 2, 및 제 3 어셈블리의 표면은 제 1, 제 2, 및 제 3 방출된 파장의 광의 합성이 방출된 백색광에 대응하도록 선택된다.
일 실시형태에 따르면, 상기 제 1, 제 2, 또는 제 3 파장 중 하나는 청색광에 대응되고, 상기 제 1, 제 2, 또는 제 3 파장 중 다른 하나는 녹색광에 대응되고, 상기 제 1, 제 2, 또는 제 3 파장 중 다른 하나는 적색광에 대응된다.
일 실시형태에 따르면, 상기 디바이스는 4 개 내지 100 개를 초과하는 발광 다이오드의 어셈블리를 포함하고, 상기 발광 다이오드는 상기 기판으로부터 절연되는, 그리고 상기 제 2 표면으로부터 상기 제 1 표면까지 상기 기판을 횡단하는 전도성 부분에 의해 직렬 접속된다.
일 실시형태는 또한 광전자 디바이스를 제조하는 방법을 제공하고, 이 방법은:
(a)
제 1 전도율 유형이고, 제 1 표면을 포함하는 도핑된 기판을 제공하는 단계;
(b)
상기 기판의 제 1 부분에 의해 지지되고, 제 1 와이어-형상, 원추형, 또는 원추대형 반도체 소자를 포함하는 제 1 발광 다이오드의 제 1 어셈블리, 및 상기 기판의 제 2 부분에 의해 지지되고, 제 2 와이어-형상, 원추형, 또는 원추대형 반도체 소자를 포함하는 제 2 발광 다이오드의 제 2 어셈블리를 상기 제 1 표면 상에 형성하는 단계;
(c)
각각의 제 1 발광 다이오드를 피복하는 적어도 부분적으로 투명한 제 1 전극 및 각각의 제 2 발광 다이오드를 피복하는 적어도 부분적으로 투명한 제 2 전극을 형성하는 단계;
(d)
상기 제 1 발광 다이오드 및 제 2 발광 다이오드를 캡슐화하는 층의 상기 제 1 표면의 전체를 피복하는 단계;
(e)
기판 두께를 감소시키는 단계;
(f)
상기 기판으로부터 절연되고, 상기 기판의 제 1 표면의 반대측의 제 2 표면으로부터 적어도 상기 제 1 표면까지 상기 기판을 횡단하여 상기 제 1 전극에 접속되는 제 1 전도성 부분 및 상기 기판으로부터 절연되고, 상기 제 2 표면으로부터 상기 제 1 표면까지 상기 기판을 횡단하여 상기 제 2 전극에 접속되는 제 2 전도성 부분을 형성하는 단계; 및
(g)
상기 제 2 표면의 측 상에서 상기 제 1 전도성 부분을 상기 제 2 전도성 부분에 접속하는 제 1 전도성 요소를 형성하는 단계를 포함한다.
일 실시형태에 따르면, 단계 (a) 내지 (g)는 연속적이다.
일 실시형태에 따르면, 단계 (f)는 단계 (b) 전에 실시된다.
일 실시형태에 따르면, 단계 (f)는 단계 (b)와 단계 (c) 사이에 실시된다.
일 실시형태에 따르면, 상기 단계 (f)는 상기 제 2 표면으로부터 상기 기판 내에 제 1 개구를 에칭하는 단계, 상기 제 1 개구의 적어도 측벽 상에 절연층을 형성하는 단계, 및 상기 절연층을 피복하는 전도성 층을 형성하거나, 또는 전도성 재료로 상기 제 1 개구를 충전시키는 단계를 연속적으로 포함한다.
일 실시형태에 따르면, 상기 단계 (f)는, 상기 단계 (b) 전에 또는 상기 단계(b)와 단계 (c) 사이에, 상기 기판에 상기 제 1 표면으로부터 상기 기판 두께의 일부를 횡단하는 제 2 개구를 에칭하는 단계를 포함하고, 상기 제 2 개구는 상기 기판의 두께를 감소시키는 단계 후에 상기 제 2 표면 상에 개방된다.
일 실시형태에 따르면, 상기 제 1 전극이 상기 제 2 개구들 중 하나 내에 더 형성되고, 상기 제 2 전극이 상기 제 2 개구 중 다른 하나 내에 더 형성된다.
일 실시형태에 따르면, 일 실시형태에 따르면, 이 방법은 상기 단계 (b) 전에 상기 제 2 개구의 적어도 측벽 상에 절연 부분을 형성하는 단계 및 충전 재료로 상기 제 2 개구를 충전하는 단계를 포함한다.
일 실시형태에 따르면, 상기 충전 재료는 상기 기판을 형성하는 상기 재료와 동일하다.
일 실시형태에 따르면, 상기 충전 재료는 인시츄 도핑된 반도체 재료이다.
전술한 그리고 기타의 특징과 장점은 이하의 첨부한 도면과 관련된 특정 실시형태의 비제한적 설명에서 상세히 설명된다.
도 1은 반도체 기판 상에 제조된 마이크로와이어 또는 나노와이어를 갖는 광전자 디바이스의 실시형태의 단순화된 부분 단면도이고;
도 2 및 도 3은 도 1의 디바이스의 전도성 트렌치의 2 개의 상이한 레이아웃을 도시하는 단순화된 부분 평면도이고;
도 4는 반도체 기판 상에 제조된 마이크로와이어 또는 나노와이어를 갖는 광전자 디바이스의 다른 실시형태의 단순화된 부분 단면도이고;
도 5 및 도 6은 도 3의 디바이스의 절연 트렌치의 2 개의 상이한 레이아웃을 도시하는 단순화된 부분 평면도이고;
도 7 내지 도 10은 반도체 기판 상에 제조된 마이크로와이어 또는 나노와이어를 갖는 광전자 디바이스의 다른 실시형태의 단순화된 부분 단면도이고;
도 11a 내지 도 11d는 도 1에 도시된 마이크로와이어 또는 나노와이어를 포함하는 광전자 디바이스를 제조하는 방법의 일 실시형태의 연속적 단계에서 얻어지는 구조의 단순화된 부분 단면도이고;
도 12a 내지 도 12c는 도 7에 도시된 마이크로와이어 또는 나노와이어를 포함하는 광전자 디바이스를 제조하는 방법의 다른 실시형태의 연속적 단계에서 얻어지는 구조의 단순화된 부분 단면도이고;
도 13a 및 도 13b는 마이크로와이어 또는 나노와이어를 포함하는 광전자 디바이스를 제조하는 방법의 다른 실시형태의 연속적 단계에서 얻어지는 구조의 단순화된 부분 단면도이고;
도 14a 내지 도 14e는 도 8에 도시된 마이크로와이어 또는 나노와이어를 포함하는 광전자 디바이스를 제조하는 방법의 다른 실시형태의 연속적 단계에서 얻어지는 구조의 단순화된 부분 단면도이다.
도 1은 반도체 기판 상에 제조된 마이크로와이어 또는 나노와이어를 갖는 광전자 디바이스의 실시형태의 단순화된 부분 단면도이고;
도 2 및 도 3은 도 1의 디바이스의 전도성 트렌치의 2 개의 상이한 레이아웃을 도시하는 단순화된 부분 평면도이고;
도 4는 반도체 기판 상에 제조된 마이크로와이어 또는 나노와이어를 갖는 광전자 디바이스의 다른 실시형태의 단순화된 부분 단면도이고;
도 5 및 도 6은 도 3의 디바이스의 절연 트렌치의 2 개의 상이한 레이아웃을 도시하는 단순화된 부분 평면도이고;
도 7 내지 도 10은 반도체 기판 상에 제조된 마이크로와이어 또는 나노와이어를 갖는 광전자 디바이스의 다른 실시형태의 단순화된 부분 단면도이고;
도 11a 내지 도 11d는 도 1에 도시된 마이크로와이어 또는 나노와이어를 포함하는 광전자 디바이스를 제조하는 방법의 일 실시형태의 연속적 단계에서 얻어지는 구조의 단순화된 부분 단면도이고;
도 12a 내지 도 12c는 도 7에 도시된 마이크로와이어 또는 나노와이어를 포함하는 광전자 디바이스를 제조하는 방법의 다른 실시형태의 연속적 단계에서 얻어지는 구조의 단순화된 부분 단면도이고;
도 13a 및 도 13b는 마이크로와이어 또는 나노와이어를 포함하는 광전자 디바이스를 제조하는 방법의 다른 실시형태의 연속적 단계에서 얻어지는 구조의 단순화된 부분 단면도이고;
도 14a 내지 도 14e는 도 8에 도시된 마이크로와이어 또는 나노와이어를 포함하는 광전자 디바이스를 제조하는 방법의 다른 실시형태의 연속적 단계에서 얻어지는 구조의 단순화된 부분 단면도이다.
명확히 하기 위해, 동일한 요소는 다양한 도면에서 동일한 참조 번호로 표시되었고, 더욱이 전자 회로의 도면에서 통상적인 바와 같이 다양한 도면은 축척에 따르지 않는다. 더욱이, 본 설명의 이해에 유용한 요소만이 도시되었고, 설명된다. 특히, 이하에서 설명되는 광전자 디바이스를 제어하기 위한 수단은 본 기술분야의 당업자의 능력의 범위 내에 있으므로 설명되지 않는다.
이하의 설명에서, 다른 지적이 없는 경우, 용어 "실질적으로", "대략", 및 "약"은 "10% 내까지"를 의미한다. 더욱이, "어떤 재료로 주로 형성되는 화합물" 또는 "어떤 재료에 기초한 화합물"은 화합물이 상기 재료의 95% 이상의 비율을 포함하는 것을 의미하고, 이 비율이 99%를 초과하는 것이 바람직하다.
본 설명은 3 차원 요소, 예를 들면, 마이크로와이어, 나노와이어, 원추형 요소, 또는 테이퍼형 요소를 포함하는 광전자 디바이스에 관한 것이다. 이하의 설명에서, 실시형태는 마이크로와이어 또는 나노와이어를 포함하는 광전자 디바이스에 대해 설명된다. 그러나, 이들 실시형태는 마이크로와이어 또는 나노와이어 이외의 3 차원 요소, 예를 들면, 피라미드 형상의 3 차원 요소를 위해 구현될 수도 있다.
용어 "마이크로와이어" 또는 "나노와이어"는 5 nm 내지 2.5 μm, 바람직하게는 50 nm 내지 2.5 μm의 범위의 단차원(minor Dimension)이라고 부르는 적어도 2 개의 차원 및 최대 단차원의 적어도 1 배, 바람직하게는 적어도 5 배, 더 바람직하게는 적어도 10 배인 장차원(major Dimension)이라고 부르는 제 3 차원을 갖는 우선적인 방향을 따라 세장 형상을 갖는 3 차원 구조물을 나타낸다. 특정의 실시형태에서, 이 단차원은 약 1 μm 이하, 바람직하게는 100 nm 내지 1 μm의 범위, 더 바람직하게는 100 nm 내지 300 nm의 범위일 수 있다. 특정의 실시형태에서, 각각의 마이크로와이어 또는 나노와이어의 높이는 500 nm 이상, 바람직하게는 1 μm 내지 50 μm의 범위일 수 있다.
이하의 설명에서, 용어 "와이어"는 "마이크로와이어 또는 나노와이어"를 의미하는 것으로 사용된다. 바람직하게, 와이어의 우선 방향에 수직인 평면에서 단면의 질량 중심을 관통하는 와이어의 평균선은 실질적으로 직선이고, 이하 와이어의 "축선"이라고 부른다.
일 실시형태에 따르면, 발광 다이오드의 적어도 2 개의 어셈블리를 포함하는 광전자 디바이스가 제공되고, 각각의 어셈블리의 발광 다이오드는 이 발광 다이오드의 어셈블리가 일반적 발광 다이오드와 동등하도록 병렬로 조립된다. 2 개의 일반적 발광 다이오드는 직렬 접속된다. 이러한 직렬 어셈블리를 형성하기 위해, 실리콘 관통 전극 또는 TSV가 외면에 발광 다이오드를 형성한 반도체 기판 내에 형성된다.
도 1은 위에 기재된 바와 같은 와이어로 형성되는 발광 다이오드를 포함하는 광전자 디바이스(5)의 일 실시형태의 단순화된 부분 단면도이다.
이 광전자 디바이스는 발광 다이오드의 2 개의 어셈블리 2 개의 어셈블리(D1, D2)를 포함한다. 이하의 설명에서, 어셈블리(D1 또는 D2)와 각각 관련되는 요소를 표시하기 위해 도면 부호에 첨자 "1" 또는 "2"가 추가되어 있다.
도 1은 다음을 포함하는 구조를 도시한다:
- 하면(12) 및 대향하는 상면(14)을 포함하는 반도체 기판(10) - 상면(14)은 적어도 발광 다이오드의 레벨에서 평면인 것이 바람직함 -;
- 와이어의 성장을 촉진하고, 표면(14) 상에 배치되는 시드 패드(161, 162);
- 높이 H1을 갖는 와이어의 적어도 2 개의 어셈블리(D1, D2)(5 개의 와이어의 2 개의 어셈블리가 일례로서 도시됨) 내에 분포되는 와이어(201, 202) - 각각의 와이어(201, 202)는 시드 패드(161, 162) 중 하나와 접촉되고, 각각의 와이어(201, 202)는 시드 패드(161, 162)와 접촉되는 높이 H2의 하부 부분(221, 222) 및 하부 부분(221, 222)에 연장되는 높이 H3의 상부 부분(241, 242)을 포함함 -;
- 기판(10)의 표면(14) 상 및 각각의 와이어(201, 202)의 하부 부분(221, 222)의 횡측 상에서 연장되는 절연층(26);
- 각각의 상부 부분(241, 242)을 피복하는 반도체 층의 스택(stack)을 포함하는 셸(shell; 281, 282);
- 각각의 어셈블리(D1, D2)를 위해, 각각의 셸(281, 282)을 피복하는 전극을 형성하고, 절연층(26) 상에서 더욱 연장되는 층(301, 302);
- 각각의 어셈블리(D1, D2)를 위해, 와이어(201, 202) 상에서 연장되지 않고 와이어(201, 202) 사이에서 전극 층(301, 302)을 피복하는 전도성 층(321, 322);
- 전체 구조물 및 특히 각각의 전극(301, 302)을 피복하는 캡슐화 층(34);
- 핸들이라고도 부르는 추가의 지지체(36);
- 하면(12)을 피복하는 절연층(38);
- 각각의 어셈블리(D1, D2)를 위해, TSV(401, 402) - 각각의 TSV(401, 402)는 전도성 부분(421, 422)을 포함하고, 이것은 전극(301, 302)에 접속되고, 이것은 기판(10) 내에서 상면(14)으로부터 하면(12)까지 연장되고, 이것은 절연층(422, 442)에 의해 기판(10)으로부터 절연되고, 전도성 부분(421, 422)은 전도성 패드(461, 462) 내의 절연층(38) 상으로 연속됨 -; 및
- 절연층(38) 내에 제공되는 개구(501, 502)를 통해 하면(12)과 접촉되는 전도성 패드(481, 482) - 각각의 전도성 패드(481, 482)는 관련된 와이어(201, 202)의 하측에 실질적으로 배치되고, 전도성 패드(482)는 전도성 부분(51)에 의해 전도성 연부(461)에 접속됨 -.
도 1에 도시된 실시형태에서, 각각의 전도성 부분(421, 422)은 절연층(441, 442)을 피복하는 층이나 또는 층의 스택에 대응할 수 있다. TSV(401, 402)의 코어는 전체적으로 또는 단지 부분적으로 전도성 재료로 충전될 수 있다.
광전자 디바이스(5)는 캡슐화 층(34)과 교락되거나, 또는 캡슐화 층(34)과 핸들(36) 사이에 제공되거나, 또는 핸들(36) 상에 제공되는 형광물질 층을 더 포함할 수 있다.
각각의 와이어(201, 202)에 의해 형성되는 어셈블리, 관련된 시드 패드(161, 162), 및 셸(281, 282)이 발광 다이오드(DEL1, DEL2)를 형성한다. 다이오드(DEL1, DEL2)의 베이스는 시드 패드(161, 162)에 대응된다.
발광 다이오드(DEL1)들은 발광 다이오드의 어셈블리(D1)가 일반적 발광 다이오드와 동등해지도록 병렬로 접속된다. 발광 다이오드(DEL2)들은 발광 다이오드의 어셈블리(D2)가 일반적 발광 다이오드와 동등해지도록 병렬로 접속된다. 각각의 어셈블리(D1, D2)는 수 개의 발광 다이오드(DEL1, DEL2)로부터 수 천 개의 발광 다이오드까지 포함할 수 있다.
본 실시형태에서, 반도체 기판(10)은 모노리스 구조물에 대응한다. 반도체 기판(10)은, 예를 들면, 실리콘, 게르마늄, 실리콘 탄화물, III-V 화합물(예를 들면, GaN 또는 GaAs), 또는 ZnO 기판으로 제조되는 기판이다. 바람직하게, 기판(10)은 단결정 실리콘 기판이다.
바람직하게, 반도체 기판(10)은 금속의 전기 저항류에 근접하는 저항률까지, 바람직하게는 수 밀리옴.cm 미만까지 전기 저항률을 하강시키기 위해 도핑된다. 기판(10)은 5*1016 원자/cm3 내지 2*1020 원자/cm3, 바람직하게는 1*1019 원자/cm3 내지 2*1020 원자/cm3, 예를 들면 5*1019 원자/cm3의 범위의 도펀트 농도로 고농도-도핑된 기판인 것이 바람직하다. 기판(10)은 275 μm 내지 1,500 mm의 범위, 바람직하게는 725 μm의 두께를 갖는다. 실리콘 기판(10)의 경우, P형 도펀트의 예는 붕소(B) 또는 인듐(In)이고, N형 도펀트의 예는 인(P), 비소(As), 또는 안티모니(Sb)이다. 바람직하게, 기판(10)은 N형 인-도핑된다. 실리콘 기판(10)의 표면(12)은 <100> 면일 수 있다.
시드 패드(161, 162)(또한 시드 아일랜드라고도 부름)는 와이어(201, 202)의 성장을 촉진하는 재료로 제조된다. 시드 패드의 횡측 상에서 그리고 시드 패드로 피복되지 않은 기판 부분의 표면 상에서 와이어가 성장하는 것을 방지하기 위해 시드 패드로 피복되지 않은 기판 부분의 표면 및 시드 패드의 횡측을 보호하기 위한 처리가 제공될 수 있다. 이 처리는 시드 패드의 횡측 상에 기판의 상면 및/또는 내부에서 연장되는 다이일렉트릭 영역을 형성하는 단계, 및 다이일렉트릭 영역 상에서 와이어가 성장하지 않은 상태에서 각각의 쌍의 패드에 대해 상기 쌍의 패드 중 하나를 상기 쌍의 다른 패드에 접속시키는 단계를 포함할 수 있다. 상기 다이일렉트릭 영역은 상기 시드 패드(161, 162)을 초과하여 더 연장될 수 있다. 변형례로서, 시드 패드(161, 162)는 어셈블리(D1 또는 D2)와 관련된 영역에서 기판(10)의 표면(14)을 피복하는 시드 층으로 대체될 수 있다. 다음에 원하지 않는 위치에서 와이어의 성장을 방지하기 위해 다이일렉트릭 영역이 시드 층의 상측에 형성될 수 있다.
일 실시예로서, 시드 패드(161, 162)를 형성하는 재료는 원소의 주기율표의 IV, V, 또는 VI족으로부터의 천이 금속의 질화물, 탄화물, 또는 붕화물 또는 이들 화합물의 조합일 수 있다. 일 실시예로서, 시드 패드(161, 162)는 알루미늄 질화물(AlN), 붕소(B), 붕소 질화물(BN), 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 하프늄(Hf), 하프늄 질화물(HfN), 니오븀(Nb), 니오븀 질화물(NbN), 지르코늄(Zr), 지르코늄 붕산염(ZrB2), 지르코늄 질화물(ZrN), 실리콘 탄화물(SiC), 탄탈럼 탄질화물(TaCN), MgxNy 형태의 마그네슘 질화물 - 여기서, x는 약 3이고, y는 약 2이고, 예를 들면, Mg3N2 형태의 마그네슘 질화물 또는 마그네슘 갈륨 질화물(MgGaN) -, 텅스텐(W), 텅스텐 질화물(WN), 또는 이들의 조합으로 제조될 수 있다.
시드 패드(161, 162)는 기판(10)과 동일한 전도율 유형으로 도핑될 수 있다.
절연층(26)은 다이일렉트릭 재료, 예를 들면, 실리콘 산화물(SiO2), 실리콘 질화물(SixNy, 여기서 x는 약 3이고, y는 약 4인, 예를 들면, Si3N4), 실리콘 산질화물(SiOxNy, 여기서 x는 약 1/2일 수 있고, y는 약 1일 수 있는, 예를 들면, Si2ON2), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 또는 다이아몬드로 제조될 수 있다. 일 실시예로서, 절연층(26)의 두께는 5 nm 내지 800 nm의 범위, 예를 들면, 약 30 nm이다.
와이어(201, 202)는 적어도 부분적으로 적어도 하나의 반도체 재료에 기초하여 형성된다. 이 반도체 재료는 실리콘, 게르마늄, 실리콘 탄화물, III-V 화합물, II-VI 화합물, 또는 이들 화합물의 조합일 수 있다.
와이어(201, 202)는 III-V 화합물, 예를 들면, III-N 화합물을 주로 포함하는 반도체 재료로 적어도 부분적으로 형성될 수 있다. III족 원소의 실시예는 갈륨(Ga), 인듐(In), 또는 알루미늄(Al)을 포함한다. III-N 화합물의 실시예는 GaN, AlN, InN, InGaN, AlGaN, 또는 AlInGaN이다. 기타 V족 원소, 예를 들면, 인 또는 비소가 사용될 수도 있다. 일반적으로, III-V 화합물 내의 원소는 상이한 몰분율로 결합될 수 있다.
와이어(201, 202)는 II-VI 화합물을 주로 포함하는 반도체 재료에 기초하여 적어도 부분적으로 형성될 수 있다. II족 원소의 실시예는 IIA족 원소(특히 베릴륨(Be) 및 마그네슘(Mg)) 및 IIB족 원소(특히 아연(Zn) 및 카드뮴(Cd))을 포함한다. VI족 원소의 실시예는 VIA족 원소, 특히 산소(O) 및 텔루륨(Te)을 포함한다. II-VI 화합물의 실시예는 ZnO, ZnMgO, CdZnO, 또는 CdZnMgO이다. 일반적으로, II-VI 화합물 내의 원소는 상이한 몰분율로 결합될 수 있다.
와이어(201, 202)는 도펀트를 포함할 수 있다. 일 실시예로서, III-V 화합물의 경우, 도펀트는 II족 P형 도펀트, 예를 들면, 마그네슘(Mg), 아연(Zn), 카드뮴(Cd), 또는 수은(Hg), IV족 P형 도펀트, 예를 들면, 탄소(C), 또는 IV족 N형 도펀트, 예를 들면, 실리콘(Si), 게르마늄(Ge), 셀레늄(Se), 황(S), 테르븀(Tb), 또는 주석(Sn)을 포함하는 그룹으로부터 선택될 수 있다.
와이어(201, 202)의 횡단면은 예를 들면, 타원형, 원형, 또는 다각형 형상, 특히 삼각형, 직사각형, 정사각형, 또는 육각형과 같은 상이한 형상을 가질 수 있다. 따라서, 와이어의 횡단면 또는 이 와이어 상에 침착된 층과 관련하여 언급되는 "직경"이라는 용어는 예를 들면, 이 횡단면에서 대상으로 된 구조물의 표면적과 관련되는 와이어 횡단면과 동일한 표면적을 갖는 디스크의 직경에 대응하는 양을 표시하는 것으로 이해되어야 한다. 각각의 와이어(201, 202)의 평균 직경은 50 nm 내지 2.5 μm의 범위일 수 있다. 각각의 와이어(201, 202)의 높이 H1는 250 nm 내지 50 μm의 범위일 수 있다. 각각의 와이어(201, 202)는 표면(14)에 실질적으로 수직인 축선을 따르는 세장형 반도체 구조를 가질 수 있다. 각각의 와이어(201, 202)는 대체로 원주형 형상을 가질 수 있다. 2 개의 와이어(20)의 축선은 0.5 μm 내지 10 μm, 바람직하게는 1.5 μm 내지 4 μm 만큼 이격될 수 있다. 일 실시예로서, 와이어(201, 202)는 특히 육각형 네트워크로 규칙적으로 분포될 수 있다.
일 실시예로서, 각각의 와이어(201, 202)의 하부 부분(221, 222)은 기판(10)과 동일한 도핑 유형(예를 들면, 유형 N. 예를 들면, 실리콘-도핑)인 III-N 화합물(예를 들면, 갈륨 질화물)로 주로 형성된다. 하부 부분(221, 222)은 100 nm 내지 25 μm의 범위일 수 있는 높이 H2까지 연장된다.
일 실시예로서, 각각의 와이어(201, 202)의 상부 부분(241, 242)은 III-N 화합물, 예를 들면, GaN으로 적어도 부분적으로 제조된다. 상부 부분(241, 242)은 경우에 따라 하부 부분(221, 222)보다 낮은 고농도로 도핑되는 N형 도핑되거나 또는 의도적으로 도핑되지 않을 수 있다. 상부 부분(241, 242)은 100 nm 내지 25 μm의 범위일 수 있는 높이 H3까지 연장된다.
셸(281, 282)은 복수의 층의 스택을 포함할 수 있고, 특히:
- 관련되는 와이어(201, 202)의 상부 부분(241, 242)을 피복하는 활성층;
- 상기 활성층을 피복하는 하부 부분(221, 222)의 것과 반대인 전도율 유형을 갖는 중간층; 및
- 중간층을 피복하고, 전극(301, 302)으로 피복되는 결합층을 포함한다.
이 활성층은 발광 다이오드(DEL1, DEL2)에 의해 전달되는 복사의 대부분이 방출되는 층이다. 일 실시예에 따르면, 이 활성층은 다중의 양자 우물과 같은 구속 수단을 포함할 수 있다. 이것은, 예를 들면, 각각 5 내지 20 nm(예를 들면, 8 nm) 및 1 내지 10 nm(예를 들면, 2.5 nm)의 두께를 갖는 GaN 층 및 InGaN 층의 교호체(alternation)로 형성된다. 예를 들면, 유형 N 또는 P인 GaN 층이 도핑될 수 있다. 다른 실시예에 따르면, 이 활성층은, 예를 들면, 10 nm를 초과하는 두께를 갖는 단일의 InGaN 층을 포함할 수 있다.
예를 들면, P형 도핑된 중간층은 반도체 층 또는 반도체 층의 스택에 대응할 수 있고, P-N 또는 P-I-N 접합을 형성할 수 이고, 활성층은 중간 P형 층과 P-N 또는 P-I-N 접합의 상부 N형 부분(241, 242) 사이에 포함될 수 있다.
접합층은 반도체 층 또는 반도체 층의 스택에 대응할 수 있고, 중간층과 전극(301, 302) 사이에서 저항 접점을 형성할 수 있다. 일 실시예로서, 결합층은 예를 들면, 1020 원자/cm3 이상의 농도로 P형 도핑된 반도체 층(들)이 변성될 때까지 각각의 와이어(20)의 하부 부분(221, 222)의 것과 반대인 유형으로 매우 고농도로 도핑될 수 있다.
반도체 층의 스택은 활성층에서 양호한 분포를 제공하기 위해 활성층 및 중간층과 접촉되는, 예를 들면, 알루미늄 갈륨 질화물(AlGaN) 또는 알루미늄 인듐 질화물(AlInN)로 제조되는 3원 합금으로 형성되는 전자 장벽 층을 포함할 수 있다.
전극(301, 302)은 각각의 와이어(201, 202)의 활성층을 바이어싱할 수 있고, 발광 다이오드(DEL1, DEL2)에 의해 방출되는 전자기 복사를 관통시킬 수 있다. 전극(301, 302)을 형성하는 재료는 인듐 주석 산화물(ITO), 알루미늄 아연 산화물, 또는 그래핀과 같은 투명한 전도성 재료일 수 있다. 일 실시예로서, 전극 층(301, 302)은 5 nm 내지 200 nm의 범위, 바람직하게는 20 nm 내지 50 nm의 범위의 두께를 가질 수 있다.
전도성 층(321, 322)은 금속 층, 예를 들면, 알루미늄, 은, 구리, 또는 아연에 대응하는 것이 바람직하다. 일 실시예로서, 전도성 층(321, 322)은 20 nm 내지 1,000 nm의 범위, 바람직하게는 100 nm 내지 200 nm의 범위의 두께를 가질 수 있다.
캡슐화 층(34)은 적어도 부분적으로 투명한 절연 재료로 제조된다. 캡슐화 층(34)의 최소 두께는 캡슐화 층(34)이 발광 다이오드(DEL1, DEL2)의 상면에서 전극(301, 302)을 완전히 피복하도록 250 nm 내지 50 μm의 범위이다. 캡슐화 층(34)은 적어도 부분적으로 투명한 무기 재료로 제조될 수 있다. 일 실시예로서, 이 무기 재료는 유형 SiOx의 실리콘 산화물(여기서, x는 1 내지 2의 실수), 또는 SiOyNz의 실리콘 산화물(여기서, y 및 z는 0 내지 1의 실수), 및 알루미늄 산화물(예를 들면, Al2O3)을 포함하는 그룹으로부터 선택된다. 캡슐화 층(34)은 적어도 부분적으로 투명한 유기 재료로 제조될 수 있다. 일 실시예로서, 캡슐화 층(34)은 실리콘(silicone) 폴리머, 에폭시드 폴리머, 아크릴 폴리머, 또는 폴리카보네이트이다.
일 실시예로서, 이 핸들(36)은 200 μm 내지 1,000 μm의 범위의 두께를 갖는다. 핸들(36)은 적어도 부분적으로 투명한 재료로 제조된다. 이것은 유리, 특히 붕규산 유리, 예를 들면, 파이렉스, 또는 사파이어일 수 있다.
다른 실시형태에 따르면, 핸들(36)은 제공되지 않는다.
일반적 발광 다이오드(D1, D2)의 바이어싱은 전도성 패드(481)를 제 1 기준 전위의 전원에 접속시키고, 전도성 패드(462)를 제 2 기준 전위의 전원에 접속시킴으로써 얻어진다. 일 실시예로서, N형 도핑된 와이어의 경우, 제 1 전위(캐소드)는 제 2 전위(애노드) 보다 낮을 수 있고, 제 1 전위의 전원은 접지에 대응할 수 있다. 이러한 전위차는 2 개의 직렬 접속된 일반적 발광 다이오드를 순 바이어싱(forward biasing)시켜 전류의 흐름을 허용하도록 각각의 일반적 발광 다이오드의 문턱 전압의 합계보다 큰 것이 바람직하다. 일 실시예로서, 이 전위차는 2 개의 직렬 접속된 GaN 다이오드의 경우 약 6 V일 수 있다.
특히 폴리머로 제조되는 부동태화 층이 이 구조물의 후면측 상에 침착될 수 있고, 개구가 전도성 패드(481, 462)를 노출시키기 위해 부동태화 층 내에 형성된다. 전도성 패드(481, 462)가 자신의 최종 지지체, 예를 들면, 인쇄 회로 상에 캡슐화된 광전자 컴포넌트를 조립하기 위해 사용된다. 이 조립 방법은 납땜 작업을 포함할 수 있다. 금속 스택은 전자장치에서 사용되는 납땜 작업, 및 Sn, Sn-Ag, Ni-Pd-Au, Sn-Ag-Cu, Ti-Wn-Au, ENEPIG(무전해 니켈/무전해 팔라듐/침지 금) 또는 특히 유기질 납땜성 방부 마감(OSP) 또는 Ni-Au 마감(화학적(ENIG, 무전해 니켈 침지 금) 또는 전기화학적일 수 있는 프로세스에 의함)을 구비하는, 예를 들면, Cu에서 사용되는 납땜에 적합하도록 선택된다.
광전자 디바이스(5)는 전도성 패드(481)와 발광 다이오드(DEL1) 사이에 연장되는 기판(10)의 부분과 전도성 패드(482)와 발광 다이오드(DEL2) 사이에 연장되는 기판(10)의 부분 사이에 전기 절연 수단을 더 포함한다. 일 실시형태에 따르면, 절연은 TSV(401)에 의해 수행된다.
셸(281)의 활성층은 셸(282)의 활성층과 동일하게 또는 동일하기 않게 제조될 수 있다. 예를 들면, 셸(281)의 활성층은 제 1 파장의 광, 예를 들면, 청색광을 방출하도록 구성될 수 있고, 셸(282)의 활성층은 제 1 파장과 상이한 제 2 파장의 광, 예를 들면, 녹색광을 방출하도록 구성될 수 있다. 이것은, 예를 들면, 이러한 활성층을 형성하는 양자 우물의 두께 또는 조성을 구성함으로써 얻어질 수 있다. 셸(281, 282)의 활성층이 상이한 방식으로 제조되는 경우, 제 1 마스킹 단계가 셸(281)의 활성층을 형성하는 중에 일반적 발광 다이오드(D2)를 보호하기 위해 제공될 수 있고, 제 2 마스킹 층이 셸(282)의 활성 부분의 형성 중에 일반적 발광 다이오드(D1)를 보호하기 위해 제공될 수 있다.
일 실시예로서, 광전자 디바이스(5)는 일반적 발광 다이오드(D1, D2)에 직렬 접속된 제 3 일반적 발광 다이오드를 포함할 수 있다. 일 실시예로서, 제 3 일반적 발광 다이오드는 제 1 파장 및 제 2 파장, 예를 들면, 적색광과 다른 제 3 파장의 광을 방출하도록 구성될 수 있다. 따라서, 청색광, 녹색광, 및 적색광의 합성은 관찰자가 색의 합성에 의해 백색광을 감지하도록 선택된다.
도 2는 도 1의 II-II 선을 따른 광전자 디바이스(5)의 축소된 규모의 단순화된 부분 단면도이다. 일 실시형태에 따르면, 광전자 디바이스(5)는 2 개의 반대측 측연부(52, 53)를 포함하고, TSV(401)는 측연부(52)로부터 측연부(53)까지 기판(10)의 전체 폭을 횡당하여 연장하여 기판(10)을 2 개의 기판 부분(541, 542)으로 분할한다. TSV(401)는 기판 부분(541)을 기판 부분(542)으로부터 전기적으로 절연시킨다. 그러면 TSV(401)는, 예를 들면, 15 μm 내지 3,000 μm의 범위, 예를 들면 약 350 μm의 광전자 컴포넌트(5)의 크기에 따른 거리를 횡단하여 측연부(52)로부터 측연부(53)까지 연장되는 트렌치에 대응한다. TSV(401)의 폭, 즉, TSV(401)의 2 개의 측벽을 분리시키는 거리는 5 내지 200 μm의 범위, 예를 들면, 50 μm이다. TSV(402)는 TSV(401)의 반대측의 기판 부분(542)의 측연부를 따라 또는 측연부에 근접하여 연장된다. 기판 부분(541)의 길이, 즉, TSV(401)의 반대측의 기판 부분(542)의 측연부로부터 TSV(401)를 분리시키는 거리는 기판 부분(542)의 길이, 즉 TSV(402)로부터 TSV(401)를 분리시키는 거리와 동일하거나 또는 상이할 수 있다. 예를 들면, 셸(281, 282)의 활성층이 상이한 색의 발광을 갖도록 제조되는 경우, 기판 부분(541, 542)의 길이는 원하는 색 합성을 제공하는 일반적 발광 다이오드의 표면적을 얻도록 구성될 수 있다. 일 실시예로서, 청색광, 녹색광, 및 적색광을 방출하는 3 개의 일반적 발광 다이오드의 경우, 상기 표면적은 색 합성에 의해 백색광을 얻도록 선택될 수 있다.
도 3은 TSV(401)가 단면 평면에서 폐곡선, 예를 들면, 도 3에 도시된 바와 같은 정사각형, 직사각형, 원형, 타원형 등을 따르는 다른 실시예의 도 2와 유사한 단면도이다. TSV(401)는 기판 부분(541)을 둘러싸고, 기판 부분(542)에 의해 둘러싸인다. TSV(402)는 기판 부분(542)의 측연부를 따라 연장될 수 있다. TSV(402)는 또한 단면 평면에서 폐곡선, 예를 들면, TSV(401)와 동심으로 정사각형, 직사각형, 원형, 타원형 등을 따를 수 있다.
일 실시예로서, 광전자 디바이스(5)는 2 개를 초과하는 직렬 접속된 일반적 발광 다이오드를 포함할 수 있다. 이 경우, 일반적 발광 다이오드의 연속체 중 한 쌍의 인접하는 일반적 발광 다이오드를 분리하는 각각의 TSV는 일반적 발광 다이오드의 연속체 중 이전의 한 쌍의 인접하는 일반적 발광 다이오드를 분리하는 각각의 TSV와 동심인 폐곡선을 따를 수 있다. 광전자 디바이스(5)는, 예를 들면, 폐곡선을 형성하는 자신의 제 1 TSV, 이 제 1 TSV와 동심인 폐곡선을 형성하는 자신의 제 2 TSV, 및 측연부를 따라 연장되는 자신의 제 3 TSV를 갖는 3 개의 일반적 발광 다이오드를 포함할 수 있다. 일 실시예로서, 청색광, 녹색광, 및 적색광을 방출하는 3 개의 일반적 발광 다이오드의 경우, 상기 표면적은 색 합성에 의해 백색광을 얻도록 선택될 수 있다.
다른 실시형태에 따르면, 기판 부분(541, 542) 사이의 전기 절연은 TSV(401, 402) 이외의 다른 수단에 의해 달성될 수 있다. 이것은 기판(10)의 전체 깊이를 통해 연장되는 절연 재료로 충전되는 트렌치일 수 있거나, 또는 기판(10)과 반대의 극성 유형이고, 기판(10)의 전체 깊이를 통해 연장되는 도핑된 영역일 수 있다.
도 4는 광전자 디바이스(55)의 다른 실시형태의 도 1의 유사도이다. 광전자 디바이스(55)는 도 1에 도시된 광전자 디바이스(5)의 모든 요소를 포함하고, 상면(14)으로부터 하면(12)까지 기판(10)의 전체 두께를 통해 연장되는 적어도 하나의 절연 트렌치(56)를 더 포함한다. 이것은 깊은 트렌치 절연 제조 방법에 의해 형성되는 트렌치(56)일 수 있다.
도 5는 도 4의 V-V 선을 따른 광전자 디바이스(55)의 축소된 규모의 단순화된 부분 단면도이다. 절연 트렌치(56)는 측연부(52)로부터 측연부(53)까지 기판(10)의 전체 폭에 걸쳐 연장되고, 기판 부분(541)을 기판 부분(542)으로부터 전기적으로 절연시킨다. 절연 트렌치(56)는, 예를 들면, 15 μm 내지 3,000 μm의 범위, 예를 들면 약 350 μm의 광전자 컴포넌트(55)의 크기에 따른 거리를 횡단하여 측연부(52)로부터 측연부(53)까지 연장된다. 절연 트렌치(56)의 폭, 즉, 절연 트렌치(56)의 2 개의 측벽을 분리시키는 거리는 1 내지 10 μm의 범위, 예를 들면, 2 μm이다.
각각의 TSV(401, 402)의 치수는 광전자 디바이스의 치수에 적응된다 각각의 일반적 발광 다이오드(D1, D2)의 경우, 복수의 TSV(401, 402, 1001, 1002)가 병렬 연결을 형성하도록 동시에 형성될 수 있다. 이것에 의해 접속부의 저항이 감소될 수 있다. 이러한 접속부는 발광 다이오드(DEL)가 와이어 없는 영역에 형성되는 영역의 주변에 배치될 수 있다.
도 6은 절연 트렌치(56)가 단면 평면에서 폐곡선, 예를 들면, 도 3에 도시된 바와 같은 정사각형, 직사각형, 원형, 타원형 등을 따르는 다른 실시예의 도 6과 유사한 단면도이다. 절연 트렌치(56)는 기판 부분(541)을 둘러싸고, 기판 부분(542)에 의해 둘러싸인다.
도 7은 광전자 디바이스(57)의 다른 실시형태의 도 1의 유사도이다. 광전자 디바이스(57)는 도 1에 도시된 광전자 디바이스(5)의 모든 요소를 포함하고, 단 전도성 부분(421, 422)이 각각의 TSV(401, 402)를 충전시킨다.
도 8는 광전자 디바이스(60)의 다른 실시형태의 도 7의 유사도이다. 광전자 디바이스(60)는 도 1에 도시된 광전자 디바이스(5)의 모든 요소를 포함하고, 단 각각의 TSV(401, 402)의 전도성 부분(421, 422)은 절연층(441, 442)에 의해 기판의 나머지로부터 절연되는 기판(10)의 일부에 대응한다.
도 9는 복수의 직렬 접속된 일반적 발광 다이오드의 연속체를 포함하는 광전자 디바이스(65)의 일 실시형태의 단순화된 부분 단면도이다. 일 실시예로서, 6 개의 일반적 발광 다이오드(D1 내지 D6)가 도 9에 도시되어 있다. 이하의 설명에서, 일반적 발광 다이오드(D1, D2 ... 또는 D6)와 각각 관련되는 요소를 표시하기 위한 도면 부호에 첨자 "1", "2" ... 또는 "6"이 추가되어 있다. 도 9에서, 발광 다이오드는 상세히 도시되어 있지 않다. 특히, 발광 다이오드를 피복하는 전극은 도시되어 있지 않고, 전도성 층(32i)만이 도시되어 있다. 광전자 디바이스(65)는 2 내지 100 개를 초과하는 직렬-접속된 발광 다이오드를 포함할 수 있다. 직렬-접속된 발광 다이오드의 어셈블리의 결합에 의해 발광 다이오드의 어셈블리에 인가되는 전력 공급 전압의 최대 진폭이 증가될 수 있고, 이것은 제 1 기준 전압과 제 2 기준 전압 사이의 차이와 동등하다. 일 실시예로서, 전력 공급 전압은 6 V 이상, 예를 들면, 약 12 V, 24 V, 48 V, 110 V, 또는 240 V의 최대 진폭을 가질 수 있다.
이 광전자 디바이스는 도 1, 도 7 또는 도 8 중 하나에 도시된 구조를 복수의 회수로 반복함으로써 얻어진다. 연속체의 단부에 위치된 일반적 발광 다이오드를 제외하면, 각각의 고려되는 일반적 발광 다이오드의 애노드는 고려되는 일반적 발광 다이오드에 후속되는 연속체 내의 일반적 발광 다이오드의 캐소드에 접속되고, 고려되는 일반적 발광 다이오드의 캐소드는 고려되는 일반적 발광 다이오드에 선행하는 연속체의 일반적 발광 다이오드의 애노드에 접속된다. 이것을 달성하기 위해, i가 2 내지 6의 범위인 경우, 각각의 일반적 발광 다이오드(Di)의 전도성 패드(48i)는 전도성 층(38) 상에 연장되는 전도성 트랙(51i-1)에 의해 일반적 발광 다이오드(Di - 1)의 전도성 패드(46i-1)에 접속된다. 더욱이, TSV(40i)는 일반적 발광 다이오드(Di)의 전도성 층(32i)에 접속된다. TSV(40i 및 40i+1)는 기판 부분(54i+1)을 형성한다.
도 1, 도 7 또는 도 8 중 하나 내에 도시된 구조에 비해, 광전자 디바이스(65)는:
- 발광 다이오드(Di)의 전도성 패드(46i 및 48i)(여기서, i는 2 내지 5의 범위임), TSV(401) 및 전도성 패드(486)를 전체적으로 피복하고, 전도성 패드(481) 및 전도성 패드(466)를 부분적으로 피복하는, 절연층(38)을 피복하는 절연층(66);
- 절연층(66) 내에 제공되는 개구(70)를 통해 전도성 패드(481)와 접촉되는 전도성 패드(68);
- 절연층(66) 내에 제공되는 개구(74)를 통해 전도성 패드(466)와 접촉되는 전도성 패드(72); 및
- 일반적 발광 다이오드(D2 내지 D5)의 반대측의 절연층(66) 상에 연장되어 열 패드의 역할을 하는 전도성 패드(76)를 더 포함한다.
도 10은 복수의 직렬 접속된 일반적 발광 다이오드(D1 내지 D6)의 연속체를 포함하는 광전자 디바이스(80)의 일 실시형태의 도 9의 유사도이다. 광전자 디바이스(80)는 도 1 도 7 또는 도 8 중의 하나에 도시된 구조를 복수의 회수로 반복함으로써 얻어지고, 단 전도성 부분(51)은 제공되지 않는다. 도 1, 도 7 또는 도 8 중 하나 내에 도시된 구조에 비해, 광전자 디바이스(80)는:
- 절연층(38)을 피복하는 추가의 절연층(82);
- 절연층(82) 내에 제공되는 개구(86)를 통해 전도성 패드(481)와 접촉되는 전도성 패드(84);
- 전도성 패드(88i)(i는 2 내지 5의 범위임) - 각각의 전도성 패드(88i)는 절연층(82)에 제공되는 개구(90i-1)를 통해 전도성 패드(46i-1)와 접촉되고, 절연층(82)에 제공되는 개구(92i)를 통해 전도성 패드(48i)에 접촉된다.
- 절연층(82) 내에 제공되는 개구(96)를 통해 전도성 패드(466)와 접촉되는 전도성 패드(94); 및
- 전도성 패드(88i)(여기서, i는 2 내지 5의 범위임)를 전체적으로 피복하고, 전도성 패드(84, 94)를 부분적으로 피복하는 절연층(82)을 피복하는 절연층(98)을 더 포함한다.
도 11a 내지 도 11d는 도 1에 도시된 광전자 디바이스(5)를 제조하는 방법의 다른 실시형태의 연속적 단계에서 얻어지는 구조물의 단순화된 부분 단면도로서, 각각의 일반적 발광 다이오드에 대해 단지 2 개의 와이어가 도시되어 있다.
도 11a에 도시된 구조물을 제공하기 위한 제조 방법의 일 실시형태는 다음의 단계를 포함한다:
(1)
기판(10)의 표면(14) 상에 시드 패드(161, 162)를 형성하는 단계.
시드 패드(16)는 표면(14) 상에 시드 층을 침착시킴에 의해 그리고 시드 패드의 경계를 정하도록 기판(10)의 표면(12)까지 시드 층의 부분을 에칭시킴에 의해 얻어질 수 있다. 시드 층은 화학 증착(CVD) 또는 금속-유기 화학 증착(MOCVD)(금속-유기 증기상 에피택시(MOVPE)라고도 알려져 있음)과 같은 방법에 의해 침착될 수 있다. 그러나, 분자선 애피택시(MBE), 가스-소스 MBE(GSMBE), 금속-유기 MBE(MOMBE), 플라즈마-지원 MBE(PAMBE), 원자층 에피택시(ALE), 수소화물 증기상 에피택시(HVPE)와 같은 방법 뿐만 아니라 원자층 침착(ALD)이 사용될 수 있다. 더욱이, 증착 또는 반응성 캐소드 스퍼터링과 같은 방법이 사용될 수 있다.
시드 패드(161, 162)가 알루미늄 질화물로 제조되는 경우, 이것은 실질적으로 텍스처링(texturing)될 수 있고, 바람직한 극성을 가질 수 있다. 패드(161, 162)의 텍스처링은 시드 층의 침착 후에 수행되는 추가의 처리에 의해 얻어질 수 있다. 이것은, 예를 들면, 암모니아 유동(NH3) 하에서의 어닐링이다.
(2)
기판(10)의 표면(14)의 부분 상에서 와이어의 후속 성장을 방지하기 위해 시드 패드(161, 162)로 피복되지 않은 기판(10)의 표면(14)의 부분을 보호하는 단계. 이것은 기판(10)의 표면에서 시드 패드(161, 162)들 사이에서 실리콘 질화물 영역(예를 들면, SiN 또는 Si3N4)의 형성을 유발하는 질화 단계에 의해 얻어질 수 있다. 이것은 또한, 예를 들면, SiO2 층 또는 SiN 또는 Si3N4 다이일렉트릭 층의 침착을 포함하여 시드 패드(161, 162)들 사이에 기판(10)을 마스킹하는 단계, 및 다음에 포토리소그래피 단계 후에 시드 패드(161, 162)의 외부의 이 층을 에칭하는 단계에 의해 얻어질 수도 있다. 이 경우에, 이 마스킹 층은 시드 패드(161, 162) 상으로 연장될 수 있다. 이 보호 단계(2)가 기판(10)을 마스킹하는 단계에 의해 실행되는 경우, 시드 층 에칭 단계는 방지될 수 있다. 다음에 와이어가 교차되는 레벨에서 프리(free) 상태의 표면을 갖는 균일하고 연속적인 층의 시드 패드(161, 162)가 형성된다.
(3)
높이 H2까지 각각의 와이어(201, 202)의 하부 부분(221, 222)을 성장시키는 단계. 각각의 와이어(201, 202)는 하측의 시드 패드(161, 162)의 상면으로부터 성장한다.
와이어(201, 202)는 CVD, MOCVD, MBE, GSMBE, PAMBE, ALE, HVPE, ALD 유형의 프로세스에 의해 성장될 수 있다. 더욱이, 전기화학적 프로세스, 예를 들면, 화학욕 침착(CBD), 하이드로써멀(hydrothermal) 프로세스, 액체 에어로솔 열분해, 또는 전착이 사용될 수 있다.
일 실시예로서, 와이어 성장 방법은 III족 원소의 전구물질 및 V족 원소의 전구물질을 반응기 내에 주입하는 단계를 포함할 수 있다. III족 원소의 전구물질의 실시예는 트리메틸갈륨(TMGa), 트리에틸갈륨(TEGa), 트리메틸인듐(TMIn), 또는 트리메틸알루미늄(TMAl)이다. V족 원소의 전구물질의 실시예는 암모니아(NH3), 터셔리부틸포스핀(TBP), 아르신(AsH3), 또는 비대칭 디메틸히드라진(UDMH)이다.
본 발명의 일 실시형태에 따르면, III-V 화합물의 와이어의 성장의 제 1 상에서, III-V 화합물의 전구물질에 더하여 추가의 원소의 전구물질이 과잉으로 첨가된다. 추가의 원소는 실리콘(Si)일 수 있다. 실리콘의 전구물질의 일 실시예는 실레인(SiH4)이다.
일 실시예로서, 상부 부분(221, 222)이 고농도-도핑된 N형 GaN으로 제조되는 경우에, MOCVD-형 방법 갈륨 전구물질 기체, 예를 들면, 트리메틸갈륨(TMGa) 및 a 질소 전구물질 기체, 예를 들면, 암모니아(NH3)를 샤워헤드-형 MOCVD 반응기 내에 주입함으로써 구현될 수 있다. 일 실시예로서, AIXTRON이 시판하는 샤워헤드-형 3x2" MOCVD 반응기가 사용될 수 있다. 5-200의 범위, 바람직하게 10-100 범위 내의 트리메틸갈륨과 암모니아 사이의 분자 유량비(flow ratio)는 와이어의 성장을 촉진시킬 수 있다. 일 실시예로서, 반응기까지 금속-유기 원소의 확산을 보장하는 운반 기체는 TMGa 버블러(bubbler) 내에서 금속-유기 원소를 함유한다. 후자는 표준 작동 조건에 따라 조절된다. TMGa의 경우에는, 예를 들면, 60 sccm(표준 입방 센티미터/분)의 유량이 선택되고, 한편 NH3(표준 NH3 바틀(bottle))의 경우에는 300 sccm의 유량이 사용된다. 대략 800 mbar(800 hPa)의 압력이 사용된다. 이 기체 혼합물은 MOCVD 반응기내로 주입되는 실레인을 더 포함하고, 이 재료는 실리콘의 전구물질이다. 실레인은 1,000 ppm으로 수소 내에서 희석될 수 있고, 20 sccm의 유량이 제공된다. 반응기 내의 온도는, 예를 들면, 950℃ 내지 1,100℃의 범위, 바람직하게 990℃ 내지 1,060℃의 범위이다. 버블러의 유출구로부터 2 개의 반응기 플레넘(plenum)에 화학종을 이송하기 위해, 2 개의 플레넘 사이에 분포된 2,000 sccm 유량의 운반 기체, 예를 들면, N2가 사용된다. 이전에 표시된 기체 유량은 지표로서 제공되고, 이것은 반응기의 크기 및 특이성에 따라 조절되어야 한다.
전구물질 기체 중에서 실레인의 존재는 GaN 화합물 내에서 실리콘의 결합을 유발한다. 따라서 하부의 N형 도핑된 부분(221, 222)이 얻어진다. 이것은 더욱이 부분(221, 222)가 성장함에 따라 상면을 제외한 높이 H2의 부분(221, 222)의 주변을 피복하는 도시되지 않은 실리콘 질화물 층의 형성으로서 전환된다.
(4)
하부 부분(221, 222)의 상면 상의 각각의 와이어(201, 202)의 높이 H3의 상부 부분(241, 242)을 성장시키는 단계. 상부 부분(241, 242)의 성장을 위해, 일 실시예로서 MOCVD 반응기의 이전에 설명된 가동 조건이 유지되지만, 단 반응기 내의 실레인 유동은, 예를 들면, 10 배 이상 감소되거나 또는 정지된다. 실레인 유동이 정지되는 경우에도, 상부 부분(241, 242)은 인접하는 부동태화된 부분으로부터 유래되는 도펀트의 이러한 활성 부분에서의 확산에 기인되거나 또는 GaN의 잔류 도핑에 기인되어 N형 도핑될 수 있다.
(5)
각각의 와이어(201, 202)의 경우에 셸(281, 282)을 형성하는 층을 에피택시에 의해 형성하는 단계. 하부 부분(221, 222)의 주변을 피복하는 실리콘 질화물 층의 존재한다면, 셸(281, 282)을 형성하는 층의 침착은 와이어(201, 202)의 상부 부분(241, 242) 상에서만 일어난다.
(6)
예를 들면, 단계 5에서 얻어진 전체 구조물 상에 절연층을 공형으로(conformally) 침착시킴으로써 절연층(26)을 형성하고, 각각의 와이어(201, 202)의 셸(281, 282)을 노출시키기 위해 이 층을 에칭시키는 단계. 이전에 설명된 실시형태에서, 절연층(26)은 셸(281, 282)을 피복하지 않는다. 변형례로서, 절연층(26)은 셸(281, 282)의 일부를 피복할 수 있다. 더욱이, 절연층(26)은 셸(281, 282) 전에 형성될 수 있다.
(7)
예를 들면, 공형 침착 및 에칭에 의해 각각의 전극(301, 302)을 형성하는 단계.
(8)
예를 들면, 단계 7에서 얻어진 전체 구조물 상에 물리 증착(PVD)에 의해 전도성 층(321, 322)을 형성하고, 각각의 와이어(201, 202)를 노출시키기 위해 이 층을 에칭시키는 단계;
이전에 설명된 실시형태에서, 절연층(26)은 각각의 와이어(201, 202)의 하부 부분(221, 222)의 전체 주변을 피복한다. 변형례로서, 하부 부분(221, 222)의 일부, 또는 심지어 전체 하부 부분(221, 222)이 절연층(26)으로 피복되지 않도록 할 수 있다. 층(26)이 각각의 와이어(201, 202)의 하부 부분(221, 222)의 피복하지 않도록 할 수 있다. 이 경우, 셸(281, 282)은 H3를 초과하는 높이까지, 심지어 높이 H1까지 각각의 와이어(20)를 피복할 수 있다.
이전에 설명된 실시형태에서, 절연층(26)은 각각의 와이어(201, 202)의 상부 부분(241, 242)의 주변을 피복하지 않는다. 변형례로서, 절연층(26)은 각각의 와이어(201, 202)의 상부 부분(241, 242)의 일부를 피복할 수 있다.
다른 변형례에 따르면, 절연층(26)은, 각각의 와이어(201, 202)를 위해, 셸(281, 282)의 하부 부분을 부분적으로 피복한다.
이전에 설명된 제조 방법의 변형례에 따르면, (281, 282)을 형성하는 층은 절연층 전에 전체 와이어(201, 202)에 걸쳐 형성될 수 있거나, 또는 와이어(201, 202)의 일부분, 예를 들면, 상부 부분(241, 242) 상에만 형성될 수 있다.
도 11b는 다음의 단계들 후에 얻어지는 구조를 도시한다:
- 전체 플레이트(10) 상에 캡슐화 층(34)을 침착시키는 단계; 및
- 캡슐화 층(34)에 핸들(36)을 결합시키는 단계.
캡슐화 층(34)이 무기 재료로 제조되는 경우, 이 재료는 특히 300℃-400℃ 미만의 온도에서의 저온 CVD에 의해, 예를 들면, PECVD(플라즈마 화학증착법)에 의해 침착될 수 있다.
캡슐화 층(34)이 유기 재료로 제조되는 경우, 캡슐화 층(38)은 스핀 코팅 침착 방법에 의해, 잉크젯 인쇄 방법에 의해, 또는 실크-스크리닝 방법에 의해 침착될 수 있다. 프로그램가능한 설비 상의 자동화 모드에서 시간/압력 피더(feeder) 또는 체적 피더에 의해 분주(Dispensing)하는 방법이 또한 가능하다.
일 실시형태에 따르면, 핸들(36)은 최종 광전자 디바이스 상에 유지되도록 되어 있다. 핸들(36)은 적어도 부분적으로 투명한 재료로 제조된다. 다른 실시형태에 따르면, 핸들(36)은 본 제조 방법의 후속 단계에서 제거되도록 되어 있다. 이 경우, 핸들(36)은 본 제조 방법의 후속 단계에 적합한 임의의 유형의 재료로 제조될 수 있다. 이것은 실리콘 또는 마이크로일렉트로닉스 평탄성 기준에 적합한 임의의 평면의 기판일 수 있다.
핸들(36)은, 예를 들면, 접합에 의해, 도시되지 않은 온도 가교결합가능한 유기 접착제의 층을 이용함으로써, 또한 분자 결합(직접 결합) 또는 자외선에 의해 경화되는 접착제에 의한 광학적 결합에 의해 캡슐화 층(34)에 부착될 수 있다. 캡슐화 층(34)이 유기질 재료로 제조되는 경우, 이 재료는 핸들(36)을 위한 접착제로서 사용될 수 있다.
이 방법은 예를 들면, 캡슐화 층(34)과 핸들(36) 사이에 형광물질 층을 형성하는 단계를 더 포함할 수 있다. 캡슐화 층(34) 자체는 부분적으로 형광물질로 제조될 수 있다.
도 11c는 기판(10)의 두께를 감소시키는 단계 후에 얻어지는 구조를 도시한다. 두께의 감소 후, 기판(10)의 두께는 20 μm 내지 200 μm의 범위, 예를 들면, 약 30 μm일 수 있다. 두께를 감소시키는 단계는 하나 이상의 밀링 단계 또는 에칭 단계에 의해, 그리고/또는 화학적 기계적 폴리싱 방법(CMP)에 의해 실시될 수 있다. 얇아진 기판(10)은 표면(14)의 반대측의 표면(12)을 포함한다. 표면(12, 14)은 평행한 것이 바람직하다.
도 11d는 다음의 단계들 후에 얻어지는 구조를 도시한다:
- 기판(10)의 후면 상에, 예를 들면, 실리콘 산화물(SiO2) 또는 실리콘 산질화물(SiON)로 제조되는 절연층(38)을 형성하는 단계. 절연층(38)은, 예를 들면, PECVD에 의한 공형 침착에 의해 실시된다; 절연층(38)은 100 nm 내지 5,000 nm의 범위, 예를 들면, 약 1 μm의 두께를 갖는다.
- 각각의 일반적 발광 다이오드(D1, D2)를 위해, 전극 층(301, 302)을 노출시키기 위해 절연층(38), 기판(10), 절연층(26)을 횡단하는 적어도 하나의 개구(1001, 1002)를 에칭하는 단계. 바람직하게, 전극 층(301, 302)은 또한 금속층(321, 322)의 일부를 노출시키기 위해 에칭된다. 기판(10)의 에칭은 심반응성 이온 에칭(DRIE)일 수 있다. 절연층(26)의 부분의 에칭은 또한 절연층(26)에 적합된 화학작용을 갖는 플라즈마 에칭에 의해 수행된다. 동시에, 전극층(301, 302)이 에칭될 수도 있다. 변형례로서, 층(301, 302)은 금속층(321, 322)을 형성하는 단계 전에 TSV가 형성되는 영역으로부터 제거될 수 있다. 개구(1001, 1002)는 원형 또는 직사각형 단면을 가질 수 있다.
- 층(38) 상에 그리고 개구(1001, 1002)의 내벽 상에, 예를 들면, SiO2 또는 SiON으로 제조되는 절연층(441, 442)을 형성하는 단계. 절연층(441, 442)은, 예를 들면, 공형 PECVD에 의해 형성된다. 절연층(1001, 1002)은 200 nm 내지 5,000 nm의 범위, 예를 들면, 약 3 μm의 두께를 갖는다. 도 5 및 도 6에 도시된 바와 같이, 절연 트렌치(56)가 제공되는 경우, 트렌치(56)와 동시에 절연층(441, 442)이 형성될 수 있다.
- 개구(1001, 1002)의 저면에서 전도성 층(321, 322)을 노출시키기 위해 절연층(441, 442)을 에칭하는 단계. 이 것은 비등방성 에칭이다.
- 기판(10)의 표면(12)의 일부를 노출시키기 위해 절연층(38, 441, 442) 내에 적어도 하나의 개구(501, 502)를 에칭시키는 단계. 이 에칭을 수행하기 위해, 개구(1001, 1002)는, 예를 들면, 수지로 일시적으로 봉쇄될 수 있다.
도 1에 도시된 구조물을 얻을 수 있는 후속 단계는 개구(501, 502) 내에 전도성 패드(481, 482)를 그리고 절연층(441, 442) 상에 전도성 층(421, 422)을 형성하는 단계를 포함하고, 전도성 층(421, 422)은 금속 부분(321, 322)과 접촉되도록 개구(1001, 1002)의 내벽을 피복하고, 전도성 패드(461, 462)를 형성하도록 개구(1001, 1002)의 주위의 표면(12) 상으로 연장된다.
전도성 패드(461, 462, 481, 482) 및 전도성 층(421, 422)은 2 개 또는 2 개를 초과하는 층의 스택을 포함할 수 있다. 이것은, 예를 들면, TiCu 또는 TiAl이다. 이 층은 납땜 방법을 구현하기 위해 다른 금속층, 예를 들면, 금, 구리, 또는 공정 합금(Ni/Au 또는 Sn/Ag/Cu)으로 피복될 수 있다. 전도성 패드(461, 462, 481, 482) 및 전도성 층(421, 422)은 특히 구리의 경우에 전기화학적 침착(ECD)에 의해 형성될 수 있다. 전도성 패드(461, 462, 481, 482) 및 전도성 층(421, 422)의 두께는 1 μm 내지 10 μm의 범위, 예를 들면, 약 5 μm일 수 있다.
도 12a 내지 도 12c는 도 7에 도시된 광전자 디바이스(57)를 제조하는 방법의 다른 실시형태의 연속적 단계에서 얻어지는 구조물의 단순화된 부분 단면도로서, 도 11a 내지 11d에 관련하여 설명되는 모든 단계를 포함한다.
도 12a는 후면(12) 측 상에 두꺼운 금속층(102), 예를 들면, 구리의 침착 후에 얻어지는 구조물을 도시한다. 이것은 ECD일 수 있다. 절연층(102)의 두께는, 예를 들면, 약 10 μm이다. 금속층(102)은 개구(1001, 1002)를 충전하도록 충분한 두께를 갖는다.
도 12b는 각각의 개구(501, 502) 내의 금속 부분(1041, 1042) 및 개구(1001, 1002) 내의 전도성 부분(421, 422)을 형성하도록 금속층(102)을 폴리싱하는 단계 후에 얻어지는 구조물을 도시한다. 층(102)을 평탄화하는 단계는 CMP에 의해 실시될 수 있다.
도 12c는 다음의 단계를 실시한 후에 얻어지는 구조를 도시한다.
- 기판(10)의 전체 후면에 걸쳐 절연층(106)을 침착시키는 단계;
- 절연층(106) 내에 개구(501, 502)에 연속되는 개구(1081, 1082) 및 개구(1001, 1002)에 연속되는 개구(1101, 1102)를 형성하는 단계; 및
- 개구(1081) 내에 금속 부분(1041)과 접촉되는 전도성 부분(112)을 형성하고, 개구(1101)를 통해 전도성 부분(421)과, 그리고 개구(1082)를 통해 전도성 부분(1042)과 접촉되는 전도성 부분(114)을 형성하고, 개구(1102) 내에 전도성 부분(422)과 접촉되는 전도성 부분(116)을 형성하는 단계.
도 13a 및 도 13b는 도 1에 도시된 광전자 디바이스(5)의 구조와 유사한 구조를 갖는 광전자 디바이스의 다른 실시형태의 연속적 단계에 의해 얻어지는 구조물의 단순화된 부분 단면도이다.
초기 단계는 도 11a와 관련하여 이전에 설명된 단계를 포함할 수 있고, 단, 단계 5 내지 단계 8 전에 각각의 일반적 발광 다이오드(D1, D2)를 위한 개구(1201, 1202)가 기판(10) 내에 형성된다. 개구(1201, 1202)는 DRIE형 에칭에 의해 형성될 수 있다. 개구(1201, 1202)의 깊이는 두께를 감소시키는 단계 후에 기판(10)의 두께보다 단연 더 크다. 일 실시예로서, 개구(1201, 1202)의 깊이는 10 μm 내지 200 μm의 범위, 예를 들면, 약 35 μm이다.
단계 5 내지 단계 8 중에, 절연층(26), 전극(301, 302), 및 전도층(321, 322)이 또한 개구(1201, 1202) 내에 형성된다.
도 13b는 다음의 단계를 실시한 후에 얻어지는 구조를 도시한다.
- 도 11b와 관련하여 이전에 설명된 것과 유사하게 캡슐화 층(34)을 침착시키는 단계. 캡슐화 층(34)은 부분적으로 또는 완전히 개구(1201, 1202) 내로 침투된다;
- 도 11b와 관련하여 이전에 설명된 것과 유사하게 핸들(36)을 설치하는 단계;
- 개구(1201, 1202)까지 도 11c와 관련하여 이전에 설명된 것과 유사하게 기판(10)의 두께를 감소시키는 단계;
- 개구(120)를 보호하는 것에 의해 기판(10)의 후면(12) 상에 절연층(38)을 형성하는 단계; 및
- 기판(10)의 일부를 노출시키기 위해 절연층(38) 내에 개구(501, 502)를 형성하는 단계.
이 방법의 후속 단계는 이전에 설명된 것과 유사할 수 있다.
도 14a 내지 도 14e는 도 8에 도시된 광전자 디바이스를 제조하는 방법의 일 실시형태의 연속적 단계에서 얻어지는 구조의 단순화된 부분 단면도이다. 도 14a 내지 도 14c는 도 11a에 관련하여 이전에 설명된 단계 (1) 전의 단계를 실시한 후에 얻어지는 구조를 도시한다.
도 14a는 각각의 일반적 발광 다이오드(D1, D2)의 경우에 기판(10) 내에 개구(1221, 1222)를 에칭한 후에 얻어지는 구조물을 도시한다. 개구(1221, 1222)는 반응성 이온 에칭 유형의 에칭, 예를 들면, DRIE에 의해 형성될 수 있다. 개구(1221, 1222)의 깊이는 두께를 감소시키는 단계 후에 기판(10)의 두께보다 단연 더 크다. 일 실시예로서, 개구(1221, 1222)의 깊이는 10 μm 내지 200 μm의 범위, 예를 들면, 약 35 μm이다. 개구(1221, 1222)의 측벽들 사이의 거리는 1 내지 10 μm의 범위, 예를 들면, 2 μm이다; 일반적 발광 다이오드(D2)의 개구(1222)로부터 일반적 발광 다이오드(D1)의 개구(1221)를 분리시키는 거리는 100 μm 내지 3,000 μm의 범위이다.
도 14의 b는, 예를 들면, 열 산화 방법에 의해 각각의 개구(1221, 1222)의 측벽 상에, 예를 들면, 실리콘 산화물로 제조되는 절연 부분(1241, 1242)을 형성하는 단계 후에 얻어지는 구조물을 도시한다. 이 단계에서, 절연 부분은 개구(1221, 1222)의 저부 및 기판(10)의 나머지 상에도 형성될 수 있다. 절연 부분의 두께는 100 nm 내지 3,000 nm의 범위, 예를 들면, 약 200 nm일 수 있다.
도 14c는 다음의 단계를 실시한 후에 얻어지는 구조를 도시한다.
- 개구(1221, 1222)의 횡측면 상에 절연 부분(1241, 1242)을 유지하기 위해 개구(1221, 1222)의 저부의 절연 부분 및 기판(10)의 표면(14)을 피복하는 절연 부분을 비등방성 에칭하는 단계. 일 실시예로서, 기판(10)의 표면(14)을 피복하는 절연 부분의 에칭은 생략될 수 있다. 이 경우, 상기 에칭되지 않은 절연 부분을 보호하기 위해 포토리소그래피에 의해 형성되는 마스크가 제공될 수 있다;
- 충전 재료로, 예를 들면, LPCVD로 침착된 도핑되지 않은 폴리실리콘으로 각각의 개구(1221, 1222)를 충전하는 단계. 폴리실리콘은 유리하게도 실리콘의 열팽창 계수에 근접하는 열팽창 계수를 갖고, 따라서 특히 단계 11a 내지 단계 11c와 관련된 고온에서 실시되는 이전에 설명된 단계 중에 기계적 응력을 감소시킬 수 있다.
- 예를 들면, CMP형 방법에 의해 충전 재료의 층을 제거하는 단계. 기판(10)의 표면(14)을 피복하는 절연 부분의 에칭이 개구(1221, 1222)의 저부의 절연 부분의 비등방성 에칭 중에 생략된 경우, 상기 에칭되지 않은 층은 유리하게도 충전 재료의 층의 제거 중에 스톱층으로서 사용될 수 있다. 이 경우, 충전 재료의 층의 제거 후에 기판(10)의 표면(14)을 피복하는 절연 부분을 에칭하는 단계가 뒤따른다.
따라서, 각각의 발광 다이오드(D1, D2)의 경우, 충전재료의 부분(1261, 1262)이 얻어진다.
도 14d는 도 11a 내지 도 11c와 관련하여 이전에 설명된 것과 유사한 단계의 구현 후에 얻어지는 구조를 도시한 것이고, 단 이것은 전도층(321, 322)의 형성 전에 전도층(321, 322)이 부분(1261, 1262)과 접촉하도록 절연층(26)과 전극층(301, 302) 내에 개구(1281, 1282)를 에칭하는 단계를 포함한다.
도 14e는 도 12a 내지 도 12c와 관련하여 이전에 설명된 것과 유사한 다음의 단계의 구현 후에 얻어지는 구조물을 도시한다:
- 전도성 부분(1261, 1262)에 도달하도록 기판(10)의 두께를 감소시키는 단계;
- 기판(10)의 후면(12) 상에 절연층(130)을 형성하는 단계;
- 각각의 일반적 발광 다이오드(D1, D2)의 경우에, 기판(10)의 후면(12)의 일부를 노출시키기 위한 개구(1321, 1322) 및 전도성 부분(1261, 1262)을 노출시키기 위한 개구(1341, 1342)를 절연층(130) 내에 형성하는 단계;
- 기판(10)과 접촉하는 개구(1341, 1342) 내의 전도성 패드(1361, 1362) 및 전도성 부분(1261, 1262)과 접촉하는 개구(1341, 1342) 내의 전도성 패드(1381, 1382)를 형성하는 단계;
- 절연층(130) 및 전도성 패드(1361, 1362, 1381, 1382)를 피복하는 절연층(140)을 형성하는 단계;
- 절연층(140) 내에 개구(1321, 1322)에 연속되는 개구(1421, 1422) 및 개구(1341, 1342)에 연속되는 개구(1441, 1442)를 형성하는 단계; 및
- 개구(1421) 내에 금속 부분(1361)과 접촉되는 전도성 부분(146)을 형성하고, 개구(1441)를 통해 전도성 부분(1381)과, 그리고 개구(1421)를 통해 전도성 부분(1422)과 접촉되는 전도성 부분(148)을 형성하고, 개구(1442) 내에 전도성 부분(422)과 접촉되는 전도성 부분(150)을 형성하는 단계.
변형례로서, 절연층(130)는 생략될 수 있고,전도성 패드(1361, 1362, 1381, 1382)는 기판(10) 상에 직접적으로 형성될 수 있다.
다른 변형례에 따르면, 절연 트렌치로 기판(10)의 부분(1261, 1262)을 형성하는 대신, 이 방법은 도 14a와 관련하여 이전에 설명된 단계 대신에 다음의 단계를 포함할 수 있다:
- 실질적으로 부분(1261, 1262)의 치수에서 기판(10) 내에 개구를 에칭하는 단계;
- 예를 들면, 열 산화 방법에 의해 개구의 측벽 상에, 예를 들면, 실리콘 산화물로 제조되는 절연 부분을 형성하는 단계. 이 단계에서, 절연 부분은 개구의 저부 및 기판의 나머지 상에도 형성될 수 있다.
- 전도성 재료로, 예를 들면, 도핑된 폴리실리콘, 텅스텐, 또는 이 제조 방법의 후속 단계에서 제공되는 온도에 견딜 수 있는 내화 재료로 개구를 충전시키는 단계.
본 발명 구체적인 실시형태가 설명되었다. 다양 변경 및 개조가 본 기술분야의 당업자에게 상도될 것이다. 더욱이, 비록, 이전에 설명된 실시형태에서, 각각의 와이어(201, 202)는 시드 패드(161, 162) 중의 하나와 접촉되는 와이어의 베이스에 부동태화된 부분(221, 222)를 포함하고 있으나, 부동태화된 부분(221, 222)은 생략될 수 있다.
더욱이, 비록 실시형태가 셸(281, 282)이 관련된 와이어(201, 202)의 상부 및 와이어(201, 202)의 횡측의 일부를 피복하는 광전자 디바이스에 대해 설명되어 있으나, 와이어(201, 202)의 상부에만 셸을 제공하는 것이 가능하다.
Claims (26)
- 광전자 디바이스(5; 55; 57; 60)로서,
제 1 전도율 유형이고, 제 1 표면(12) 및 대향하는 제 2 표면(14)을 포함하는 도핑된 반도체 기판(10);
상기 기판의 제 1 부분(541)에 의해 지지되고, 제 1 와이어-형상, 원추형, 또는 원추대형 반도체 소자(201)를 포함하는 제 1 발광 다이오드(DEL1)의 제 1 어셈블리(D1);
각각의 제 1 발광 다이오드(DEL1)를 피복하는 적어도 부분적으로 투명한 제 1 전극(301);
상기 기판으로부터 절연되고, 상기 제 2 표면으로부터 적어도 상기 제 1 표면까지 상기 기판을 횡단하여 상기 제 1 전극에 접속되는 제 1 전도성 부분(421);
상기 기판의 제 2 부분(542)에 의해 지지되고, 제 2 와이어-형상, 원추형, 또는 원추대형 반도체 소자(202)를 포함하는 제 2 발광 다이오드(DEL2)의 제 2 어셈블리(D2);
각각의 제 2 발광 다이오드(DEL2)를 피복하는 적어도 부분적으로 투명한 제 2 전극(302);
상기 기판으로부터 절연되고, 상기 제 2 표면으로부터 적어도 상기 제 1 표면까지 상기 기판을 횡단하여 상기 제 2 전극에 접속되는 제 2 전도성 부분(422); 및
상기 제 2 표면의 측 상에서 상기 제 1 전도성 부분을 상기 제 2 전도성 부분에 접속하는 제 1 전도성 요소(461, 51, 482)를 포함하는 광전자 디바이스. - 제 1 항에 있어서,
상기 제 1 기판 부분(541)은 상기 제 1 절연된 전도성 부분(421)에 의해 상기 제 2 기판 부분(542)으로부터 절연되는 광전자 디바이스. - 제 2 항에 있어서,
상기 광전자 디바이스는 제 1 측연부(52) 및 반대측의 제 2 측연부(53)를 포함하고, 상기 제 1 절연된 전도성 부분(421)은 상기 제 1 측연부로부터 상기 제 2 측연부까지 연장되는 광전자 디바이스. - 제 2 항에 있어서,
상기 제 1 절연된 전도성 부분(421)은 상기 제 1 기판 부분(541)을 둘러싸는 광전자 디바이스. - 제 1 항에 있어서,
상기 광전자 디바이스는 상기 제 1 절연된 전도성 부분(421)과 상이한, 그리고 상기 제 2 기판 부분(542)으로부터 상기 제 1 기판 부분(541)을 절연시키는 절연 부분(56)을 포함하는 광전자 디바이스. - 제 5 항에 있어서,
상기 광전자 디바이스는 제 1 측연부(52) 및 반대측의 제 2 측연부(53)를 포함하고, 상기 절연 부분(56)은 상기 제 1 측연부로부터 상기 제 2 측연부까지 연장되는 광전자 디바이스. - 제 5 항에 있어서,
상기 제 1 절연 부분(56)은 상기 제 1 기판 부분(541)을 둘러싸는 광전자 디바이스. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 광전자 디바이스는 상기 제 1 기판 부분(541)과 접촉되는 상기 제 2 표면(12) 상에 제 1 전도성 패드(481)를 포함하는 광전자 디바이스. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 기판(10)은 실리콘, 게르마늄, 실리콘 탄화물, 및 III-V 화합물을 포함하는 그룹으로부터 선택되는 광전자 디바이스. - 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 기판(10)의 도펀트 농도는 5*1016 내지 2*1020 원자/cm3의 범위인 광전자 디바이스. - 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 제 1 어셈블리(D1, D2)의 발광 다이오드는 제 1 파장으로 발광할 수 있고, 상기 제 2 어셈블리(D1, D2)의 발광 다이오드는 제 1 파장과 상이한 제 2 파장으로 발광할 수 있는 광전자 디바이스. - 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 광전자 디바이스는,
상기 기판(543)의 제 3 반도체 부분에 의해 지지되고, 제 3 와이어-형상, 원추형, 또는 원추대형 반도체 소자를 포함하는 제 3 발광 다이오드의 제 3 어셈블리(D3);
각각의 제 3 발광 다이오드를 피복하는 적어도 부분적으로 투명한 제 3 전극;
상기 기판으로부터 절연되고, 상기 제 2 표면(12)으로부터 적어도 상기 제 1 표면(14)까지 상기 기판을 횡단하여 상기 제 3 전극에 접속되는 제 3 전도성 부분(403); 및
상기 제 2 표면의 측 상에서 상기 제 2 전도성 부분을 상기 제 3 기판 부분에 접속하는 제 2 전도성 요소(462, 512, 483)를 포함하는 광전자 디바이스. - 제 12 항에 있어서,
제 3 어셈블리(D1, D2, D3)의 발광 다이오드는 상기 제 1 파장과 상이한, 그리고 제 2 파장과 상이한 제 3 파장으로 발광할 수 있는 광전자 디바이스. - 제 13 항에 있어서,
상기 제 1, 제 2, 및 제 3 어셈블리(D1, D2, D3)의 표면은 제 1, 제 2, 및 제 3 방출된 파장의 광의 합성이 방출된 백색광에 대응하도록 선택되는 광전자 디바이스. - 제 13 항 또는 제 14 항에 있어서,
상기 제 1, 제 2, 또는 제 3 파장 중 하나는 청색광에 대응되고, 상기 제 1, 제 2, 또는 제 3 파장 중 다른 하나는 녹색광에 대응되고, 상기 제 1, 제 2, 또는 제 3 파장 중 다른 하나는 적색광에 대응되는 광전자 디바이스. - 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 광전자 디바이스는 4 개 내지 100 개를 초과하는 발광 다이오드의 어셈블리를 포함하고, 상기 발광 다이오드는 상기 기판으로부터 절연되는, 그리고 상기 제 2 표면으로부터 상기 제 1 표면까지 상기 기판을 횡단하는 전도성 부분에 의해 직렬 접속되는 광전자 디바이스. - 광전자 디바이스(5; 55; 57; 60)를 제조하는 방법으로서,
(a) 제 1 전도율 유형이고, 제 1 표면(14)을 포함하는 도핑된 기판(10)을 제공하는 단계;
(b) 상기 기판의 제 1 부분(541)에 의해 지지되고, 제 1 와이어-형상, 원추형, 또는 원추대형 반도체 소자(201)를 포함하는 제 1 발광 다이오드(DEL1)의 제 1 어셈블리(D1), 및 상기 기판의 제 2 부분(542)에 의해 지지되고, 제 2 와이어-형상, 원추형, 또는 원추대형 반도체 소자(202)를 포함하는 발광 다이오드(DEL2)의 제 2 어셈블리(D2)를 상기 제 1 표면 상에 형성하는 단계;
(c) 각각의 제 1 발광 다이오드(DEL1)를 피복하는 적어도 부분적으로 투명한 제 1 전극(301) 및 각각의 제 2 발광 다이오드(DEL2)를 피복하는 적어도 부분적으로 투명한 제 2 전극(302)을 형성하는 단계;
(d) 상기 제 1 발광 다이오드 및 제 2 발광 다이오드를 캡슐화하는 층(34)으로 상기 제 1 표면의 전체를 피복하는 단계;
(e) 기판 두께를 감소시키는 단계;
(f) 상기 기판으로부터 절연되고, 상기 기판의 제 1 표면의 반대측의 제 2 표면(12)으로부터 적어도 상기 제 1 표면까지 상기 기판을 횡단하여 상기 제 1 전극에 접속되는 제 1 전도성 부분(421) 및 상기 기판으로부터 절연되고, 상기 제 2 표면으로부터 적어도 상기 제 1 표면까지 상기 기판을 횡단하여 상기 제 2 전극에 접속되는 제 2 전도성 부분(422)을 형성하는 단계; 및
(g) 상기 제 2 표면의 측 상에서 상기 제 1 전도성 부분을 상기 제 2 전도성 부분에 접속하는 제 1 전도성 요소(461, 51, 482)를 형성하는 단계를 포함하는 광전자 디바이스 제조 방법. - 제 17 항에 있어서,
상기 단계 (a) 내지 (g)는 연속적인 광전자 디바이스 제조 방법. - 제 17 항에 있어서,
상기 단계 (f)는 상기 단계 (b) 전에 실시되는 광전자 디바이스 제조 방법. - 제 17 항에 있어서,
상기 단계 (f)는 상기 단계 (b)와 단계 (c) 사이에 실시되는 광전자 디바이스 제조 방법. - 제 18 항에 있어서,
상기 단계 (f)는 상기 제 2 표면(12)으로부터 상기 기판(10) 내에 제 1 개구(1001, 1002)를 에칭하는 단계, 상기 제 1 개구의 적어도 측벽 상에 절연층(441, 442)을 형성하는 단계, 및 상기 절연층을 피복하는 전도성 층(421, 422)을 형성하거나, 또는 전도성 재료로 상기 제 1 개구를 충전시키는 단계를 연속적으로 포함하는 광전자 디바이스 제조 방법. - 제 19 항 또는 제 20 항에 있어서,
상기 단계 (f)는, 상기 단계 (b) 전에 또는 상기 단계 (b)와 단계 (c) 사이에, 상기 기판에 상기 제 1 표면(14)으로부터 상기 기판 두께의 일부를 횡단하는 제 2 개구(1201, 1202)를 에칭하는 단계를 포함하고, 상기 제 2 개구는 상기 기판(10)의 두께를 감소시키는 단계 후에 상기 제 2 표면(12) 상에 개방되는 광전자 디바이스 제조 방법. - 제 22 항에 있어서,
상기 제 1 전극(301, 321)이 상기 제 2 개구(1201)들 중 하나 내에 더 형성되고, 상기 제 2 전극(302, 322)이 상기 제 2 개구(1201) 중 다른 하나 내에 더 형성되는 광전자 디바이스 제조 방법. - 제 22 항에 있어서,
상기 광전자 디바이스 제조 방법은, 상기 단계 (b) 전에, 상기 제 2 개구(1221, 1221)의 적어도 측벽 상에 절연 부분(1241, 1242)을 형성하는 단계를 포함하는 광전자 디바이스 제조 방법. - 제 24 항에 있어서,
상기 충전 재료는 상기 기판(10)을 형성하는 상기 재료와 동일한 광전자 디바이스 제조 방법. - 제 24 항에 있어서,
상기 충전 재료는 인시츄 도핑된 반도체 재료인 광전자 디바이스 제조 방법.
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