KR20160051686A - 메모리 및 로직을 위한 자성 엘리먼트 - Google Patents

Abstract

일 실시예는 둥근 코너들을 갖는 비타원형 자유층을 갖는 MTJ(Magnetic Tunnel Junction)를 포함한다. 예를 들어, 일 실시예는 자유 자성층, 고정 자성층 및 자유층과 고정층 사이의 터널 배리어를 포함하는 MTJ를 포함하고; 자유 자성층은, 상부 표면, 하부 표면, 및 자유 자성층을 일주하고(circumnavigating) 하부 표면을 상부 표면에 연결하는 측벽을 포함하고; 상부 표면은 복수의 둥근 코너들을 갖는 직사각형이다. 일 실시예에서, 상부 표면의 종횡비는 4:1과 8:1(길이 대 폭) 사이이다. 이러한 일 실시예는 (자유층의 극성을 반전시키는 것이) 수용가능한 임계 스위칭 전류와 함께인 제조의 용이성 및 안정성을 제공한다. 다른 실시예들이 본 명세서에 설명된다.

Description

메모리 및 로직을 위한 자성 엘리먼트{MAGNETIC ELEMENT FOR MEMORY AND LOGIC}

본 발명의 실시예들은 반도체 디바이스들의 분야에 관한 것으로서, 구체적으로는 자성 기반의 메모리에 관한 것이다.

STTM(Spin Transfer Torque Memory)과 같은, 일부 자성 메모리들은 메모리의 자성 상태의 스위칭 및 검출을 위해 MTJ(Magnetic Tunnel Junction)를 이용한다. 도 1은, STTM의 일 형태인, STTRAM(Spin Transfer Torque Random Access Memory)을 포함한다. 도 1은 FM(FerroMagnetic) 층들(125, 127) 및 터널링 장벽(126)(예를 들어, 마그네슘 산화물(MgO))으로 구성되는 MTJ를 포함한다. MTJ는 비트 라인(BL)(105)을 선택 스위치(120)(예를 들어, 트랜지스터), 워드 라인(WL)(110) 및 감지 라인(SL)(115)에 연결한다. 메모리(100)는 FM 층들(125, 127)의 상이한 상대적 자화들에 대한 저항(예를 들어, 터널링 자기저항(TMR))의 변화를 평가함으로써 "판독"된다.

보다 구체적으로, MTJ 저항은 층들(125, 127)의 상대적 자화 방향들에 의해 결정된다. 2개의 층들 사이의 자화 방향들이 역평행일 때, MTJ는 고 저항 상태에 있다. 2개의 층들 사이의 자화 방향들이 평행할 때, MTJ는 저 저항 상태에 있다. 층(127)은 "기준층" 또는 "고정층"인데, 그 이유는 그 자화 방향이 고정되기 때문이다. 층(125)은 "자유층"인데, 그 이유는 그 자화 방향이 기준층에 의해 분극되는 구동 전류를 통과시킴으로써 변경되기 때문이다(예를 들어, 층(127)에 인가되는 양의 전압은 층(127)의 자화 방향과 반대로 층(125)의 자화 방향을 회전시키며, 층(127)에 인가되는 음의 전압은 층(127)과 동일한 방향으로 층(125)의 자화 방향을 회전시킨다).

본 발명의 실시예들의 특징들 및 장점들이 첨부된 청구항들, 하나 이상의 실시예의 이하의 상세한 설명 및 대응하는 도면들로부터 명백하게 될 것이다. 도면들에서:
도 1은 종래의 자성 메모리 셀을 나타낸다.
도 2는 본 발명의 일 실시예에서 자유층 스위칭 시간 및 곡률 반경을 다룬다.
도 3은 자성 자유층들에서 C 및 S 상태들을 다룬다.
도 4는 본 발명의 실시예들에서의 다양한 자석 윤곽들을 포함한다.
도 5는 본 발명의 일 실시예에서 안정성 및 임계 전류를 다룬다.
도 6은 본 발명의 일 실시예에서 임계 전류를 다룬다.
도 7은 본 발명의 일 실시예에서 MTJ를 형성하는 방법을 도시한다.
도 8은 본 발명의 실시예들용 시스템을 도시한다.

이제, 도면들이 참조될 것이며, 도면들에서 비슷한 구조들에는 비슷한 첨자 참조 지시어들이 제공될 수 있다. 다양한 실시예들의 구조들을 더 명확히 나타내기 위해, 본 명세서에 포함되는 도면들은 집적 회로 구조들의 도식적인 표현들이다. 따라서, 제조된 집적 회로 구조들의 실제 외관은, 예를 들어 현미경 사진에서, 다르게 보일 수 있지만, 도시된 실시예들의 청구되는 구조들을 여전히 포함할 수 있다. 더욱이, 도면들은 도시된 실시예들을 이해하는데 유용한 구조들만을 도시할 수 있다. 기술분야에 알려진 추가적인 구조들은 도면들의 명료함을 유지하기 위해 포함되지 않았을 수 있다. "일 실시예", "다양한 실시예들" 등은 그렇게 설명되는 실시예(들)가 특정 특징들, 구조들 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 그러한 특정 특징들, 구조들 또는 특성들을 포함하는 것은 아니라는 것을 나타낸다. 일부 실시예들은 다른 실시예들에 대해 설명되는 특징들의 일부 또는 전부를 갖거나, 어느 것도 갖지 않을 수 있다. "제1", "제2", "제3" 등은, 공통 대상을 설명하며, 비슷한 대상들의 상이한 경우들이 참조되는 것을 나타낸다. 그러한 형용사들은 그렇게 설명되는 대상들이, 시간적으로, 공간적으로, 순위에서 또는 임의의 다른 방식으로, 주어진 순서로 존재해야 한다는 것을 의미하는 것은 아니다. "접속된(connected)"은 엘리먼트들이 상호 직접적인 물리적 또는 전기적 접촉을 이룬다는 것을 나타낼 수 있고, "결합된(coupled)"은 엘리먼트들이 상호 협업하거나 또는 상호작용하지만, 직접적인 물리적 또는 전기적 접촉을 이룰 수 있거나 또는 이루지 않을 수 있다는 것을 나타낼 수 있다. 또한, 상이한 도면들에서 동일하거나 또는 유사한 부분들을 지시하기 위해 유사하거나 동일한 번호들이 사용될 수 있지만, 그렇게 하는 것이 유사하거나 동일한 번호들을 포함하는 모든 도면들이 단일의 또는 동일한 실시예를 구성한다는 것을 의미하는 것은 아니다.

위에 설명된 STTRAM은, CMOS(Complementary Metal-Oxide-Semiconductor) 기술들에 의해 전부가 구현된 것은 아닌 디바이스들 및 프로세스들과 관련되는, "CMOS 이상의(beyond CMOS)" 기술(또는 "논-CMOS 기반의(non-CMOS based)" 기술)의 단지 일 예이다. CMOS 이상의 기술은 (기본 입자들의 스핀 또는 고유 각운동량이 주어진 방향과 정렬되는 정도와 관련되는) 스핀 분극, 및, 보다 일반적으로는 스핀트로닉스(전자의 고유 스핀, 그와 관련된 자성 모멘트 및 전자의 기본 전하와 관련된 전자 공학의 한 분야)에 의존할 수 있다. 스핀트로닉스는, 강자성 층들을 분리하기 위해 얇은 절연체를 통한 전자들의 양자 역학적 터널링을 사용하는 TMR, 및 강자성 전극들의 자화 방향을 제어하기 위해 스핀 분극된 전자들의 전류가 사용될 수 있는 STT와 관련될 수 있다.

CMOS 이상의 장치들은, 예를 들어, 메모리에 구현되는 스핀트로닉 디바이스들(예를 들어, 3 단자 STTRAM), 스핀 논리 디바이스들(예를 들어, 논리 게이트들), TFET들(Tunnel Field-Effect Transistors), IMOS(Impact ionization MOS) 디바이스들, NEMS(Nano-Electro-Mechanical Switches), 네거티브 공통 게이트 FET들, RTD(Resonant Tunneling Diodes), SET(Single Electron Transistors), 스핀 FET들, NML(NanoMagnetic Logic), 도메인 벽 로직, 도메인 벽 메모리 등을 포함한다. 본 명세서의 다양한 실시예들은 메모리를 논의하지만, 다른 실시예들이 이에 제한되는 것은 아니며 위에 언급된 기술들에 포함될 수 있다.

따라서, 자석들은 위에 설명된 많은 기술들에서 주요한 역할을 한다. 그러나, 반도체 디바이스들에서 자석들의 실제 구현은 어려울 수 있다. 예를 들어, STTRAM에 대한 나노자석들의 효율적 마스크 레이아웃, 리소그래피 및 패턴화는 특히 문제가 있다. 이러한 어려움의 일부는 나노자석 자성 엘리먼트의 형상이 (자성 상태들에 안전성을 제공하여, 타원형 자석은, 예를 들어, 열 잡음으로 인한 자신의 자화 배향을, 논의되는 C 및 S 상태들과 같은 다른 자화 상태들로 부주의하게 플립/변형하지 않는) 타원형일 것으로 인지되는 필요성에 기초한다. 그러나, (자신의 둥근 엣지들로 인해) 타원은 평행 라인들의 주기적 배열들에 기초하는 현대의 리소그래피에 의해 생산하기 어렵다.

보다 구체적으로, 타원형 형상들을 패터닝하기 위해서는 비-직교 형성들을 허용하는 특수 마스크가 필요하다. 결과적으로, 평행 라인들 및 피치-2등분의 주기적 격자를 사용하는 현대의 리소그래피 기술들은 타원 형상들에 적합하지 않다. 그 결과, 타원 형상들은, 피치-2등분 등을 사용하지 않고, 결과적으로 마이크로프로세서 리소그래피에서 사용될 수 있는 임계 치수(임계 치수는, 45 nm 리소그래피와 같은, 주어진 기술을 사용하여 반도체 디바이스/회로 제조 동안 형성될 수 있는, 상호접속 라인들, 콘택트들, 트렌치들 등의 폭과 같은 최소 기하학적 특징들의 치수들을 포함하며, )로 형성되지 않는다. 그래서 타원형 나노자석들이 형상될 때, 이들은 (임계 치수로 형성되지 않는) 큰 나노자석들로서 생산되고, 이는 (자유층 자석의 배향을 변경하는 것과 같이) 자석의 분극을 스위칭하는데 큰 전류를 요구한다. 이는 STTRAM 기반의 타원형 메모리를 다른 타입들의 메모리와 경쟁하지 못하게 한다.

타원형 자유층이 문제가 있는 반면(위 참조), 타원들이 유일한 문제가 있는 형상은 아니다. 예를 들어, 4개의 90도 코너들을 갖는 직사각형 형상의 자유층은 여러 문제점들을 갖는다. 첫째로, 이상적인 "예리한 코너들(sharp corners)"에 가까운 이러한 자유층은 디바이스를 제조하는데 6개의 리소그래피 마스크들 이상을 요구할 수 있다. 둘째로, 종래의 표준들은 직사각형 자석들이 안정하기 때문에 MTJ에서 자유층들에 충분하지 않을 것이라고 구술한다. 구체적으로, 직사각형 자유층들은 (그 장축을 따라 자화의 하나의 고유한 확정적 상태를 생산하는 타원과 달리) 직사각형의 장축을 따라 자화의 확정적 상태들을 생산할 수 없는 것으로 생각된다. 종래의 표준들은 직사각형 형상이 허위 상태들(spurious states)로부터 시달리는 것을 유지한다. 이러한 상태들은 소위 "C-상태들" 및 "S-상태들"을 형성하는 자유층 엣지들 근처에서 만곡되는 자화를 갖는다. 도 3은 MTJ의 직사각형 자유층(305)을 도시한다. "S 상태들"은 (전하들의 한 극성이 가장 좌측 화살표 맨 위에 형성되고 반대 극성 전하들이 가장 우측 화살표 맨 위에 모여 "S" 형상을 형성하는) 경우(301) 및 (전하들의 한 극성이 가장 좌측 화살표의 바닥에 형성되고 반대 극성 전하들이 가장 우측 화살표의 바닥에 모여 "S" 형상을 형성하는) 경우(302)에 존재한다. "C-상태들"은 (전하들의 한 극성이 가장 좌측 화살표 맨 위에 형성되고 반대 극성 전하들이 가장 우측 화살표의 바닥에 모여 "C" 형상을 형성하는) 경우(303) 및 (전하들의 한 극성이 가장 좌측 화살표의 맨 위에 형성되고 반대 극성 전하들이 가장 우측 화살표의 바닥에 모여 "C" 형상을 형성하는) 경우(304)에 존재한다. 이들 불안정한 상태들은 데이터 신뢰도의 손실에 이르게 될 것이다(예를 들어, MTJ가 "1"을 저장하지만 불안정성으로 인해 "0"으로 "플립"하는 경우).

그러나, 일 실시예는 둥근 코너들을 갖는 비타원형 자유층을 갖는 MTJ(Magnetic Tunnel Junction)를 포함한다. 예를 들어, 일 실시예는 자유 자성층, 고정 자성층 및 자유층과 고정층 사이의 터널 배리어를 포함하는 MTJ를 포함하고; 자유 자성층은, 상부 표면, 하부 표면, 및 자유 자성층을 일주하고(circumnavigating) 하부 표면을 상부 표면에 연결하는 측벽을 포함하고; 상부 표면은 복수의 둥근 코너들을 갖는 직사각형이다. 일 실시예에서, 상부 표면의 종횡비는 4:1과 8:1(길이 대 폭) 사이이다. 이러한 일 실시예는 (자유층의 극성을 반전시키는 것이) 수용가능한 임계 스위칭 전류와 함께인 제조의 용이성 및 안정성을 제공한다. 다른 실시예들이 본 명세서에 설명된다.

예를 들어, 도 4는 본 발명의 실시예들에서의 다양한 자석 윤곽들을 포함한다. 자유층 자석 윤곽(401)은 일반적으로 타원형이다. 본 명세서에 사용되는 바와 같이, 타원형이란, 분석 기하학의 원뿔 곡선들 중 하나인, 폐쇄형 곡선을 말하는 것으로, 2개의 고정된 지점들(초점들) 각각으로부터의 거리들의 합이 동일한 값에 이르는 모든 지점들을 포함한다. 초점들 사이의 중간지점은 중심이다. 또한, 본 명세서에서 다루는 "타원" 및 다른 형상들은, 집합적으로 대략 곡선을 형성하는 일련의 계단식 컷들(cuts) 또는 조그들(jogs)로 "곡선(curve)"이 구성될 수 있는 리소그래피의 정황에서 이해되어야 한다. 윤곽(401)은 자유 자성층의 "상면도(top view)"이며 자석 길이(408)를 포함한다(그리고 폭은 길이(409)를 정의하는 변(side)으로부터 그 대향하는/반대 변까지 연장된다). 타원형 윤곽(401)은 (포토리소그래피 정황 대신에 수학적 또는 기하학적 정황에서 취해지는 종래의 타원에서의 경우와 같이) 자신의 전체 원주에 대하여 완벽히 매끈한 것은 아니다. 예를 들어, 하나의 엣지 또는 변은, 부분(409) 또는 거리를 정의하는 부분(410)과 같은, 선형(만곡되지 않은(non-curved)) 부분을 포함할 수 있다. 이러한 형상은 자유층에 대해 수용하능한 임계 전류 및 안정성을 생상할 수 있지만, 이러한 형상의 층을 제조하는 것은 위에 설명된 바와 같이 문제가 있다.

윤곽(402)은, 순수하게 직사각형(즉, 그 각도들 모두가 직각이고 인접 변들이 길이가 다른 평행사변형)이고, 안정성(C 및 S 상태들) 및 제조(그 제조를 위해서는 과도한 수의 마스크들이 필요함) 양자 모두로 인해 문제가 있다.

그러나, 윤곽(403)은, 2개 마스크들 정도를 사용하여 제조될 수 있고, 또한 수용가능한 안정성 및 스위칭 전류를 제공하는 윤곽을 포함한다. 윤곽(403)은, 자유 자성층의 "상면도(top view)"이고, 자석 길이(405) 및 폭(404)을 포함한다. 윤곽(403)("둥근 코너들을 갖는 직사각형")은, 부분들(406, 407)과 같은, 선형(만곡되지 않은) 부분들을 갖는 에지들 또는 변들을 포함한다. 부분(405):부분(404)의 종횡피(길이:폭)은 6:1과 7:1 사이이다. 그러나, 다른 실시예들이, 이에 제한되는 것은 아니며, 2:1, 3:1, 4:1, 5:1, 8:1, 9:1 등의 종횡비들을 포함할 수 있다. 따라서, (제조의 용이성 및 수용가능 임계 전류를 위한) 둥근 코너들 및 (자성 상태 안정성을 조성하기 위한) 종횡비를 갖는 직사각형 자유층의 조합은 종래의 MTJ들에 비해 장점들을 갖는 일 실시예를 제공한다.

더욱이, 코너 또는 만곡된 부분(411)은 (길이(406)에 의해 정의되는 변과 같은) "장변(long side)"을 (거리(407)에 의해 정의되는 변과 같은) "단변(short side)"에 연결한다. 만곡된 부분은 일정한 곡률 반경(즉, 해당 곡선 상의 일 지점에서 곡선의 곡률 반경(R)은 해당 지점에서 해당 곡선에 가장 잘 근사하는 원호의 반경의 척도임) 또는 변하는 곡률 반경을 포함할 수 있다. 각(414)은 코너(411)의 한 지점에서의 곡률 반경에 대응한다. (영역(411) 내의 엘리먼트들은 축척대로 도시되지 않은 점에 주목하자.) 각(414)는 만곡된 점선 라인(499)에 접속하는 수평 변/라인 및 비-수평 라인 사이의/이에 직접 접속되는 것이다. 만곡된 점선 라인(499)은 곡률 반경이 계산되어야 할 코너 또는 곡선이다(즉, 점선 곡선(499)의 곡률 반경은 점선 곡선(499)에 가장 근사하는 원호의 반경의 척도이다-실제 반경이 도 4에 도시되는 것은 아니다). 실시예들은 3, 6, 9, 12, 15, 18, 21 nm 등과 같은 곡률 반경을 포함하는 코너들을 가질 수 있다.

도 2는, 자유층을 가로지르는 주어진 전류에 대해, 자유층의 극성을 스위칭하는 스위치 속도(스위치 속도는 도 2의 Y 축 위로 올라감에 따라 증가함)가 얼마나 6, 9, 및 18nm의 곡률 반경들에 대해 상대적으로 일정한지를 도시한다. 따라서, 일 실시예는 타원형도 아니고 직사각형도 아닌 둥근 코너들을 포함할 수 있다. 이러한 일 실시예는, (90도 코너들을 포함하는 "순수" 직사각형에 대해 필요한 6개 마스크 세트 대비 마스크 세트에 대해 현저한 비용 절감들을 초래하는) 2개의 마스크들만을 사용하여, 수용가능한 안정성(즉, 자석의 단축(413)에 직교하는 자석의 장축(412)을 따라 자화의 확정정 상태들) 및 (타원과 같은) 스위칭 전류 및 (예를 들어, 직사각형과 같은) 제조가능성을 제공한다.

비-직교형 형상들에 대해 특수한 마스크를 요구하는 타원을 회피하는 것에 의해, 예를 들어, 평행 라인들 및 피치-2등분의 주기적 격자를 사용하는 현대의 리소그래피 기술들이 사용될 수 있다. 따라서, 폭(404)와 같은, 윤곽(403)에 대한 치수들은 디바이스 또는 디바이스를 포함하는 패키지의 임계 치수들로 형성될 수 있다. 예를 들어, 도 1에서의 워드 라인과 같은 상호접속은 폭(404)의 것과 동일한 폭으로 형성될 수 있다(즉, 양자 모두 임계 치수로 형성됨). 다른 예로서, 도 1에서의 선택 스위치(120)는 폭(404)과 동일한 폭을 갖는 핀을 갖는 "finFET"로서 형성될 수 있다(즉, 양자 모두 임계 치수로 형성됨).

finFET은 반도체 재료의 박편(thin strip)("핀"이라 함) 주위에 형성된다. 이러한 핀은 기판으로부터 형성될 수 있다. 트랜지스터는 FET 노드들: 게이트, 게이트 유전체, 및 소스 및 드레인 영역들을 포함한다. 이러한 finFET의 도전성 채널은 게이트 유전체 아래의 핀의 외부측들 상에 존재한다. 전류는 핀의 상부측을 따라서 뿐만 아니라 핀의 양쪽 "측벽들"을 따라 흐른다. 도전성 채널은 본질적으로 핀의 3개의 상이한 외부, 평면 영역들을 따라 존재하기 때문에, 도 1의 특정 finFET은 통상적으로 "트라이-게이트" finFET이라 한다. (다른 실시예들에 포함되고, 도전성 채널이 핀의 상부측을 따라서가 아니라 핀의 양쪽 측벽들을 따라서만 존재하는, "더블-게이트" finFET들과 같은) 다른 타입들의 finFET들이 존재한다.

finFET들에 관한 일반적인 배경을 고려하여, 본 발명의 일 실시예는 본 명세서에 설명되는 바와 같이 자유층을 갖는 MTJ를 포함하는 메모리 셀에 finFET을 포함할 수 있다. 예를 들어, 도 1의 스위치(120)는 본 명세서에서 다루는 다양한 실시예들에 설명되는 바와 같이 패터닝되는 (층(127)과 같은) 자유층에 연결되는 finFET일 수 있다. (크고, 큰 스위칭 전류를 갖는) 타원형 자유층을 포함할 수 있는 종래의 메모리 셀들과는 달리, 일 실시예는 메모리 셀에 대해 finFET 스위칭 디바이스에서의 핀의 것과 동일한 폭으로 형성되는 폭(404)을 갖는 자유층을 포함한다. 핀 폭 및 폭(404)와 동일한 이러한 "임계 치수"는, 낮은 다이 실면적, 낮은 스위칭 전류 실시예를 제공할, 1/2-피칭 기술들, 더블 패터닝 기술들, 및/또는 자가 정렬형(self-aligned) 스페이서 기술들에 기초하여 형성될 수 있다.

자가 정렬형 스페이서 기술들은 앞서 패터닝된 특징의 측벽들 상에 형성되는 필름 층인 스페이서에 관한 것이다. 스페이서는, 수평 표면들 상의 필름 재료를 제거하여, 측벽들 상에 재료만을 남기는 에칭이 뒤따르게 되는, 이전 패턴 상의 필름의 퇴적 또는 반응에 의해 형성된다. 본래 패터닝된 특징을 제거하는 것에 의해 스페이서만이 남게 된다. 그러나, 매 라인마다 2개의 스페이서들이 존재하기 때문에, 라인 밀도가 2배가 된다. 이는, 핀들 및 폭(404)과 같은, 특징들이, 예를 들어, 본래 리소그래픽 피치의 1/2로 형성되게 한다.

일 실시예는 둥근 코너들과, 128 nm의 길이(405), 18 nm의 폭(404), 및 2.5 nm의 두께를 갖는 직사각형 나노자석을 포함한다. 물론 다른 실시예들은, 이에 제한되는 것은 아니며, 100, 110, 120, 130, 140 nm 등의 길이들을, 5, 10, 15, 20, 25, 30 nm 등의 폭 및 1, 2, 3, 4, 5 nm 등의 두께와 함께, 포함할 수 있다. 이러한 치수들의 정확한 조합은, 예를 들어, 본 발명의 일 실시예에서 안정성 및 임계 전류를 다루는, 도 5에 의해 안내될 수 있다. 라인(502)은 라인(502)의 우측에 있는 수용가능한 안정성(예를 들어, 48 kT 이상, 여기서 T = 온도이고 k = 볼츠만(Boltzmann) 상수임)과 라인(502)의 좌측에 있는 수용불가능한 안정성 사이의 경계를 도시한다. 라인(501)은 라인(501) 위의 수용가능한 임계 전류(자유층 극성을 스위칭할 필요가 있음)와 라인(501) 아래의 수용불가능한 임계 전류 사이의 경계를 도시한다. 따라서, 6 nm와 18 nm 사이의 곡률 반경을 갖는 코너를 갖는 128 x 18 x 2.5 실시예는 도 5의 상부 우측 섹션 내에 들어가고, 이는 이러한 실시예가 성능(즉, 수용가능한 스위칭 전류 및 안정성) 및 제조가능성의 균형을 적절히 맞춘다는 것을 나타낸다.

도 6은 본 발명의 일 실시예에서의 임계 전류를 다룬다. 보다 구체적으로, 도 6은 타원형 및 직사각형 나노 자석들에 대해 인가되는 전류에 대한 스위칭 속도의 의존성을 도시한다. 비어있는 원들은 각 경우에 대한 임계 전류들을 나타낸다. 예를 들어, 임계 스위칭 전류들은 타원에 대해 110 uA이고 둥근 코너들을 갖는 직사각형에 대해 130 uA이다. 더 빠른 스위칭 속도를 생성하기 위해 전류가 증가할 수록(스위칭 속도는 도 6의 Y축 위로 진행할 수록 증가함), 타원형과 둥근 코너들을 갖는 직사각형 자유층 사이의 스위칭 속도에서의 차이는, 상당히 일정하며, 둥근 코너들을 갖는 직사각형 자유층에 대해 수용가능한 동작을 나타낸다.

도 7은 본 발명의 일 실시예에서 메모리를 형성하는 방법(701)을 나타낸다. 블럭 705는, 제1 마스크를 사용하여, 장변들을 포함하는 MTJ에 대해 장축에 일반적으로 평행한, 자유 자성층의 2개의 선형 장변들을 형성하는 것을 포함한다. 일 실시예에서 이러한 변들은 2개 스페이서들 사이에 형성될 수 있다. 일 실시예에서, 2개 변들 사이의 폭(예를 들어, 폭(404)은 해당 변들을 형성하는데 사용되는 리소그래피 기술의 임계 치수와 동일할 수 있다. 일 실시예에서, 2개의 선형 장변들은 2개의 스페이서들과 직접 접촉한다. 스페이서들, 또는 다른 서브-피치 기술의 사용으로 인해, 2개의 선형 장변들은 리소그래피 방법에 대한 최소 피치보다 서로 더 가까울 수 있다.

블럭 710은, 제2 마스크를 사용하여, MTJ의 단축에 일반적으로 평행한, 자유 자성층의 2개의 선형 단축들을 형성하는 것을 포함한다. 이러한 제2 마스크는 프로세스에서 2개의 선형 장축들을 다듬고 단변들을 형성하는데 사용되는 "컷 마스크(cut mask)"일 수 있다. 블럭 715는 제1 및 제2 마스크들을 사용하여 장변 및 단변을 상호 연결하는 자유 자성층의 복수의 둥근 코너들을 형성하는 것을 포함한다. 이는 제1 및 제2 마스크들의 사용의 결과로서 발생할 수 있는데, 이러한 마스크들의 분해능에 의존한다(즉, 컷 마스크가 장변들을 컷팅하는데 사용될 때, 둥근 코너들은 사용되는 리소그래피 방법의 분해능에 기초하여 생산될 수 있다). 환언하면, 이러한 방법은 다른 마스크들은 사용하지 않고 제1 및 제2 마스크들을 사용하여 복수의 둥근 코너들을 형성하는 것을 포함할 수 있다. 그러나, 다른 실시예들에서는 (이렇게 하는 것이 제3 마스크의 사용에 선행하는 제1 및 제2 마스크들을 여전히 "기반으로 하더라도") 둥근 코너들을 형성하는데 제3 마스크(또는 추가적 마스크)가 사용될 수 있다. 블럭 720은 터널 배리어 및 고정층을 포함하는 MTJ의 나머지를 구축한다.

여러 실시예들이 CoFe를 포함하는 고정층 및 자유층을 포함하는 반면, 다른 실시예들은 CoFeB, Ta, NiFe 등을 포함할 수 있다. 또한, 다른 실시예들은, 다른 산화물들과 같은, MgO 이외의 것을 갖는 터널 배리어들을 포함할 수 있다.

실시예들은 많은 상이한 타입들의 시스템들에 사용될 수 있다. 예를 들어, 일 실시예에서, 통신 디바이스(예를 들어, 셀 폰, 모바일 컴퓨팅 노드, 스마트폰, 넷북, 노트북, 개인용 컴퓨터, 시계 및 카메라)가 본 명세서에 설명되는 다양한 실시예들을 포함하도록 배열될 수 있다. 이제 도 8을 참조하면, 본 발명의 일 실시예에 따른 시스템의 블럭도가 도시된다. 멀티프로세서 시스템(700)은, 점대점 상호접속 시스템이며, 점대점 상호접속(750)을 통해 접속되는 제1 프로세서(770) 및 제2 프로세서(780)를 포함한다. 프로세서들(770 및 780) 각각은, 예를 들어, 본 명세서에 설명되는 자석들 및 스핀 기반의 메모리를 이용하는 임베디드 불휘발성 메모리를 포함하는, 멀티코어 프로세서들일 수 있다. 제1 프로세서(770)는 MCH(Memory Controller Hub) 및 P-P(Point-to-Point) 인터페이스들을 포함할 수 있다. 유사하게, 제2 프로세서(780)는 MCH 및 P-P 인터페이스들을 포함할 수 있다. MCH들은 프로세서들을 각각의 메모리들, 즉 메모리(732) 및 메모리(734)에 연결할 수 있는데, 이들은 각각의 프로세서들에 국부적으로 부착되는 메인 메모리(예를 들어, DRAM(Dynamic Random Access Memory) 또는 본 명세서에 설명되는 스핀 기반의 메모리)의 부분들일 수 있다. 그러나, 프로세서들은 본 명세서에 설명되는 메모리와 동일한 칩상에 위치될 수 있다. 제1 프로세서(770) 및 제2 프로세서(780)는, 각각, P-P 상호접속들을 통해 칩셋(790)에 연결될 수 있다. 칩셋(790)은 P-P 인터페이스들을 포함할 수 있다. 더욱이, 칩셋(790)은 인터페이스를 통해 제1 버스(799)에 연결될 수 있다. 다양한 I/O(Input/Output) 디바이스들(714)이 제1 버스(799)를 제2 버스(798)에 결합하는 버스 브릿지(718)와 함께 제1 버스(799)에 연결될 수 있다. 칩셋(790)은 본 명세서에 설명되는 자석들 및 스핀 기반의 메모리를 또한 포함할 수 있다. 예를 들어, 일 실시예에서, 키보드/마우스(722), 통신 디바이스들(797), 및 코드(730)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 스토리지 디바이스와 같은 데이터 스토리지 유닛(728)(본 명세서에 설명되는 자석들 및 스핀 기반의 메모리를 사용할 수 있거나 또는 사용하지 않을 수 있음)을 포함하는 다양한 디바이스들이 제2 버스(798)에 연결될 수 있다. 코드는 메모리(728, 732, 734), 네트워크를 통해 시스템(700)에 연결되는 메모리 등을 포함하는 하나 이상의 메모리에 포함될 수 있다. 또한, 오디오 I/O(724)가 제2 버스(798)에 연결될 수 있다.

본 명세서에 사용되는 바와 같이 프로세서 또는 제어기, 칩셋, 또는 메모리는, 기술분야에 알려진 광범위한 제어 로직 중 임의의 것을 나타내도록 의도되는 제어 로직을 포함할 수 있으며, 마찬가지로, 마이크로프로세서, 마이크로-제어기, FPGA(Field-Programmable Gate Array), ASIC(Application Specific Integrated Circuit), PLD(Programmable Logic Device), 펌웨어, 소프트웨어 등으로서 구현될 수 있다. 일부 구현들에서, 제어 로직(731, 735, 736) 등은 콘텐츠(예를 들어, 소프트웨어 명령어들 등)을 나타내도록 의도되고, 이는 실행될 때 시스템으로 하여금 방법(예를 들어, 메모리를 액세스함)를 수행하게 한다.

이하의 예들은 추가 실시예들에 관련된다.

일 예는, 자유 자성층, 고정 자성층, 및 자유층과 고정층 사이의 터널 배리어를 포함하는 MTJ(Magnetic Tunnel Junction)를 포함하고; 자유 자성층은, 상부 표면, 하부 표면, 및 자유 자성층을 일주하고(circumnavigating) 하부 표면을 상부 표면에 연결하는 측벽을 포함하고; 상부 표면은 복수의 둥근 코너들을 갖는 직사각형인 장치를 포함한다.

다시, 위에 언급된 바와 같이, 본 명세서에 사용되는 "둥근 코너"는 둥근 코너가 전부 매끄럽지는 않을 수 있는 반도체 처리 정황의 관점에서 해석되어야 한다. 곡률 반경은 도 4의 411에 나타나는 바와 같이 몇몇 조그들 또는 스텝들의 선단들을 접속할 수 있다(곡률 반경이 결정되는 곳을 도시하는 점선 499 참조).

다른 예에서, 이전 예들의 주제는, 상부 표면이, 장축 및 장축에 직교하는 단축; 장축에 일반적으로 평행한 2개의 선형 장변들; 및 단축에 일반적으로 평행한 2개의 선형 단변들을 포함하는 것을, 옵션으로 포함할 수 있다.

"장변들"은 변들의 부분들일 수 있다. 예를 들어, 윤곽(403)에 도시된 바와 같이 거리(406)를 따라 연장되는 선형 부분이 있지만, 이는 길이(405)에 의해 정의되는 변으로서 고려될 수 있는 것의 단지 일부이다.

다른 실예에서, 이전 예들의 주제는, 2개의 선형 장변들 중 하나로부터 2개의 선형 장변들 중 다른 하나로 연장되고 단축에 평행한 폭; 및 2개의 선형 단변들 중 하나로부터 2개의 선형 단변들 중 다른 하나로 연장되고 장축에 평행한 길이를 옵션으로 포함할 수 있고, 길이 대 폭의 종횡비는 3:1과 8:1 사이이다.

다른 예는, 호이슬러(Heusler) 합금과 같은 자유층에서의 재료의 사용에 기초하여, 2:1과 같은(또는 2.3:1 또는 2.7:1 등과 같은 2:1과 4:1 사이의), 더 낮은 종횡비를 사용한다. "충분한 종횡비"(또는 길이 대 폭의 높고 충분한 비율)를 갖는 것은 장기간 데이터 저장(예를 들어, 1일, 1주, 1년 이상)에 영향을 줄 수 있는 열 잡음에 대한 자성 상태 안정성을 촉진한다.

다른 예에서, 이전 예들의 주제는, 복수의 둥근 코너들 중 하나가 6 nm와 18 nm 사이의 곡률 반경을 포함하는 것을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, MTJ가 비트 라인을 선택 스위치 및 워드 라인에 연결하는 것을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 폭이 장치에 대한 임계 치수와 동일한 것을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 폭과 동일한 라인 폭을 가지며, 라인의 2개 측벽들 사이에서 연장되고 측벽들에 직교하는 상호접속 라인을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 기판에 연결되고 폭과 동일한 핀 폭을 가지며, 핀의 2개 측벽들 사이에서 연장되고 측벽들에에 직교하는 핀을 포함하는 장치.

다른 예에서, 이전 예들의 주제는, 길이가 130 nm 미만이고, 폭이 25 nm 미만이며, 자유 자성층에 대한 두께가 4 nm 미만인 것을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 자유 자성층이, (a) 70 kT보다 더 큰 안정성 인자(여기서, T = 온도이고, k = 볼츠만(Boltzmann) 상수임), 및 (b) 150 ㎂ 미만인 임계 스위칭 전류를 포함하는 것을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 150 ㎂ 미만의 스위칭 전류를 포함하는 것을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, MTJ를 포함하는 STTM(Spin Torque Transfer Memory)을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 자유층이 자유층에 전달되는 구동 전류의 분극에 기초하여 장축을 따르는 자화 방향을 변경하는 것을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, (a) 2개의 선형 장변들 중 하나 및 2개의 선형 단변들 중 하나에 둥근 코너가 직접 접속하고, (b) 2개의 선형 단변들은 각각 2개의 선형 장변들 중 하나로부터 2개의 선형 장변들 중 다른 하나로 연장되는 폭의 적어도 25%만큼 길며, (c) 2개의 선형 장변들은 각각 2개의 선형 단변들 중 하나로부터 2개의 선형 단변들 중 다른 하나로 연장되는 길이의 적어도 50%만큼 긴 것을 옵션으로 포함할 수 있다.

다른 실시예들은, 2개의 선형 단변들이 각각 2개의 장변들 중 하나로부터 2개의 장변들 중 다른 하나까지 연장되는 폭의 적어도 15, 35, 45%만큼 길고, 2개의 선형 단변들이 각각 2개의 단변들 중 하나로부터 2개의 단변들 중 다른 하나까지 연장되는 길이의 적어도 30, 40, 60, 70, 80, 90%만큼 긴 것을 제공한다.

다른 예는, 기판 상에 MTJ(Magnetic Tunnel Junction)을 형성하는 단계- MTJ는 비타원형 자유 자성층, 고정 자성층, 및 자유층과 고정층 사이의 터널 배리어층을 포함하고, 자유 자성층은 단축에 직교하는 장축을 포함함 -; 제1 마스크를 사용하여, 장축에 일반적으로 평행한, 자유 자성층의 2개의 선형 장변들을 형성하는 단계; 제2 마스크를 사용하여, 단축에 일반적으로 평행한, 자유 자성층의 2개의 선형 단변들을 형성하는 단계; 제1 및 제2 마스크들을 사용하여 장변 및 단변을 상호 연결하는 자유 자성층의 복수의 둥근 코너들을 형성하는 단계를 포함하는 리소그래피 방법을 포함한다.

비타원형 자유 자성층은 둥근 코너들 및 4:1과 8:1 사이의 종횡비를 갖는 직사각형 자유층을 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 다른 마스크들은 사용하지 않고 제1 및 제2 마스크들을 사용하여 복수의 둥근 코너들을 형성하는 단계를 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 2개의 스페이서들 사이에 2개의 선형 장변들을 형성하는 단계를 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 2개의 선형 장변들이 2개의 스페이서들을 직접 접촉하는 것을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 2개의 선형 장변들이 리소그래피 방법에 대한 최소 피치보다 서로 더 가까운 것을 옵션으로 포함할 수 있다.

다른 예는, 자유 자성층, 고정 자성층, 및 자유층과 고정층 사이의 터널 배리어를 포함하는 MTJ(Magnetic Tunnel Junction)를 포함하고, 자유 자성층은, (a) 3:1과 9:1 사이의 길이-대-폭 비율을 포함하고, (b) 비타원형이며, (c) 2개의 대향하는 선형 변 부분들을 갖는 상부 표면- 2개의 대향 선형 변 부분들은 상부 표면의 장축에 평행함 -을 갖는 장치를 포함한다.

3:1과 9:1 사이의 비율은 3:1, 4:1, 5:1, 6:1, 7:1, 8:1, 9:1 및 이들 사이의 지점들을 포함할 수 있다. 선형 변 부분은 부분(406)과 같을 수 있고, 치수(405)에 의해 정의되는 변을 따라 포함된다.

다른 예에서, 이전 예들의 주제는, 선형 변 부분들 중 하나가 6 nm와 18 nm 사이의 곡률 반경을 포함하는 둥근 코너에 접속하는 것을 옵션으로 포함할 수 있다.

다른 예에서, 이전 예들의 주제는, 2개의 선형 변 부분들에 직교하고 2개의 선형 변 부분들 중 하나로부터 2개의 선형 변 부분들 중 다른 하나까지 연장되는 폭을 옵션으로 포함할 수 있고; 폭은 장치에 대한 임계 치수와 동일하다.

다른 예에서, 이전 예들의 주제는, 2개의 선형 변 부분들에 직교하고 2개의 선형 변 부분들 중 하나로부터 2개의 선형 변 부분들 중 다른 하나까지 연장되는 폭을 옵션으로 포함할 수 있고; 폭은 장치에 포함되는 핀의 2개 측벽들 사이의 최대 폭보다 크지 않다.

다른 예에서, 이전 예들의 주제는, 2개의 선형 변 부분들에 직교하고 2개의 선형 변 부분들 중 하나로부터 2개의 선형 변 부분들 중 다른 하나까지 연장되는 폭; 및 폭에 직교하고 자유 자성층의 한 단부로부터 자유 자성층의 다른 단부까지 연장되는 길이를 옵션으로 포함할 수 있고, 2개의 선형 변 부분들은 각각 길이의 적어도 50%이다.

다른 예에서, 이전 예들의 주제는, 상부 표면의 수평 엣지를 2개의 대향하는 선형 변 부분들 중 하나에 접속하는 둥근 코너를 옵션으로 포함할 수 있고, 둥근 코너는 엣지로부터 2개의 대향하는 선형 변 부분들 중 하나까지 일정한 곡률 반경을 갖다.

따라서, 일 실시예에서는 모든 코너들에 대해 단일의 곡률 반경이 존재한다. 그러나, 다른 실시예들에서는 단일 코너가 변하는 곡률 반경(즉, 곡률 반경들)을 가질 수 있다. 일 실시예에서, 단일 "코너"에 대한 곡률 반경들은 디바이스를 더 타원형으로 만든다. 일 실시예에서, 둥근 코너를 갖도록 타원을 구성하면 임의의 이러한 "둥근 코너"는 치수의 중앙지점(408)에 가까울 수록 더 크고 치수(410) 근처에서 더 작은 변하는 곡률 반경을 가질 것이다.

일 예는, 자유 자성층, 고정 자성층, 및 자유층과 고정층 사이의 터널 배리어를 포함하는 MTJ(Magnetic Tunnel Junction)를 포함하고; 자유 자성층은, 상부 표면, 하부 표면, 및 자유 자성층을 일주하고(circumnavigating) 하부 표면을 상부 표면에 연결하는 측벽을 포함하고; 상부 표면은 복수의 둥근 코너들을 갖는 직사각형인 장치를 포함한다. 둥근 코너들 중 하나는 변하는 곡률 반경을 가질 수 있다. 다른 실시예들은 둥근 코너들 중 하나가 코너 전반적으로 일정한 변하지 않는 곡률 반경을 갖는 것을 제공할 수 있다.

본 발명의 실시예들의 위의 설명은 예시 및 설명의 목적들을 위해 제공되었다. 이것은 철저하게 되려는 것 또는 본 발명을 개시된 정확한 형태들로 제하려는 것을 의도하는 것은 아니다. 본 설명 및 이하의 청구항들은 설명의 목적을 위해 사용될 뿐이며 제한으로서 간주되지 않아야 하는 좌, 우, 상, 하, 위, 아래, 상부, 하부, 제1, 제2 등과 같은 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 지시하는 용어들은, 기판 또는 집적 회로의 디바이스 측(또는 액티브 표면)이 그 기판의 "상면"이고; 기판이 실제로는 임의의 배향으로 있을 수 있어서, 기준의 표준 지상 프레임에서 기판의 "상부" 측이 "하부" 측보다 더 낮을 수 있으며, "상부"라는 용어의 의미 내에 여전히 속할 수 있는 상황을 말한다. (청구항들에서를 포함하여) 본 명세서에서 사용되는 바와 같은 "~ 상의"라는 용어는 구체적으로 그렇게 지시되지 않는 한 제2 층 "상의" 제1 층이 제2 층 바로 위에 위치하고 그와 직접 접촉한다는 것을 나타내지는 않으며, 제1 층과 제1 층 상의 제2 층 사이에는 제3 층 또는 다른 구조가 존재할 수 있다. 본 명세서에서 설명되는 디바이스 또는 물품의 실시예들은 다수의 위치들 및 배향들에서 제조되거나, 사용되거나, 운송될 수 있다. 관련분야의 숙련된 자들은 상기 교시의 관점에서 많은 수정들 및 변형들이 가능하다는 점을 인식할 것이다. 관련분야의 숙련된 자들은 도면들에 도시된 다양한 컴포넌트들에 대한 다양한 등가의 조합들 및 대체들을 인식할 것이다. 따라서, 본 발명의 범위는 이러한 상세한 설명에 의해서가 아니라 오히려 여기 첨부되는 청구항들에 의해 제한되는 것으로 의도된다.

Claims (25)

1. 장치로서,
   자유 자성층, 고정 자성층, 및 상기 자유층과 고정층 사이의 터널 배리어를 포함하는 MTJ(Magnetic Tunnel Junction)를 포함하고,
   상기 자유 자성층은, 상부 표면, 하부 표면, 및 상기 자유 자성층을 일주하고(circumnavigating) 상기 하부 표면을 상기 상부 표면에 연결하는 측벽을 포함하고;
   상기 상부 표면은 복수의 둥근 코너들을 갖는 직사각형인 장치.
2. 제1항에 있어서,
   상기 상부 표면은,
   장축 및 상기 장축에 직교하는 단축;
   상기 장축에 일반적으로 평행한 2개의 선형 장변들; 및
   상기 단축에 일반적으로 평행한 2개의 선형 단변들
   을 포함하는 장치.
3. 제2항에 있어서,
   상기 2개의 선형 장변들 중 하나로부터 상기 2개의 선형 장변들 중 다른 하나로 연장되고 상기 단축에 평행한 폭; 및
   상기 2개의 선형 단변들 중 하나로부터 상기 2개의 선형 단변들 중 다른 하나로 연장되고 상기 장축에 평행한 길이
   를 포함하고,
   상기 길이 대 폭의 종횡비는 3:1과 8:1 사이인 장치.
4. 제3항에 있어서,
   상기 복수의 둥근 코너들 중 하나는 6 nm와 18 nm 사이의 곡률 반경을 포함하는 장치.
5. 제3항에 있어서,
   상기 MTJ는 비트 라인을 선택 스위치 및 워드 라인에 연결하는 장치.
6. 제3항에 있어서,
   상기 폭은 상기 장치에 대한 임계 치수와 동일한 장치.
7. 제3항에 있어서,
   상기 폭과 동일한 라인 폭을 가지며, 상기 라인의 2개 측벽들 사이에서 연장되고 상기 측벽들에 직교하는 상호접속 라인을 포함하는 장치.
8. 제3항에 있어서,
   기판에 연결되고 상기 폭과 동일한 핀 폭을 가지며, 상기 핀의 2개 측벽들 사이에서 연장되고 상기 측벽들에 직교하는 핀을 포함하는 장치.
9. 제3항에 있어서,
   상기 길이는 130 nm 미만이고, 상기 폭은 25 nm 미만이며, 상기 자유 자성층에 대한 두께는 4 nm 미만인 장치.
10. 제3항에 있어서,
    상기 자유 자성층은, (a) 70 kT보다 더 큰 안정성 인자(여기서, T = 온도이고, k = 볼츠만(Boltzmann) 상수임), 및 (b) 150 ㎂ 미만인 임계 스위칭 전류를 포함하는 장치.
11. 제10항에 있어서,
    150 ㎂ 미만의 스위칭 전류를 포함하는 장치.
12. 제2항에 있어서,
    (a) 상기 2개의 선형 장변들 중 하나 및 상기 2개의 선형 단변들 중 하나에 둥근 코너가 직접 접속하고, (b) 상기 2개의 선형 단변들은 각각 상기 2개의 선형 장변들 중 하나로부터 상기 2개의 선형 장변들 중 다른 하나로 연장되는 폭의 적어도 25%만큼 길며, (c) 상기 2개의 선형 장변들은 각각 상기 2개의 선형 단변들 중 하나로부터 상기 2개의 선형 단변들 중 다른 하나로 연장되는 길이의 적어도 50%만큼 긴, 장치.
13. 제2항에 있어서,
    상기 자유층은 상기 자유층에 전달되는 구동 전류의 분극에 기초하여 상기 장축을 따르는 자화 방향을 변경하는 장치.
14. 제1항에 있어서,
    상기 MTJ를 포함하는 STTM(Spin Torque Transfer Memory)을 포함하는 장치.
15. 리소그래피 방법으로서,
    기판 상에 MTJ(Magnetic Tunnel Junction)를 형성하는 단계- 상기 MTJ는 비타원형 자유 자성층, 고정 자성층, 및 상기 자유층과 고정층 사이의 터널 배리어층을 포함하고, 상기 자유 자성층은 단축에 직교하는 장축을 포함함 -;
    제1 마스크를 사용하여, 상기 장축에 일반적으로 평행한, 상기 자유 자성층의 2개의 선형 장변들을 형성하는 단계;
    제2 마스크를 사용하여, 상기 단축에 일반적으로 평행한, 상기 자유 자성층의 2개의 선형 단변들을 형성하는 단계; 및
    상기 제1 및 제2 마스크들을 사용하여 상기 장변 및 단변을 상호 연결하는 상기 자유 자성층의 복수의 둥근 코너들을 형성하는 단계
    를 포함하는 리소그래피 방법.
16. 제15항에 있어서,
    다른 마스크들은 사용하지 않고 상기 제1 및 제2 마스크들을 사용하여 상기 복수의 둥근 코너들을 형성하는 단계를 포함하는 리소그래피 방법.
17. 제15항에 있어서,
    2개의 스페이서들 사이에 상기 2개의 선형 장변들을 형성하는 단계를 포함하는 리소그래피 방법.
18. 제17항에 있어서,
    상기 2개의 선형 장변들은 상기 2개의 스페이서들을 직접 접촉하는 리소그래피 방법.
19. 제17항에 있어서,
    상기 2개의 선형 장변들은 상기 리소그래피 방법에 대한 최소 피치보다 서로 더 가까운 리소그래피 방법.
20. 장치로서,
    자유 자성층, 고정 자성층, 및 상기 자유층과 고정층 사이의 터널 배리어를 포함하는 MTJ(Magnetic Tunnel Junction)를 포함하고,
    상기 자유 자성층은, (a) 3:1과 9:1 사이의 길이-대-폭 비율을 포함하고, (b) 비타원형이며, (c) 상기 상부 표면의 장축에 평행한 2개의 대향하는 선형 변 부분들을 갖는 상부 표면을 갖는 장치.
21. 제20항에 있어서,
    상기 선형 변 부분들 중 하나는 6 nm와 18 nm 사이의 곡률 반경을 포함하는 둥근 코너에 접속하는 장치.
22. 제20항에 있어서,
    상기 2개의 선형 변 부분들에 직교하고 상기 2개의 선형 변 부분들 중 하나로부터 상기 2개의 선형 변 부분들 중 다른 하나까지 연장되는 폭을 포함하고, 상기 폭은 상기 장치에 대한 임계 치수와 동일한 장치.
23. 제20항에 있어서,
    상기 2개의 선형 변 부분들에 직교하고 상기 2개의 선형 변 부분들 중 하나로부터 상기 2개의 선형 변 부분들 중 다른 하나까지 연장되는 폭을 포함하고, 상기 폭은 상기 장치에 포함되는 핀의 2개 측벽들 사이의 최대 폭보다 크지 않은 장치.
24. 제20항에 있어서,
    상기 2개의 선형 변 부분들에 직교하고 상기 2개의 선형 변 부분들 중 하나로부터 상기 2개의 선형 변 부분들 중 다른 하나까지 연장되는 폭; 및
    상기 폭에 직교하고 상기 자유 자성층의 한 단부로부터 상기 자유 자성층의 다른 단부까지 연장되는 길이
    를 포함하고,
    상기 2개의 선형 변 부분들은 각각 상기 길이의 적어도 50%만큼 긴, 장치.
25. 제20항에 있어서,
    상기 상부 표면의 수평 엣지를 상기 2개의 대향하는 선형 변 부분들 중 하나에 접속하는 둥근 코너를 포함하고, 상기 둥근 코너는 상기 엣지로부터 상기 2개의 대향하는 선형 변 부분들 중 하나까지 일정한 곡률 반경을 갖는 장치.

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