KR20160048911A - 멀티-칩 패키지 상의 혼성 메모리를 위한 단일화된 메모리 제어기 - Google Patents

멀티-칩 패키지 상의 혼성 메모리를 위한 단일화된 메모리 제어기 Download PDF

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Abstract

단일화된 메모리 제어기를 포함하는 향상된 멀티 칩 패키지(eMCP)가 제공된다. UMC는, eMCP 상의 상이한 타입들의 메모리, 이를테면 NAND 플래시 메모리 및 DRAM을 관리하도록 구성된다. UMC는 저장 메모리 관리, DRAM 관리, 저장 메모리에 대한 DRAM 접근성 관리, 및 DRAM에 대한 저장 메모리 접근성 관리를 제공한다. UMC는 또한, DRAM으로부터 저장 메모리로의 그리고 그 역으로의 직접 데이터 복사를 용이하게 한다. 직접 복사는, 호스트와의 상호작용 없이 UMC에 의해 개시될 수 있거나 또는 호스트에 의해 개시될 수 있다.

Description

멀티-칩 패키지 상의 혼성 메모리를 위한 단일화된 메모리 제어기{UNIFIED MEMORY CONTROLLER FOR HETEROGENEOUS MEMORY ON A MULTI-CHIP PACKAGE}
[0001] 본 개시내용은 일반적으로 통합형 저장 디바이스들에 관한 것이다. 더 구체적으로는, 본 개시내용은 통합형 저장 디바이스 상의 다수의 메모리 타입들을 제어하는 것에 관한 것이다.
[0002] 하나 초과의 타입의 메모리를 포함하는 저비용 혼성(heterogeneous) 메모리 장치는 임베딩된 멀티-칩 패키지(eMCP; embedded multi-chip package) 상에 구성될 수 있다. 혼성 메모리 디바이스들에 대한 현재의 멀티-칩 패키지 설계들은 일반적으로, 단일 패키지 상에, NAND 플래시 메모리 부분을 포함하는 저장 메모리 부분 및 동적 랜덤-액세스 메모리(DRAM; dynamic random-access memory) 부분을 포함한다. 환경들에 의존하여, NAND 플래시 메모리 또는 DRAM 메모리 중 어느 하나에 액세스하는 것이 이들 상이한 메모리 타입들이 지닌 상대적인 이점들 및 단점들로 인해 더 유리할 수 있다. DRAM은 집적 회로 내의 별개의 커패시터에 데이터의 각각의 비트를 저장한다. 이러한 구조적 단순함은 DRAM이 매우 고밀도들로 구현되게 한다. NAND 플래시 메모리는 비-휘발성이고, 낮은 전력 사용, 작은 사이즈, 및 극도로 높은 성능을 제공한다. NAND 플래시 메모리와는 달리, DRAM은 전력이 제거되는 경우 빠르게 자신의 데이터를 상실하는 휘발성 메모리이다.
[0003] 혼성 메모리 디바이스들에 대한 현재의 멀티-칩 패키지 설계들은, 플래시 메모리를 위한 호스트 인터페이스 및 DRAM을 위한 별개의 호스트 인터페이스를 포함한다. 플래시 메모리들은 별개의 제어기에 의존하고, 일반적으로 그 자체만으로는 사용될 수 없다. 플래시 메모리 제어기는 일반적으로, 플래시 메모리 호스트 인터페이스와 플래시 메모리 사이에 커플링(couple)된다. 현재의 DRAM 메모리들은 플래시 메모리와 달리 별개의 제어기에 의존하지 않기 때문에, DRAM은 멀티-칩 패키지 상의 DRAM 호스트 인터페이스에 직접 연결될 수 있다.
[0004] 플래시 메모리 및 DRAM 둘 모두를 갖는 멀티-칩 패키지들은, 별개의 DRAM 및 플래시 메모리를 포함하는 디바이스들에 대한 더 낮은 비용의 대안을 제공한다.
[0005] 본 개시내용의 일 양상에 따른 장치는, 제 1 메모리 타입을 갖는 적어도 하나의 제 1 메모리, 및 제 1 메모리 타입과 상이한 제 2 메모리 타입을 갖는 적어도 하나의 제 2 메모리를 포함한다. 장치는 또한, 제 1 메모리 및 제 2 메모리에 커플링되는 단일화된 메모리 제어기(UMC; unified memory controller)를 포함한다. UMC는, 제 1 메모리와 호스트 사이의 제 1 인터페이스, 및 제 2 메모리와 호스트 사이의 제 2 인터페이스를 포함한다. UMC는, 제 1 인터페이스와 독립적으로 제 2 메모리를 제어 및 이용하기 위해 제 1 메모리에 액세스하도록 구성된다.
[0006] 본 개시내용의 다른 양상에 따른 장치는, 제 1 메모리 타입을 갖는 적어도 하나의 제 1 메모리, 제 1 메모리 타입과 상이한 제 2 메모리 타입을 갖는 적어도 하나의 제 2 메모리를 포함한다. 장치는 또한, 제 1 메모리 및 제 2 메모리에 커플링되는 단일화된 메모리 제어기(UMC)를 포함한다. UMC는, 제 1 메모리와 호스트 사이의 제 1 인터페이스, 및 제 2 메모리와 호스트 사이의 제 2 인터페이스를 포함한다. UMC는, 제 2 인터페이스를 통한 제 2 메모리에 대한 호스트 액세스를 보조하기 위해 제 1 메모리를 이용하도록 구성된다.
[0007] 본 개시내용의 다른 양상에 따른 메모리 인터페이스 방법은, 멀티-칩 패키지의 제 1 호스트 인터페이스를 통해 호스트로부터 정보(이를테면, 데이터 또는 데이터에 대한 요청)를 수신하는 단계를 포함한다. 정보는, 멀티-칩 패키지 상의 제 1 메모리 타입을 갖는 제 1 메모리에 저장된 데이터에 대한 요청일 수 있다. 정보는 또한, 멀티-칩 패키지 상의 제 1 메모리에 저장될 데이터일 수 있다. 방법은 또한, 제 1 메모리에서의 데이터의 저장 또는 검색(retrieval)을 보조하기 위해, 멀티-칩 패키지의 제 2 호스트 인터페이스와 독립적으로 멀티-칩 패키지 상의 제 2 메모리 타입을 갖는 제 2 메모리에 액세스하는 단계를 포함한다.
[0008] 본 개시내용의 다른 양상에 따른 메모리 인터페이스 장치는, 멀티-칩 패키지 상의 제 1 메모리 타입을 갖는 제 1 메모리에서의 저장을 위한 호스트로부터 데이터를 멀티-칩 패키지의 제 1 호스트 인터페이스를 통해 수신하기 위한 수단을 포함한다. 장치는 또한, 제 1 메모리에서의 데이터의 저장을 보조하기 위해, 멀티-칩 패키지의 제 2 호스트 인터페이스와 독립적으로 멀티-칩 패키지 상의 제 2 메모리 타입을 갖는 제 2 메모리에 액세스하기 위한 수단을 포함한다.
[0009] 이것은, 후속하는 상세한 설명이 더 양호하게 이해될 수 있도록 하기 위해, 본 개시의 특성들 및 기술적 이점들을 다소 광범위하게 약술하였다. 본 개시내용의 부가적인 특성들 및 이점들은 아래에서 설명될 것이다. 본 개시내용의 동일한 목적들을 수행하기 위해 다른 구조들을 변형 또는 설계하기 위한 기반으로서 본 개시내용이 용이하게 이용될 수 있음이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가 구성들이, 첨부된 청구항들에 기재된 바와 같은 본 개시내용의 교시들을 벗어나지 않는다는 것이 당업자들에 의해 인지되어야 한다. 추가적인 목적들 및 이점들과 함께, 본 개시내용의 구성 및 동작 방법 둘 모두에 대해 본 개시내용의 특징인 것으로 믿어지는 신규한 특성들은, 첨부된 도면들과 관련하여 고려될 경우 다음의 설명으로부터 더 양호하게 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 개시내용의 제한들의 정의로서 의도되지 않음이 명백히 이해될 것이다.
[0010] 본 개시내용의 보다 완전한 이해를 위해, 첨부된 도면들과 함께 취해진 다음의 설명에 대한 참조가 이제 이루어진다.
[0011] 도 1은 종래-기술의 향상된(enhanced) 멀티-칩 패키지(eMCP)의 도면이다.
[0012] 도 2a는 본 개시내용의 양상들에 따른, 단일화된 메모리 제어기(UMC)를 포함하는 향상된 멀티-칩 패키지(eMCP)의 도면이다.
[0013] 도 2b는 본 개시내용의 양상들에 따른, 단일화된 메모리 제어기(UMC)를 포함하는 향상된 멀티-칩 패키지(eMCP) 내의 데이터 경로들을 예시하는 도면이다.
[0014] 도 3은 본 개시내용의 양상들에 따른 메모리 인터페이스 방법을 예시하는 프로세스 흐름도이다.
[0015] 도 4는, 본 개시내용의 구성이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
[0016] 도 5는 일 구성에 따른 반도체 컴포넌트의 회로, 레이아웃(layout), 및 로직 설계를 위해 사용되는 설계 워크스테이션을 예시하는 블록도이다.
[0017] 도 1은 혼성 메모리를 포함하는 임베딩된 멀티-칩 패키지(eMCP)(100)를 예시한다. 혼성 메모리는, 제 1 메모리 타입을 갖는 제 1 메모리(102), 및 제 1 메모리 타입과 상이한 제 2 메모리 타입을 갖는 제 2 메모리(104)를 포함한다. 예시된 eMCP(100)에서, 제 1 메모리(102)는 NAND 저장 메모리이고, 제 2 메모리(104)는 동적 랜덤 액세스 메모리(DRAM)이다. eMCP(100)는 제 1 호스트 인터페이스(106) 및 제 2 호스트 인터페이스(108)를 포함한다. eMCP(100) 상의 메모리 제어기(110)는 제 1 호스트 인터페이스(106)와 제 1 메모리(102) 사이에 커플링된다. 제 2 호스트 인터페이스(108)는 제 2 메모리(104)에 직접 커플링된다. 제 2 메모리(104)는 제어기 회로에 의존하지 않으며, 메모리 제어기(110)에 의해 관리될 수 없다.
[0018] 메모리 제어기(110)는, 메모리 제어기 버스(117)를 통해 호스트 인터페이스 회로(114), 정적 랜덤 액세스 메모리(SRAM; static random access memory)(116), 에러 정정 코드 회로(ECC)(118), 및 저장 메모리 인터페이스 회로(120)에 커플링되는 중앙 프로세싱 유닛(112)을 포함한다. 호스트 인터페이스 회로(114)는 제 1 호스트 인터페이스(106)에 커플링되고, 저장 메모리 인터페이스 회로(120)는 제 1 메모리(102)에 커플링된다.
[0019] 도 1에 도시된 eMCP(100)와 같은 현재의 eMCP들은, NAND 플래시 메모리와 같은 저장 메모리 및 DRAM 메모리와 같은 제 2 메모리를 단일 패키지에 통합시킨다. 그러나, 현재의 eMCP 설계들에서, 2개의 상이한 메모리들은 일반적으로 서로 상호작용하지 않는다.
[0020] eMCP(100)에서, 메모리 제어기(110)는 NAND 저장 메모리(102)를 지원하기 위한 수 개의 기능들을 수행한다. 예를 들어, 메모리 제어기(110)의 중요 기능들 중 하나는, 호스트 인터페이스를 통해 수신되는 로직 어드레스들을 NAND 저장 메모리(102) 내의 대응하는 물리적 어드레스들로 변환하는 것이다. 이러한 변환을 위한 맵핑 테이블(mapping table)들은 일반적으로 매우 크고, 저장부의 많은 양을 소모한다. eMCP(100)에서, SRAM(116)은 큰 맵핑 테이블들을 저장한다. 그러나, NAND 저장 메모리들의 사이즈가 증가하는 경우, 맵핑 테이블들을 저장하기 위한 SRAM의 사용은 점점 더 비싸진다. 예를 들어, 충분한 성능을 유지하기 위해, 32 기가바이트(GB; gigabyte) NAND 저장 메모리는 맵핑 테이블을 저장하는데 약 32 메가바이트(MB; megabyte)의 SRAM 또는 일부 다른 휘발성 메모리를 사용할 것이다.
[0021] 현재 eMCP(100) 내의 제 2 메모리(104)와 같은 DRAM은 일반적으로, NAND 저장 메모리(102)와 달리 제어기 회로에 의한 관리에 의존하지 않는다. 도 1에 도시된 eMCP(100)와 같은 현재 eMCP들에서, DRAM 메모리는 관리될 수 없다. 그러나, 향후 DRAM 회로의 제어가 유익할 수 있음이 다방면에 걸쳐 예측된다. 예를 들어, 개선된 프로세스들이 DRAM 셀들의 사이즈를 추가로 축소되게 하는 경우, 향후의 DRAM 셀들의 품질은 더 악화될 것으로 예상된다. 따라서, 결국 DRAM은, 수용가능한 성능을 유지하기 위해 제어기 회로에 의한 약간의 관리에 의존할 것으로 예상된다.
[0022] 본 개시내용의 양상들은, eMCP 상의 상이한 타입들의 메모리, 이를테면 NAND 플래시 메모리 및 DRAM을 관리하도록 구성되는 단일화된 메모리 제어기(UMC)를 포함하는 eMCP를 제공한다. 단일화된 메모리 제어기는 저장 메모리 관리, DRAM 관리, 저장 메모리에 대한 DRAM 접근성(accessibility) 관리, DRAM에 대한 저장 메모리 접근성 관리를 제공한다. 단일화된 메모리 제어기는 또한, DRAM으로부터 저장 메모리로의 그리고 그 역으로의 데이터의 직접 복사를 용이하게 한다. 예를 들어, 직접 복사는, 호스트와의 상호작용 없이 단일화된 메모리 제어기에 의해 개시될 수 있거나, 특수 커맨드들 또는 모드들을 사용하여 호스트에 의해 개시될 수 있다. 본 개시내용의 양상들에 따르면, eMCP는 저장 메모리 및 DRAM 메모리에 대한 별개의 호스트 인터페이스들을 포함한다.
[0023] 도 2a는 본 개시내용의 양상들에 따른, 상이한 메모리 타입들의 제어를 용이하게 하는 혼성 메모리를 포함하는 eMCP(200)를 예시한다. 도 2a에 도시된 도면이 일 평면에 구성되는 eMCP(200)의 각각의 컴포넌트를 도시하지만, 컴포넌트들은 또한, 예를 들어, 와이어-본딩(wire-bonding) 및/또는 실리콘-관통 비아(TSV; through-silicon via)들을 이용하여 적층시킴으로써 배열될 수 있음이 이해되어야 한다. 혼성 메모리는 제 1 메모리 타입을 갖는 제 1 메모리(202), 및 제 1 메모리 타입과 상이한 제 2 메모리 타입을 갖는 제 2 메모리(204)를 포함한다. 예시된 eMCP(200)에서, 제 1 메모리(202)는 NAND 저장 메모리이고, 제 2 메모리(204)는 동적 랜덤 액세스 메모리(DRAM)이다. eMCP(200)는 제 1 호스트 인터페이스(206) 및 제 2 호스트 인터페이스(208)를 포함한다. eMCP(200) 상의 단일화된 메모리 제어기(UMC)(210)는 제 1 호스트 인터페이스(206)와 제 1 메모리(202) 사이에 그리고 제 2 호스트 인터페이스(208)와 제 2 메모리(204) 사이에 커플링된다.
[0024] 단일화된 메모리 제어기(210)는, 단일화된 메모리 제어기 버스(217)를 통해 제 1 호스트 인터페이스 회로(214), 정적 랜덤 액세스 메모리(SRAM)(216), 및 에러 정정 코드 회로(ECC)(218)에 커플링되는 중앙 프로세싱 유닛(CPU)(212)을 포함한다. 제 1 메모리 인터페이스 회로(220)는 ECC 회로(218)에 커플링된다. 제 1 호스트 인터페이스(206)는 제 1 호스트 인터페이스 회로(214)에 커플링되고, 제 1 메모리(202)는 제 1 메모리 인터페이스 회로(220)에 커플링된다. 단일화된 메모리 제어기(210)는 또한, 제 2 호스트 인터페이스(208)에 커플링되고 그리고 (아비터(arbiter) 회로(230)를 통해) 제 2 메모리 인터페이스 회로(224)(이는, 제 2 메모리(204)에 커플링됨)에 커플링되는 제 2 호스트 인터페이스 회로(222)를 포함한다. 제 2 호스트 인터페이스 회로(222)는 커맨드 데이터 버퍼(226)를 포함하고, 단일화된 메모리 제어기(210) 내의 아비터 회로(230)에 커플링된다.
[0025] 본 개시내용의 일 양상에 따르면, 단일화된 메모리 제어기(210)는 또한, 버스(217) 및 아비터(230)에 커플링되는 DRAM 관리자(228)를 포함한다. 단일화된 메모리 제어기(210)는, 단일화된 메모리 제어기(210)에 의한 액세스를 DRAM(예를 들어, 제 2 메모리(204))에 또한 제공하도록 NAND 제어기의 기능을 확장시킨다.
[0026] 본 개시내용의 양상들에 따른 eMCP(200)의 하나의 이점은, 하나의 제어기를 공유하여 2개의 상이한 타입들의 메모리를 관리하는 능력이다. 도 2b를 참조하면, 본 개시내용의 양상들에 따른 단일화된 메모리 제어기(210)는, 예를 들어, 경로(238)를 따라 제 2 메모리(204)의 직접 제어를 허용하는 DRAM 관리자(228)를 포함한다. 하나의 단일화된 메모리 제어기(210)의 사용은, CPU(212), SRAM(216), BIST(built in self-test) 회로(도시되지 않음) 등과 같은 제어기의 다양한 리소스들의 공유를 허용한다. 이것은, 2개의 상이한 메모리 타입들 각각에 대해 별개의 제어기를 구현하는 비용과 비교할 경우 총 제어기 비용 및 사이즈를 감소시킨다.
[0027] 본 개시내용의 양상들에 따른 eMCP(200)는, 예를 들어, 단일화된 메모리 제어기 버스(217)와 CPU(212)를 경유하는 제 1 호스트 인터페이스(206)와 제 1 메모리(202) 사이의 경로(232)를 따라, 종래의 방식으로 제 1 메모리(202)에 대한 호스트 액세스를 허용한다. eMCP(200)는 또한, 예를 들어, 단일화된 메모리 제어기 버스(217) 또는 CPU(212)와의 상호작용을 수반하지 않는 경로(234)를 따라, 종래의 방식으로 제 2 메모리(204)에 대한 호스트 액세스를 허용한다.
[0028] 본 개시내용의 양상들에 따른 eMCP(200)의 다른 이점은, 제 1 메모리(202)의 관리를 수행하는 것을 돕기 위해 (예를 들어, 경로(236)를 따라) 제 2 메모리(204)에 액세스하는 단일화된 메모리 제어기(210)의 능력이다. 예를 들어, 제 1 메모리(202)의 제어 기능들을 수행하는데 사용되는 SRAM(216)은 일반적으로 DRAM보다 훨씬 더 소형이고 더 비싸기 때문에, 단일화된 메모리 제어기(210)에 의한 DRAM에 대한 액세스는 제 1 메모리(202)의 더 효율적인 제어를 허용한다. DRAM에 제어기 액세스를 제공하는 것은, 제어기의 일부로서 SRAM을 증가시키는 것과 비교할 경우 비용이 절감된다.
[0029] 유사하게, 본 개시내용의 양상들은, eMCP(200) 상의 휘발성 메모리 타입의 관리를 위한 정보를 저장하기 위해, eMCP(200) 상의 비-휘발성 메모리 타입을 사용되는 것을 허용한다. 예를 들어, NAND 메모리는 비휘발성이고 DRAM 메모리는 휘발성이기 때문에, DRAM(제 2 메모리(204))을 관리하기 위한 정보가 예컨대 경로(236)를 통해 NAND 메모리(제 1 메모리(202))에 저장될 수 있다. NAND 메모리로부터의 데이터는 그 후, DRAM을 더 효율적으로 관리하기 위해 사용될 수 있다.
[0030] eMCP(200)는, 예를 들어, DRAM(제 2 메모리(204))의 2개의 액세스들이 동시에 개시되는 경우 중재(arbitration) 기능들을 수행하는 아비터(230)를 포함할 수 있다. eMCP(200)는 또한, 예를 들어, 다른 DRAM 액세스가 완료되는 동안 아비터(230)에 의해 지연되는 DRAM 액세스에 관한 계류(pending) 커맨드 및/또는 데이터를 저장할 수 있는 커맨드 데이터 버퍼(226)를 포함할 수 있다.
[0031] 도 2에 도시된 제 1 호스트 인터페이스(206) 및 제 2 호스트 인터페이스(208)와 같은 하나 초과의 호스트 인터페이스를 포함하는 eMCP 설계들을 참조하여 본 개시내용의 양상들이 설명되지만, 다른 eMCP 설계들은 단일 호스트 인터페이스를 포함할 수 있음이 이해되어야 한다. 예를 들어, 도 2a에 도시된 eMCP(200)는 본 개시내용의 일 양상에 따른 단일 호스트 인터페이스를 가질 수 있다. 예를 들어, 단일 호스트 인터페이스는 제 1 호스트 인터페이스(206)와 동일한 타입일 수 있거나 제 2 호스트 인터페이스(208)와 동일한 타입일 수 있다.
[0032] 혼성 메모리 타입들이 NAND 플래시 메모리 및 DRAM을 포함하는 eMCP 설계들을 참조하여 본 개시내용의 양상들이 설명되지만, 본 개시내용의 양상들에 따른 단일화된 메모리 제어기를 이용하는 eMCP 상에 다른 메모리 타입들이 구현될 수 있음이 이해되어야 한다. 예를 들어, 본 개시내용의 양상들에 따른 단일화된 메모리 제어기를 이용하여 구현될 수 있는 다른 혼성 메모리 타입들은, 자기 랜덤 액세스 메모리(MRAM; magnetic random access memory) 및 DRAM, MRAM 및 NAND 메모리, 또는 PCRAM 및 NAND 메모리 등을 포함한다.
[0033] 도 3은 본 개시내용의 일 양상에 따른 메모리 인터페이스 방법(300)을 예시하는 프로세스 흐름도이다. 블록(302)에서, 메모리 인터페이스 방법(300)은, 임베딩된 멀티-칩 패키지의 제 1 호스트 인터페이스를 통해 호스트로부터 정보를 수신하는 단계를 포함한다. 정보는, 멀티-칩 패키지 상의 제 1 메모리 타입을 갖는 제 1 메모리에서의 저장을 위한 데이터일 수 있다. 정보는 또한, 멀티-칩 패키지 상의 제 1 메모리에 저장된 데이터에 대한 요청일 수 있다. 블록(304)에서, 메모리 인터페이스 방법(300)은, 멀티-칩 패키지 상의 제 2 메모리 타입을 갖는 제 2 메모리에 액세스하는 단계를 포함한다. 액세스하는 단계는, 멀티-칩 패키지의 제 2 호스트 인터페이스와 독립적으로 발생한다. 액세스하는 단계는, 제 1 메모리에 데이터를 저장하기 위한 것이거나 또는 제 1 메모리로부터 데이터를 검색(retrieve)하기 위한 것일 수 있다.
[0034] 본 개시내용의 일 양상에 따른 메모리 인터페이스 장치는, 멀티-칩 패키지의 제 1 호스트 인터페이스를 통해 호스트로부터 데이터를 수신하기 위한 수단, 및 멀티-칩 패키지 상의 제 2 메모리 타입을 갖는 제 2 메모리에 액세스하기 위한 수단을 포함한다. 호스트로부터 데이터를 수신하기 위한 수단은, 예를 들어, 도 2에 도시된 eMCP(200)의 제 1 호스트 인터페이스(206)에 커플링되는 제 1 호스트 인터페이스 회로(214)를 포함할 수 있다. 제 2 호스트 인터페이스와 독립적으로 제 2 메모리에 액세스하기 위한 수단은, 예를 들어, 도 2에 도시된 바와 같은 단일화된 메모리 제어기 버스(217)에 커플링되는 DRAM 관리자(228)를 포함할 수 있다.
[0035] 다른 구성에서, 전술된 수단은, 전술된 수단에 의해 인용되는 기능들을 수행하도록 구성되는 임의의 모듈 또는 임의의 장치일 수 있다. 특정한 수단이 기재되었지만, 개시된 구성들을 실시하기 위해 개시된 수단 전부가 요구되지는 않는다는 것이 당업자들에 의해 인식될 것이다. 더욱이, 특정한 잘 알려진 수단은 본 개시내용에 대한 집중을 유지하기 위해서 설명되지 않았다.
[0036] 도 4는 본 개시의 일 양상이 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(400)을 도시하는 블록도이다. 예시의 목적들을 위해, 도 4는 3개의 원격 유닛들(420, 430, 및 450) 및 2개의 기지국들(440)을 도시한다. 무선 통신 시스템들은 더 많은 원격 유닛들 및 기지국들을 가질 수 있음이 인지될 것이다. 원격 유닛들(420, 430, 및 450)은 개시된 eMCP를 포함하는 IC 디바이스들(425A, 425C, 및 425B)을 포함한다. 기지국들, 스위칭 디바이스들, 및 네트워크 장비와 같은 다른 디바이스들이 개시된 eMCP를 또한 포함할 수 있음이 인지될 것이다. 도 4는, 기지국(440)으로부터 원격 유닛들(420, 430, 및 450)로의 순방향 링크 신호들(480) 및 원격 유닛들(420, 430, 및 450)로부터 기지국들(440)로의 역방향 링크 신호들(490)을 도시한다.
[0037] 도 4에서, 원격 유닛(420)은 모바일 텔레폰으로서 도시되고, 원격 유닛(430)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(450)은 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 폰들, 핸드-헬드 개인용 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, GPS 인에이블된 디바이스들, 내비게이션 디바이스들, 셋 톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 검색하는 다른 디바이스들, 또는 이들의 결합들일 수 있다. 도 4가 본 개시내용의 교시들에 따른 원격 유닛들을 예시하지만, 본 개시내용은 이들 예시적인 예시된 유닛들로 제한되지 않는다. 본 개시내용의 양상들은 개시된 eMCP를 포함하는 많은 디바이스들에서 적절히 이용될 수 있다.
[0038] 도 5는, 위에 개시된 eMCP와 같은 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계를 위해 사용되는 설계 워크 스테이션을 예시하는 블록도이다. 설계 워크스테이션(500)은, 운영 시스템 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(501)를 포함한다. 설계 워크스테이션(500)은 또한, eMCP와 같은 반도체 컴포넌트(512) 또는 회로 설계(510)의 설계를 용이하게 하기 위한 디스플레이(502)를 포함한다. 회로 설계(510) 또는 반도체 컴포넌트(512)를 유형으로(tangibly) 저장하기 위한 저장 매체(504)가 제공된다. 회로 설계(510) 또는 반도체 컴포넌트(512)는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(504) 상에 저장될 수 있다. 저장 매체(504)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(500)은 저장 매체(504)로부터 입력을 수용하거나 저장 매체(504)에 출력을 기입하기 위한 드라이브 장치(503)를 포함한다.
[0039] 저장 매체(504) 상에 기록된 데이터는, 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 시리얼 기입 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 로직 시뮬레이션들과 연관된 타이밍 도면들 또는 네트(net) 회로들과 같은 로직 검증 데이터를 더 포함할 수 있다. 저장 매체(504) 상에서 데이터를 제공하는 것은, 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로 설계(510) 또는 반도체 컴포넌트(512)의 설계를 용이하게 한다.
[0040] 펌웨어 및/또는 소프트웨어 구현의 경우, 방법들은 본원에 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 함수들 등)을 이용하여 구현될 수 있다. 명령들을 유형으로 포함하는 머신-판독가능 매체가 본원에 설명된 방법들을 구현하는데 사용될 수 있다. 예를 들어, 소프트웨어 코드들은 메모리에 저장되고 프로세서 유닛에 의해 실행될 수 있다. 메모리는 프로세서 유닛의 내부에서 또는 프로세서 유닛의 외부에서 구현될 수 있다. 본원에 사용된 바와 같이, 용어 "메모리"는 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리의 타입들을 지칭하며, 메모리의 특정한 타입 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입에 제한되지 않는다.
[0041] 펌웨어 및/또는 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에 하나 또는 그 초과의 명령들 또는 코드로서 저장될 수 있다. 예들은, 데이터 구조로 인코딩된 컴퓨터-판독가능 매체들 및 컴퓨터 프로그램으로 인코딩된 컴퓨터-판독가능 매체들을 포함한다. 컴퓨터-판독가능 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용가능한 매체일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있고; 본원에 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), 디지털 다목적 디스크(disc)(DVD), 플로피 디스크(disk) 및 blu-ray 디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 것들의 결합들은 컴퓨터-판독가능 매체들의 범위 내에 포함되어야 한다.
[0042] 컴퓨터 판독가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체들 상의 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는, 하나 또는 그 초과의 프로세서들로 하여금 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.
[0043] 본 개시내용 및 본 개시내용의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 개시내용의 기술을 벗어나지 않으면서 다양한 변화들, 치환들 및 수정들이 본원에서 행해질 수 있음이 이해되어야 한다. 예를 들어, 메모리들의 타입들로서 SRAM 및 MRAM이 설명되었지만, DRAM, PCRAM 등과 같은 다른 메모리 타입들이 또한 고려된다. 또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 머신, 제작물, 물질의 구성, 수단, 방법들 및 단계들의 특정 구성들에 제한되도록 의도되지 않는다. 당업자가 본 개시내용으로부터 용이하게 인식할 바와 같이, 본원에 설명된 대응하는 구성들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 추후에 개발될 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들, 또는 단계들이 본 개시내용에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에 그러한 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들 또는 단계들을 포함하도록 의도된다.

Claims (21)

  1. 장치로서,
    제 1 메모리 타입을 갖는 적어도 하나의 제 1 메모리;
    상기 제 1 메모리 타입과 상이한 제 2 메모리 타입을 갖는 적어도 하나의 제 2 메모리; 및
    상기 제 1 메모리 및 상기 제 2 메모리에 커플링되는 단일화된 메모리 제어기(UMC; unified memory controller)를 포함하며,
    상기 UMC는, 상기 제 1 메모리와 호스트 사이의 제 1 인터페이스 및 상기 제 2 메모리와 상기 호스트 사이의 제 2 인터페이스를 포함하고,
    상기 UMC는, 상기 제 1 인터페이스와 독립적으로 상기 제 2 메모리를 제어 및 이용하기 위해 상기 제 1 메모리에 액세스하도록 구성되는, 장치.
  2. 제 1 항에 있어서,
    상기 UMC는, 상기 제 2 인터페이스를 통한 상기 제 2 메모리에 대한 호스트 액세스 동안, 상기 제 2 메모리의 관리를 수행하기 위해 상기 제 1 메모리에 독립적으로 액세스하도록 구성되는, 장치.
  3. 제 1 항에 있어서,
    상기 UMC는, 상기 제 2 인터페이스를 통한 상기 제 2 메모리에 대한 호스트 액세스 동안, 상기 제 2 메모리의 성능을 향상시키기 위해 상기 제 1 메모리에 독립적으로 액세스하도록 구성되는, 장치.
  4. 제 1 항에 있어서,
    상기 UMC는, 상기 제 2 인터페이스를 통한 상기 제 2 메모리에 대한 호스트 액세스 동안, 상기 제 2 메모리에 의한 전력 사용을 감소시키기 위해 상기 제 1 메모리에 독립적으로 액세스하도록 구성되는, 장치.
  5. 제 1 항에 있어서,
    상기 UMC는 상기 제 1 메모리 및 상기 제 2 메모리를 제어하도록 구성되는, 장치.
  6. 제 1 항에 있어서,
    멀티-칩 패키지(MCP; multi-chip package)를 더 포함하며,
    상기 제 1 메모리는 상기 MCP의 제 1 칩 상에 구성되고, 상기 제 2 메모리는 상기 MCP의 제 2 칩 상에 구성되는, 장치.
  7. 제 1 항에 있어서,
    상기 제 1 메모리는 NAND 메모리를 포함하고, 상기 제 2 메모리는 동적 랜덤 액세스 메모리(DRAM; dynamic random access memory)를 포함하는, 장치.
  8. 제 1 항에 있어서,
    모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합되는, 장치.
  9. 장치로서,
    제 1 메모리 타입을 갖는 적어도 하나의 제 1 메모리;
    상기 제 1 메모리 타입과 상이한 제 2 메모리 타입을 갖는 적어도 하나의 제 2 메모리; 및
    상기 제 1 메모리 및 상기 제 2 메모리에 커플링되는 단일화된 메모리 제어기(UMC)를 포함하며,
    상기 UMC는, 상기 제 1 메모리와 호스트 사이의 제 1 인터페이스 및 상기 제 2 메모리와 상기 호스트 사이의 제 2 인터페이스를 포함하고,
    상기 UMC는, 상기 제 2 인터페이스를 통한 상기 제 2 메모리에 대한 호스트 액세스를 보조하기 위해 상기 제 1 메모리를 이용하도록 구성되는, 장치.
  10. 제 9 항에 있어서,
    모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합되는, 장치.
  11. 메모리 인터페이스 방법으로서,
    멀티-칩 패키지 상의 제 1 메모리 타입을 갖는 제 1 메모리에서의 동작을 위한 호스트로부터의 정보를 상기 멀티-칩 패키지의 제 1 호스트 인터페이스를 통해 수신하는 단계, 및
    상기 제 1 메모리에서의 동작을 보조하기 위해, 상기 멀티-칩 패키지의 제 2 호스트 인터페이스와 독립적으로, 상기 멀티-칩 패키지 상의 제 2 메모리 타입을 갖는 제 2 메모리에 액세스하는 단계를 포함하는, 메모리 인터페이스 방법.
  12. 제 11 항에 있어서,
    상기 정보는 저장을 위한 데이터를 포함하고, 상기 동작은 상기 데이터의 저장을 포함하는, 메모리 인터페이스 방법.
  13. 제 12 항에 있어서,
    상기 멀티-칩 패키지 상의 단일 제어기로 상기 멀티-칩 패키지 상의 상기 제 1 메모리 및 상기 제 2 메모리 둘 모두를 관리하는 단계를 더 포함하는, 메모리 인터페이스 방법.
  14. 제 12 항에 있어서,
    상기 제 2 메모리의 관리를 위해 상기 제 1 메모리에 액세스하는 단계를 더 포함하는, 메모리 인터페이스 방법.
  15. 제 12 항에 있어서,
    상기 제 1 메모리와 상기 제 2 메모리 간에 데이터를 직접 복사하는 단계를 더 포함하는, 메모리 인터페이스 방법.
  16. 제 11 항에 있어서,
    상기 정보는 상기 제 1 메모리에 저장된 데이터에 대한 요청을 포함하고, 상기 동작은 상기 데이터의 검색을 포함하는, 메모리 인터페이스 방법.
  17. 제 11 항에 있어서,
    상기 멀티-칩 패키지를 모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합시키는 단계를 더 포함하는, 메모리 인터페이스 방법.
  18. 메모리 인터페이스 장치로서,
    멀티-칩 패키지 상의 제 1 메모리 타입을 갖는 제 1 메모리에서의 저장을 위한 호스트로부터의 데이터를 상기 멀티-칩 패키지의 제 1 호스트 인터페이스를 통해 수신하기 위한 수단; 및
    상기 제 1 메모리에서의 상기 데이터의 저장을 보조하기 위해, 상기 멀티-칩 패키지의 제 2 호스트 인터페이스와 독립적으로, 상기 멀티-칩 패키지 상의 제 2 메모리 타입을 갖는 제 2 메모리에 액세스하기 위한 수단을 포함하는, 메모리 인터페이스 장치.
  19. 제 18 항에 있어서,
    모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합되는, 메모리 인터페이스 장치.
  20. 메모리 인터페이스 방법으로서,
    멀티-칩 패키지 상의 제 1 메모리 타입을 갖는 제 1 메모리에서의 동작을 위한 호스트로부터의 정보를 상기 멀티-칩 패키지의 제 1 호스트 인터페이스를 통해 수신하고, 그리고
    상기 제 1 메모리에서의 동작을 보조하기 위해, 상기 멀티-칩 패키지의 제 2 호스트 인터페이스와 독립적으로, 상기 멀티-칩 패키지 상의 제 2 메모리 타입을 갖는 제 2 메모리에 액세스하는 단계들을 포함하는, 메모리 인터페이스 방법.
  21. 제 20 항에 있어서,
    상기 멀티-칩 패키지를 모바일 폰, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 컴퓨터, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛에 통합시키는 단계를 더 포함하는, 메모리 인터페이스 방법.
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