KR20160047260A - 반도체 패키지의 제조 방법 - Google Patents

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Abstract

소잉 라인들을 갖는 패키지 기판 상에 반도체 칩들을 배치하고, 상기 패키지 기판 상에 상기 반도체 칩들을 덮는 봉지재를 형성하고, 상기 봉지재를 1차 경화하여 패키지 어셈블리를 형성하고, 상기 소잉 라인들을 따라 상기 봉지재를 컷팅하여 제1 그루브들(grooves)을 형성하고, 상기 봉지재를 2차 경화하고, 및 상기 소잉 라인들을 따라 상기 패키지 기판을 컷팅하여 상기 제1 그루브들과 중첩되는 제2 그루브들을 형성하여 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함하는 반도체 패키지의 제조 방법이 설명된다.

Description

반도체 패키지의 제조 방법{Method of fabricating semiconductor package}
본 발명은 반도체 패키지의 제조 방법에 관한 것이다.
일반적으로 반도체 패키지는 인쇄 회로 기판(printed circuit board, PCB) 상의 반도체 칩들을 봉지재로 덮은 패키지 어셈블리를 형성하고, 패키지 어셈블리를 유닛 패키지 별로 절단(sawing)하여 얻을 수 있다. 이때, 인쇄 회로 기판과 봉지재 간의 열 팽창 계수 차이에 따라, 공정 시 가해지는 열에 의해 패키지 어셈블리에 워피지(warpage)가 발생할 수 있는데, 최근 인쇄 회로 기판의 두께 및 봉지재의 두께가 줄어들면서, 발생하는 워피지(warpage)의 수준이 크게 증가하고 있다. 이와 같이 패키지 어셈블리의 워피지가 증가하면 백 엔드 패키지 공정(back end package process) 설비에서 패키지 어셈블리를 로딩/언로딩(loading/unloading)할 때 핸들링이 용이하지 않은 문제가 있다.
본 발명이 해결하고자 하는 과제는 공정 시 워피지 발생을 최소화할 수 있는 반도체 패키지의 제조 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지들의 제조 방법을 이용하여 제조된 반도체 패키지들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지를 포함하는 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지를 포함하는 전자 시스템들을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 패키지를 포함하는 모바일 무선 폰을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법은 소잉 라인들을 갖는 패키지 기판 상에 반도체 칩들을 배치하고, 상기 패키지 기판 상에 상기 반도체 칩들을 덮는 봉지재를 형성하고, 상기 봉지재를 1차 경화하여 패키지 어셈블리를 형성하고, 상기 소잉 라인들을 따라 상기 봉지재를 컷팅하여 제1 그루브들(grooves)을 형성하고, 상기 봉지재를 2차 경화하고, 및 상기 소잉 라인들을 따라 상기 패키지 기판을 컷팅하여 상기 제1 그루브들과 중첩되는 제2 그루브들을 형성하여 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법은 소잉 라인들을 갖는 패키지 기판 상에 반도체 칩들을 배치하고, 상기 패키지 기판 상에 상기 반도체 칩들을 덮는 봉지재를 형성하고, 상기 봉지재를 1차 경화하여 패키지 어셈블리를 형성하고, 상기 소잉 라인들을 따라 상기 패키지 기판을 컷팅하여 제1 그루브들(grooves)을 형성하고, 상기 봉지재를 2차 경화하고, 및 상기 소잉 라인들을 따라 상기 봉지재를 컷팅하여 상기 제1 그루브들과 중첩하는 제2 그루브들을 형성하여 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지의 제조 방법은 패키지 기판 상에 반도체 칩들을 배치하고, 상기 패키지 기판 상에 상기 반도체 칩들을 덮는 봉지재를 형성하고, 상기 봉지재를 1차 경화하여 패키지 어셈블리를 형성하고, 상기 패키지 어셈블리를 하프 컷팅하고, 상기 봉지재를 2차 경화하고, 및 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 의한 반도체 패키지의 제조 방법은 봉지재를 1차 경화한 후, 반경화 상태의 봉지재를 소잉 라인들을 따라 컷팅하여 반도체 칩들 간의 연결을 단절시킨 후 2차 경화함으로써, 워피지(warpage)를 최소화한 패키지 어셈블리를 얻을 수 있다.
또한, 패키지 어셈블리의 워피지(warpage)를 최소화함으로써, 최종 분리되는 유닛 반도체 패키지들의 워피지(warpage) 역시 감소시킬 수 있다.
기타 다양한 효과들은 상세한 설명 내에서 언급될 것이다.
도 1a 내지 도 1h는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지들을 개략적으로 도시한 종단면도들(cross-sectionals)이다.
도 2 내지 도 25는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지의 제조 방법들을 설명하는 도면들이다.
도 26 내지 도 29는 본 발명의 다양한 실시 예들에 의한 반도체 패키지들이 적용된 모듈, 전자 시스템들 및 모바일 무선 폰을 개념적으로 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다. 따라서, 예시적인 용어인 ‘아래’는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 도 1h는 본 발명의 기술적 사상의 실시 예들에 의한 반도체 패키지들을 개략적으로 도시한 종단면도들(cross-sectional views)이다.
도 1a를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지(100a)는 패키지 기판(110), 반도체 칩(120), 봉지재(130)를 포함할 수 있다. 상기 반도체 패키지(100a)는 상기 패키지 기판(110)의 하면에 배치된 외부 접속 단자들(150)을 더 포함할 수 있다.
상기 패키지 기판(110)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid-flexible printed circuit board)을 포함할 수 있다. 상기 패키지 기판(110)은 단층 인쇄 회로 기판(single-layer printed circuit board) 및 다층 인쇄 회로 기판(multi-layer printed circuit board)를 포함할 수 있다. 상기 패키지 기판(110)은 다수의 내부 배선들(미도시)을 포함할 수 있다. 상기 내부 배선들은 도면이 복잡해지는 것을 피하기 위해 생략되었다.
상기 반도체 칩(120)은 메모리 칩(memory chip)을 포함할 수 있다. 상기 반도체 칩(120)은 와이어들(140)을 이용하여 상기 패키지 기판(110)의 상기 내부 배선들(미도시)과 전기적으로 연결될 수 있다. 상기 와이어들(140)은 구리(Cu), 금(Au), 또는 알루미늄(Al)을 포함할 수 있다.
상기 봉지재(130)는 상기 패키지 기판(110) 상에 상기 반도체 칩(120)의 상면 및 측면들을 덮도록 형성될 수 있다. 상기 봉지재(130)는 상기 와이어들(140)을 덮을 수 있다. 상기 봉지재(130)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
상기 봉지재(130)의 측면들(130S)은 상기 패키지 기판(110)의 측면들(110S)과 평탄하게(to be coplanar) 수직으로 정렬되는 제1 측면들(130S1) 및 상기 패키지 기판(110)의 측면들(110S)과 수직으로 정렬되지 않는 제2 측면들(130S2)를 포함할 수 있다. 예를 들어, 상기 봉지재(130)의 제1 측면들(130S1)은 상기 패키지 기판(110)과 인접한 상기 봉지재(130)의 하부의 측면들일 수 있다. 또한, 상기 봉지재(130)의 제2 측면들(130S2)은 상기 패키지 기판(110)과 먼 상기 봉지재(130)의 상부의 측면들일 수 있다. 상기 패키지 기판(110)의 측면들(110S)은 평평(flat)할 수 있다.
상기 제1 측면들(130S1)을 갖는 상기 봉지재(130)의 하부의 폭(W11)은 상기 패키지 기판(110)의 폭(W13)과 실질적으로 동일할 수 있다. 또한, 상기 제2 측면들(130S2)을 갖는 상기 봉지재(130)의 상부의 폭(W12)은 상기 패키지 기판(110)의 폭(W13) 보다 클 수 있다. 상기 봉지재(130)의 상부의 폭(W12)은 상기 봉지재(130)의 하부의 폭(W11) 보다 클 수 있다. 이에 따라, 상기 봉지재(130)의 측면들(130S)은 단차를 가질 수 있다.
상기 외부 접속 단자들(150)은 솔더 볼(solder ball), 솔더 패드(solder pad), 솔더 랜드(solder land), 금속 범프(metal bump), 또는 필라(pillar) 중 어느 하나를 포함할 수 있다. 본 실시 예에서, 상기 외부 접속 단자들(150)이 솔더 볼들인 경우가 가정, 예시되었다. 상기 외부 접속 단자들(150)은 상기 패키지 기판(110)의 상기 내부 배선들(미도시)과 전기적으로 연결될 수 있다.
이상, 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 패키지에 관하여 설명하였다. 설명한 바와 같이, 본 실시 예에 의한 반도체 패키지(100a)는 상기 봉지재(130)의 측면들(130S)은 단차를 가질 수 있으며, 상기 봉지재(130)의 측면들(130S) 중 상기 패키지 기판(110)의 상면과 가까운 하부의 측면들(130S1)은 상기 패키지 기판(110)의 측면들(110S)과 수직으로 정렬될 수 있고, 상기 패키지 기판(110)의 상면과 먼 상부의 측면들(130S2)은 상기 패키지 기판(110)의 측면들(110S)과 수직으로 정렬되지 않을 수 있다.
도 1b를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지(100b)는 도 1a의 반도체 패키지와 비교하여, 봉지재(130)의 측면들(130S)이 평평(flat)할 수 있으며, 상기 봉지재(130)의 측면들(130S)과 상기 패키지 기판(110)의 측면들(110S)이 수직으로 정렬되지 않고 단차를 가질 수 있다. 예를 들어, 상기 봉지재(130)의 폭(W21)은 패키지 기판(110)의 폭(W22) 보다 클 수 있다.
도 1c를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지(100c)는 도 1a의 반도체 패키지와 비교하여, 봉지재(130)의 측면들(130S)이 평평(flat)할 수 있으며, 상기 봉지재(130)의 측면들(130S)과 상기 패키지 기판(110)의 측면들(110S)이 수직으로 정렬되지 않고 단차를 가질 수 있다. 예를 들어, 상기 봉지재(130)의 폭(W31)은 패키지 기판(110)의 폭(W32) 보다 작을 수 있다.
도 1d를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지(100d)는, 도 1a의 반도체 패키지와 비교하여, 봉지재(130)의 측면들(130S)이 패키지 기판(110)의 측면들(110S)과 평탄하게(to be coplanar) 수직으로 정렬되는 제1 측면들(130S1) 및 상기 패키지 기판(110)의 측면들(110S)과 수직으로 정렬되지 않고 단차를 갖는 제2 측면들(130S2)을 포함할 수 있다. 예를 들어, 상기 봉지재(130)의 제1 측면들(130S1)은 상기 패키지 기판(110)과 인접한 상기 봉지재(130)의 하부의 측면들일 수 있다. 또한, 상기 봉지재(130)의 제2 측면들(130S2)은 상기 패키지 기판(110)과 먼 상기 봉지재(130)의 상부의 측면들일 수 있다.
상기 제1 측면들(130S1)을 갖는 상기 봉지재(130)의 하부의 폭(W41)은 상기 패키지 기판(110)의 폭(W43)과 실질적으로 동일할 수 있다. 또한, 상기 제2 측면들(130S2)을 갖는 상기 봉지재(130)의 상부의 폭(W42)은 상기 패키지 기판(110)의 폭(W43) 보다 작을 수 있다. 상기 봉지재(130)의 상부의 폭(W42)은 상기 봉지재(130)의 하부의 폭(W41) 보다 작을 수 있다. 이에 따라, 상기 봉지재(130)의 측면들(130S)은 단차를 가질 수 있다.
도 1e를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지(100e)는, 도 1a의 반도체 패키지와 비교하여, 봉지재(130)의 측면들(130S)은 평평(flat)하고, 패키지 기판(110)의 측면들(110S)은 단차를 가질 수 있다. 예를 들어, 상기 패키지 기판(110)의 측면들(110S)은 상기 봉지재(130)의 측면들(130S)과 평탄하게(to be coplanar) 수직으로 정렬되는 제1 측면들(110S1) 및 상기 봉지재(130)의 측면들(130S)과 수직으로 정렬되지 않는 제2 측면들(110S2)을 포함할 수 있다. 여기에서, 상기 패키지 기판의(110)의 제1 측면들(110S1)은 상기 봉지재(130)와 인접한 상기 패키지 기판(110)의 상부의 측면들일 수 있다. 또한, 상기 패키지 기판(110)의 제2 측면들(110S2)은 상기 봉지재(130)와 먼 상기 패키지 기판(110)의 하부의 측면들일 수 있다.
상기 제1 측면들(110S1)을 갖는 상기 패키지 기판(110)의 상부의 폭(W51)은 상기 봉지재(130)의 폭(W53)과 실질적으로 동일할 수 있다. 또한, 상기 제2 측면들(110S2)을 갖는 상기 패키지 기판(110)의 하부의 폭(W52)은 상기 봉지재(130)의 폭(W13) 보다 작을 수 있다. 상기 패키지 기판(110)의 상부의 폭(W51)은 하부의 폭(W52) 보다 클 수 있다. 이에 따라, 상기 패키지 기판(110)의 측면들(110S)은 단차를 가질 수 있다.
도 1f를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지(100f)는, 도 1e의 반도체 패키지와 비교하여, 상기 제1 측면들(110S1)을 갖는 상기 패키지 기판(110)의 상부의 폭(W61)은 상기 봉지재(130)의 폭(W63)과 실질적으로 동일할 수 있다. 또한, 상기 제2 측면들(110S2)을 갖는 상기 패키지 기판(110)의 하부의 폭(W62)은 상기 봉지재(130)의 폭(W63) 보다 클 수 있다. 상기 패키지 기판(110)의 상부의 폭(W61)은 하부의 폭(W62) 보다 작을 수 있다.
도 1g를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지(100g)는 도 1a의 반도체 패키지와 비교하여, 반도체 칩(120)은 패키지 기판(110) 상에 플립 칩 본딩될 수 있다. 도 1a 내지 1f에 도시된 기술적 사상의 패키지 기판들(110)과 봉지재들(130)의 관계들(relationships)은 도 1g의 플립 칩 본딩된 반도체 칩(120)을 가진 반도체 패키지(100g)의 기술적 사상과 호환(compatible)될 수 있다.
도 1h를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지(100h)는 도 1a의 반도체 패키지와 비교하여, 패키지 기판(110) 상에 칩 스택(120S)이 배치될 수 있다. 상기 칩 스택(120S)은 상기 패키지 기판(110)의 상면 상에 배치된 제1 반도체 칩(120a) 및 상기 제1 반도체 칩(120a) 상에 배치된 제2 반도체 칩(120b)을 포함할 수 있다. 예를 들어, 상기 제1 반도체 칩(120a)은 상기 패키지 기판(110)에 플립 칩 본딩될 수 있고, 상기 제2 반도체 칩(120b)은 상기 패키지 기판(110)에 와이어 본딩될 수 있다. 도 1a 내지 1f에 도시된 기술적 사상의 패키지 기판들(110)과 봉지재들(130)의 관계들(relationships)은 도 1f의 칩 스택(120S)을 가진 반도체 패키지(100h)의 기술적 사상과 호환(compatible)될 수 있다.
도 2 내지 도 7은 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 도시한 도면들이다.
도 2를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법은 분리되지 않은 플레이트 형태의 패키지 기판(110) 상에 다수의 반도체 칩들(120)을 배치하는 것을 포함할 수 있다. 상기 패키지 기판(110)은 소잉 라인(Sawing Line, SL)들에 의해 정의된 다수의 패키지 영역들(PA)을 포함할 수 있다. 또한, 상기 다수의 패키지 영역들(PA)은 각각 상기 반도체 칩들(120)이 배치되는 칩 영역들(CA)을 포함할 수 있다. 상기 다수의 반도체 칩들(120)은 상기 패키지 기판(110)의 상기 칩 영역들(CA) 상에 각각 배치될 수 있다. 상기 패키지 기판(110)은 다수의 내부 배선들(미도시)을 포함할 수 있다. 상기 내부 배선들은 도면이 복잡해지는 것을 피하기 위해 생략되었다.
도 3을 참조하면, 상기 방법은 와이어들(140)을 이용하여 상기 반도체 칩들(120)을 상기 패키지 기판(110) 상에 와이어 본딩하는 것을 포함할 수 있다.
도 4를 참조하면, 상기 방법은 상기 패키지 기판(110) 상에 상기 반도체 칩들(120)의 상면 및 측면들과 상기 와이어들(140)을 덮는 미경화 상태(a-stage)의 봉지재(130)를 형성하고, 형성된 상기 봉지재(130)를 1차 경화하는 것을 포함할 수 있다. 본 발명에서는 이와 같이 패키지 기판(110) 상에 배치된 다수의 반도체 칩들(120)을 덮는 봉지재(130)가 형성된 구조를 패키지 어셈블리(package assembly)라 할 것이다. 즉, 본 실시 예에서 상기 패키지 어셈블리는 다수의 패키지 영역들(PA)을 갖는 패키지 기판(110)의 상기 패키지 영역들(PA) 마다 반도체 칩들(120)이 배치되고, 상기 다수의 반도체 칩들(120)을 덮는 하나의 봉지재(130)가 형성된 구조로서, 각각의 패키지 영역(PA) 별로 분리되기 전 상태를 의미할 수 있다.
상기 봉지재(130)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다. 상기 1차 경화는 160℃ ~ 180℃의 온도에서 60초 동안 수행될 수 있다. 상기 1차 경화 후 상기 봉지재(130)는 반경화 상태(b-stage)가 될 수 있다.
도 5를 참조하면, 상기 방법은 상기 패키지 어셈블리를 하프 컷팅하고, 및 상기 봉지재(130)를 2차 경화하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 상기 소잉 라인들(SL)을 따라 상기 봉지재(130)를 컷팅하여 제1 그루브들(g1)을 형성하고, 170℃ ~ 180℃의 온도에서 2시간 동안 상기 제1 그루브들(g1)이 형성된 상기 봉지재(130)를 2차 경화하는 것을 포함할 수 있다. 상기 2차 경화 후 상기 봉지재(130)는 완전 경화 상태(c-stage)가 될 수 있다.
여기에서, 상기 봉지재(130)를 컷팅하는 것은 레이저(laser)를 이용하여 수행될 수 있다. 상기 제1 그루브들(g1)의 깊이와 상기 봉지재(130)의 두께는 실질적으로 동일할 수 있다. 이에 따라, 상기 제1 그루브들(g1)로 상기 패키지 기판(110)의 상면이 노출될 수 있다.
도 6을 참조하면, 상기 방법은 상기 패키지 기판(110)의 하면에 외부 접속 단자들(150)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 외부 접속 단자들(150)은 솔더 볼(solder ball)을 포함할 수 있다. 상기 패키지 기판(110)의 하면에 상기 외부 접속 단자들(150)을 형성하는 것은 상기 패키지 어셈블리를 상기 패키지 기판(110)의 하면이 위쪽이 되도록 뒤집은 다음, 상기 패키지 기판(110)의 하면에 솔더 볼을 마운트하고, 리플로우 공정을 수행하여 상기 마운트된 솔더 볼을 상기 패키지 기판(110)의 하면에 부착하는 것을 포함할 수 있다.
도 7을 참조하면, 상기 방법은 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 상기 소잉 라인들(SL)을 따라 상기 패키지 기판(110)을 컷팅하여 상기 제1 그루브들(g1)과 중첩하는 제2 그루브들(g2)을 형성하는 것을 포함할 수 있다.
여기에서, 상기 패키지 기판(110)을 컷팅하는 것은 블레이드(blade)를 이용하여 수행될 수 있다. 상기 제2 그루브들(g2)의 폭은 상기 제1 그루브들(g1)의 폭과 다를 수 있다. 예를 들어, 상기 제2 그루브들(g2)의 폭은 상기 제1 그루브들(g1)의 폭 보다 클 수 있다. 상기 제2 그루브들(g2)의 깊이는 상기 패키지 기판(110)의 두께 보다 클 수 있다. 이에 따라, 상기 제2 그루브들(g2)의 바닥면은 상기 봉지재(130) 내에 위치할 수 있다. 본 단계를 수행하여 분리된 유닛 반도체 패키지는 도 1a에 도시된 반도체 패키지(100a)와 같은 구조를 가질 수 있다.
이상, 본 발명의 일 실시 예에 의한 반도체 패키지의 제조 방법을 설명하였다. 설명한 바와 같이, 본 실시 예에 의한 반도체 패키지의 제조 방법은 반경화 상태의 봉지재를 소잉 라인들을 따라 컷팅하여 반도체 칩들 간의 연결을 단절시킨 후 2차 경화함으로써, 워피지(warpage)를 최소화한 패키지 어셈블리를 얻을 수 있다. 또한, 패키지 어셈블리의 워피지(warpage)를 최소화함으로써, 최종 분리되는 유닛 반도체 패키지들 각각의 워피지(warpage) 역시 감소시킬 수 있다.
한편, 도 8을 참조하면, 도 7과 비교하여 상기 제2 그루브들(g2)의 깊이가 패키지 기판(110)의 두께와 실질적으로 동일할 수 있다. 또한, 상기 제2 그루브들(g2)의 폭은 상기 제1 그루브들(g1)의 폭 보다 클 수 있다. 이에 따라, 상기 제2 그루브들(g2)로 상기 봉지재(130)의 하면이 노출될 수 있다. 본 단계를 수행하여 분리된 유닛 반도체 패키지는 도 1b에 도시된 반도체 패키지(100b)와 같은 구조를 가질 수 있다.
한편, 도 9를 참조하면, 도 7과 비교하여 상기 제2 그루브들(g2)의 폭이 상기 제1 그루브들(g1)의 폭 보다 작을 수 있다. 본 단계를 수행하여 분리된 유닛 반도체 패키지는 도 1c에 도시된 반도체 패키지(100c)와 같은 구조를 가질 수 있다.
도 10 내지 도 12는 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 도시한 도면들이다.
우선, 도 2 내지 도 4를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법은 패키지 기판(110) 상에 다수의 반도체 칩들(120)을 배치하고, 와이어들(140)을 이용하여 상기 패키지 기판(110)에 상기 반도체 칩들(120)을 와이어 본딩하고, 상기 패키지 기판(110) 상에 상기 반도체 칩들(120)의 상면 및 측면들과 상기 와이어들(140)을 덮는 봉지재(130)를 형성하고, 상기 봉지재(130)를 1차 경화하여 패키지 어셈블리를 형성하는 것을 포함할 수 있다.
도 10을 참조하면, 상기 방법은 상기 패키지 어셈블리를 하프 컷팅하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 소잉 라인들(SL)을 따라 상기 봉지재(130)의 일부를 컷팅하여 제1 그루브들(g1)을 형성하는 것을 포함할 수 있다. 상기 제1 그루브들(g1)의 깊이는 상기 봉지재(130)의 두께보다 작을 수 있다. 이에 따라, 상기 제1 그루브들(g1)의 바닥면은 상기 봉지재(130) 내에 위치할 수 있다. 또한, 상기 방법은 상기 제1 그루브들(g1)이 형성된 상기 봉지재(130)를 2차 경화하는 것을 더 포함할 수 있다.
도 11을 참조하면, 상기 상기 패키지 기판(110)의 하면에 외부 접속 단자들(150)을 형성하는 것을 포함할 수 있다. 상기 패키지 기판(110)의 하면에 상기 외부 접속 단자들(150)을 형성하는 것은 위에서 설명하였으므로, 여기에서는 생략한다.
도 12를 참조하면, 상기 방법은 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 상기 소잉 라인들(SL)을 따라 상기 패키지 기판(110)을 컷팅하여 상기 제1 그루브들(g1)과 중첩하는 제2 그루브들(g2)을 형성하는 것을 포함할 수 있다. 이때, 상기 제2 그루브들(g2)의 폭은 상기 제1 그루브들(g1)의 폭 보다 클 수 있다. 또한, 상기 제2 그루브들(g2)의 깊이는 상기 패키지 기판(110)의 두께보다 클 수 있다. 이에 따라, 상기 제2 그루브들(g2)의 바닥면은 상기 봉지재(130) 내에 위치할 수 있다. 본 단계를 수행하여 분리된 유닛 반도체 패키지는 도 1a에 도시된 반도체 패키지(100a)와 같은 구조를 가질 수 있다.
도 13을 참조하면, 도 12와 비교하여 상기 제1 그루브들(g1)의 폭 보다 작은 제2 그루브들(g2)을 형성할 수 있다. 본 단계를 수행하여 분리된 유닛 반도체 패키지는 도 1d에 도시된 반도체 패키지(100d)와 같은 구조를 가질 수 있다.
도 14 내지 도 16은 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 도시한 도면들이다.
우선, 도 2 내지 도 4를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법은 패키지 기판(110) 상에 다수의 반도체 칩들(120)을 배치하고, 와이어들(140)을 이용하여 상기 패키지 기판(110)에 상기 반도체 칩들(120)을 와이어 본딩하고, 상기 패키지 기판(110) 상에 상기 반도체 칩들(120)의 상면 및 측면들과 상기 와이어들(140)을 덮는 봉지재(130)를 형성하고, 상기 봉지재(130)를 1차 경화하여 패키지 어셈블리를 형성하는 것을 포함할 수 있다.
도 14를 참조하면, 상기 방법은 상기 패키지 어셈블리를 하프 컷팅하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 소잉 라인들(SL)을 따라 상기 봉지재(130) 및 상기 패키지 기판(110)의 일부를 컷팅하여 제1 그루브들(g1)을 형성하고, 상기 제1 그루브들(g1)이 형성된 상기 봉지재(130)를 2차 경화하는 것을 포함할 수 있다. 이때, 상기 제1 그루브들(g1)의 깊이는 상기 봉지재(130)의 두께보다 클 수 있다. 이에 따라, 상기 제1 그루브들(g1)의 바닥면은 상기 패키지 기판(110)의 내부에 위치할 수 있다.
도 15를 참조하면, 상기 상기 패키지 기판(110)의 하면에 외부 접속 단자들(150)을 형성하는 것을 포함할 수 있다. 상기 패키지 기판(110)의 하면에 상기 외부 접속 단자들(150)을 형성하는 것은 위에서 설명하였으므로, 여기에서는 생략한다.
도 16을 참조하면, 상기 방법은 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 상기 소잉 라인들(SL)을 따라 상기 패키지 기판(110)을 컷팅하여 상기 제1 그루브들(g1)과 중첩하는 제2 그루브들(g2)을 형성하는 것을 포함할 수 있다. 이때, 상기 제2 그루브들(g2)의 폭은 상기 제1 그루브들(g1)의 폭 보다 클 수 있다. 또한, 상기 제2 그루브들(g2)의 깊이는 상기 패키지 기판(110)의 두께보다 작을 수 있다. 이에 따라, 상기 제2 그루브들(g2)의 바닥면은 상기 패키지 기판(110) 내에 위치할 수 있다. 본 단계를 수행하여 분리된 유닛 반도체 패키지는 도 1e에 도시된 반도체 패키지(100e)와 같은 구조를 가질 수 있다.
도 17을 참조하면, 도 16과 비교하여 상기 제1 그루브들(g1)의 폭 보다 작은 제2 그루브들(g2)을 형성할 수 있다. 본 단계를 수행하여 분리된 유닛 반도체 패키지는 도 1f에 도시된 반도체 패키지(100f)와 같은 구조를 가질 수 있다.
도 18 내지 도 20은 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 도시한 도면들이다.
우선, 도 2 내지 도 4를 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법은 패키지 기판(110) 상에 다수의 반도체 칩들(120)을 배치하고, 와이어들(140)을 이용하여 상기 패키지 기판(110)에 상기 반도체 칩들(120)을 와이어 본딩하고, 상기 패키지 기판(110) 상에 상기 반도체 칩들(120)의 상면 및 측면들과 상기 와이어들(140)을 덮는 봉지재(130)를 형성하고, 상기 봉지재(130)를 1차 경화하여 패키지 어셈블리를 형성하는 것을 포함할 수 있다.
도 18을 참조하면, 상기 방법은 상기 패키지 어셈블리를 하프 컷팅하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 소잉 라인들(SL)을 따라 상기 패키지 기판(110) 및 상기 봉지재(130)의 일부를 컷팅하여 제1 그루브들(g1)을 형성하고, 상기 봉지재(130)를 2차 경화하는 것을 포함할 수 있다. 이때, 상기 제1 그루브들(g1)의 깊이는 상기 패키지 기판(110)의 두께보다 클 수 있다. 이에 따라, 상기 제1 그루브들(g1)의 바닥면은 상기 봉지재(130) 내에 위치할 수 있다.
도 19를 참조하면, 상기 상기 패키지 기판(110)의 하면에 외부 접속 단자들(150)을 형성하는 것을 포함할 수 있다. 상기 패키지 기판(110)의 하면에 상기 외부 접속 단자들(150)을 형성하는 것은 위에서 설명하였으므로, 여기에서는 생략한다.
도 20을 참조하면, 상기 방법은 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 상기 소잉 라인들(SL)을 따라 상기 봉지재(130)을 컷팅하여 상기 제1 그루브들(g1)과 중첩하는 제2 그루브들(g2)을 형성하는 것을 포함할 수 있다. 이때, 상기 제2 그루브들(g2)의 폭은 상기 제1 그루브들(g1)의 폭 보다 작을 수 있다. 본 단계를 수행하여 분리된 유닛 반도체 패키지는 도 1a에 도시된 반도체 패키지(100a)와 같은 구조를 가질 수 있다.
도 21 내지 도 25는 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법을 도시한 도면들이다.
도 21을 참조하면, 본 발명의 일 실시 예에 의한 반도체 패키지를 제조하는 방법은 패키지 기판(110) 상에 다수의 반도체 칩들(120)을 배치하는 것을 포함할 수 있다. 상기 패키지 기판(110) 상에 상기 반도체 칩들(120)을 배치하는 것은 상기 반도체 칩들(120)을 상기 패키지 기판(110) 상에 플립 칩 본딩하는 것을 더 포함할 수 있다.
도 22를 참조하면, 상기 방법은 상기 패키지 기판(110) 상에 상기 반도체 칩들(120)의 상면 및 측면들을 덮는 미경화 상태(a-stage)의 봉지재(130)를 형성하고, 형성된 상기 봉지재(130)를 1차 경화하여 패키지 어셈블리를 형성하는 것을 포함할 수 있다. 상기 1차 경화는 160℃ ~ 180℃의 온도에서 60초 동안 수행될 수 있다. 상기 1차 경화 후 상기 봉지재(130)는 반경화 상태(b-stage)가 될 수 있다.
도 23을 참조하면, 상기 방법은 상기 패키지 어셈블리를 하프 컷팅하고, 상기 봉지재(130)를 2차 경화하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 소잉 라인들(SL)을 따라 상기 봉지재(130)를 컷팅하여 제1 그루브들(g1)을 형성하고, 170℃ ~ 180℃의 온도에서 2시간 동안 상기 제1 그루브들(g1)이 형성된 상기 봉지재(130)를 2차 경화하는 것을 포함할 수 있다. 상기 2차 경화 후 상기 봉지재(130)는 완전 경화 상태(c-stage)가 될 수 있다.
여기에서, 상기 봉지재(130)를 컷팅하는 것은 레이저(laser)를 이용하여 수행될 수 있다. 상기 제1 그루브들(g1)의 깊이와 상기 봉지재(130)의 두께는 실질적으로 동일할 수 있다. 이에 따라, 상기 제1 그루브들(g1)로 상기 패키지 기판(110)의 상면이 노출될 수 있다.
도 24를 참조하면, 상기 방법은 상기 패키지 기판(110)의 하면에 외부 접속 단자들(150)을 형성하는 것을 포함할 수 있다. 상기 외부 접속 단자들(150)은 솔더 볼(solder ball)을 포함할 수 있다.
도 25 참조하여, 상기 방법은 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함할 수 있다. 구체적으로, 상기 방법은 상기 소잉 라인들(SL)을 따라 상기 패키지 기판(110)을 컷팅하여 상기 제1 그루브들(g1)과 중첩하는 제2 그루브들(g2)을 형성하는 것을 포함할 수 있다.
여기에서, 상기 패키지 기판(110)을 컷팅하는 것은 블레이드(blade)를 이용하여 수행될 수 있다. 상기 제2 그루브들(g2)의 폭은 상기 제1 그루브들(g1)의 폭과 다를 수 있다. 예를 들어, 상기 제2 그루브들(g2)의 폭은 상기 제1 그루브들(g1)의 폭 보다 클 수 있다. 상기 제2 그루브들(g2)의 깊이는 상기 패키지 기판(110)의 두께 보다 클 수 있다. 이에 따라, 상기 제2 그루브들(g2)의 바닥면은 상기 봉지재(130) 내에 위치할 수 있다. 본 단계를 수행하여 분리된 유닛 반도체 패키지는 도 1g에 도시된 반도체 패키지(100g)와 같은 구조를 가질 수 있다.
도 26은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들을 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 모듈을 개념적으로 도시한 도면이다. 도 26을 참조하면, 본 발명의 기술적 사상의 일 실시 예에 의한 모듈(2200)은, 모듈 기판(2210) 상에 반도체 소자(2230)를 포함하고, 반도체 소자(2230)는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지 구조들을 포함할 수 있다. 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로 프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다. 반도체 소자(2230)는 모듈 기판(2210) 상에서 플립 칩 기술 등을 이용하여 실장될 수 있다.
도 27은 본 발명의 기술적 사상의 응용 실시 예에 따른 전자 장치를 설명하기 위한 시스템 블록도이다.
도 27을 참조하면, 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지는 전자 시스템(2300)에 적용될 수 있다. 상기 전자 시스템(2300)은 바디(Body; 2310), 마이크로 프로세서(Micro Processor; 2320), 전원 공급 장치(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 상기 바디(2310)는 인쇄회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서(2320), 상기 전원 공급 장치(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러(2350)는 상기 바디(2310)에 장착될 수 있다. 상기 바디(2310)의 내부 혹은 상기 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2360)는 상기 바디(2310)의 표면에 배치되어 상기 디스플레이 컨트롤러(2350)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 전원 공급 장치(2330)는 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤러(2350) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서(2320)는 상기 전원 공급 장치(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이(2360)를 제어할 수 있다. 상기 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰인경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이(2360)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 상기 외부 장치(2370)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2340)은 대용량 저장 장치를 포함할 수 있다. 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지는 상기 기능 유닛(2340) 또는 상기 마이크로 프로세서(2320)에 적용될 수 있다.
도 28은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다.
도 28을 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리(Memory, 2412), 마이크로 프로세서(Microprocessor, 2414), 램(Ram, 2416) 및 사용자 인터페이스(User Interface, 2418)를 포함할 수 있다. 상기 마이크로 프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로 프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로 프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리(2412)는 상기 마이크로 프로세서(2414) 동작용 코드들, 상기 마이크로 프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리(2412)는 컨트롤러 및 메모리를 포함할 수 있다. 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지는 상기 마이크로 프로세서(2414), 상기 램(2416), 또는 상기 메모리(2412)에 적용될 수 있다.
도 29는 본 발명의 기술적 사상의 다양한 실시 예들에 의한 반도체 패키지들 중 적어도 하나를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3(MP3) 플레이어, MP4 플레이어, 내비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전제품에 사용될 수 있다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 패키지 기판
110S: 측면
110S1: 제1 측면 110S2: 제2 측면
120: 반도체 칩
130: 봉지재
130S: 측면
130S1: 제1 측면 130S2: 제2 측면
140: 와이어
150: 외부 접속 단자

Claims (10)

  1. 소잉 라인들을 갖는 패키지 기판 상에 반도체 칩들을 배치하고,
    상기 패키지 기판 상에 상기 반도체 칩들을 덮는 봉지재를 형성하고,
    상기 봉지재를 1차 경화하여 패키지 어셈블리를 형성하고,
    상기 소잉 라인들을 따라 상기 봉지재를 컷팅하여 제1 그루브들(grooves)을 형성하고,
    상기 봉지재를 2차 경화하고, 및
    상기 소잉 라인들을 따라 상기 패키지 기판을 컷팅하여 상기 제1 그루브들과 중첩되는 제2 그루브들을 형성하여 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함하는 반도체 패키지의 제조 방법.
  2. 제1항에 있어서,
    상기 봉지재를 컷팅하는 것은 레이저를 이용하여 수행되는 반도체 패키지의 제조 방법.
  3. 제1항에 있어서,
    상기 패키지 기판을 컷팅하는 것은 블레이드를 이용하여 수행되는 반도체 패키지의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 그루브들 각각의 폭은 상기 제2 그루브들 각각의 폭 보다 작은 반도체 패키지의 제조 방법.
  5. 제4항에 있어서,
    상기 제1 그루브들은 상기 봉지재의 두께와 실질적으로 동일한 깊이로 형성되는 반도체 패키지의 제조 방법.
  6. 제4항에 있어서,
    상기 제2 그루브들은 상기 패키지 기판의 두께 보다 큰 깊이로 형성되는 반도체 패키지의 제조 방법.
  7. 제1항에 있어서,
    상기 1차 경화는 160℃ ~ 180℃에서 60초 동안 수행되는 반도체 패키지의 제조 방법.
  8. 제1항에 있어서,
    상기 2차 경화는 170℃ ~ 180℃에서 2시간 동안 수행되는 반도체 패키지의 제조 방법.
  9. 제1항에 있어서,
    상기 봉지재를 2차 경화한 후,
    상기 패키지 기판의 하면에 외부 접속 단자들을 형성하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  10. 소잉 라인들을 갖는 패키지 기판 상에 반도체 칩들을 배치하고,
    상기 패키지 기판 상에 상기 반도체 칩들을 덮는 봉지재를 형성하고,
    상기 봉지재를 1차 경화하여 패키지 어셈블리를 형성하고,
    상기 소잉 라인들을 따라 상기 패키지 기판을 컷팅하여 제1 그루브들(grooves)을 형성하고,
    상기 봉지재를 2차 경화하고, 및
    상기 소잉 라인들을 따라 상기 봉지재를 컷팅하여 상기 제1 그루브들과 중첩하는 제2 그루브들을 형성하여 상기 패키지 어셈블리를 유닛 반도체 패키지들로 분리하는 것을 포함하는 반도체 패키지의 제조 방법.
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