KR20160039905A - 이중 게이트형 박막 트랜지스터, 그 제조방법 및 표시장치 - Google Patents
이중 게이트형 박막 트랜지스터, 그 제조방법 및 표시장치 Download PDFInfo
- Publication number
- KR20160039905A KR20160039905A KR1020140133202A KR20140133202A KR20160039905A KR 20160039905 A KR20160039905 A KR 20160039905A KR 1020140133202 A KR1020140133202 A KR 1020140133202A KR 20140133202 A KR20140133202 A KR 20140133202A KR 20160039905 A KR20160039905 A KR 20160039905A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- gate electrode
- electrode
- thin film
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims description 27
- 230000009977 dual effect Effects 0.000 title abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000010408 film Substances 0.000 claims abstract description 44
- 239000000463 material Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 53
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
Abstract
본 발명의 이중 게이트형 박막 트랜지스터는 기판(21)과, 기판(21) 상에 형성된 소스 전극(22) 및 드레인 전극(23)과, 소스 전극(22) 및 드레인 전극(23) 상에 형성된 활성층(24)과, 활성층(24)의 상부를 포함하는 기판(21) 상에 형성된 게이트 절연막(25)과, 게이트 절연막(25)의 상부에서 서로 이격되어 형성된 제 1 게이트 전극(26) 및 제 2 게이트 전극(27)을 포함한다.
Description
본 발명은 이중 게이트형 박막 트랜지스터에 관한 것으로, 특히, 이중 게이트를 구성하는 2개의 게이트가 박막 트랜지스터 상의 동일 층상에 형성된 이중 게이트형 박막 트랜지스터, 그 제조방법 및 상기 이중 게이트형 박막 트랜지스터를 갖는 표시장치에 관한 것이다.
최근, 유기발광 표시장치나 액정표시장치 등의 평판 표시장치에서 복수의 각 화소의 동작을 제어하는 스위칭소자나 화소 구동용 구동소자로 박막 트랜지스터(Thin Film Transistor : TFT)가 널리 사용되고 있고, 표시장치의 장시간 사용에 따른 박막 트랜지스터의 소자 특성의 변화를 보상하기 위한 보상용, 또는, 박막 트랜지스터의 활성층의 재료로 산화물 반도체재료를 사용함에 따른 문턱 전압 불안정의 문제를 보상하기 위한 용도로 1개의 박막 트랜지스터가 2개의 게이트를 갖는 이른바 이중 게이트형 박막 트랜지스터가 이용되고 있다.
이와 같은 이중 게이트형 박막 트랜지스터의 예로 특허문헌 1에 기재된 것이 있다. 도 1은 종래의 이중 게이트형 박막 트랜지스터의 개략 단면도이다.
도 1에 도시하는 것과 같이, 종래의 이중 게이트 구조의 박막 트랜지스터는 절연기판(101) 상에 형성된 제 1 게이트 전극(103)과, 제 1 게이트 전극 (103)을 포함하여 절연기판(101) 전면에 형성된 제 1 게이트 절연막(105)과, 제 1 게이트 전극(103)과 오버랩되는 제 1 게이트 절연막(105)의 상부에 형성된 액티브 층(107) 및 오믹 콘택 층(109)과, 제 1 게이트 전극(103) 양측의 액티브 층(107)상에 형성된 소스/드레인 전극(111a, 111b)과, 소스/드레인 전극 (111a, 111b)을 포함하는 기판 전면에 형성된 제 2 게이트 절연막(113)과, 제 2 게이트 절연막(113) 상에 형성되며 콘택 홀(115)을 통해 드레인 전극(111b)에 전기적으로 연결되는 화소 전극(117a) 및 제 1 게이트 전극(103)과 대응되게 형성된 제 2 게이트 전극(117b)을 포함한다.
이와 같은 구성을 갖는 특허문헌 1의 이중 게이트 구조의 박막 트랜지스터는 제 2 게이트 전극(117b)을 백 게이트로 동작시켜서 백 채널을 전기적으로 제어하도록 한다.
또, 특허문헌 1과는 다른 종래의 이중 게이트형 박막 트랜지스터의 예로 특허문헌 2에 기재된 것이 있다. 도 2는 다른 종래의 이중 게이트형 박막 트랜지스터의 개략 단면도이다.
도 2에 도시하는 것과 같이, 다른 종래의 이중 게이트 구조의 박막 트랜지스터는 기판(11) 상에 형성된 하부 게이트 전극(21)과, 기판(11) 및 하부 게이트 전극(21)을 덮도록 형성된 게이트 절연막(13)과, 게이트 절연막(13) 상에 형성되며 산화물 반도체로 이루어지는 액티브 층(22)과, 액티브 층(22)을 덮는 층간 절연막(15)과, 층간 절연막(15) 상에서 콘택 홀을 통해 액티브 층(22)과 연결되는 소스/드레인 전극(23/24)과, 소스/드레인 전극(23/24)을 덮는 평탄화 막(17)과, 평탄화 막(17) 상부에 형성되며 화소 간 혼색을 방지하기 위한 화소 정의 막(19) 및 화소 정의 막(19)과 평탄화 막(17)의 패터닝에 의해 액티브 층(22)에 대응하는 위치에 형성된 홀(27)에 형성된 상부 게이트 전극(25)을 포함하여 구성된다.
이와 같은 구성을 갖는 특허문헌 2의 이중 게이트 구조의 박막 트랜지스터는 상부 게이트 전극(25)이 미 도시의 표시장치의 화소 회로의 대향 전극(캐소드 전극)과 연결되어서, 대향 전극에 음(-)의 전압을 인가하고 하부 게이트 전극에 양(+)의 전압을 인가하여 액티브 층(22)에 n 채널의 형성을 도움으로써 문턱 전압을 양(+)의 방향으로 쉬프트 시키도록 한다.
그러나 특허문헌 1, 2의 이중 게이트 박막 트랜지스터는 모두 기판 표면에 대해 수직방향으로 복수의 층이 적층된 적층구조에서 서로 다른 층에 각각 제 1 게이트 전극 및 제 2 게이트 전극을 형성하고 있으므로 제 1 게이트 전극과 액티브 층 및 액티브 층과 제 2 게이트 전극 사이를 절연하기 위한 게이트 절연 층으로 2개의 절연 층이 필요하며, 이에 따라 박막 트랜지스터 제조공정에서의 공정 수 및 공정시간이 증가하게 되므로 결과적으로는 제조비용의 상승으로 연결된다.
또, 상기 문제에 따라서 박막 트랜지스터의 두께도 두꺼워질 수밖에 없으며, 이는 표시장치의 두께의 증가로도 이어질 수 있다.
본 발명은 상기 과제를 해결하기 위한 것으로, 이중 게이트 전극의 형성위치의 변경에 따른 박막 트랜지스터의 구조의 간략화에 의해 이중 게이트 박막 트랜지스터 제조공정에서의 공정 수 및 공정시간을 줄임으로써 제조비용을 절감하는 동시에, 박막 트랜지스터의 두께도 얇게 할 수 있는 이중 게이트형 박막 트랜지스터, 그 제조방법 및 표시장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 이중 게이트형 박막 트랜지스터는, 게이트 전극과, 소스 전극과 드레인 전극 및 활성층을 구비하는 박막 트랜지스터로, 상기 게이트 전극은 상기 박막 트랜지스터 상의 동일 층상에서 서로 이격되어 형성된 제 1 게이트 전극 및 제 2 게이트 전극으로 이루어진다.
또, 다른 형태의 본 발명의 이중 게이트형 박막 트랜지스터는, 기판과, 상기 기판상에 형성된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 상기 드레인 전극 상에 형성된 활성층과, 상기 활성층의 상부를 포함하는 상기 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막의 상부에서 서로 이격되어 형성된 제 1 게이트 전극 및 제 2 게이트 전극을 포함한다.
또, 다른 형태의 본 발명의 이중 게이트형 박막 트랜지스터는, 기판과, 상기 기판상에서 서로 이격되어 형성된 제 1 게이트 전극 및 제 2 게이트 전극과, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상부를 포함하는 상기 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 활성층과, 상기 활성층의 상부에 형성된 소스 전극 및 드레인 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 이중 게이트형 박막 트랜지스터 제조방법은, 기판상에 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 소스 전극 및 상기 드레인 전극 상에 활성층을 형성하는 단계와, 상기 활성층의 상부를 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 상부에서 서로 이격되도록 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계를 포함한다.
또, 다른 형태의 본 발명의 이중 게이트형 박막 트랜지스터 제조방법은, 기판상에서 서로 이격되도록 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상부를 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 활성층을 형성하는 단계와, 상기 활성층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
또, 본 발명의 표시장치는, 서로 평행하게 연장 형성된 복수의 게이트 라인과, 상기 복수의 게이트 라인과 수직방향으로 연장 형성된 복수의 데이터 라인과, 상기 복수의 게이트 라인과 상기 복수의 게이트 라인이 교차하는 교차영역에 각각 형성된 복수의 화소를 포함하며, 상기 복수의 화소는 상기 어느 하나의 박막 트랜지스터를 갖는다.
본 발명에 의하면, 제 1 게이트 전극 및 제 2 게이트 전극으로 이루어지는 2개의 이중 게이트 전극이 박막 트랜지스터의 동일 층상에 형성되어 있으므로, 제 1, 2 게이트 전극과 활성층 사이를 절연하는 게이트 절연막이 하나로도 충분하며, 특히, 제 1, 2 게이트 전극을 동일 공정으로 일괄 형성할 수 있으므로 박막 트랜지스터 제조공정에서의 공정 수 및 공정시간을 줄임으로써 제조비용을 절감하는 동시에 박막 트랜지스터의 두께도 얇게 할 수 있다.
도 1은 종래의 이중 게이트형 박막 트랜지스터의 개략 단면도,
도 2는 다른 종래의 이중 게이트형 박막 트랜지스터의 개략 단면도,
도 3은 본 발명의 바람직한 실시형태의 이중 게이트형 박막 트랜지스터를 갖는 표시장치의 화소 회로를 개략적으로 나타내는 평면도,
도 4 (a)는 도 3의 A-A선에서 절취한 단면도, (b)는 도 3의 B-B선에서 절취한 단면도,
도 5는 본 발명의 바람직한 실시형태에 이중 게이트형 박막 트랜지스터의 제조공정을 나타내는 공정도,
도 6은 본 발명의 변형 예의 박막 트랜지스터의 구성을 개략적으로 나타내는 단면도이다.
도 2는 다른 종래의 이중 게이트형 박막 트랜지스터의 개략 단면도,
도 3은 본 발명의 바람직한 실시형태의 이중 게이트형 박막 트랜지스터를 갖는 표시장치의 화소 회로를 개략적으로 나타내는 평면도,
도 4 (a)는 도 3의 A-A선에서 절취한 단면도, (b)는 도 3의 B-B선에서 절취한 단면도,
도 5는 본 발명의 바람직한 실시형태에 이중 게이트형 박막 트랜지스터의 제조공정을 나타내는 공정도,
도 6은 본 발명의 변형 예의 박막 트랜지스터의 구성을 개략적으로 나타내는 단면도이다.
이하, 본 발명의 바람직한 실시형태에 대해서 첨부 도면을 참조하면서 상세하게 설명한다.
먼저, 본 발명의 이중 게이트형 박막 트랜지스터를 갖는 유기발광 표시장치의 화소 회로의 구성에 대해 설명한다. 도 3은 본 발명의 바람직한 실시형태의 이중 게이트형 박막 트랜지스터를 갖는 표시장치의 화소 회로를 개략적으로 나타내는 평면도, 도 4 (a)는 도 3의 A-A선에서 절취한 단면도, (b)는 도 3의 B-B선에서 절취한 단면도이다.
도 3에 나타내는 것과 같이, 본 실시형태의 표시장치는 X축 방향으로 연장 형성된 복수의 게이트 라인(G)과 X축 방향과 실질적으로 수직방향인 Y축 방향으로 연장 형성된 복수의 데이터 라인(D)을 포함하며, 이 게이트 라인(G)과 데이터 라인(D)에 의해 구획되는 영역이 화소(10)가 된다.
구체적으로는, 화소(10)는 발광영역(15)과 박막 트랜지스터(20) 및 발광영역(15)과 박막 트랜지스터(20)을 전기적으로 접속하는 접속영역(미 도시)으로 이루어진다.
도 3에서는 설명의 편의상 표시장치(1)가 1개 화소당 1개의 박막 트랜지스터를 갖는 것으로 도시하고 있으나, 본 발명은 화소당 1개의 박막 트랜지스터와 커패시터를 갖거나, 또는 화소당 2개 이상의 박막 트랜지스터 및 커패시터를 갖는 표시장치에도 동일하게 적용할 수 있다.
이어서, 박막 트랜지스터영역(20)의 세부 구성에 대해 도 3 및 도 4를 이용하여 설명한다.
박막 트랜지스터(20)는 기판(21)과, 기판(21) 상에서 활성층(24)을 사이에 두고 형성된 소스 전극(22) 및 드레인 전극(23)과, 기판(21) 상의 상기 소스 전극(22)과 드레인 전극(23) 사이 및 소스 전극(22)과 드레인 전극(23)의 상부를 덮도록 형성된 활성층(24)과, 상기 활성층(24)과 상기 소스 전극(22)과 드레인 전극(23)의 일부를 덮도록 형성된 게이트 절연막(25)과, 상기 게이트 절연막(25)의 상부에 형성된 제 1 게이트 전극(26) 및 제 2 게이트 전극(27)을 포함한다.
도 3 및 도 4에는 도시하고 있지 않으나, 제 1 게이트 전극(26) 및 제 2 게이트 전극(27)의 상부에는 평탄화 막 등이 더 형성되고, 상기 평탄화 막을 개재하여 발광영역(15)에는 화소 전극(미 도시)을 포함하는 발광부와 커패시터 등이 형성될 수 있다.
발광영역(15)은 본 발명의 주제는 아니므로 여기에서는 상세한 설명은 생략한다.
본 실시형태의 박막 트랜지스터(20)에서는 제 제 1 게이트 전극(26) 및 제 2 게이트 전극(27)은 게이트 절연막(25) 상부에서 서로 소정의 간극을 갖도록 이격되어 형성되어 있고, 제 1 게이트 전극(26) 및 제 2 게이트 전극(27)은 서로 동일한 층상에서 동일한 재료에 의해 동일 공정으로 일괄 형성된다는 점에 중요한 특징이 있다.
다음에, 본 실시형태의 박막 트랜지스터(20)의 제조방법에 대해 도면을 참조하여 설명한다.
도 5는 본 발명의 바람직한 실시형태의 이중 게이트형 박막 트랜지스터의 제조공정을 나타내는 공정도이다.
먼저, 기판(21)을 준비한다. 기판(21)은 예를 들어 SiO2를 주성분으로 하는 유리기판이나 플라스틱기판 등의 유기발광 표시장치용 기판이며, 플랫한 평판형 기판은 물론 유연성을 가져서 휠 수 있는 플렉서블 기판이라도 좋다.
이어서, 기판(21) 상에 채널 영역에 대응하는 만큼의 간격을 두고 이격되도록 소스 전극(22) 및 드레인 전극(23)을 형성한다(도 5 (a)). 소스 전극(22) 및 드레인 전극(23)은, 이에 한정되는 것은 아니나, 예를 들어 Cr, Pt, Ru, Au, Ag, Mo, Al, W, Cu, 또는 AlNd와 같은 금속, 또는 ITO, GIZO, GZO, AZO, IZO(InZnO), 또는 AZO(AlZnO)와 같은 금속 등의 도전성 재료를 이용하여 기판(21) 전면에 금속 막을 증착하고, 포토 및 에칭 공정을 통해서 상기 금속 막을 선택적으로 제거함으로써 형성할 수 있다.
이어서, 상기 소스 전극(22) 및 드레인 전극(23)의 일부를 포함하는 상기 기판(21)의 상부에 활성층(24)을 형성한다(도 5 (b)).
상기 활성층(24)은 예를 들어 In, Ga, Zn, Sn, Sb, Ge, Hf, 또는 As를 포함하는 그룹으로부터 선택되는 적어도 하나 이상의 원소를 함유하는 산화물 반도체 층을 예를 들어 스퍼터링법과 같은 물리 증착법 등에 의해 증착하고, 포토공정 및 에칭 공정을 통해서 선택적으로 제거함으로써 형성할 수 있다.
활성층(24) 용 반도체 재료로는 상기 산화물 반도체 재료로 한정되는 것은 아니며, 예를 들어 비정질 실리콘 등으로 해도 상관없다.
이어서, 상기 활성층(24)과 상기 소스 전극(22) 및 드레인 전극(23)을 포함하는 기판(21)의 상부 전체에 걸쳐서 게이트 절연막(25)을 형성한다(도 5 (c)). 게이트 절연막(25)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 재료로 형성할 수 있으며, 그 외에도 예를 들어 절연성 유기물 등을 이용해도 좋다.
이어서, 상기 게이트 절연막(25)의 상부에 제 1 게이트 전극(26) 및 제 2 게이트 전극(27)을 형성한다(도 5 (d)).
본 실시형태에서는 제 1 게이트 전극(26) 및 제 2 게이트 전극(27)은 일정 간격을 두고 게이트 절연막(25)의 상부에 형성되며, 동일한 재료를 이용하여 동일 공정으로 동시에 일괄 형성된다.
제 1 게이트 전극(26) 및 제 2 게이트 전극(27)용 재료로는 유기발광 표시장치의 게이트 라인(G)과 동일한 재료로 형성할 수 있고, 예를 들어 ITO와 같은 투명 도전재료나 In을 포함하는 금속 산화 막이라도 좋고, Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, W, Ti 등의 금속, 또는 이들 금속의 합금 등을 이용할 수 있으나, 이에 한정되는 것은 아니다.
또, 제 1 게이트 전극(26) 및 제 2 게이트 전극(27)은 게이트 절연막(25) 상에 상기 금속 또는 금속합금으로 이루어지는 금속 막을 증착하고, 포토 및 에칭 공정을 상기 금속 막을 선택적으로 제거함으로써 형성할 수 있다.
이어서, 도 5에는 도시하고 있지 않으나, 제 1 게이트 전극(26) 및 제 2 게이트 전극(27)을 포함하는 게이트 절연막(25)의 상부에 공지의 재료 및 방법으로 평탄화 막 등을 형성하며, 이는 본 발명의 주제가 아니므로 상세한 설명은 생략한다.
이상의 구성을 가지며, 이상의 공정으로 제조되는 본 실시형태의 이중 게이트형 박막 트랜지스터(20)는 예를 들어 소자의 열화가 없는 통상상태에서는 제 1 게이트 전극(26) 또는 제 2 게이트 전극(27) 중 어느 하나의 게이트 전극만을 이용하여 당해 박막 트랜지스터(20)를 구동하고, 박막 트랜지스터(20)의 소자 열화로 인한 특성 변화가 있을 때에는 제 1 게이트 전극(26) 또는 제 2 게이트 전극(27) 중 나머지 하나의 게이트 전극을 이용하여 보상전압을 인가하는 방식으로 사용할 수 있다.
이때, 통상상태, 즉 제 1 게이트 전극(26) 또는 제 2 게이트 전극(27) 중 어느 하나의 게이트 전극만을 이용하여 박막 트랜지스터(20)를 구동할 때에는, 예를 들어 제 1 게이트 전극(26)을 통상 상태에서의 게이트 전극인 주 게이트 전극으로 하고, 제 2 게이트 전극(27)을 화소 열화에 따른 보상전압 공급용의 보조 게이트 전극으로 한 때에는, 통상상태에서는 캐리어는 도 3의 화살표 a와 같이 이동을 하고, 화소 열화에 따른 보상전압 공급 시에는 도 3의 화살표 a, b와 같이 캐리어가 이동하게 된다.
당연하나, 제 2 게이트 전극(27)을 주 게이트 전극으로 하고, 제 1 게이트 전극(26)을 보조 게이트 전극으로 해도 좋으며, 이 경우에는 통상상태에서는 도 3의 화살표 b와 같이 캐리어가 이동하고, 화소 열화에 따른 보상전압 공급 시에는 도 3의 화살표 a, b와 같이 캐리어가 이동하게 된다.
여기서, 제 1 게이트 전극(26) 또는 제 2 게이트 전극(27) 중 어느 하나의 게이트 전극을 보조 게이트 전극으로 이용하는 경우에는, 예를 들어 특허문헌 2와 같이 주 게이트 전극에 부(-)의 전위의 캐소드 전압을 인가하고, 보조 게이트 전극에 정(+)의 전위의 전압을 인가하여 활성층(24)의 n 채널의 형성을 도움으로써 문턱 전압을 +방향으로 쉬프트 시키도록 하는 방법으로 사용할 수 있다.
그 외에도, 예를 들어 특허문헌 1과 같은 용도로도 사용할 수 있다.
이상, 본 발명의 바람직한 실시형태에 대해 설명하였으나, 본 발명은 상기 실시형태에 한정되는 것은 아니며, 본 발명의 범위 내에서 다양한 변경 및 변형이 가능하다.
상기 실시형태에서는 기판상에 소스 및 드레인 전극, 활성층 및 게이트 절연막이 순차 형성된 구조에 있어서 상기 게이트 절연막의 상부에 제 1 및 2 게이트 전극이 각각 형성되는 이른바 상부 게이트(top gate) 형 박막 트랜지스터로 실시하는 예를 설명하였으나, 본 발명은 상부 게이트 형에 한정되는 것은 아니며, 하부 게이트 형의 박막 트랜지스터로 해도 좋다.
이하, 하부 게이트 형 박막 트랜지스터에 대해서 상부 게이트 형 박막 트랜지스터와의 차이점을 중심으로 간단하게 설명한다. 도 6은 변형 예의 박막 트랜지스터의 구성을 개략적으로 나타내는 단면도이다.
본 변형 예의 박막 트랜지스터(30)는 기판(31) 상부에서 소정의 간격을 두고 형성된 제 1 게이트 전극(32) 및 제 2 게이트 전극(33)과, 상기 제 1 게이트 전극(32) 및 제 2 게이트 전극(33)을 덮도록 형성된 게이트 절연막(34)과, 상기 게이트 절연막(34)의 상부에 형성되며 반도체 재료로 이루어지는 활성층(35)과, 상기 활성층(35)의 상부에 각각 형성된 소스 전극(36) 및 드레인 전극(37)을 포함하며, 도 6에는 도시하고 있지 않으나, 소스 전극(36) 및 드레인 전극(37)의 상부에는 필요에 따라서 평탄화 막 등이 더 형성된다.
본 변형 예의 박막 트랜지스터(30)의 제조방법은 앞에서 설명한 실시형태의 박막 트랜지스터(20)의 제조방법과 그 순서가 다를 뿐, 재료나 형성방법은 동일하므로 상세한 설명은 생략한다.
본 변형 예의 박막 트랜지스터(30)의 제조방법에서도 상기 실시형태와 마찬가지로 제 1 게이트 전극(32) 및 제 2 게이트 전극(33)이 서로 동일한 층상에서 동일한 재료에 의해 동일 공정으로 일괄 형성된다는 점이 중요하다.
또, 상기 실시형태에서는 본 발명의 박막 트랜지스터를 유기발광 표시장치의 스위칭 소자나 구동용 소자로 사용하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 액정표시장치와 같이 화소 구동용 소자로 박막 트랜지스터를 이용하는 모든 표시장치에서도 동일하게 이용할 수 있다.
또, 상기 실시형태 및 변형 예에서는 제 1 게이트 전극 및 제 2 게이트 전극은 서로 동일한 층상에서 동일한 재료에 의해 동일 공정으로 일괄 형성되는 것으로 하였으나, 반드시 이 3개의 조건을 모두 만족하여야 하는 것은 아니며, 제 1 게이트 전극 및 제 2 게이트 전극이 동일한 층상에 형성되기만 하면 제 1 게이트 전극과 제 2 게이트 전극의 형성재료는 서로 다른 재료라도 좋고, 또, 제 1 게이트 전극과 제 2 게이트 전극을 서로 다른 공정으로 형성해도 좋다. 그러나 본 발명의 과제 달성을 위해서는 상기 3개의 조건을 모두 만족하는 것이 가장 바람직하다.
또, 상기 실시형태에서 설명한 각 층의 재료 및 제조방법은 예시에 불과하며, 본 발명의 범위를 벗어나지 않는 한도 내에서 다른 공지의 재료 및 제조방법을 이용해도 좋다.
10
화소
15 발광영역
20 박막 트랜지스터
21 기판
22, 36 소스 전극
23, 37 드레인 전극
24, 35 활성층
25, 34 게이트 절연막
26, 32 제 1 게이트 전극
27, 33 제 2 게이트 전극
15 발광영역
20 박막 트랜지스터
21 기판
22, 36 소스 전극
23, 37 드레인 전극
24, 35 활성층
25, 34 게이트 절연막
26, 32 제 1 게이트 전극
27, 33 제 2 게이트 전극
Claims (10)
- 2개의 게이트 전극과 소스 전극과, 드레인 전극 및 활성층을 구비하는 이중 게이트형 박막 트랜지스터로,
상기 게이트 전극은 상기 박막 트랜지스터 상의 동일 층상에서 서로 이격되어 형성된 제 1 게이트 전극 및 제 2 게이트 전극으로 이루어지는 이중 게이트형 박막 트랜지스터. - 기판과,
상기 기판상에 형성된 소스 전극 및 드레인 전극과,
상기 소스 전극 및 상기 드레인 전극 상에 형성된 활성층과,
상기 활성층의 상부를 포함하는 상기 기판상에 형성된 게이트 절연막과,
상기 게이트 절연막의 상부에서 서로 이격되어 형성된 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 이중 게이트형 박막 트랜지스터. - 기판과,
상기 기판상에서 서로 이격되어 형성된 제 1 게이트 전극 및 제 2 게이트 전극과,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상부를 포함하는 상기 기판상에 형성된 게이트 절연막과,
상기 게이트 절연막 상에 형성된 활성층과,
상기 활성층의 상부에 형성된 소스 전극 및 드레인 전극을 포함하는 이중 게이트형 박막 트랜지스터. - 청구항 1 내지 3 중 어느 한 항에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 동일한 재료로 이루어지는 이중 게이트형 박막 트랜지스터. - 청구항 1 내지 3 중 어느 한 항에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 동일 공정에 의해 일괄 형성되는 이중 게이트형 박막 트랜지스터. - 기판상에 소스 전극 및 드레인 전극을 형성하는 단계와,
상기 소스 전극 및 상기 드레인 전극 상에 활성층을 형성하는 단계와,
상기 활성층의 상부를 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막의 상부에서 서로 이격되도록 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계를 포함하는 이중 게이트형 박막 트랜지스터 제조방법. - 기판상에서 서로 이격되도록 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계와,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극의 상부를 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막 상에 활성층을 형성하는 단계와,
상기 활성층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 이중 게이트형 박막 트랜지스터 제조방법. - 청구항 6 또는 7에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 동일 공정에 의해 일괄 형성되는 이중 게이트형 박막 트랜지스터 제조방법. - 청구항 6 또는 7에 있어서,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 동일한 재료로 이루어지는 이중 게이트형 박막 트랜지스터 제조방법. - 서로 평행하게 연장 형성된 복수의 게이트 라인과,
상기 복수의 게이트 라인과 수직방향으로 연장 형성된 복수의 데이터 라인과,
상기 복수의 게이트 라인과 상기 복수의 게이트 라인이 교차하는 교차영역에 각각 형성된 복수의 화소를 포함하며,
상기 복수의 화소는 청구항 1 내지 3 중 어느 하나에 기재된 이중 게이트형 박막 트랜지스터를 갖는 표시장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140133202A KR20160039905A (ko) | 2014-10-02 | 2014-10-02 | 이중 게이트형 박막 트랜지스터, 그 제조방법 및 표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140133202A KR20160039905A (ko) | 2014-10-02 | 2014-10-02 | 이중 게이트형 박막 트랜지스터, 그 제조방법 및 표시장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160039905A true KR20160039905A (ko) | 2016-04-12 |
Family
ID=55801018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140133202A KR20160039905A (ko) | 2014-10-02 | 2014-10-02 | 이중 게이트형 박막 트랜지스터, 그 제조방법 및 표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20160039905A (ko) |
-
2014
- 2014-10-02 KR KR1020140133202A patent/KR20160039905A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102543577B1 (ko) | 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치 | |
| KR102137392B1 (ko) | 표시 장치 및 그 제조 방법 | |
| USRE48032E1 (en) | Thin-film semiconductor substrate, light-emitting panel, and method of manufacturing the thin-film semiconductor substrate | |
| CN107492555B (zh) | 晶体管阵列面板 | |
| US9356153B2 (en) | Thin film transistor, display panel having the same and method of manufacturing the same | |
| KR102558973B1 (ko) | 트랜지스터 표시판 | |
| KR102565380B1 (ko) | 박막 트랜지스터 기판 | |
| US10074328B2 (en) | Active matrix substrate | |
| KR102308621B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| US9373650B2 (en) | TFT array substrate, manufacturing method thereof and display panel | |
| US9559210B2 (en) | Thin film transistor and method of manufacturing the same | |
| WO2018192217A1 (zh) | 薄膜晶体管及其制备方法、阵列基板及其制备方法、显示面板 | |
| CN103299431A (zh) | 半导体装置 | |
| JPWO2015019857A1 (ja) | 半導体装置、表示装置および半導体装置の製造方法 | |
| TW201611298A (zh) | 雙薄膜電晶體及其製造方法 | |
| JP2019078788A (ja) | 有機ｅｌ表示装置およびアクティブマトリクス基板 | |
| KR20170080047A (ko) | 산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법 | |
| JP6055077B2 (ja) | トランジスタの製造方法、トランジスタ、アレイ基板及び表示装置 | |
| WO2016104253A1 (ja) | 半導体装置 | |
| US9178024B2 (en) | Thin film transistor display panel and manufacturing method thereof | |
| US20160027873A1 (en) | Thin film transistor | |
| EP4287257A1 (en) | Thin film transistor and display device including the same | |
| US9653616B2 (en) | Display panel and display device using the same | |
| WO2020059027A1 (ja) | 表示装置 | |
| KR20160039905A (ko) | 이중 게이트형 박막 트랜지스터, 그 제조방법 및 표시장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |