KR20160039877A - 데드존을 줄이는 씨모스 이미지 센서 - Google Patents

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Abstract

씨모스 이미지 센서가 개시된다. 본 발명의 씨모스 이미지 센서는 제1표면, 및 제2표면으로부터 일정부분 제거되어 생성된 제3 표면을 포함하는 반도체 기판, 각각이 상기 제1표면과 상기 제3표면 사이에 형성되고, 상기 제3표면을 통해 수신되는 입사광에 응답하여 전하들을 생성하는 광전 변환 소자를 포함하는 액티브 영역들, 및 상기 액티브 영역들 각각을 이웃하는 액티브 영역과 분리하기 위하여 상기 제1표면 또는 제3 표면으로부터 수직으로 형성된 트렌치-타입의 소자 분리 영역을 포함하며, 상기 제3 표면에서 절단된 경우, 상기 액티브 영역의 단면은 센터측이 오목하고 모서리측이 볼록한 모양을 가진다.

Description

데드존을 줄이는 씨모스 이미지 센서{CMOS Image Sensor for reducing dead zone}
본 발명의 개념에 따른 실시 예는 씨모스(CMOS) 이미지 센서의 픽셀 및 이를 포함하는 이미지 센서에 관한 것이다.
CMOS 이미지 센서는 상보형 금속산화반도체(Complementary Metal-Oxide Semiconductor, CMOS)를 이용한 고체 촬상 소자이다. CMOS 이미지 센서는 고전압 아날로그 회로를 가지는 CCD 이미지 센서와 비교해 제조 단가가 낮고 소자의 크기가 작아서 소비 전력이 적다는 장점이 있다. 또한, 개발 초기보다 CMOS 이미지 센서의 성능이 향상되어 스마트폰, 디지털 카메라 등의 휴대용 기기를 비롯한 가전 제품에 주로 CMOS 이미지 센서가 탑재되고 있다.
이미지 센서를 구성하는 픽셀 어레이(pixel array)는 각 픽셀마다 광전 변환 소자를 포함한다. 상기 광전 변환 소자는 입사되는 빛의 양에 따라 가변되는 전기 신호를 생성하고 CMOS 이미지 센서는 상기 전기 신호를 처리하여 영상을 합성해낼 수 있다. 최근 고해상도 이미지에 대한 요구에 따라 CMOS 이미지 센서를 구성하는 픽셀은 보다 소형화될 것이 요구되고 있다.
이러한 소형화 요구에 따라 이미지 센서의 픽셀의 크기가 줄어드는 추세이다. 이와 같이 픽셀의 크기가 감소함에 따라 픽셀 사이에 형성되는 소자 분리막(예컨대, DTI: Deep Trench Isolation)이 차지하는 면적이 중요하게 되었다.
DTI는 빛을 수신하지 못하는 데드존이므로, DTI를 갖는 픽셀 어레이 구조에서 각 픽셀이 수신하는 빛의 양은 DTI가 없는 픽셀 어레이에 구조에 비하여 적다.
본 발명이 이루고자 하는 기술적인 과제는 이미지 센서에서 빛을 수신하지 못하는 데드존의 크기를 줄여 성능을 향상시킬 수 있는 픽셀, 상기 픽셀을 포함하는 이미지 센서를 제공하는 것이다.
본 발명의 실시 예에 따르면, 제1표면, 및 제2표면으로부터 일정부분 제거되어 생성된 제3 표면을 포함하는 반도체 기판, 각각이 상기 제1표면과 상기 제3표면 사이에 형성되고, 상기 제3표면을 통해 수신되는 입사광에 응답하여 전하들을 생성하는 광전 변환 소자를 포함하는 액티브 영역들, 및 상기 액티브 영역들 각각을 이웃하는 액티브 영역과 분리하기 위하여 상기 제1표면 또는 제3 표면으로부터 수직으로 형성된 트렌치-타입의 소자 분리 영역을 포함하는 씨모스 이미지 센서가 제공된다.
상기 제3 표면에서 절단된 경우, 상기 액티브 영역의 단면은 센터측이 오목하고 모서리측이 볼록한 모양을 가진다.
상기 액티브 영역들은 제1 및 제2 액티브 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 액티브 영역과 상기 제2 액티브 영역의 센터측 경계선 사이의 간격은 상기 제1 액티브 영역과 상기 제2 액티브 영역의 모서리측 경계선 사이의 간격 다 크다.
일 실시예에 따르면, 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이의 센터측의 소자 분리 영역의 폭은 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이의 모서리측의 소자 분리 영역의 폭보다 크다.
상기 소자 분리 영역은 상기 제1표면부터 상기 제3 표면까지 상기 반도체 기판의 수직 길이의 전부에 걸쳐 형성될 수 있다.
본 발명의 실시 예에 따르면, 입사광에 응답하여 복수의 픽셀 신호들을 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 및 상기 복수의 픽셀 신호들에 기초하여 이미지 데이터를 출력하는 신호 처리 회로를 포함하는 씨모스 이미지 센서가 제공된다.
상기 복수의 픽셀들은, 제1표면, 및 제2표면으로부터 일정부분 제거되어 생성된 제3 표면을 포함하는 반도체 기판; 각각이 상기 제1표면과 상기 제3표면 사이에 형성되고, 상기 제3표면을 통해 수신되는 입사광에 응답하여 전하들을 생성하는 광전 변환 소자를 포함하는 액티브 영역들; 및 상기 액티브 영역들 각각을 이웃하는 액티브 영역과 분리하기 위하여 상기 제1표면 또는 제3 표면으로부터 수직으로 형성된 트렌치-타입의 소자 분리 영역을 포함하며, 상기 제3 표면에서 절단된 경우, 상기 액티브 영역의 단면은 센터측이 오목하고 모서리측이 볼록한 모양을 가진다.
본 발명의 실시 예에 따르면, 이미지 센서에서 빛을 수신하지 못하는 데드존의 크기가 줄어들어, 필 팩터(fill factor)가 향상된다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1 내지 도 6은 본 발명의 일 실시 예에 따른 픽셀의 제조 방법을 설명하기 위한 단면도들이다.
도 7 및 도 8은 각각 본 발명의 실시 예에 따라 제조된 픽셀들의 개략적인 수평 단면도를 나타낸다.
도 9 및 도 10은 각각 본 발명의 다른 실시 예에 따른 픽셀들의 수평 단면도를 개략적으로 나타낸다.
도 11 및 도 12는 본 발명의 비교 예에 따른 픽셀들의 개략적인 수평 단면도를 나타낸다.
도 13은 본 발명의 실시 예에 따른 픽셀을 포함하는 이미지 처리 장치의 일 실시 예에 따른 블록도를 나타낸다.
도 14는 본 발명의 실시 예에 따른 픽셀을 포함하는 이미지 처리 장치의 다른 실시 예에 따른 블록도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1 내지 도 6은 본 발명의 일 실시 예에 따른 픽셀의 제조 방법을 설명하기 위한 단면도들이다. 도 1부터 도 6에 도시된 제조 방법들은 본 발명의 실시 예에 따른 픽셀(10)의 제조 방법들을 설명하기 위해 예시적으로 도시된 것으로서, 각 픽셀(10)을 제조하기 위한 방법들(또는 공정들)은 픽셀의 제조사에 따라 달라질 수 있다.
본 명세서에서, 제1단계 후에 제2단계가 수행되고, 상기 제2단계 후에 제3단계가 수행된다고 기재되어있더라도, 실시 예들에 따라, 상기 제1단계부터 상기 제3단계의 순서는 변경될 수 있고, 상기 제1단계부터 상기 제3단계 중에서 적어도 두 개의 단계들은 동시에 수행될 수도 있다. 또한, 제2 레이어(또는 제1소자)가 제1레이어(또는 제2소자)의 위(on or above)에 형성(또는 구현)된다고 기재되어 있더라도, 상기 제1 레이어와 상기 제2 레이어 사이에는, 하나 또는 그 이상의 레이어들(또는 소자들)이 형성(또는 구현)될 수 있다.
도 1을 참조하면, 먼저, 실리콘(Si) 기판(예컨대, p+ 실리콘 기판; 100)이 마련된다. 도 1에서는, 단일 층(layer)으로 형성된 실리콘 기판(100)이 도시되나, 다른 실시예에서는 둘 이상의 층(layer)으로 형성된 실리콘 기판(100)이 사용될 수 있다. 예컨대, 하나의 실리콘 기판(예컨대, p+ 실리콘 기판)의 위(on)에 에피택셜 층(예컨대, p- 에피택셜 층)(미도시)이 형성된 기판(100)이 사용될 수 있다.
예컨대, p- 에피택셜 층(미도시)은 실리콘 소스 가스를 이용하여 p+ 실리콘 기판의 결정 구조와 동일한 결정 구조로 성장(grow)될 수 있다. 상기 실리콘 소스 가스는 실란(silane), DCS(dichlorosilane), TCS(trichlorosilane), HCS(hexachlorodisilane) 또는 이들의 조합을 포함할 수 있다.
실리콘 기판(100)은 제1 표면(또는 상부면; SUF1)과 제1 표면의 반대면(opposite surface)인 제2 표면(또는 하부면; SUF2)를 포함한다.
도 2를 참조하면, 실리콘 기판(100)의 제1 표면(SUF1)에 소자 분리막('소자 분리 영역' 또는 '소자 분리 구조물'이라고도 칭함)이 형성될 영역(이하, 소자 분리막 영역; 30)과 액티브 영역(120)을 구분하기 위한 패턴(20)이 형성될 수 있다.
소자 분리막은 소자와 소자 사이 또는 액티브 영역과 액티브 영역 사이를 전기적으로 분리(isolation)하기 위해 인위적으로 형성되는 구조물로서, 트렌치(trench)-타입의 소자 분리막일 수 있다. 소자 분리막은 DTI(deep trench isolation)-타입 또는 STI(shallow trench isolation)-타입일 수 있다.
패턴(20)에 따라, 소자 분리막 영역(30)을 형성하기 위해, 반도체 기판(100)의 제1표면(SUF1)에서 제2 표면(SUF2)을 향하여 수직으로 해당 소자 분리막 영역(30)이 식각될 수 있다. 소자 분리막 영역(30)의 하부 영역(31)은 도 2에 도시된 바와 같이, 하부 끝단(33)으로 갈수록 좁아지는 형상을 가지도록 식각될 수 있다. 이에 따라, 소자 분리막 영역(30)의 수평 절단 면적은 하부 끝단(33)에 가까울수록 좁아진다. 소자 분리막 영역(30)의 수평 절단면에 대해서는 도 7 내지 도 8을 참조하여 후술한다.
상기 소자 분리막 영역(30)은 습식 식각 공정 또는 건식 식각 공정으로 형성될 수 있다.
본 실시예에서 상기 소자 분리막 영역(30)은 반도체 기판(100)의 제1표면(SUF1)으로부터 수직으로 확장(또는 형성)된 프런트(front) DTI를 형성하기 위한 영역이나, 본 발명의 실시예가 이에 한정되는 것은 아니다. 다른 실시예에서는, 소자 분리막 영역(30)은 상기 반도체 기판(100)의 제2표면(SUF2) 또는 제3표면(SUF3)으로부터 제1 표면(SUF1)을 향하여 수직으로 확장(또는 형성)된 백(back) DTI를 형성하기 위한 영역일 수 있다.
도 3을 참조하면, 식각된 소자 분리막 영역(30)에 한 단계 이상의 공정으로 1종 이상의 물질(40)을 채운다. 소자 분리막 영역(30)에 채워지는 물질은 폴리실리콘(polysilicon), 하프늄 옥사이드(hafnium oxide)와 같은 산화물(oxide)일 수 있다.
실시예에 따라, 소자 분리막 영역(30)의 측벽을 제1 물질로 도포한 후, 제2 물질로 소자 분리막 영역(30)을 채울 수 있다.소자 분리막 영역(30)에 물질을 채워 형성되는 소자 분리막(DT11, DTI2, DTI3)는 인접하는 다른 액티브 영역(120)과의 캐리어(carrier) 교환으로 신호 대 잡음비(signal-to-noise ratio)를 저하시키는 전기적 크로스토크(electric crosstalk) 현상을 방지할 수 있다.
또한, 소자 분리막(DT11, DTI2, DTI3)의 측벽은 빛의 반사율이 높은 물질로 도핑(doping)되어 픽셀, 즉 액티브 영역으로 입사되는 빛이 인접하는 다른 픽셀(미도시)로 투과하여 신호 대 잡음비를 저하시키는 광학적 크로스토크(optical crosstalk) 현상을 방지할 수 있다. 예컨대, 상기 소자 분리막(DT11, DTI2, DTI3)의 측벽은 반사율이 높은 보론(boron)이 도핑된 폴리 실리콘막(poly silicon)으로 형성될 수 있으나, 이에 한정되지 않는다.
소자 분리막 영역(30)에 1종 이상의 물질(40)을 채우는 공정은 제품에 따라 혹은 제조사에 따라 달라질 수 있다.
예컨대, 소자 분리막 영역(30)에 1종 이상의 물질(40)을 채우는 공정은 화학 증착법(Chemical Vapor Deposition; CVD)에 의해 형성될 수 있다.
화학 증착법(또는 화학 기상증착법)은 제조공정에서 피복하는 대상 위에 원료가스를 흐르게 하여 외부 에너지를 가하여 화학결합, 원료가스 분해 등의 반응으로 박막을 형성하는 방법이다.
예를 들어, 소자 분리막 영역(30)에 1종 이상의 물질(40)을 채우는 공정은 LPCVD(low Power Chemical Vapor Deposition; 저압 화학 증착법)에 의해 수행될 수 있다.
도 4를 참조하면, 소자 분리막 영역(30)에 1종 이상의 물질(40)을 채우는 공정에 의해 제1 표면(SUF1) 위에 증착된 물질은 일부 혹은 전부 제거될 수 있다.
또한, 실리콘 기판(100)의 제2 표면(SUF2)로부터 일정 부분(50)을 제거하여 제3 표면(SUF3)이 드러나도록 한다.
실시 예들에 따라, 기계적인 방식 및/또는 화학적인 방식에 따라, 제2 표면(SUF2)으로부터 일정 두께의 실리콘 기판(50)을 그라인딩(grinding)을 통해 제거할 수 있다.
이 때 소자 분리막(110)의 하단 영역(31)의 일부분도 함께 제거될 수 있다.
이에 따라, 소자 분리막(110)은 제1표면(SUF1)부터 제3 표면(SUF3)까지의 반도체 기판(115)의 수직 길이의 전부에 걸쳐 형성되는 구조를 가질 수 있다.
도 5는 제1 표면(SUF1) 위에 증착된 물질과, 실리콘 기판(100)의 제2 표면(SUF2)로부터 일정 부분(50)이 제거된 후의 수직 단면도이다.
도 6을 참조하면, 실리콘 기판(100)의 제1 표면(SUF1) 위에는 배선층(160)이 형성된다.
실시예에 따라, 배선층(160)을 형성하기 전에 픽셀의 소자(예컨대, 광전 변환 소자, 트랜지스터 등)가 형성될 수 있다.
배선층(wiring layer, 160)은 픽셀의 각 트랜지스터의 게이트(미도시) 및 다층의 도전 라인들(미도시)을 포함할 수 있다.
도전 라인들은 각 트랜지스터 간의 또는 픽셀과 외부 간의 신호를 전달할 수 있다. 도전 라인들은 예를 들어, 구리, 알루미늄과 같은 금속 물질을 포함하는 도전 물질을 패터닝하는 방식으로 형성될 수 있다.
실리콘 기판(100)의 제3 표면(SUF3) 아래에는 입사층(incidence layer, 130 및 140)이 형성된다.
입사층(130, 140)은 컬러 필터(color filter, 130), 및 마이크로 렌즈(micro lens, 140)를 포함할 수 있다.
마이크로 렌즈(140)는 픽셀(10)의 상부(입사광이 먼저 도달하는 위치를 상부라 가정함)에 픽셀(10)에 대응하는 위치에 형성될 수 있으며, 마이크로 렌즈(140)는 집광력(light gathering power)을 높여 이미지 품질을 높이기 위해 사용될 수 있다.
컬러 필터(130)는 마이크로 렌즈(140)의 하부에 형성될 수 있고, 특정 파장의 빛(예컨대, 레드(Red), 그린(Green), 블루(Blue), 마젠타(Magenta), 옐로우(Yellow), 사이언(Cyan))을 선택적으로 투과시킬 수 있다.
컬러 필터(130)와 제3 표면(SUF3) 사이에는 평탄층(미도시)이 형성될 수 있다. 평탄층(미도시)은 마이크로 렌즈(140) 및 컬러 필터(130)를 통해 입사하는 입사광이 반사되는 것을 방지할 수 있다. 평탄층은 또한, 마이크로 렌즈(140) 및 컬러 필터(130) 사이에 추가로 형성될 수 있다. 평탄층은 입사광을 효율적으로 투과시킴으로써 이미지 센서(100)의 성능(예컨대, 수광 효율 및 광 감도)을 향상시킬 수 있다.
액티브 영역(120)에는 각 픽셀의 광전 변환 소자가 형성될 수 있다. 광전 변환 소자는 입사광에 응답하여 전하들을 생성할 수 있다. 예컨대 액티브 영역(120) 각각에는 포토다이오드, 포토트랜지스터, 포토 게이트, 또는 핀드 포토다이오드 (pinned photo diode)가 형성될 수 있다.
또한 액티브 영역(120)에는 픽셀 내의 소자들간을 분리하기 위한 얕은 소자 분리막(STI)(미도시)가 형성될 수 있다. 액티브 영역(120) 내의 소자들 및 얕은 소자 분리막을 형성하는 공정은 DTI 공정 전에 이루어질 수도 있고, DTI 공정 후에 이루어질 수도 있다.
본 발명의 실시예에서는, 픽셀 사이의 깊은 소자 분리막(DTI)을 제외한 나머지 영역은 액티브 영역(120) 또는 픽셀 영역이라 한다.
도 7 및 도 8은 각각 본 발명의 실시 예에 따라 제조된 픽셀들의 개략적인 수평 단면도(200a, 200b)를 나타낸다.
도 7은 도 6의 픽셀들을 제3 표면(SUF3)을 따라 절단한 수평 단면도에 해당한다. 즉, 빛이 수신되는 측의 수평 단면도이다.
도 7을 참조하면, 제1 내지 제4 액티브 영역(120a-1, 120a-2, 120a-3, 120a-4)들 사이에는 각 액티브 영역(120a-1, 120a-2, 120a-3, 120a-4)을 전기적으로 분리(isolation)하기 위한 소자 분리막(110)이 위치한다.
각 액티브 영역(120a-1, 120a-2, 120a-3, 120a-4)의 단면은 센터측이 오목하고 모서리측이 볼록한 모양을 가진다.
즉, 하나의 액티브 영역(예컨대, 120a-1)의 경계선과 인접하는 액티브 영역(예컨대, 120a-2)의 경계선 간의 간격을 살펴보면, 센터 측 간격(즉, 센터측, DTI의 폭(width))과 모서리 측 간격(즉, 모서리측 DTI의 폭(width))간에 차이가 있다.
제1 액티브 영역(120a-1)과 제2 액티브 영역(120a-2)의 센터측 경계선 사이의 간격(L11)은 제1 액티브 영역(120a-1)과 제2 액티브 영역(120a-2)의 모서리측 경계선 사이의 간격(L12 또는 L13)에 비하여 길다.
제1 액티브 영역(120a-1)과 제3 액티브 영역(120a-3)의 센터측 경계선 사이의 간격(L14) 역시 제1 액티브 영역(120a-1)과 제3 액티브 영역(120a-3)의 모서리측 경계선 사이의 간격(L15 또는 L16)에 비하여 길다.
본 발명의 실시예에 따른 제조 방법을 이용하여 제조된 픽셀들의 단면에 따르면, 각 액티브 영역(120a-1, 120a-2, 120a-3, 120a-4) 사이의 센터측의 DTI의 폭(L11, L14)이 모서리측의 DTI의 폭 (L12, L13, L15, L16) 보다 크다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 각 액티브 영역(120a-1, 120a-2, 120a-3, 120a-4) 사이의 모서리측의 DTI의 폭 (L12, L13, L15, L16)을 줄임으로써 빛을 수신하지 못하는 데드존의 크기를 줄일 수 있다. 따라서, 빛을 수신하는 능력을 나타내는 필 팩터(fill factor)가 향상된다. 필팩터는 픽셀의 면적과 수광 영역의 비율로 정의할 수 있으며, 그 값이 높을수록 수광 효율이 높다.
도 7과 같은 단면을 형성하기 위해, 제1 표면(SUF1)에 형성되는 패턴(20)의 모양은 도 8과 같을 수 있다. 즉, 소자 분리막 영역(30)과 액티브 영역(120)을 구분하기 위한 패턴(20)이 도 8과 같은 모양으로 형성될 수 있다.
이에 따라 도 6의 픽셀들을 제1 표면(SUF1)을 따라 절단한 수평 단면도 역시 도 8과 유사하거나 동일할 수 있다.,
도 8을 참조하면, 제1 내지 제4 액티브 영역(120b-1, 120b-2, 120b-3, 120b-4)들 사이에는 각 액티브 영역(120b-1, 120b-2, 120b-3, 120b-4)을 전기적으로 분리(isolation)하기 위한 소자 분리막(110)이 위치한다.
각 액티브 영역(120b-1, 120b-2, 120b-3, 120b-4)의 단면은 4개의 모서리가 튀어나온 모양을 가질 수 있다. 구체적으로는, 제1 액티브 영역(120b-1)과 제2 액티브 영역(120b-2)의 센터측 경계선 사이의 간격, 즉, 센터측 DTI의 폭(width)(DC1)에 비하여, 모서리 측 간격, 즉, 모서리측 DTI의 폭(width)(DC2)가 짧도록, DTI(110)가 형성될 수 있다.
제1 액티브 영역(120b-1)의 모서리 부분의 튀어나온 정도를 나타내는 제1 길이(DR1) 및 제2 길이(DR2) 각각은 센터측 DTI의 폭(DC1)의 1/2 보다 작다.
도 9 및 도 10은 각각 본 발명의 다른 실시 예에 따른 픽셀들의 수평 단면도(200c, 200d)를 개략적으로 나타낸다.
도 9는 도 6의 픽셀들을 제1 표면(SUF1)을 따라 절단한 수평 단면도의 다른 실시예이다.
도 9를 참조하면, 제1 내지 제4 액티브 영역(120c-1, 120c-2, 120c-3, 120c-4)들 사이에는 각 액티브 영역(120c-1, 120c-2, 120c-3, 120a-4)을 전기적으로 분리(isolation)하기 위한 소자 분리막(110)이 위치한다.
각 액티브 영역(120c-1, 120c-2, 120c-3, 120c-4)의 단면은 도 8에 도시된 단면과 유사하게 모서리 측이 튀어나온 모양을 가진다.
구체적으로는, 제1 액티브 영역(120c-1)과 제2 액티브 영역(120c-2)의 센터측 간격, 즉, 센터측 DTI의 폭(width)(DC1')에 비하여, 센터와 모서리 사이 부분의 간격(DC2')이 더 짧고, 센터와 모서리 사이 부분의 간격(DC2')에 비하여, 모서리측 간격, 즉 모서리측 DTI의 폭(DC3')가 더 짧도록 DTI(110)가 형성될 수 있다. 상술한 바와 같이, 본 발명의 실시예에 따르면, 소자 분리막 영역(30)이 형성될 때 또는 소자 분리막 영역(30)을 위한 패턴(20)이 형성될 때, 도 8 이나 도 9에 도시된 바와 같이, 센터측의 DTI의 폭(즉, 센터측의 액티브 영역 간의 간격)보다 모서리측의 DTI 폭(즉, 모서리 측의 액티브 영역 간의 간격)이 더 작도록 형성된다.
제1 표면(SUF1)을 따라 절단한 수평 단면도가 도 9에 도시된 바와 같은 경우, 제3 표면(SUF3)을 따라 절단한 수평 단면도는 도 10에 도시된 바와 같을 수 있다.
도 10을 참조하면, 제1 내지 제4 액티브 영역(120d-1, 120d-2, 120d-3, 120d-4)들 사이에도 각 액티브 영역(120d-1, 120d-2, 120d-3, 120d-4)을 전기적으로 분리(isolation)하기 위한 소자 분리막(110)이 위치한다.
각 액티브 영역(120d-1, 120d-2, 120d-3, 120d-4)의 단면은 도 7에 도시된 실시예와 유사하게, 센터측이 오목하고 모서리측이 볼록한 모양을 가진다.
다만, 도 7에 도시된 실시예에 비하여, 모서리측의 DTI의 폭이 더욱 적다.
제1 액티브 영역(120d-1)과 제2 액티브 영역(120d-2)의 센터측 경계선 사이의 간격(즉, 센터측 DTI 폭)에 비하여 제1 액티브 영역(120d-1)과 제2 액티브 영역(120d-2)의 모서리측 경계선 사이의 간격(즉, 모서리측 DTI 폭)이 상당히 짧다.
즉, 본 발명의 실시예에 따른 제조 방법을 이용하여 제조된 픽셀들의 단면에 따르면, 각 액티브 영역(120d-1, 120d-2, 120d-3, 120d-4) 사이의 센터측의 DTI의 폭이 모서리측의 DTI의 폭 보다 크다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 각 액티브 영역(120d-1, 120d-2, 120d-3, 120d-4) 사이의 모서리측의 DTI의 폭을 줄임으로써 빛을 수신하지 못하는 데드존의 크기를 줄일 수 있다. 따라서, 필 팩터(fill factor)가 향상된다.
상술한 본 발명의 실시예들에서는 프런트 DTI를 갖는 씨모스 이미지 센서를 위주로 기술하였으나, 본 발명의 실시예가 이에 한정되는 것은 아니다.
예컨대, 본 발명의 다른 실시예에서는, 씨모스 이미지 센서는 백 DTI를 포함할 수 있다.
백 DTI를 형성하기 위해, 도 1에서 도시된 바와 같이, 제1 표면(또는 상부면; SUF1)과 제1 표면의 반대면(opposite surface)인 제2 표면(또는 하부면; SUF2)를 포함하는 실리콘(Si) 기판(100)이 마련되고, 기계적 및/또는 화학적 연마 공정(예컨대, CMP 공정)을 이용하여, 제2 표면(SUF2)으로부터 일정 두께의 실리콘 기판(100)을 제거함으로써, 제3 표면(SUF3)이 생길 수 있다.
연마 공정 후에, 실리콘 기판(100)의 제3 표면(SUF3)에 소자 분리막이 형성될 영역(30)과 액티브 영역(120)을 구분하기 위한 패턴이 형성될 수 있다.
이 때, 패턴의 모양은 도 7 또는 도 10에 도시된 단면도와 유사할 수 있다.
이에 따라, 도 7 이나 도 10에 도시된 바와 같이, 센터측의 DTI의 폭(즉, 센터측의 액티브 영역 간의 간격)보다 모서리측의 DTI 폭(즉, 모서리 측의 액티브 영역 간의 간격)이 더 작도록 백 DTI 가 형성될 수 있다.
도 11 및 도 12는 본 발명의 비교 예에 따른 픽셀들의 개략적인 수평 단면도들(300a, 300b)을 나타낸다. 구체적으로는, 도 11은 도 8에 도시된 본 발명의 실시예에 따른 수평 단면도에 대응하는 비교예이고, 도 12는 도 7에 도시된 본 발명의 실시예에 따른 수평 단면도에 대응하는 비교예이다. 따라서 도 11 및 도 12의 수평 단면도를 도 8 및 도 7의 본 발명의 실시예에 따른 수평 단면도와 비교하여 설명하기로 한다.
도 11을 참조하면, 빛이 수신되는 반대측 제1 내지 제4 액티브 영역(220a-1, 220a-2, 220a-3, 220a-4)의 단면은 사각형 모양일 수 있다. 이에 따라, 하나의 액티브 영역(예컨대, 220a-1)의 테두리(경계선, edge)와 인접하는 액티브 영역(예컨대, 220a-2, 또는 220a-3)의 테두리(경계선) 간의 간격은 센터측이나 모서리측이나 별 차이가 없다. 즉, 센터측 DTI의 폭(DTI_02) 및 모서리측 DTI의 폭(DTI_01)은 거의 동일하다.
도 12를 참조하면, 빛이 수신되는 측의 제1 내지 제4 액티브 영역(220b-1, 220b-2, 220b-3, 220b-4)들 사이에도 각 액티브 영역(220b-1, 220b-2, 220b-3, 220b-4)을 전기적으로 분리(isolation)하기 위한 소자 분리막(210)이 위치한다.
하나의 액티브 영역(예컨대, 220b-1)의 경계선과 인접하는 액티브 영역(예컨대, 220b-2)의 경계선 간의 간격을 살펴보면, 센터 측 간격(즉, 센터측, DTI의 폭(width)) 보다 모서리 측 간격(즉, 모서리측 DTI의 폭(width))이 더 크다.
제1 액티브 영역(220b-1)과 제2 액티브 영역(220b-2)의 센터측 경계선 사이의 간격(L21) 보다 제1 액티브 영역(220b-1)과 제2 액티브 영역(220b-2)의 모서리측 경계선 사이의 간격(L22 또는 L23)이 더 길다.
제1 액티브 영역(220b-1)과 제3 액티브 영역(220b-3)의 센터측 경계선 사이의 간격(L24) 보다 제1 액티브 영역(220b-1)과 제3 액티브 영역(220b-3)의 모서리측 경계선 사이의 간격(L25 또는 L26)이 더 길다.
이에 따라, 각 픽셀에서 빛을 수신하지 못하는 데드존의 크기가 증가한다. 따라서, 필 팩터(fill factor)가 나빠진다.
도 13은 본 발명의 실시 예에 따른 픽셀(10)을 포함하는 이미지 처리 장치의 일 실시 예에 따른 블록도를 나타낸다. 도 1 내지 도 10, 및 도 13을 참조하면, 이미지 처리 장치(500)는 디지털 카메라, 캠코더, 또는 CMOS 이미지 센서(505)를 포함하는 휴대용 전자 장치로 구현될 수 있다. 상기 휴대용 전자 장치는 이동 전화기, 스마트폰, 태블릿 PC, 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, IoT(internet of things) 장치, 또는 IoE(internet of everything) 장치로 구현될 수 있다.
이미지 처리 장치(500)는 광학 렌즈(503), CMOS 이미지 센서(505), 디지털 신호 프로세서(digital signal processor(DSP); 600), 및 디스플레이(640)를 포함한다.
CMOS 이미지 센서(505)는 광학 렌즈(503)를 통하여 입사된 피사체(501)에 대한 이미지 데이터(IDATA)를 생성할 수 있다. CMOS 이미지 센서(505)는 픽셀 어레이(510), 로우 드라이버(520), 리드아웃 회로(525), 타이밍 생성기(530), 제어 레지스터 블록(550), 기준 신호 생성기(560), 및 버퍼(570)를 포함한다. 신호 처리 회로는 리드아웃 회로(525)와 버퍼(570)를 포함할 수 있다.
픽셀 어레이(510)는 입사광에 응답하여 복수의 픽셀 신호들을 생성하는 복수의 픽셀들(10)을 포함한다. 복수의 픽셀들(10)은 도 1 내지 6에 도시된 바와 같은 공정을 통해 제조될 수 있다. 픽셀 어레이(510)는 매트릭스(matrix) 형태로 배열된 복수의 픽셀들(10)을 포함한다. 복수의 픽셀들(10) 각각은 해당하는 출력 신호를 해당하는 컬럼 라인으로 전송한다.
로우 드라이버(520)는, 타이밍 생성기(530)의 제어에 따라, 복수의 픽셀들 (10) 각각의 동작을 제어하기 위한 제어 신호들을 픽셀 어레이(510)로 드라이빙한다. 예컨대, 로우 드라이버(520)는 로우 단위로 픽셀들의 작동을 제어할 수 있다. 로우 드라이버(520)는 제어 신호들을 생성할 수 있는 제어 신호 생성기의 기능을 수행할 수 있다.
타이밍 생성기(530)는, 제어 레지스터 블록(550)의 제어에 따라, 로우 드라이버(520), 리드아웃 회로(525), 및 기준 신호 생성기(560)의 작동을 제어한다. 리드아웃 회로(525)는 컬럼별 아날로그-디지털 변환기(526)와 컬럼별 메모리(527)를 포함한다. 실시 예들에 따라, 아날로그-디지털 변환기(526)는 상관 이중 샘플링 (correlated double sampling) 기능을 수행할 수 있다. 리드아웃 회로(525)는 픽셀 어레이(510)의 각 픽셀(10)로부터 출력된 픽셀 신호에 상응하는 디지털 이미지 신호를 출력한다.
제어 레지스터 블록(550)은, DSP(600)의 제어에 따라, 타이밍 생성기 (530), 기준 신호 생성기(560), 및 버퍼(570)의 동작을 제어한다. 버퍼(570)는 리드아웃 회로(525)로부터 출력된 복수의 디지털 이미지 신호들에 대응되는 이미지 데이터(IDATA)를 DSP(600)로 전송한다. 상기 신호 처리 회로는 픽셀 어레이(510)로부터 출력된 복수의 픽셀 신호들을 처리(예컨대, 상관 이중 샘플링과 아날로그-디저털 변환을 포함함)하고, 처리의 결과에 해당하는 이미지 데이터(IDATA)를 출력할 수 있다.
DSP(600)는 이미지 신호 프로세서(image signal processor(ISP); 610), 센서 컨트롤러(620), 및 인터페이스(630)를 포함한다. ISP(610)는 제어 레지스터 블록(550)을 제어하는 센서 컨트롤러(620), 및 인터페이스(630)를 제어한다.
실시 예들에 따라, CMOS 이미지 센서(505)와 DSP(600) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지(multi-chip package)로 구현될 수 있다. 다른 실시 예들에 따라, CMOS 이미지 센서(505)와 ISP(610) 각각은 칩으로 구현되고, 하나의 패키지, 예컨대 멀티-칩 패키지로 구현될 수 있다.
ISP(610)는 버퍼(570)로부터 전송된 이미지 데이터(IDATA)를 처리하고, 처리된 이미지 데이터를 인터페이스(630)로 전송한다. 센서 컨트롤러(620)는, ISP (610)의 제어에 따라, 제어 레지스터 블록(550)을 제어하기 위한 다양한 제어 신호들을 생성할 수 있다. 인터페이스(630)는 ISP(610)에서 처리된 이미지 데이터를 디스플레이(640)로 전송할 수 있다. 디스플레이(640)는 인터페이스(630)로부터 출력된 이미지 데이터를 디스플레이할 수 있다.
도 14는 본 발명의 실시 예에 따라 제조된 픽셀을 포함하는 이미지 처리 장치의 다른 실시 예에 따른 블록도를 나타낸다. 도 1 내지 도 10, 및 도 14를 참조하면, 이미지 처리 장치(600)는 MIPI®(mobile industry processor interface)를 사용(또는 지원)할 수 있는 휴대용 전자 장치로 구현될 수 있다.
상기 휴대용 전자 장치는 상술한 바와 같이 CMOS 이미지 센서(505)와 CMOS 이미지 센서(505)로부터 출력된 이미지 데이터(IDATA)를 포함할 수 있는 처리 회로를 포함한다.
이미지 처리 장치(600)는 애플리케이션 프로세서(application processor (AP); 610), 이미지 센서(505), 및 디스플레이(630)를 포함한다. AP(610)에 구현된 카메라 시리얼 인터페이스(camera serial interface(CSI)) 호스트(613)는 CSI를 통하여 이미지 센서(505)의 CSI 장치(506)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(613)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(506)는 시리얼라이저(SER)를 포함할 수 있다. AP(610)는 집적 회로 또는 시스템 온 칩 (system on chip(SoC))으로 구현될 수 있다.
AP(610)에 구현된 디스플레이 시리얼 인터페이스(display serial interface(DSI)) 호스트(611)는 DSI를 통하여 디스플레이(630)의 DSI 장치(631)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(611)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(631)는 디시리얼라이저(DES)를 포함할 수 있다. 디시리얼라이저(DES)와 시리얼라이저(SER) 각각은 전기적인 신호 또는 광학적인 신호를 처리할 수 있다.
이미지 처리 장치(600)는 AP(610)와 통신할 수 있는 RF(radio frequency) 칩 (640)을 더 포함할 수 있다. AP(610)의 PHY(physical layer; 615)와 RF 칩(640)의 PHY(641)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다. CPU(617)는 DSI 호스트(611), CSI 호스트(613), 및 PHY(615)의 작동을 제어할 수 있다.
이미지 처리 장치(600)는 GPS 수신기(650), DRAM(dynamic random access memory)과 같은 메모리(651), NAND 플래시-기반 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(653), 마이크로폰(655), 및/또는 스피커(657)를 더 포함할 수 있다.
이미지 처리 장치(600)는 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, WiMAX(worldwide interoperability for microwave access; 659), WLAN (Wireless LAN; 661), UWB(ultra-wideband; 663), 또는 LTETM(long term evolution; 665) 등을 이용하여 외부 장치와 통신할 수 있다. 이미지 처리 장치(600)는 블루투스 또는 WiFi를 이용하여 외부 무선 통신 장치와 통신할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10; 픽셀
20; 패턴
30; 소자 분리막 영역
31; 소자 분리막 영역의 하부 영역
100; 실리콘 기판
110; 소자분리 영역(DTI)
120, 120a-1, 120a-2, 120a-3, 120a-4, 120b-1, 120b-2, 120b-3, 120b-4, 120c-1, 120c-2, 120c-3, 120c-4; 액티브 영역
130; 컬러 필터
140; 마이크로 렌즈
160; 배선층
SUF1; 제1표면, 상부면
SUF2; 제2표면, 하부면
SUF3; 제3표면
500, 600; 이미지 처리 장치
505; 이미지 센서
510; 픽셀 어레이
610; 애플리케이션 프로세서

Claims (10)

  1. 제1 표면 및 제2 표면으로부터 일정부분 제거되어 생성된 제3 표면을 포함하는 반도체 기판;
    각각이 상기 제1 표면과 상기 제3 표면 사이에 형성되고, 상기 제3 표면을 통해 수신되는 입사광에 응답하여 전하들을 생성하는 광전 변환 소자를 포함하는 액티브 영역들; 및
    상기 액티브 영역들 각각을 이웃하는 액티브 영역과 분리하기 위하여 상기 제1 표면 또는 제3 표면으로부터 수직으로 형성된 트렌치-타입의 소자 분리 영역을 포함하며,
    상기 제3 표면에서 절단된 경우, 상기 액티브 영역의 단면은 센터측이 오목하고 모서리측이 볼록한 모양을 가지는 씨모스 이미지 센서.
  2. 제1항에 있어서,
    상기 액티브 영역들은 제1 및 제2 액티브 영역을 포함하고,
    상기 제1 액티브 영역과 상기 제2 액티브 영역의 센터측 경계선 사이의 간격은 상기 제1 액티브 영역과 상기 제2 액티브 영역의 모서리측 경계선 사이의 간격보다 큰 씨모스 이미지 센서.
  3. 제1항에 있어서,
    상기 액티브 영역들은 제1 및 제2 액티브 영역을 포함하고,
    상기 제1 액티브 영역과 상기 제2 액티브 영역 사이의 센터측의 소자 분리 영역의 폭은 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이의 모서리측의 소자 분리 영역의 폭보다 큰 씨모스 이미지 센서.
  4. 제1항에 있어서, 상기 소자 분리 영역은
    상기 제1 표면부터 상기 제3 표면까지 상기 반도체 기판의 수직 길이의 전부에 걸쳐 형성되는 씨모스 이미지 센서.
  5. 제1항에 있어서, 상기 소자 분리 영역은
    백 트렌치 공정(back trench process) 또는 프런트 트렌치 공정(front trench process)에 의해 형성되는 씨모스 이미지 센서.
  6. 제1항에 있어서,
    상기 제1 표면에서 절단된 경우, 상기 액티브 영역의 단면은 네 모서리측이 튀어나온 모양을 가지는 씨모스 이미지 센서.
  7. 제1항에 있어서, 상기 씨모스 이미지 센서는
    상기 제3 표면 아래에 형성되는 입사층을 더 포함하고,
    상기 입사층은 수신되는 빛을 집광시키는 마이크로 렌즈; 및
    상기 마이크로 렌즈를 통관한 빛을 선택적으로 투과시키는 컬러 필터를 포함하며,
    상기 컬러 필터를 투과한 빛은 상기 제3 표면을 통해 상기 액티브 영역들 각각의 광전 변환 소자로 입력되는 씨모스 이미지 센서.
  8. 제1항에 있어서, 상기 씨모스 이미지 센서는
    상기 제1 표면 위에 형성되는 배선층을 더 포함하는 씨모스 이미지 센서.
  9. 입사광에 응답하여 복수의 픽셀 신호들을 생성하는 복수의 픽셀들을 포함하는 픽셀 어레이; 및
    상기 복수의 픽셀 신호들에 기초하여 이미지 데이터를 출력하는 신호 처리 회로를 포함하고,
    상기 복수의 픽셀들은,
    제1 표면, 및 제2 표면으로부터 일정부분 제거되어 생성된 제3 표면을 포함하는 반도체 기판;
    각각이 상기 제1 표면과 상기 제3 표면 사이에 형성되고, 상기 제3 표면을 통해 수신되는 입사광에 응답하여 전하들을 생성하는 광전 변환 소자를 포함하는 액티브 영역들; 및
    상기 액티브 영역들 각각을 이웃하는 액티브 영역과 분리하기 위하여 상기 제1 표면 또는 제3 표면으로부터 수직으로 형성된 트렌치-타입의 소자 분리 영역을 포함하며,
    상기 제3 표면에서 절단된 경우, 상기 액티브 영역의 단면은 센터측이 오목하고 모서리측이 볼록한 모양을 가지는 씨모스 이미지 센서.
  10. 제9항에 있어서,
    상기 액티브 영역들은 제1 및 제2 액티브 영역을 포함하고,
    상기 제1 액티브 영역과 상기 제2 액티브 영역의 센터측 경계선 사이의 간격은 상기 제1 액티브 영역과 상기 제2 액티브 영역의 모서리측 경계선 사이의 간격보다 큰 씨모스 이미지 센서.
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