KR20160018657A - 등전자 불순물을 포함하는 실리콘계 열전 재료 - Google Patents

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KR20160018657A
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존 레이펜버그
린세이 밀러
매튜 엘. 스컬린
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알파벳 에너지, 인코포레이티드
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Abstract

등전자 불순물을 포함하는 실리콘계 열전 재료, 이러한 재료에 기초한 열전 디바이스, 및 이 디바이스를 제조 및 사용하는 방법이 제공된다. 하나의 실시형태에 따르면, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다. 하나의 실시예에서, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 더 포함한다. 하나 이상의 등전자 불순물 원자 및 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 실리콘의 격자간극 내에 배치될 수 있다.

Description

등전자 불순물을 포함하는 실리콘계 열전 재료 {SILICON-BASED THERMOELECTRIC MATERIALS INCLUDING ISOELECTRONIC IMPURITIES}
관련 출원의 상호 참조
본 출원은 2013년 6월 8일에 출원된 미국 가특허출원 번호 61/832,781의 우선권을 주장하고, 그 전체 개시 내용은 모든 목적을 위해 참조에 의해 본원에 포함된다.
본 발명은 실리콘계 열전 재료에 관한 것이다. 특히, 본 발명은 특정 실시형태에 따른 등전자 불순물을 포함하는 실리콘계 열전 재료를 제공한다. 단지 예로서, 본 발명은 이러한 재료에 기초한 열전 디바이스, 및 이러한 재료 또는 이러한 디바이스의 제조 및 사용 방법에 적용되었다. 그러나, 본 발명은 훨씬 더 넓은 범위의 용도를 가진다는 것이 인정될 것이다.
실리콘은 주지된 반도체이고, 전자장치에서 전통적인 실리콘의 적용을 위한 많은 확립된 처리 기법이 또한 열전 성능을 향상시키기 위해 적용될 수 있다. 예를 들면, 도 1a는 종래 기술의 실리콘을 예시하는 단순화 다이어그램이다. 실리콘(Si) 원자는 실질적으로 균질의 주기 격자 내에 배치되어 있음을 알 수 있다. 본 기술분야에서 공지된 바와 같이, 실리콘은 격자 내에 실질적을 입계를 가지지 않는 다이아몬드 입방정 구조를 갖는다. 실리콘 원자의 결정 구조는 임의의 적절한 길이의 규모에 걸쳐 연장될 수 있다. 예를 들면, 수 인치의 직경을 갖는 단결정 실리콘 웨이퍼가 생산되어 왔다. 그러나, 이러한 웨이퍼는 비교적 부족한 열전 특성을 가질 수 있다.
대안적으로, 예를 들면, 나노구조의 반도체 재료는 고성능 열전 디바이스를 제조하기 위한 비교적 우수한 열전 특성을 갖는 것이 입증되었다. 이러한 재료의 나노구조는 재료의 열전 특성을 개선할 수 있는 방식으로 실리콘 원자의 결정 구조를 교란시킬 수 있다. 나노구조 처리방법을 다른 반도체 처리방법과 조합하는 것은 고성능 열전 디바이스를 얻을 수 있는 많은 선택 중의 하나이다. 예를 들면, 실리콘 나노와이어, 나노홀, 나노메시 등은 얇은 실리콘-온-인슐레이터 에피택시얼층 또는 나노와이어의 어레이로 형성되고, 비교적 작은 물리적 크기를 갖는 박막과 같은 나노규모 구조를 얻을 수 있다. 이러한 구조는 박막일 수 있고, 예를 들면, 마이크론 폭 및 마이크론 길이, 수십 내지 수백 나노미터의 두께를 갖고, 내부에 1-100 nm 직경의 구멍을 가질 수 있는 리본과 유사한 것일 수 있다. 이러한 구조는 전기적 특성에 크게 영향을 주지 않으면서 열전도율을 감소시킴으로써 포논(phonon) 열 수송에 영향을 주는 조밀 나노구조의 기본적 능력을 표출한다. 재료의 열전 특성은 ZT = S2σ/k로 주어지는 열전 성능지수(ZT)로 표현될 수 있고, 여기서 S는 재료의 열전력을 나타내는 제백 계수이고, σ는 전기전도율, 그리고 k는 열전도율이다. 나노구조의 반도체 재료는 고성능 열전 디바이스를 제조하기 위한 비교적 우수한 성능지수(ZT)를 갖는 것으로 밝혀졌다.
열전도율을 감소시킬 수 있을 뿐만 아니라 얻어지는 열전 재료의 제백 계수 및/또는 전기전도율을 증가시키는 기법이 주목을 받을 수 있다. 열전도율이 감소된 실리콘계 재료 내의 나노구조의 특징의 장점을 이용하여 마이크론 규모의 나노구조의 재료의 클러스터를 실제적 전력 발생에 적합한 벌크 크기의 재료로 변형시킬 수 있고, 여기서 열전 재료에 온도 구배가 가해지고, 전압 구배 및 이에 따라 전류의 흐름을 구동하기 위해 제백 효과가 채용된다. 또한, 나노구조의 특징을 포함하는 벌크 크기의 실리콘계 재료를 제조하면 열전 성능을 강화시킬 수 있다.
따라서, 특성이 향상된 열전 재료를 제조하는 것이 매우 바람직하다.
본 발명은 실리콘계 열전 재료에 관한 것이다. 특히, 본 발명은 특정 실시형태에 따른 등전자 불순물을 포함하는 실리콘계 열전 재료를 제공한다. 단지 예로서, 본 발명은 이러한 재료에 기초한 열전 디바이스, 및 이러한 재료 또는 이러한 디바이스의 제조 및 사용 방법에 적용되었다. 그러나, 본 발명은 훨씬 더 넓은 범위의 용도를 가진다는 것이 인정된다.
하나의 실시형태에 따르면, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다.
하나의 실시예에서, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자 및 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 실리콘의 격자간극(interstice) 내에 배치된다. 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상(single phase)의 열전 재료를 형성한다. 다른 실시예에서, 열전 재료는 실리콘 내에 배치되는 N형 또는 P형 도펀트(dopant)를 더 포함한다. 다른 실시예에서, 열전 재료는 본질적으로 실리콘, 하나 이상의 등전자 불순물 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어진다. 다른 실시예에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 재료는 게르마늄을 더 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 납을 포함하고, 이 재료는 게르마늄을 더 포함한다. 또 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석을 포함하고, 이 재료는 게르마늄을 더 포함한다.
다른 실시예에서, 나노결정, 나노와이어, 또는 나노리본은 실리콘, 및 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 하나 이상의 등전자 불순물 원자를 포함한다.
다른 실시형태에 따르면, 열전 전환용 디바이스는 제 1 전극, 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 배치되는 열전 재료를 포함한다. 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다.
다른 실시예에서, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 더 포함한다.
다른 실시예에서, 하나 이상의 등전자 불순물 원자 및 게르마늄 원자의 각각은 실리콘 내의 실리콘 원자를 독립적으로 치환하거나, 실리콘의 격자간극 내에 배치된다. 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 열전 재료는 실리콘 내에 배치되는 N형 또는 P형 도펀트를 더 포함한다. 다른 실시예에서, 열전 재료는 본질적으로 실리콘, 하나 이상의 등전자 불순물 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어진다. 다른 실시예에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 디바이스는 제 1 전극 및 제 2 전극이 서로 상이한 온도인 것에 기초하여 열전 재료를 통해 제 1 전극과 제 2 전극 사이에서 흐르는 전류를 발생시키도록 구성된다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 재료는 게르마늄을 더 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 납을 포함하고, 이 재료는 게르마늄을 더 포함한다. 또 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석을 포함하고, 이 재료는 게르마늄을 더 포함한다.
또 다른 실시형태에 따르면, 열전 재료를 제조하는 방법은 실리콘을 제공하는 단계, 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자를 배치하는 단계를 포함한다.
다른 실시예에서, 이 방법은 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 게르마늄 원자를 배치하는 단계를 포함한다. 또 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 이 방법은 실리콘 내의 실리콘 원자를 하나 이상의 등전자 불순물 원자 및 게르마늄 원자의 각각으로 독립적으로 치환시키는 단계, 또는 실리콘의 격자간극 내에 등전자 불순물 원자 또는 게르마늄 원자를 배치하는 단계를 포함한다. 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 이 방법은 실리콘 내에 N형 또는 P형 도펀트를 배치하는 단계를 더 포함한다. 다른 실시예에서, 열전 재료는 본질적으로 실리콘, 하나 이상의 등전자 불순물 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어진다. 다른 실시예에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 또 다른 실시예에서, 실리콘 내에 하나 이상의 등전자 불순물 원자를 배치하는 단계는 확산노 내에 실리콘을 배치하는 단계, 및 확산노 내에서 실리콘 내로 하나 이상의 등전자 불순물 원자를 확산시키는 단계를 포함한다. 또 다른 실시예에서, 실리콘 내에 하나 이상의 등전자 불순물 원자를 배치하는 단계는 실리콘과 하나 이상의 등전자 불순물의 분말상 혼합물을 얻는 단계, 및 하나 이상의 등전자 불순물 원자가 내부에 배치되는 실리콘을 형성하기 위해 분말상 혼합물을 소결시키는 단계를 포함한다. 또 다른 실시예에서, 실리콘 내에 하나 이상의 등전자 불순물 원자를 배치하는 단계는 실리콘과 하나 이상의 등전자 불순물의 융체를 얻는 단계, 및 하나 이상의 등전자 불순물 원자가 내부에 배치되는 실리콘을 형성하기 위해 융체를 응고시키는 단계를 포함한다. 또 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 재료는 게르마늄을 더 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 납을 포함하고, 이 재료는 게르마늄을 더 포함한다. 또 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석을 포함하고, 이 재료는 게르마늄을 더 포함한다.
또 다른 실시형태에 따르면, 열전 디바이스를 제조하는 방법은 열전 재료를 제공하는 단계, 및 제 1 전극과 제 2 전극 사이에 열전 재료를 배치하는 단계를 포함한다. 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다. 다른 실시예에서, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 더 포함한다.
또 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자 및 게르마늄 원자의 각각은 실리콘 내의 실리콘 원자를 독립적으로 치환하거나, 실리콘의 격자간극 내에 배치된다. 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 열전 재료는 실리콘 내에 배치되는 N형 또는 P형 도펀트를 더 포함한다. 다른 실시예에서, 열전 재료는 본질적으로 실리콘, 하나 이상의 등전자 불순물 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어진다. 다른 실시예에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 재료는 게르마늄을 더 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 납을 포함하고, 이 재료는 게르마늄을 더 포함한다. 또 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석을 포함하고, 이 재료는 게르마늄을 더 포함한다.
또 다른 실시형태에 따르면, 열전 디바이스를 사용하는 방법은 열전 디바이스를 제공하는 단계, 및 제 1 전극 및 제 2 전극이 서로 상이한 온도인 것에 기초하여 열전 재료를 통해 제 1 전극과 제 2 전극 사이에서 흐르는 전류를 발생시키는 단계를 포함한다. 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다.
또 다른 실시형태에 따르면, 열전 디바이스를 사용하는 방법은 열전 디바이스를 제공하는 단계, 및 전류에 반응하여 열전 재료를 통해 제 1 전극으로부터 제 2 전극으로 히트 펌핑하는 단계를 포함한다. 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다.
이 실시형태에 따라, 하나 이상의 이익이 얻어질 수 있다. 본 출원의 이들 이익 및 다양한 추가의 목적, 특징, 및 장점은 이하의 상세한 설명 및 첨부한 도면을 참조하여 충분히 이해될 수 있다.
도 1a는 종래 기술의 실리콘을 예시하는 단순화 다이어그램이다.
도 1b는 본 발명의 특정 실시형태에 따른 실리콘 및 등전자 불순물을 포함하는 예시적인 실리콘계 열전 재료를 예시하는 단순화 다이어그램이다.
도 1c는 본 발명의 특정 실시형태에 따른 실리콘 및 복수의 등전자 불순물을 포함하는 예시적인 실리콘계 열전 재료를 예시하는 단순화 다이어그램이다.
도 2a는 본 발명의 특정 실시형태에 따른 실리콘 및 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료를 포함하는 예시적인 열전 디바이스를 예시하는 단순화 다이어그램이다.
도 2b는 본 발명의 특정 실시형태에 따른 실리콘 및 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료를 포함하는 예시적인 대안적 열전 디바이스를 예시하는 단순화 다이어그램이다.
도 2c는 본 발명의 특정 실시형태에 따른 실리콘 및 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료를 포함하는 다른 예시적인 대안적 열전 디바이스를 예시하는 단순화 다이어그램이다.
도 3은 본 발명의 특정 실시형태에 따른 실리콘계 열전 재료의 열전도율 상에 미치는 등전자 불순물의 농도의 예시적 효과를 예시하는 단순화 다이어그램이다.
도 4는 본 발명의 특정 실시형태에 따른 실리콘계 열전 재료의 전기전도율 상에 미치는 등전자 불순물의 농도의 예시적 효과를 예시하는 단순화 다이어그램이다.
도 5는 본 발명의 특정 실시형태에 따른 실리콘계 열전 재료의 제백 계수 상에 미치는 등전자 불순물의 농도의 예시적 효과를 예시하는 단순화 다이어그램이다.
도 6은 본 발명의 특정 실시형태에 따른 실리콘 및 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료를 포함하는 열전 디바이스를 제조 및 사용하기 위한 예시적인 방법을 예시하는 단순화 다이어그램이다.
도 7은 본 발명의 특정 실시형태에 따른 실리콘 및 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료를 제조하기 위한 예시적인 방법을 예시하는 단순화 다이어그램이다.
도 8a 내지 도 8f는 각각 본 발명의 특정 실시형태에 따른 실리콘 내에 하나 이상의 등전자 불순물을 도입하기 위한 예시적인 방법을 예시하는 단순화 다이어그램이다.
도 9는 본 발명의 특정 실시형태에 따른 실리콘 내에 하나 이상의 등전자 불순물을 도입하기 위해 사용될 수 있는 예시적인 장치를 예시하는 단순화 다이어그램이다.
도 10은 본 발명의 특정 실시형태에 따른 실리콘, 및 내부의 주석의 양의 함수로서 상이한 양 및 상이한 유형의 등전자 불순물 및 P형 도펀트를 포함하는 예시적인 실리콘계 열전 재료의 측정된 전기저항률 ρ(μΩm)를 예시하는 단순화 다이어그램이다.
도 11은 본 발명의 특정 실시형태에 따른 실리콘, 및 내부의 주석의 양의 함수로서 상이한 양 및 상이한 유형의 등전자 불순물 및 P형 도펀트를 포함하는 예시적인 실리콘계 열전 재료의 측정된 열전도율 k(W/mK)를 예시하는 단순화 다이어그램이다.
도 12는 본 발명의 특정 실시형태에 따른 실리콘, 및 내부의 주석의 양의 함수로서 상이한 양 및 상이한 유형의 등전자 불순물 및 P형 도펀트를 포함하는 예시적인 실리콘계 열전 재료의 측정된 제백 계수 S(μV/K)를 예시하는 단순화 다이어그램이다.
도 13은 본 발명의 특정 실시형태에 따른 실리콘, 및 내부의 주석의 양의 함수로서 상이한 양 및 상이한 유형의 등전자 불순물 및 P형 도펀트를 포함하는 예시적인 실리콘계 열전 재료의 측정된 열전도율 k와 전기저항률 ρ의 곱(kρ)의 역수 1/kρ(K/(WμΩ))를 예시하는 단순화 다이어그램이다.
본 발명은 실리콘계 열전 재료에 관한 것이다. 특히, 본 발명은 특정 실시형태에 따른 등전자 불순물을 포함하는 실리콘계 열전 재료를 제공한다. 단지 예로서, 본 발명은 이러한 재료에 기초한 열전 디바이스, 및 이러한 재료 또는 이러한 디바이스의 제조 및 사용 방법에 적용되었다. 그러나, 본 발명은 훨씬 더 넓은 범위의 용도를 가진다는 것이 인정된다.
예를 들면, 본 발명의 하나 이상의 실시형태에서, 실리콘계 열전 재료의 열전 성능지수(ZT)는 열전도율을 감소시키고 및/또는 제백 계수를 증대시키고, 및/또는 얻어지는 재료의 전기전도율을 증대시키기 위해 하나 이상의 등전자 불순물을 도입함으로써 개선된다. 열전 재료는 실리콘, 및 이 실리콘 내에 배치되는 하나 이상의 등전자 불순물의 원자를 포함할 수 있다. "등전자"라 함은 실리콘과 유사한 원자가전자의 구성을 갖는 원소를 의미한다. 예를 들면, 실리콘의 원자가전자 구성은 3S2 3P2이고, 실리콘(Si)의 표준 원자량은 28이다. Si29, Si30, Si32, 및 Si42(Si28+x이라고도 함)와 같은 Si28의 동위원소도 3S2 3P2 원자가전자 구성을 갖지만, Si28와 상이한 질량, 또는 상이한 반경, 또는 양자 모두를 갖는다. 또는, 예를 들면, 기타 IVB족(14족이라고도 함) 원소는 실리콘과 유사한 원자가전자 구성을 가질 수 있다. 예를 들면, 탄소(C)는 2s2 2p2 원자가전자 구성을 갖는데, 탄소의 2P2 전자는, 탄소 원자가 실리콘 내에 배치되는 경우에, 적어도 일부의 관점에서 실리콘의 3P2 전자와 유사하게 거동할 수 있는 것으로 예상되므로, 탄소의 원자가전자의 구성과 실리콘의 원자가전가의 구성은 유사한 것으로 간주될 수 있다. 또는, 예를 들면, 게르마늄(Ge)은 3d10 4s2 4P2 원자가전자 구성을 갖는데, 게르마늄의 4P2 전자는, 게르마늄 원자가 실리콘 내에 배치되는 경우에, 적어도 일부의 관점에서 실리콘의 3P2 전자와 유사하게 거동할 수 있는 것으로 예상되므로, 게르마늄의 원자가전자의 구성과 실리콘의 원자가전가의 구성은 유사한 것으로 간주될 수 있다. 또는, 예를 들면, 주석(Sn)은 4d10 5s2 5P2 원자가전자 구성을 갖는데, 주석의 5P2 전자는, 주석 원자가 실리콘 내에 배치되는 경우에, 적어도 일부의 관점에서 실리콘의 3P2 전자와 유사하게 거동할 수 있는 것으로 예상되므로, 주석의 원자가전자의 구성과 실리콘의 원자가전가의 구성은 유사한 것으로 간주될 수 있다. 또는, 예를 들면, 납(Pb)은 4f14 5d10 6s2 6P2 원자가전자 구성을 갖는데, 납의 4P2 전자는, 납 원자가 실리콘 내에 배치되는 경우에, 적어도 일부의 관점에서 실리콘의 3P2 전자와 유사하게 거동할 수 있는 것으로 예상되므로, 납의 원자가전자의 구성과 실리콘의 원자가전가의 구성은 유사한 것으로 간주될 수 있다.
하나 이상의 등전자 불순물의 각각은 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양일 수 있다. 임의의 이론에 구애됨이 없이, 실리콘의 원자의 물리적 성질과 비교되는 하나 이상의 등전자 불순물의 원자의 물리적 성질의 차이, 예를 들면, 질량 또는 반경, 또는 양자 모두의 차이는 실리콘을 통한 특정 열 포논의 자유로운 전파(free propagation)를 억제할 수 있는 산란 중심을 형성할 수 있다. 예를 들면, 불순물은 실리콘 내에 열 포논의 산란의 원인이 되는 국부적 변형 또는 밀도 변화를 유발시킬 수 있다. 임의의 이론에 구애됨이 없이, 이러한 산란은 산란이 없었더라면 그 열 포논에 의해 운반될 수 있었던 재료를 통한 열의 흐름을 억제함으로써 재료의 열전도율을 감소시킬 수 있는 것으로 생각된다. 하나 이상의 등전자 불순물은 모든 열 포논을 반드시 산란시킬 필요는 없으나, 대신 열전 재료의 열전도율을 측정가능하게 감소시키도록 충분한 수 및 도수분포의 열 포논을 산란시킬 수 있다. 예를 들면, 등전자 불순물은 비교적 짧은 파장, 예를 들면, 200 nm 미만의 파장 및 비교적 높은 에너지를 갖는 포논의 점 산란체로서 작용할 수 있다. 추가적으로 또는 대안적으로, 실리콘의 전체에 걸친 등전자 불순물의 분포는 보다 긴 파장의 포논의 간섭성 산란을 유발할 수 있다. 재료의 열전 특성을 개선하기 위한 메커니즘은 재료의 열전도율을 감소시키는 것이나 열 포논을 산란시키는 것에 제한되거나 심지어 이것들을 포함하는 것을 반드시 필요로 하지는 않는다는 것이 이해되어야 한다. 예를 들면, 하나 이상의 등전자 불순물은 재료의 열적 특성을 변화시키는 것에 더하여, 또는 이것 대신에 재료의 전기적 특성을 변화시킴으로써, 예를 들면, 재료의 성능지수(ZT)을 증가시킴으로써, 재료의 열전 특성을 개선할 수 있다. 예를 들면, 하나 이상의 등전자 불순물은 재료의 제백 계수를 증가시키거나, 또는 재료의 전기전도율을 증가시키거나, 또는 양자 모두를 증가시킬 수 있다.
또한, 하나 이상의 등전자 불순물은 실리콘 내의 이러한 각각의 불순물의 포화 한계 미만의 양으로 함유될 수 있다. 예를 들면, 하나 이상의 등전자 불순물의 원자는 대체로 실리콘의 구조를 유지하여 단상 재료를 제공하는 방식으로 실리콘의 전체를 통해 실질적으로 균일하게 분포 및 포함될 수 있다. 하나 이상의 등전자 불순물의 원자는, 예를 들면, 대응하는 실리콘 원자를 치환할 수 있고, 또는 실리콘의 격자간극 내에 배치될 수 있고, 또는 이들의 조합이 가능하다. 본 재료는 적어도 부분적으로 결정질일 수 있으나, 필수적인 것은 아니다. 예를 들면, 본 재료는 복수의 단위 격자를 포함할 수 있고, 단위 격자의 각각은 대체로 결정질일 수 있고, 예를 들면, 다이아몬드 입방정 구조를 가질 수 있다. 그러나, 모든 단위 격자가 서로 동일한 방향으로 배향될 필요는 없으나, 특정 실시형태에서 단위 격자의 일부 또는 전부가 서로 동일한 방향으로 배향될 수 있다. 즉, 재료의 결정질 범위의 길이 규모는 원하는 열전 특성을 제공하기 위해 적절히 선택될 수 있다. 하나 이상의 등전자 불순물의 원자에 의해 실리콘의 단위 격자는 이러한 불순물을 갖지 않는 실리콘의 다른 격자와 비교적 상이한 형상 또는 크기를 갖게 될 수 있으나, 실질적으로 그 단위 격자의 대체적인 결정 구조는 유지될 수 있다. 임의의 이론에 구애됨이 없이, 하나 이상의 등전자 불순물의 원자에 의해 유발되는 단위 격자의 변화는 실리콘의 국부적 변형 또는 국부적 밀도 변화, 또는 양자 모두를 유발할 수 있고, 이것은 열 포논을 산란시킬 수 있거나 아니면 재료의 열전 특성을 개선할 수 있는 것으로 생각된다. 이에 비해, 만일 하나 이상의 등전자 불순물의 양이 실리콘 내에서 그 각각의 포화 한계를 초과하여 증가되면, 불순물은 실리콘으로부터 석출되어 실리콘 내에 상분리 영역을 형성하거나, 또는 실리콘 자체의 결정 구조와 상당히 다른 결정 구조를 갖는 실리콘과의 합금을 형성할 수 있는 것으로 예상된다.
예를 들면, 본 발명의 일부의 실시형태에서, 단일 등전자 불순물이 실리콘 내에 포함될 수 있다. 도 1b는 본 발명의 특정 실시형태에 따른 실리콘 및 등전자 불순물을 포함하는 예시적인 실리콘계 열전 재료를 예시하는 단순화 다이어그램이다. 예를 들면, 게르마늄(Ge), Si29, 또는 Si32 와 같은 등전자 불순물은 실리콘계 열전 재료의 열전 성능지수를 증대시키는 것으로 실험 데이터(SiGe)를 통해, 그리고 계산(Si29, Si32)에 의해 밝혀졌다. 다른 적절한 등전자 불순물은 주석(Sn)이다. 임의의 이론에 구애됨이 없이, 일차적 메커니즘은 열전도율의 감소에 의한 것으로 생각된다. 일부의 경우, 제백 계수 및 전기전도율의 크기도 증대될 수 있다. 특정의 실시형태에서, 원소 Sn 및 Pb는 또한 Si와 등전자이고, Si와 혼합되었을 때, 열전도율의 감소를 유발시킬 수 있고, 훨씬 큰 범위까지 실리콘계 열전 재료의 열전 성능을 개선하기 위해 실리콘계 열전 재료 내에 첨가될 수 있다. Sn 원자 및 Pb 원자는 Ge 및 Si28 +x보다 큰 원자 질량을 갖고 재료를 변형시키므로 Si-Sn 또는 Si-Pb 혼합물의 열전도율은 Si-Ge계 및 Si-Si28 + x계의 열전도율보다 훨씬 더 낮을 수 있는 것으로 예상된다. 대안적으로, 원소 C는 Si보다 낮은 원자 질량을 갖고, 또한 Si계 재료 내에 변형을 유발할 수 있는 것으로 예상된다.
다른 특정의 실시형태에서, Sn는 그 비독성, 비교적 큰 원자 질량과 반경, 및 표준 Si 공정에서 사용될 수 있는 온도(1200 ℃ 미만)에서 Si 내의 비교적 높은 용해도로 인해 추가적 등전자 원소로서 선택된다. 이러한 표준 Si 공정은 실리콘 잉곳 형성 공정, 웨이퍼 공정, 다른 재료 처리 공정의 도핑/이온-주입 공정, 나노와이어/나노홀/나노튜브/나노리본을 포함하는 실리콘 나노구조를 형성하기 위한 에칭 공정, 실리콘 나노-분말을 수집하기 위한 공정을 포함한다. Sn, Pb, C, Ge, 또는 기타 등전자 불순물 중 하나 또는 조합을 Si 나노와이어, 메소다공질 Si, Si 역오팔, 및 소결된 벌크 크기의 나노구조의 Si 재료를 포함하는 임의의 형태로 실리콘 재료 내에 첨가하는 단계는 고성능 Si계 열전 재료를 제조하기 위한 전술한 Si 공정 중에 또는 그 공정 후에 실시될 수 있다. 선택적으로 Si계 재료는 열전 성능지수를 개선하기 위해 또는 원하는 열적 또는 전기적 특성을 제공하기 위해 표준 N형(예를 들면, P, As, Sb, Bi) 도펀트 또는 P형(예를 들면, B, Al, Ga, In) 도펀트로 도핑될 수도 있다.
도 1b에 예시된 실시형태에서, 등전자 불순물은 주석(Sn)이지만, 대안적으로 탄소(C) 또는 납(Pb)과 같은 임의의 적절한 등전자 불순물이 포함될 수 있다. 도 1b에서 등전자 불순물의 원자, 예를 들면, 주석(Sn)은 재료의 구조의 국부적 개질을 생성하기 위해 실리콘의 전체에 걸쳐 실질적으로 균일하게 분포될 수 있다는 것을 알 수 있다. 비록 도 1b에서 재료는 실질적으로 균질의 주기 격자를 갖는 것이 제안되어 있으나, 재료는 반드시 결정질일 필요는 없고, 예를 들면, 비정질 또는 임의의 원하는 길이 규모에서 결정질일 수 있다. 예를 들면, 비록 도 1b에서 점선으로 표시된 바와 같이 재료의 소정의 단위 격자는 대체로 결정질일 수 있으나, 상이한 단위 격자들이 반드시 서로 동일한 방향으로 배향될 필요는 없다. 예를 들면, 본 재료는 대체로 약 2 nm 이하, 또는 약 5 nm 이하, 또는 약 10 nm 이하, 또는 약 20 nm 이하, 또는 약 50 nm 이하, 또는 약 100 nm 이하의 길이 규모에서 결정질일 수 있으나, 그 길이 규모를 초과하여 반드시 결정질일 필요는 없다. 등전자 불순물 원자, 예를 들면, 주석은 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 등전자 불순물 원자, 예를 들면, 주석의 포화 한계 미만으로 존재할 수 있다. 예를 들면, 등전자 불순물 원자의 각각은, 예를 들면, 주석은 실리콘 내의 실리콘 원자를 독립적으로 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 실리콘과 등전자 불순물 원자, 예를 들면, 주석은 단상의 열전 재료를 형성할 수 있다. 열전 재료의 장범위 결정성의 결핍은 열전 재료의 특성을 더 향상시킬 수 있다. 하나의 예시적 실시형태에서, 본 재료는 참조에 의해 그 전체 내용이 본원에 포함되는 레이펜버그(Reifenberg) 등의 미국 특허공개번호 2014/0116491에 기재된 것과 유사한 방식으로 제조되는 소결된 실리콘 나노와이어에 기초할 수 있다.
선택적으로, 도 1b에 예시된 열전 재료는 N형 또는 P형 도펀트를 더 포함할 수 있다. 이러한 실시형태에서, 열전 재료는 본질적으로 실리콘, 등전자 불순물의 원자, 예를 들면, 주석, 및 N형 또는 P형 도펀트로 이루어질 수 있다. 예시적인 N형 도펀트는 인(P), 비소(As), 안티모니(Sb) 등과 같은 VB족(15족이라고도 함)을 포함한다. 예시적인 P형 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga) 등과 같은 IIIB족(13족이라고도 함)을 포함한다. 하나의 실시예에서, N형 또는 P형 도펀트는 약 1E17/cm3 내지 1E21/cm3의 양으로 존재할 수 있다. 예를 들면, N형 또는 P형 도펀트는 약 5E18/cm3 내지 5E20/cm3의 양으로 존재할 수 있다.
위에서 설명한 바와 같이, 특정한 등전자 불순물은 실리콘과 유사한 원자가전자 구성을 가질 수 있으나, 상이한 질량 또는 반경, 또는 양자 모두를 가질 수도 있다. 예를 들면, 주석은 약 1.14 Å인 실리콘의 공유결합 반경에 비해 비교적 큰 약 1.40 Å의 공유결합 반경을 갖는다. 본 명세서에서 사용될 때, 용어 "약"은 다르게 표시되지 않는 한 언급된 값의 10% 내를 의미한다. 도 1b에 예시된 바와 같이, 실리콘(이것은 실리콘계 재료라고도 할 수 있음)의 전체를 통해 주석 원자를 분산시키면, 이러한 주석 원자를 포함하는 단위 격자의 왜곡, 예를 들면, 팽창이 유발될 수 있다. 이러한 왜곡은 또한 이러한 주석 원자를 포함하지 않은 다른 단위 격자(이러한 다른 단위 격자는 주석을 포함하는 단위 격자와 반드시 동일한 배향을 가질 필요는 없음), 예를 들면, 인접하는 단위 격자에 다소 더 작은 왜곡을 유발할 수 있다. 임의의 이론에 구애됨이 없이, Sn 원자는 격자간 원자가 아니라 치환 원자가 될 Si 원자 공공을 취하는 경향이 있는 것으로 생각되지만, Sn이 실리콘의 격자간극 내에 배치될 수도 있다는 것이 이해될 것이다. 도 1b에 예시된 예시적 실시형태에서, Sn 원자는 치환 불순물로서 각각의 본래의 Si 원자를 치환할 수 있다. 임의의 이론에 구애됨이 없이, Sn과 Si 사이의 비교적 큰 공유결합 반경 차이는 각각의 Sn 원자의 주위에 비교적 강한 변형장을 유발할 수 있고, 이것은 포논 산란을 유발하여 실리콘의 열전도율을 감소시킬 수 있다. 다른 등전자 원소는 Si와 상이한 공유결합 반경을 가질 수 있고, 이것은 이러한 원소의 원자의 주위에 비교적 강한 변형장을 유발할 수 있고, 이것은 포논 산란을 유발하여 실리콘의 열전도율을 감소시킬 수 있다.
등전자 불순물의 양은 실리콘계 재료의 열전 특성을 적절히 개선하도록 선택될 수 있다. 예를 들면, 불순물 원자, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%일 수 있다. 예를 들면, 불순물 원자, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%일 수 있다. 예를 들면, 불순물 원자, 예를 들면, 주석의 양은 약 0.05 원자% 내지 약 1.5 원자%일 수 있다. 예를 들면, 불순물 원자, 예를 들면, 주석의 양은 약 0.1 원자% 내지 약 1 원자%일 수 있다. 예를 들면, 불순물 원자, 예를 들면, 주석의 양은 약 0.5 원자% 내지 약 1 원자%일 수 있다. 또는, 예를 들면, 불순물 원자, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 0.5 원자%일 수 있다. 예를 들면, 불순물 원자, 예를 들면, 주석의 양은 약 0.1 원자% 내지 약 0.5 원자%일 수 있다. 본 기술분야에서 공지된 바와 같이, 실리콘의 원자 번호 밀도는 약 5E22 cm-3이고, 불순물의 원자%는 이 원자%에 5E22 cm- 3를 곱함으로써 cm-3의 단위로 전환될 수 있다. 예를 들면, 2 원자%주석은 약 1E21 cm-3에 대응한다. 순수한 실리콘 내에서 주석의 포화 한계는 문헌에서 10% 이상, 또는 최대 50%의 에러 바(error bar)를 갖는 약 5E19 cm- 3를 특징으로 한다. 더욱 상세한 내용은 참조에 의해 그 전체의 내용이 본원에 포함되는 올레신스키(Olesinski) 등의 "Si-Sn(실리콘-주석)계(Bulletin of Alloy Phase Diagrams 5(3): 273-276(1984))"을 참조할 것. 그러나, 주석과 같은 원소의 용해도는 주석과 상이한 공유결합 반경을 갖는 B, C, 또는 Ge과 같은 추가의 원소를 포함시킴으로써 증가될 수 있다는 것에 주의해야 한다. 이와 같이, 5E19 cm-3의 문헌 값이 주어진 열전 재료 내에 포함될 수 있는 주석의 상한을 반드시 대표하는 것은 아니다. C 또는 Pb와 같은 다른 등전자 불순물은 다른 원소의 존재에 의해 영향을 받을 수 있는 각각 용해 한계를 가질 수 있다. 일부의 실시형태에서, 등전자 불순물의 양은 실리콘 내의 이 등전자 불순물의 용해 한계를 초과한다. 예를 들면, 임의의 이론에 구애됨이 없이, 등전자 불순물의 원자가 실리콘의 전체를 통해 실질적으로 균일하게 분포되기 보다는 등전자 불순물의 다수의 원자를 갖는 비교적 작은 상(phase) 영역들이, 예를 들면, 실질적으로 균일하게 실리콘의 전체를 통해 분포될 수 있다.
또한, 재료의 열전 특성을 상승적으로 개선시키도록 2 가지 이상의 등전자 불순물이 실리콘 내에 포함될 수 있다. 예를 들면, 도 1c는 본 발명의 특정 실시형태에 따른 실리콘 및 복수의 등전자 불순물을 포함하는 예시적인 실리콘계 열전 재료를 예시하는 단순화 다이어그램이다. 도 1c에 예시된 실시형태에서, 등전자 불순물은 주석(Sn) 및 게르마늄(Ge)이지만, 상이한 등전자 불순물의 임의의 조합, 예를 들면, Sn, Ge, Pb, 및 의 임의의 적절한 조합이 사용될 수 있다는 것이 이해되어야 한다.
도 1c의 예시적 실시형태에서, 등전자 불순물의 원자, 예를 들면, 주석(Sn) 및 게르마늄(Ge)는 재료의 구조의 국부적 개질을 생성하기 위해 실리콘의 전체를 통해 실질적으로 균일하게 분포될 수 있다는 것을 알 수 있다. 비록 도 1c에서 재료는 실질적으로 균질의 주기 격자를 갖는 것이 제안되어 있으나, 재료는 반드시 결정질일 필요는 없고, 예를 들면, 비정질 또는 임의의 원하는 길이 규모에서 결정질일 수 있다. 예를 들면, 비록 도 1c에서 점선으로 표시된 바와 같이 재료의 소정의 단위 격자는 대체로 결정질일 수 있으나, 상이한 단위 격자들이 반드시 서로 동일한 방향으로 배향될 필요는 없다. 예를 들면, 본 재료는 대체로 약 2 nm 이하, 또는 약 5 nm 이하, 또는 약 10 nm 이하, 또는 약 20 nm 이하, 또는 약 50 nm 이하, 또는 약 100 nm 이하의 길이 규모에서 결정질일 수 있으나, 그 길이 규모를 초과하여 반드시 결정질일 필요는 없다. 등전자 불순물 원자의 각각, 예를 들면, 주석 및 게르마늄은 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 등전자 불순물 원자, 예를 들면, 주석 및 게르마늄의 각각의 포화 한계 미만으로 존재할 수 있다. 예를 들면, 등전자 불순물 원자의 각각은, 예를 들면, 주석 및 게르마늄은 실리콘 원자를 독립적으로 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 실리콘과 등전자 불순물 원자, 예를 들면, 주석 및 게르마늄은 단상의 열전 재료를 형성할 수 있다. 열전 재료의 장범위 결정성의 결핍은 열전 재료의 특성을 더 향상시킬 수 있다. 하나의 예시적 실시형태에서, 본 재료는 레이펜버그 등의 미국 특허공개번호 2014/0116491에 기재된 것과 유사한 방식으로 제조되는 소결된 실리콘 나노와이어에 기초할 수 있다.
선택적으로, 도 1c에 예시된 열전 재료는 N형 또는 P형 도펀트를 더 포함할 수 있다. 이러한 실시형태에서, 열전 재료는 본질적으로 실리콘, 등전자 불순물의 원자, 예를 들면, 주석 및 게르마늄, 및 N형 또는 P형 도펀트로 이루어질 수 있다. 예시적인 N형 도펀트는 인(P), 비소(As), 안티모니(Sb) 등과 같은 VB족(15족이라고도 함)을 포함한다. 예시적인 P형 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga) 등과 같은 IIIB족(13족이라고도 함)을 포함한다. 하나의 실시예에서, N형 또는 P형 도펀트는 약 1E17/cm3 내지 1E21/cm3의 양으로 존재할 수 있다. 예를 들면, N형 또는 P형 도펀트는 약 5E18/cm3 내지 5E50/cm3의 양으로 존재할 수 있다.
위에서 설명한 바와 같이, 등전자 불순물은 실리콘과 유사한 원자가전자 구성을 가질 수 있으나, 상이한 질량 또는 반경, 또는 양자 모두를 가질 수도 있다. 예를 들면, 게르마늄은 약 1.14 Å인 실리콘의 공유결합 반경과 비교하여 비교적 큰 약 1.22 Å의 공유결합 반경을 갖고, 약 1.40 Å인 주석의 공유결합 반경과 비교하여 비교적 작은 공유결합 반경을 갖는다. 도 1c에 예시된 바와 같이, 실리콘(이것은 실리콘계 재료라고도 할 수 있음) 내에 주석 원자 및 게르마늄 원자를 배치하면, 이러한 불순물 원자를 포함하는 단위 격자의 왜곡, 예를 들면, 팽창을 유발시킬 수 있고, 주석은 게르마늄보다 큰 왜곡을 유발할 수 있다. 임의의 이론에 구애됨이 없이, 상이한 불순물, 예를 들면, 주석 및 게르마늄은 질량 또는 반경, 또는 양자 모두와 같은 서로 상이한 물리적 특성을 가지므로 이 상이한 불순물은 서로 상이한 도수분포의 열 포논을 산란시킬 수 있고, 따라서 실리콘의 열전도율을 상승적으로 감소시킬 수 있다고 생각된다. 예를 들면, 불순물은 실리콘 구조 내에 불연속성, 예를 들면, 이 불순물이 없었다면 가졌을지도 모를 실리콘의 임의의 주기성 내의 하나 이상의 불연속성을 유발할 수 있고, 포논 산란 작용은 얻어지는 실리콘 구조와 포논의 비선형 상호작용으로부터 유발될 수 있다. 하나의 예시적인 산란 발생원은 Si 구조 내에 제 1 등전자 불순물(예를 들면, Sn)의 삽입이나, 이 원소와 Si의 결합, 또는 양자 모두에 의해 유발되는 질량, 결합 길이, 변형, 또는 주기성, 또는 이들의 조합의 불연속성일 수 있다. 다른 예시적인 산란 발생원은 Si 구조 내에 제 2 등전자 불순물(예를 들면, Ge)의 삽입이나, 이 원소와 Si의 결합, 또는 양자 모두에 의해 유발되는 질량, 결합 길이, 변형, 또는 주기성, 또는 이들의 조합의 불연속성일 수 있다. 다른 예시적인 산란 발생원은 Si 격자 내에서 다른 포논에 의해 유발되는 Si 격자 주기성 불연속성으로부터의 산란(반전(Umklapp) 산란이라고도 함)이다. 임의의 이론에 구애됨이 없이, 실리콘 내에 충분한 양의 2 가지 이상의 상이한 유형의 등전자 불순물, 예를 들면, Sn 및 Ge을 함유시키면 이 불순물들, 예를 들면, Sn와 Ge 사이의 추가의 상호작용에 의해 2 가지 불순물의 상호 중첩되는 변형장이 유발될 수 있다고 생각된다. 포논 산란에 미치는 이러한 변형장의 효과는 실리콘과 개별 불순물 사이의 변형장의 추가(비선형) 효과에 비해, 산란이 비선형이므로, 상승적(비선형)일 것으로 예상될 수 있다. 또한 이러한 팽창은 또한 이러한 불순물 원자를 포함하지 않은 다른 단위 격자(다른 단위 격자는 불순물 원자를 포함하는 단위 격자와 반드시 동일한 배향을 가질 필요는 없음), 예를 들면, 인접하는 단위 격자에 다소 더 작은 왜곡을 유발할 수 있다. 다른 등전자 원소는 Si와 상이한 공유결합 반경을 가질 수 있고, 이것은 이러한 원소의 원자의 주위에 비교적 강한 변형장을 유발할 수 있고, 이것은 포논 산란을 유발하여 실리콘의 열전도율을 감소시킬 수 있다.
도 1c에 예시된 예시적 실시형태에서, Sn 및 Ge 원자는 각각 치환 불순물로서 각각의 본래의 Si 원자를 치환할 수 있다. 임의의 이론에 구애됨이 없이, Sn과 Si 사이의 비교적 큰 공유결합 반경 차이는 각각의 Sn 원자의 주위에 비교적 강한 변형장을 유발할 수 있고, 이것은 포논 산란을 유발하여 열전도율을 감소시킬 수 있다. 또한, Ge와 Si 사이의 비교적 큰 공유결합 반경 차이는 각각의 Ge 원자의 주위에 비교적 강한 변형장을 유발할 수 있고, 이것은 포논 산란을 유발하여 열전도율을 감소시킬 수 있다. 또한, Sn과 Ge 사이의 비교적 큰 공유결합 반경 차이는 실리콘 내에 Sn만 또는 Ge만 배치하는 경우에 예상될 수 있는 것에 비해 포논 산란의 향상 및 열전도율의 추가의 감소를 유발하는 더욱 상승적 효과를 제공할 수 있다고 생각된다.
각 등전자 불순물의 각각의 양은 실리콘계 재료의 열전 특성을 적절히 개선하도록 선택될 수 있다. 예를 들면, 제 1 불순물 원자, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%일 수 있다. 예를 들면, 제 1 불순물 원자, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%일 수 있다. 예를 들면, 제 1 불순물 원자, 예를 들면, 주석의 양은 약 0.05 원자% 내지 약 1.5 원자%일 수 있다. 예를 들면, 제 1 불순물 원자, 예를 들면, 주석의 양은 약 0.1 원자% 내지 약 1 원자%일 수 있다. 예를 들면, 제 1 불순물 원자, 예를 들면, 주석의 양은 약 0.5 원자% 내지 약 1 원자%일 수 있다. 또는, 예를 들면, 제 0.5 불순물 원자, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 1 원자%일 수 있다. 예를 들면, 제 0.5 불순물 원자, 예를 들면, 주석의 양은 약 0.1 원자% 내지 약 1 원자%일 수 있다. 추가적으로 또는 대안적으로, 제 2 불순물 원자, 예를 들면, 게르마늄의 양은 약 0.001 원자% 내지 약 2 원자%일 수 있다. 예를 들면, 제 2 불순물 원자, 예를 들면, 게르마늄의 양은 약 0.01 원자% 내지 약 2 원자%일 수 있다. 예를 들면, 제 2 불순물 원자, 예를 들면, 게르마늄의 양은 약 0.05 원자% 내지 약 1.5 원자%일 수 있다. 예를 들면, 제 2 불순물 원자, 예를 들면, 게르마늄의 양은 약 0.1 원자% 내지 약 1 원자%일 수 있다. 예를 들면, 제 2 불순물 원자, 예를 들면, 게르마늄의 양은 약 0.5 원자% 내지 약 1 원자%일 수 있다. 또는, 예를 들면, 제 2 불순물 원자, 예를 들면, 게르마늄의 양은 약 0.01 원자% 내지 약 0.5 원자%일 수 있다. 예를 들면, 제 2 불순물 원자, 예를 들면, 게르마늄의 양은 약 0.1 원자% 내지 약 0.5 원자%일 수 있다. 제 1 불순물과 제 2 불순물, 예를 들면, 주석 및 게르마늄의 양의 임의의 적절한 조합이 사용될 수 있다. 하나의 특정한 실시예에서, 제 2 불순물 원자, 예를 들면, 게르마늄의 양은 약 0.001 원자% 내지 약 2 원자%이고, 제 1 불순물 원자, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%이다. 또한, 하나 이상의 다른 등전자 불순물 또는 N형 또는 P형 도펀트의 존재는 실리콘 내의 소정의 등전자 불순물의 포화 한계에 영향을 줄 수 있다는 것에 주목해야 한다. 이러한 실시형태에서, 실리콘 내의 그 불순물의 포화 한계는 다른 등전자 불순물 또는 N형 또는 P형 도펀트의 임의의 이러한 효과를 포함한다.
적절한 열전 특성을 갖는 실리콘계 열전 재료를 제공하기 위해 임의의 적절한 등전자 불순물, 또는 임의의 적절한 수 및 유형의 등전자 불순물이 실리콘 내에 포함될 수 있다는 것이 이해되어야 한다. 예시적인 등전자 불순물은 C, Ge, Sn, 및 Pb를 포함한다. 각각의 이러한 등전자 불순물의 양은 예를 들면, 0.001 원자% 내지 약 2 원자%일 수 있다. 예를 들면, 각각의 불순물의 양은 독립적으로 약 0.01 원자% 내지 약 2 원자%일 수 있다. 예를 들면, 각각의 불순물의 양은 독립적으로 약 0.05 원자% 내지 약 1.5 원자%일 수 있다. 예를 들면, 각각의 불순물의 양은 독립적으로 약 0.1 원자% 내지 약 1 원자%일 수 있다. 예를 들면, 각각의 불순물의 양은 독립적으로 약 0.5 원자% 내지 약 1 원자%일 수 있다. 또는, 예를 들면, 각각의 불순물의 양은 독립적으로 약 0.01 원자% 내지 약 0.5 원자%일 수 있다. 예를 들면, 각각의 불순물의 양은 독립적으로 약 0.1 원자% 내지 약 0.5 원자%일 수 있다. 각각의 이러한 불순물의 용해도는 실리콘 내의 다른 불순물 또는 도펀트의 존재에 의해 영향을 받을 수 있다.
하나의 예시적 실시형태에서, 열전 재료는 Si 및 Sn을 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si, Sn, 및 Ge를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si, Sn, 및 Pb를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si, Sn, 및 C를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si, Sn, Ge, 및 Pb를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si, Sn, Ge, 및 C를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si, Sn, Ge, C, 및 Pb를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si 및 Ge를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si, Ge, 및 C를 포함한다. 다른 예시적 실시형태에서, 열전 재료Si, Ge, 및 Pb를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si, Ge, C, 및 Pb를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si 및 C를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si, C, 및 Pb를 포함한다. 다른 예시적 실시형태에서, 열전 재료는 Si 및 Pb를 포함한다.
또한, 본 실리콘계 열전 재료는 벌크 재료의 형태로 제공될 수 있고, 또는 대안적으로 나노결정, 나노와이어, 또는 나노리본과 같은 나노구조의 형태로 제공될 수 있다는 것이 이해되어야 한다. 예를 들면, 나노결정은 1 내지 250 nm, 예를 들면, 1 내지 100 nm의 범위의 직경을 가질 수 있다. 나노와이어는10:1을 초과하는 길이 대 직경의 종횡비를 가질 수 있다. 예를 들면, 나노와이어는 동일 재료의 벌크 단결정이나 다결정보다 낮은 열 전도도 및 이에 따라 더 높은 열전 성능지수(ZT)를 갖는다는 것이 밝혀졌다. 다른 실시예에서, 나노와이어는 1 내지 250 nm의 범위인 직경을 갖는다. 또 다른 실시예에서, 나노와이어는 1 내지 100 nm의 크기 범위인 거친(roughened) 또는 다공질 특징을 갖는다. 나노리본은 리본과 유사한 박막을 포함할 수 있다. 예를 들면, 리본은 10 마이크론 미만의 폭 및 10 마이크론 미만의 길이, 수십 내지 수백 나노미터의 두께를 가질 수 있고, 선택적으로 리본 내에 구멍을 포함할 수 있다. 이러한 구멍은 1 nm 내지 100 nm의 범위의 직경을 가질 수 있다. 이러한 나노구조는 전기적 특성에 영향을 주지 않으면서 열전도율을 감소시킴으로써 포논 열 수송에 영향을 줄 수 있으므로 열전 성능지수(ZT)를 향상시킬 수 있다. 임의의 이론에 구애됨이 없이, 나노결정, 나노와이어, 또는 나노리본과 같은 나노구조 내에 본 실리콘계 열전 재료를 포함시키면 벌크 형태의 재료의 사용에 비해 재료의 열전 특성을 더 향상시킬 수 있다고 생각된다. 나노결정, 나노와이어, 및 나노리본을 형성하는 방법은 본 기술분야에 주지되어 있다. 본 등전자 불순물이 배치될 수 있는 다른 예시적 형태의 실리콘은 역오팔(inverse 오팔), 저차원 실리콘 재료(박막, 나노구조의 실리콘 분말, 메소다공질 입자 등), 미가공 실리콘 재료, 웨이퍼, 및 적어도 부분적으로 벌크 형태의 소결된 구조를 포함한다. 본 열전 재료에서 사용될 수 있는 다양한 예시적인 실리콘의 형태에 관한 추가의 상세한 내용을 위해서는, 각각의 전체 내용이 참조에 의해 본원에 포함되는 다음의 참조문헌을 참조해야 한다. 호치바움(Hochbaum) 등의 "조악한 실리콘 나노와이어의 개선된 열전 성능"(Enhanced thermoelectric performance of rough silicon nanowires," Nature 451: 06381, pages 163-168 (2008)); PCT 특허공개번호 WO2009/026466(Yang 등); 미국 특허공개번호 2014/0116491(Reifenberg 등); 미국 특허공개번호 2011/0114146(Scullin); 미국 특허공개번호 2012/0152295(Matus 등); 미국 특허공개번호 2012/0247527(Scullin 등); 미국 특허공개번호 2012/0295074(Yi 등); 미국 특허공개번호 2012/0319082(Yi 등); 미국 특허공개번호 2013/0175654(Muckenhirn 등); 미국 특허공개번호 2013/0187130(Matus 등); 및 미국 특허공개번호 2014/0024163(Aguirre 등).
위에서 논의된 바와 같이, 그리고 본 명세서에서 더욱 강조된 바와 같이, 도 1b 및 도 1c는 단지 실시예에 불과한 것으로 이것이 청구항을 부당하게 제한해서는 안된다. 본 기술분야에서 통상의 기술을 가진 사람은 많은 변화, 대안, 및 개조를 인식할 것이다. 예를 들면, 본 열전 재료 임의의 적절한 등전자 불순물 또는 등전자 불순물들의 조합을 포함하는 임의의 적절한 형태의 실리콘을 포함할 수 있다. 예를 들면, 실리콘은 임의의 적절한 정도의 결정성을 가질 수 있고, 예를 들면, 비정질일 수 있고, 다결정질일 수 있고, 나노결정질일 수 있고, 또는 단결정일 수 있고, 또는 임의의 다른 적절한 양의 장범위 규칙을 가질 수 있다(또는 이들 성질이 결여됨).
예를 들면, 도 1b 및 도 1c를 참조하여 위에 기재된 바와 같은 본 명세서에 제공된 재료는 개선된 열전 특성을 갖는 디바이스를 제공하기 위해 열전 디바이스 내에 포함될 수 있다. 예를 들면, 도 2a는 본 발명의 특정 실시형태에 따른 실리콘 및 하나 이상의 등전자 불순물을 포함하는 실리콘계 재료를 포함하는 예시적인 열전 디바이스를 예시하는 단순화 다이어그램이다. 열전 디바이스(20)는 제 1 전극(21), 제 2 전극(22), 제 3 전극(23), 제 1 실리콘계 열전 재료(24), 및 제 2 실리콘계 열전 재료(25)를 포함한다. 이 예시된 실시형태에서, 재료(24, 25)는 양자 모두 각각 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료이다. 그러나, 재료(24, 25) 중 하나만이 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료이고, 다른 재료(24, 25)는 본 기술분야에 공지된 임의의 다른 적절한 열전 재료 또는 미개발된 열전 재료일 수 있다는 것이 이해되어야 한다. 재료(24, 25) 중 하나로서 사용하기에 적절한 예시적인 열전 재료는 납 텔루라이드(PbTe), 비스무스 텔루라이드(BiTe), 스쿠테루다이트, 클라스레이트, 실리사이드, 및 텔루륨-은-게르마늄-안티모니(TeAgGeSb, 또는 "TAGS")를 포함하지만, 이것에 한정되지 않는다.
제 1 실리콘계 열전 재료(24)가 제 1 전극(21)과 제 2 전극(22) 사이에 배치될 수 있다. 제 1 실리콘계 열전 재료(24)는 실리콘 및, 예를 들면, 도 1b를 참조하여 위에 기재된 바와 같이, 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 제 1 등전자 불순물 원자의 각각의 포화 한계 미만으로 실리콘 내에 배치되는 제 1 등전자 불순물의 원자를 포함할 수 있다. 예를 들면, 제 1 실리콘계 열전 재료(24)는 실리콘, 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 주석의 포화 한계 미만으로 실리콘 내에 배치되는 주석 원자를 포함할 수 있다. 제 1 등전자 불순물 원자의 각각은 실리콘 내의 실리콘 원자를 독립적으로 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 제 1 불순물이 주석인 하나의 예시적 실시형태에서, 주석 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 실리콘 및 제 1 불순물, 예를 들면, 주석의 원자는 단상의 제 1 열전 재료(24)를 형성할 수 있다. 하나의 예시적 실시형태에서, 제 1 등전자 불순물, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 제 1 등전자 불순물, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%이다.
선택적으로, 제 1 실리콘계 열전 재료(24)는, 예를 들면, 도 1c를 참조하여 위에 기재된 바와 같이, 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 제 2 등전자 불순물의 각각의 포화 한계 미만으로 실리콘 내에 배치되는 제 2 등전자 불순물의 원자를 또한 포함할 수 있다. 예를 들면, 제 1 실리콘계 열전 재료(24)는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 더 포함할 수 있다. 제 1 등전자 불순물의 원자 및 제 2 등전자 불순물의 원자의 각각은 독립적으로 실리콘 원자를 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 제 1 불순물이 주석이고, 제 2 불순물이 게르마늄인 하나의 예시적 실시형태에서, 주석 원자 및 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 실리콘 및 제 1 불순물 및 제 2 불순물, 예를 들면, 주석 및 게르마늄의 원자는 단상의 제 1 열전 재료(24)를 형성할 수 있다. 하나의 예시적 실시형태에서, 제 1 등전자 불순물, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%이고, 제 2 등전자 불순물, 예를 들면, 게르마늄의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 제 1 등전자 불순물, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%, 제 2 등전자 불순물, 예를 들면, 게르마늄의 양은 약 0.01 원자% 내지 약 2 원자%이다. 제 1 실리콘계 열전 재료(24)는 임의의 적절한 각각의 양으로 임의의 적절한 수 및 유형의 상이한 등전자 불순물을 포함하는 것이 적절할 수 있고, 실리콘은 임의의 적절한 정도의 결정성을 가질 수 있고, 예를 들면, 비정질일 수 있고, 다결정질일 수 있고, 나노결정질일 수 있고, 또는 임의의 다른 적절한 양의 장범위 규칙을 가질 수 있다(또는 이들 성질이 결여됨)는 것이 이해되어야 한다.
제 2 등전자 불순물의 대안으로서, 또는 제 1 등전자 불순물에 추가하여, 제 1 실리콘계 열전 재료(24)는 또한 실리콘 내에 배치되는 N형 또는 P형 도펀트를 포함할 수 있다. 예를 들면, 도 2a에 예시된 실시형태에서,제 1 실리콘계 열전 재료(24)는 N형 도펀트를 포함한다. 제 1 실리콘계 열전 재료(24)는 본질적으로 실리콘, 실리콘 내에 배치되는 하나 이상의 등전자 불순물의 원자, 및 N형 또는 P형 도펀트로 이루어질 수 있다. 하나의 예시적 실시형태에서, 제 1 실리콘계 열전 재료(24)는 본질적으로 실리콘, 주석 원자, 게르마늄 원자, 및 N형 도펀트로 이루어질 수 있다.
제 2 실리콘계 열전 재료(25)는 제 1 전극(21)과 제 3 전극(23) 사이에 배치될 수 있다. 제 2 실리콘계 열전 재료(24)는 실리콘 및, 예를 들면, 도 1b를 참조하여 위에 기재된 바와 같이, 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 제 3 등전자 불순물 원자의 각각의 포화 한계 미만으로 실리콘 내에 배치되는 제 3 등전자 불순물의 원자를 포함할 수 있다. 선택적으로, 그러나 비필수적으로, 제 3 등전자 불순물은 제 1 등전자 불순물과 동일한 유형 또는 동일한 양, 또는 양자 모두이다. 예를 들면, 제 2 실리콘계 열전 재료(25)는 실리콘, 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 주석의 포화 한계 미만으로 실리콘 내에 배치되는 주석 원자를 포함할 수 있다. 제 3 등전자 불순물의 원자의 각각은 독립적으로 실리콘 원자를 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 제 1 불순물이 주석인 하나의 예시적 실시형태에서, 주석 원자의 각각은 실리콘 내의 실리콘 원자를 독립적으로 치환하거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 실리콘 및 제 3 불순물, 예를 들면, 주석의 원자는 단상의 제 2 열전 재료(25)를 형성할 수 있다. 하나의 예시적 실시형태에서, 제 3 등전자 불순물, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 제 3 등전자 불순물, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%이다.
선택적으로, 제 2 실리콘계 열전 재료(25)는, 예를 들면, 도 1c를 참조하여 위에 기재된 바와 같이, 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 제 4 등전자 불순물의 각각의 포화 한계 미만으로 실리콘 내에 배치되는 제 4 등전자 불순물의 원자를 또한 포함할 수 있다. 제 4 등전자 불순물은, 선택적으로, 그러나 비필수적으로, 제 2 등전자 불순물(존재하는 경우)과 동일한 유형 또는 동일한 양, 또는 양자 모두일 수 있다. 예를 들면, 제 2 실리콘계 열전 재료(25)는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 더 포함할 수 있다. 제 3 등전자 불순물의 원자 및 제 4 등전자 불순물의 원자의 각각은 독립적으로 실리콘 원자를 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 제 3 불순물이 주석이고, 제 4 불순물이 게르마늄인 하나의 예시적 실시형태에서, 주석 원자 및 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 실리콘 및 제 3 불순물 및 제 4 불순물, 예를 들면, 주석 및 게르마늄의 원자는 단상의 열전 재료(25)를 형성할 수 있다. 하나의 예시적 실시형태에서, 제 3 등전자 불순물, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%이고, 제 4 등전자 불순물, 예를 들면, 게르마늄의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 제 3 등전자 불순물, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%이고, 제 4 등전자 불순물, 예를 들면, 게르마늄의 양은 약 0.01 원자% 내지 약 2 원자%이다. 제 2 실리콘계 열전 재료(25)는 임의의 적절한 각각의 양으로 임의의 추가의 수 및 유형의 등전자 불순물을 포함하는 것이 적절할 수 있고, 실리콘은 임의의 적절한 정도의 결정성을 가질 수 있고, 예를 들면, 비정질일 수 있고, 다결정질일 수 있고, 나노결정질일 수 있고, 또는 임의의 다른 적절한 양의 장범위 규칙을 가질 수 있다(또는 이들 성질이 결여됨)는 것이 이해되어야 한다.
제 4 등전자 불순물의 대안으로서, 또는 제 4 등전자 불순물에 추가하여, 제 2 실리콘계 열전 재료(25)는 또한 실리콘 내에 배치되는 N형 또는 P형 도펀트를 포함할 수 있다. 예를 들면, 도 2a에 예시된 실시형태에서,제 2 실리콘계 열전 재료(25)는 P형 도펀트를 포함한다. 제 2 실리콘계 열전 재료(25)는 본질적으로 실리콘, 실리콘 내에 배치되는 하나 이상의 등전자 불순물의 원자, 및 N형 또는 P형 도펀트로 이루어질 수 있다. 하나의 예시적 실시형태에서, 제 2 실리콘계 열전 재료(25)는 본질적으로 실리콘, 주석 원자, 게르마늄 원자, 및 P형 도펀트로 이루어질 수 있다. 일부의 실시형태에서, 제 1 실리콘계 열전 재료(24) 및 제 2 실리콘계 열전 재료(25)는 서로 실질적으로 동일한 등전자 불순물을 서로 실질적으로 동일한 양으로 포함할 수 있고, 서로 상이한 도펀트를 포함할 수 있다는 것이 이해되어야 한다. 하나의 비제한적 실시예에서, 제 1 실리콘계 열전 재료(24) 및 제 2 실리콘계 열전 재료(25)는 양자 모두 서로 동일한 양의 주석 및 게르마늄을, 예를 들면, 주석 및 게르마늄의 각각의 경우에 약 0.001 원자% 내지 약 2 원자%를 포함하고, 재료(24)는 N형 도펀트를 포함하고, 재료(25)는 P형 도펀트를 포함한다. 다른 비제한적 실시예에서, 제 1 실리콘계 열전 재료(24) 및 제 2 실리콘계 열전 재료(25)는 양자 모두 서로 동일한 양의 주석 및 게르마늄을, 예를 들면, 주석 및 게르마늄의 각각의 경우에 약 0.01 원자% 내지 약 2 원자%를 포함하고, 재료(24)는 N형 도펀트를 포함하고, 재료(25)는 P형 도펀트를 포함한다. 다른 실시형태에서, 제 1 실리콘계 열전 재료(24) 및 제 2 실리콘계 열전 재료(25)는 서로 상이한 등전자 불순물을 각각 임의의 적절한 양으로, 또는 상호 동일한 등전자 불순물을 서로 상이한 양으로 포함할 수 있거나, 상호 동일한 도펀트를 포함할 수 있다. 불순물과 도펀트의 다른 조합은 쉽게 구상될 수 있다. 또한, 실리콘은 재료(24, 25)에서 유사할 수 있고, 또는 재료(24, 25)에서 상이할 수 있다.
제 1 실리콘계 재료(24) 및 제 2 실리콘계 재료(25) 중 하나 또는 양자 모두는 벌크 재료의 형태일 수 있거나, 또는 대안적으로 나노결정, 나노와이어, 또는 나노리본과 같은 나노구조의 형태로 제공될 수 있다. 열전 디바이스에서 나노결정, 나노와이어, 및 나노리본을 사용하는 것은 공지된 것이다. 본 등전자 불순물이 배치될 수 있는 다른 예시적 형태의 실리콘은 저차원 실리콘 재료(박막, 나노구조의 실리콘 분말, 메소다공질 입자 등), 미가공 실리콘 재료, 웨이퍼, 및 적어도 부분적으로 벌크 형태의 소결된 구조를 포함한다. 하나의 비제한적인 예시적 실시형태에서, 재료(24 또는 25), 또는 양자 모두는 미국 특허공개번호 2014/0116491(Reifenberg 등)에 기재된 것과 유사한 방식으로 제조된 소결된 실리콘 나노와이어에 기초할 수 있다.
열전 디바이스(20)는 제 1 전극 및 제 2 전극이 서로 상이한 온도인 것에 기초하여 제 1 열전 재료(24)를 통해 제 1 전극(21)과 제 2 전극(22) 사이에서 흐르는 전류를 발생시키도록 구성될 수 있다. 예를 들면, 제 1 전극(21)은 제 1 실리콘계 열전 재료(24), 제 2 실리콘계 열전 재료(25), 및 제 1 바디, 예를 들면, 열원(26)과 열적 및 전기적으로 접촉될 수 있다. 제 2 전극(22)은 제 1 실리콘계 열전 재료(24), 및 제 2 바디, 예를 들면, 히트싱크(27)와 열적 및 전기적으로 접촉될 수 있다. 제 3 전극(23)은 제 2 실리콘계 열전 재료(25) 및 제 2 바디, 예를 들면, 히트싱크(27)와 열적 및 전기적으로 접촉될 수 있다. 따라서, 제 1 실리콘계 열전 재료(24) 및 제 2 실리콘계 열전 재료(25)는 제 1 바디, 예를 들면, 열원(26)과 제 2 바디, 예를 들면, 히트싱크(27) 사이에서 서로에 대해 전기적으로 직렬로, 그리고 서로에 대해 열적으로 병렬로 구성될 수 있다. 열원(26)과 히트싱크(27)는 열전 디바이스(20)의 일부로 간주될 수 있으나, 필수적인 것은 아님에 주의해야 한다.
도 2a에 예시된 예시적인 실시형태에서, 제 1 실리콘계 열전 재료(24)는 하나 이상의 등전자 불순물 및 N형 도펀트를 내부에 배치하고 있는 실리콘을 포함하고, 제 2 실리콘계 열전 재료(25)는 하나 이상의 등전자 불순물 및 P형 도펀트를 내부에 배치하고 있는 실리콘을 포함한다. 제 1 실리콘계 열전 재료(24)는 디바이스(20)의 N형 열전 레그를 형성하는 것으로 간주되고, 제 2 실리콘계 열전 재료(25)는 디바이스(20)의 P형 열전 레그를 형성하는 것으로 간주될 수 있다. 제 1 바디, 예를 들면, 열원(26)과 제 2 바디, 예를 들면, 히트싱크(27) 사이의 온도 차 또는 구배에 반응하여, 전자(e-)는 제 1 실리콘계 열전 재료(24)를 통해 제 1 전극(21)으로부터 제 2 전극(22)으로 흐르고, 정공(h+)은 제 2 실리콘계 열전 재료(25)를 통해 제 1 전극(21)으로부터 제 3 전극(23)으로 흐르고, 따라서 전류를 발생시킨다. 하나의 예시적 실시예에서, 제 1 실리콘계 열전 재료(24) 및 제 2 실리콘계 열전 재료(25)는 제 1 전극(21)을 통해 전기적으로 상호 접속되고, 열적으로 제 1 바디(26), 예를 들면, 열원에 접속된다. 열이 병렬의 제 1 열전 재료(24)와 제 2 열전 재료(25)를 통해 제 1 바디(26)로부터 제 2 바디(27), 예를 들면, 히트싱크로 흐름에 따라, 음전자는 제 1 열전 재료(24)의 고온 단부로부터 저온 단부로 이동하고, 정공은 제 2 열전 재료(25)의 고온 단부로부터 저온 단부로 이동한다. 제 1 열전 재료(24)와 제 2 열전 재료(25)가 함께 전기적으로 직렬로, 그리고 열적으로 병렬로 접속됨에 따라 발생되는 전류 흐름으로 각각의 재료 레그에 온도 구배가 형성됨으로써 전극(28)과 전극(29) 사이에 전위 또는 전압이 발생된다. 재료(24) 또는 재료(25), 또는 양자 모두에 포함되는 등전자 불순물은 각각의 재료의 성능지수(ZT)를 향상시킬 수 있고, 그 결과 제 1 바디(26)와 제 2 바디(27) 사이의 소정의 온도차에 대한 보다 높은 에너지 전환 효율이 얻어질 수 있다. 소정의 열의 흐름의 경우, 이러한 개선된 효율은 디바이스(20)의 보다 높은 전력 출력을 유발할 수 있다.
디바이스(20)에 의해 발생되는 전류는 임의의 적절한 방식으로 사용될 수 있다. 예를 들면, 제 2 전극(22)은 적절한 접속부, 예를 들면, 전도체를 통해 애노드(28)에 결합될 수 있고, 제 3 전극(23)은 적절한 접속부, 예를 들면, 전도체를 통해 캐소드(29)에 결합될 수 있다. 애노드(28) 및 캐소드(29)는 임의의 적절한 전기적 디바이스에 접속되어 이러한 디바이스에 전위나 전류를 제공할 수 있다. 예시적인 전기적 디바이스는 배터리, 커패시터, 모터 등을 포함한다. 예를 들면, 도 2b는 본 발명의 특정 실시형태에 따른 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료를 포함하는 대안적 열전 디바이스를 예시하는 단순화 다이어그램이다. 도 2b에 예시된 디바이스(20')는 도 2a에 예시된 디바이스(20)와 유사하게 구성되지만, 저항기(30)의 제 1 단자 및 제 2 단자에 각각 결합되는 대안적 애노드(28') 및 대안적 캐소드(29')를 포함한다. 저항기(30)는 자립형 디바이스이거나, 또는 애노드(28')와 캐소드(29')가 결합될 수 있는 다른 전기적 디바이스의 일부일 수 있다. 예시적인 전기적 디바이스는 배터리, 커패시터, 모터 등을 포함한다.
다른 유형의 열전 디바이스가 적절히 본 실리콘계 열전 재료를 포함할 수 있다. 예를 들면, 도 2c는 본 발명의 특정 실시형태에 따른 실리콘 및 하나 이상의 등전자 불순물을 포함하는 실리콘계 재료를 포함하는 다른 예시적인 대안적 열전 디바이스를 예시하는 단순화 다이어그램이다. 열전 디바이스(20")는 제 1 전극(21"), 제 2 전극(22"), 제 3 전극(23"), 제 1 실리콘계 열전 재료(24"), 및 제 2 실리콘계 열전 재료(25")를 포함한다.
제 1 실리콘계 열전 재료(24")는 제 1 전극(21")와 제 2 전극(22") 사이에 배치될 수 있다. 제 1 실리콘계 열전 재료(24")는 실리콘 및, 예를 들면, 도 1b를 참조하여 위에 기재된 바와 같이, 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 제 1 등전자 불순물 원자의 각각의 포화 한계 미만으로 실리콘 내에 배치되는 제 1 등전자 불순물의 원자를 포함할 수 있다. 예를 들면, 제 1 실리콘계 열전 재료(24")는 실리콘, 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 주석의 포화 한계 미만으로 실리콘 내에 배치되는 주석 원자를 포함할 수 있다. 제 1 등전자 불순물의 원자의 각각은 독립적으로 실리콘 원자를 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 제 1 불순물이 주석인 하나의 예시적 실시형태에서, 주석 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 실리콘 및 제 1 불순물, 예를 들면, 주석의 원자는 단상의 제 1 열전 재료(24")를 형성할 수 있다. 하나의 예시적 실시형태에서, 제 1 등전자 불순물, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 제 1 등전자 불순물, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%이다.
선택적으로, 제 1 실리콘계 열전 재료(24")는, 예를 들면, 도 1c를 참조하여 위에 기재된 바와 같이, 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 제 2 등전자 불순물의 각각의 포화 한계 미만으로 실리콘 내에 배치되는 제 2 등전자 불순물의 원자를 또한 포함할 수 있다. 예를 들면, 제 1 실리콘계 열전 재료(24")는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 더 포함할 수 있다. 제 1 등전자 불순물의 원자 및 제 2 등전자 불순물의 원자의 각각은 독립적으로 실리콘 원자를 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 제 1 불순물이 주석이고, 제 2 불순물이 게르마늄인 하나의 예시적 실시형태에서, 주석 원자 및 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 실리콘 및 제 1 불순물 및 제 2 불순물, 예를 들면, 주석 및 게르마늄의 원자는 단상의 열전 재료(24")를 형성할 수 있다. 하나의 예시적 실시형태에서, 제 1 등전자 불순물, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%이고, 제 2 등전자 불순물, 예를 들면, 게르마늄의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 제 1 등전자 불순물, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%, 제 2 등전자 불순물, 예를 들면, 게르마늄의 양은 약 0.01 원자% 내지 약 2 원자%이다. 제 1 실리콘계 열전 재료(24")는 임의의 적절한 각각의 양으로 임의의 적절한 수 및 유형의 상이한 등전자 불순물을 포함하는 것이 적절할 수 있고, 실리콘은 임의의 적절한 정도의 결정성을 가질 수 있고, 예를 들면, 비정질일 수 있고, 다결정질일 수 있고, 나노결정질일 수 있고, 또는 임의의 다른 적절한 양의 장범위 규칙을 가질 수 있다(또는 이들 성질이 결여됨)는 것이 이해되어야 한다.
제 2 등전자 불순물의 대안으로서, 또는 제 1 등전자 불순물에 추가하여, 제 1 실리콘계 열전 재료(24")는 또한 실리콘 내에 배치되는 N형 또는 P형 도펀트를 포함할 수 있다. 예를 들면, 도 2c에 예시된 실시형태에서,제 1 실리콘계 열전 재료(24)는 N형 도펀트를 포함한다. 제 1 실리콘계 열전 재료(24")는 본질적으로 실리콘, 실리콘 내에 배치되는 하나 이상의 등전자 불순물의 원자, 및 N형 또는 P형 도펀트로 이루어질 수 있다. 하나의 예시적 실시형태에서, 제 1 실리콘계 열전 재료(24")는 본질적으로 실리콘, 주석 원자, 게르마늄 원자, 및 N형 도펀트로 이루어질 수 있다.
제 2 실리콘계 열전 재료(25")는 제 1 전극(21")과 제 3 전극(23") 사이에 배치될 수 있다. 제 2 실리콘계 열전 재료(25")는 실리콘 및, 예를 들면, 도 1b를 참조하여 위에 기재된 바와 같이, 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 제 3 등전자 불순물 원자의 각각의 포화 한계 미만으로 실리콘 내에 배치되는 제 3 등전자 불순물의 원자를 포함할 수 있다. 선택적으로, 그러나 비필수적으로, 제 3 등전자 불순물은 제 1 등전자 불순물과 동일할 수 있다. 예를 들면, 제 2 실리콘계 열전 재료(25")는 실리콘, 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 주석의 포화 한계 미만으로 실리콘 내에 배치되는 주석 원자를 포함할 수 있다. 제 3 등전자 불순물의 원자의 각각은 독립적으로 실리콘 원자를 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 제 3 불순물이 주석인 하나의 예시적 실시형태에서, 주석 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 실리콘 및 제 3 불순물, 예를 들면, 주석의 원자는 단상의 제 2 열전 재료(25)를 형성할 수 있다. 하나의 예시적 실시형태에서, 제 3 등전자 불순물, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%이다.다른 예시적 실시형태에서, 제 3 등전자 불순물, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%이다.
선택적으로, 제 2 실리콘계 열전 재료(25")는, 예를 들면, 도 1c를 참조하여 위에 기재된 바와 같이, 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 제 4 등전자 불순물의 각각의 포화 한계 미만으로 실리콘 내에 배치되는 제 4 등전자 불순물의 원자를 또한 포함할 수 있다. 선택적으로, 그러나 비필수적으로, 제 4 등전자 불순물은 제 2 등전자 불순물(존재하는 경우)과 동일할 수 있다. 예를 들면, 제 2 실리콘계 열전 재료(25")는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 더 포함할 수 있다. 제 3 등전자 불순물의 원자 및 제 4 등전자 불순물의 원자의 각각은 독립적으로 실리콘 원자를 치환할 수 있거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 예를 들면, 제 3 불순물이 주석이고, 제 4 불순물이 게르마늄인 하나의 예시적 실시형태에서, 주석 원자 및 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 또는 실리콘의 격자간극 내에 배치될 수 있다. 실리콘 및 제 3 불순물 및 제 4 불순물, 예를 들면, 주석 및 게르마늄의 원자는 단상의 열전 재료(25")를 형성할 수 있다. 하나의 예시적 실시형태에서, 제 3 등전자 불순물, 예를 들면, 주석의 양은 약 0.001 원자% 내지 약 2 원자%이고, 제 4 등전자 불순물, 예를 들면, 게르마늄의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 제 3 등전자 불순물, 예를 들면, 주석의 양은 약 0.01 원자% 내지 약 2 원자%이고, 제 4 등전자 불순물, 예를 들면, 게르마늄의 양은 약 0.01 원자% 내지 약 2 원자%이다. 제 2 실리콘계 열전 재료(25")는 임의의 적절한 각각의 양으로 임의의 적절한 수 및 유형의 상이한 등전자 불순물을 포함하는 것이 적절할 수 있고, 실리콘은 임의의 적절한 정도의 결정성을 가질 수 있고, 예를 들면, 비정질일 수 있고, 다결정질일 수 있고, 나노결정질일 수 있고, 또는 임의의 다른 적절한 양의 장범위 규칙을 가질 수 있다(또는 이들 성질이 결여됨)는 것이 이해되어야 한다.
제 4 등전자 불순물의 대안으로서, 또는 제 4 등전자 불순물에 추가하여, 제 2 실리콘계 열전 재료(25")는 또한 실리콘 내에 배치되는 N형 또는 P형 도펀트를 포함할 수 있다. 예를 들면, 도 2c에 예시된 실시형태에서,제 2 실리콘계 열전 재료(25")는 P형 도펀트를 포함한다. 제 2 실리콘계 열전 재료(25")는 본질적으로 실리콘, 실리콘 내에 배치되는 하나 이상의 등전자 불순물의 원자, 및 N형 또는 P형 도펀트로 이루어질 수 있다. 하나의 예시적 실시형태에서, 제 2 실리콘계 열전 재료(25")는 본질적으로 실리콘, 주석 원자, 게르마늄 원자, 및 P형 도펀트로 이루어질 수 있다. 일부의 실시형태에서, 제 1 실리콘계 열전 재료(24") 및 제 2 실리콘계 열전 재료(25")는 서로 실질적으로 동일한 등전자 불순물을 서로 실질적으로 동일한 양으로 포함할 수 있고, 서로 상이한 도펀트를 포함할 수 있다는 것이 이해되어야 한다. 하나의 비제한적 실시예에서, 제 1 실리콘계 열전 재료(24") 및 제 2 실리콘계 열전 재료(25")는 양자 모두 서로 동일한 양의 주석 및 게르마늄을, 예를 들면, 약 0.001 원자% 내지 약 2 원자%를 포함하고, 재료(24")는 N형 도펀트를 포함하고, 재료(25")는 P형 도펀트를 포함한다. 다른 비제한적 실시예에서, 제 1 실리콘계 열전 재료(24") 및 제 2 실리콘계 열전 재료(25")는 양자 모두 서로 동일한 양의 주석 및 게르마늄을, 예를 들면, 약 0.01 원자% 내지 약 2 원자%를 포함하고, 재료(24")는 N형 도펀트를 포함하고, 재료(25")는 P형 도펀트를 포함한다. 다른 실시형태에서, 제 1 실리콘계 열전 재료(24") 및 제 2 실리콘계 열전 재료(25")는 서로 상이한 등전자 불순물을 각각 임의의 양으로, 또는 상호 동일한 등전자 불순물을 서로 상이한 양으로 포함할 수 있거나, 상호 동일한 도펀트를 포함할 수 있다. 불순물과 도펀트의 다른 조합은 쉽게 구상될 수 있다. 또한, 실리콘은 재료(24", 25")에서 유사할 수 있고, 또는 재료(24", 25")에서 상이할 수 있다.
제 1 실리콘계 재료(24") 및 제 2 실리콘계 재료(25") 중 하나 또는 양자 모두는 벌크 재료의 형태일 수 있거나, 또는 대안적으로 나노결정, 나노와이어, 또는 나노리본과 같은 나노구조의 형태로 제공될 수 있다. 열전 디바이스에서 나노결정, 나노와이어, 및 나노리본을 사용하는 것은 공지된 것이다. 본 등전자 불순물이 배치될 수 있는 다른 예시적 형태의 실리콘은 역오팔(inverse 오팔), 저차원 실리콘 재료(박막, 나노구조의 실리콘 분말, 메소다공질 입자 등), 미가공 실리콘 재료, 웨이퍼, 및 적어도 부분적으로 벌크 형태의 소결된 구조를 포함한다. 하나의 비제한적인 예시적 실시형태에서, 재료(24 또는 25), 또는 양자 모두는 미국 특허공개번호 2014/0116491(Reifenberg 등)에 기재된 것과 유사한 방식으로 제조된 소결된 실리콘 나노와이어에 기초할 수 있다.
열전 디바이스(20")는 제 1 전극과 제 2 전극 사이에 인가되는 전압에 기초하여 제 1 열전 재료(24")를 통해 제 1 전극(21")으로부터 제 2 전극(24")으로 히트펌핑하도록 구성될 수 있다. 예를 들면, 제 1 전극(21")은 제 1 실리콘계 열전 재료(24"), 제 2 실리콘계 열전 재료(25"), 및 히트펌핑에 의해 열이 유출되는 제 1 바디(26")와 열적 및 전기적으로 접촉될 수 있다. 제 2 전극(22")은 제 1 실리콘계 열전 재료(24") 및 히트펌핑에 의해 열이 유입되는 제 2 바디(27")와 열적 및 전기적으로 접촉될 수 있다. 제 3 전극(23")은 제 2 실리콘계 열전 재료(25") 및 히트펌핑에 의해 열이 유입되는 제 2 바디(27")와 열적 및 전기적으로 접촉으로 접촉될 수 있다. 따라서, 제 1 실리콘계 열전 재료(24") 및 제 2 실리콘계 열전 재료(25")는 히트펌핑에 의해 열이 유출되는 제 1 바디(26")와 히트펌핑에 의해 열이 유입되는 제 2 바디(27") 사이에서 상호 전기적으로는 직렬로, 그리고 열적으로는 병렬로 구성될 수 있다. 제 1 바디(26")와 제 2 바디(27")는 열전 디바이스(20")의 일부로 간주될 수 있으나, 필수적인 것은 아님에 주의해야 한다.
도 2c에 예시된 예시적인 실시형태에서, 제 1 실리콘계 열전 재료(24")는 N형 도펀트를 포함하고, 제 2 실리콘계 열전 재료(25")는 P형 도펀트를 포함한다. 제 1 실리콘계 열전 재료(24")는 디바이스(20")의 N형 열전 레그를 형성하는 것으로 간주되고, 제 2 실리콘계 열전 재료(25")는 디바이스(20")의 P형 열전 레그를 형성하는 것으로 간주될 수 있다. 제 2 전극(22")는 적절한 접속부, 예를 들면, 전도체를 통해 배터리 또는 다른 전력 공급부(30")의 캐소드(28")에 결합될 수 있고, 제 3 전극(23")은 적절한 접속부, 예를 들면, 전도체를 통해 배터리 또는 다른 전력 공급부(30")의 애노드(29")에 결합될 수 있다. 제 2 전극(22")과 제 3 전극(23") 사이에서 배터리 또는 다른 전력 공급부(30")에 의해 인가되는 전압에 반응하여, 전자(e-)는 제 1 실리콘계 열전 재료(24")를 통해 제 1 전극(21")으로부터 제 2 전극(22")으로 흐르고, 정공(h+)은 제 2 실리콘계 열전 재료(25")를 통해 제 1 전극(21")으로부터 제 3 전극(23")으로 흐르고, 따라서 제 1 바디(26")로부터 제 2 바디(27")로 히트펌핑된다. 하나의 예시적 실시예에서, 제 1 실리콘계 열전 재료(24") 및 제 2 실리콘계 열전 재료(25")는 제 1 전극(21")을 통해 상호에 대해, 그리고 히트펌핑에 의해 열이 유출되는 제 1 바디(26")에 전기적으로 접속된다. 전기적으로는 직렬이고, 열적으로는 병렬인 제 2 재료(25")로부터 제 1 재료(24")로 흐르도록 전류가 배터리 또는 다른 전력 공급부(30")로부터 커플 내로 급전됨에 따라, 제 1 재료(24")의 음전자와 제 2 재료(25")의 정공은 대응하는 열전 재료의 일단부로부터 타단부로 이동한다. 열은 전자와 정공의 이동방향과 동일한 방향으로 펌핑되어 온도 구배를 발생한다. 만일 전류의 방향이 역전되면, 전자 및 정공의 이동 방향도 반대가 되어 히트펌핑이 발생한다. 재료(24") 또는 재료(25"), 또는 양자 모두에 포함되는 등전자 불순물은 각각의 재료의 성능지수(ZT)를 향상시킬 수 있고, 그 결과 제 1 바디(26")와 제 2 바디(27") 사이의 소정의 온도차에 대한 개선된 성능계수(COP)를 유발할 수 있다. 소정의 전류에 대한, 이러한 개선된 COP는 보다 효율적인 히트펌핑을 유발하거나, 배터리나 다른 전력 공급부(30"), 또는 양자 모두에 의해 보다 낮은 입력 전력이 인가되도록 할 수 있다. 제 1 바디(26")로부터 제 2 바디(27")로의 히트펌핑은 제 1 바디(26")를 냉각하기 위해 적절히 사용될 수 있다. 예를 들면, 제 1 바디(26")는 컴퓨터 칩을 포함할 수 있다.
위에서 논의된 바와 같이, 그리고 본 명세서에서 더욱 강조된 바와 같이, 도 2a 내지 도 2c는 단지 실시예에 불과한 것으로 이것이 청구항을 부당하게 제한해서는 안된다. 본 기술분야에서 통상의 기술을 가진 사람은 많은 변화, 대안, 및 개조를 인식할 것이다. 예를 들면, 본 열전 재료는 임의의 적절한 열전 디바이스 또는 비열전 디바이스에서 사용될 수 있다. 또한, 도 2a 내지 도 2c에 예시된 실시형태는 도 1b 및 도 1c에 구체적으로 예시된 재료와 다른 재료를 사용할 수 있다.
위에서 설명한 바와 같이, 본 실리콘계 열전 재료는 열전 특성을 향상시킬 수 있고, 예를 들면, 성능지수(ZT)의 증대, 열전도율의 감소, 제백 계수의 증대, 또는 이러한 개선의 임의의 적절한 조합을 가질 수 있다. 이러한 향상된 열전 특성은 도 2a 내지 도 2c에 각각 예시되는 예시적인 디바이스(20, 20', 20")와 같은 열전 디바이스의 성능을 향상시킬 수 있다.
하나의 실시예로서, 도 3은 본 발명의 특정 실시형태에 따른 실리콘계 열전 재료의 열전도율 상에 미치는 주석(Sn)과 같은 등전자 불순물의 농도의 예시적 효과를 예시하는 단순화 다이어그램이다. 도시된 바와 같이, 구역(3II)에 비교적 더 낮은 열전도율을 제공하는 것으로 예측될 수 있는 0.001 또는 0.01 원자% 내지 약 2 원자%의 범위에 대응하는 주석 불순물의 원자 농도를 제공하는 것이 유용할 수 있다. 임의의 이론에 구애됨이 없이, 비교적 낮은 불순물 농도 구역(3I)에서는 포논 산란이 전통적인 산란 메커니즘(예를 들면, 포논-전자, 포논-포논, 또는 결정립계 산란, 포논-도펀트)의 지배를 받는 것으로 생각된다. 잔류 또는 낮은 투여량의 Sn 불순물 원자는 열전도율을 저하시키는데 비교적 제한된 효과를 갖는 것으로 생각된다. 임의의 이론에 구애됨이 없이, 비교적 높은 도핑 농도 구역(3III)에서는 Sn 및 기본 재료인 Si의 상편석이 발생될 수 있고, 열전도율의 상승을 유발할 수 있는 것으로 생각된다. 임의의 이론에 구애됨이 없이, 중간 도핑 농도 구역(3II), 예를 들면, 약 0.01 원자% 내지 약 2 원자%의 범위에서는, 예를 들면, 실리콘계 재료 내의 실리콘 원자를 치환한 실리콘계 재료 내의 비교적 큰 주석 불순물로부터의 산란에 기인되어 포논 산란의 비율이 실질적으로 증가될 수 있는 것으로 생각된다. 임의의 이론에 구애됨이 없이, 이러한 효과는 나노리본, 나노결정, 나노와이어, 역오팔, 저차원 실리콘 재료(박막, 나노구조의 실리콘 분말, 메소다공질 입자 등), 미가공 실리콘 재료, 웨이퍼, 및 적어도 부분적으로 벌크 형태인 소결된 구조를 포함(그러나 이것에 한정되지 않음)하는 임의의 형태의 실리콘에서 얻어질 수 있는 것으로 생각된다. 실리콘은 임의의 적절한 정도의 결정성을 가질 수 있고, 예를 들면, 비정질일 수 있고, 다결정질일 수 있고, 나노결정질일 수 있고, 또는 단결정일 수 있고, 또는 임의의 다른 적절한 양의 장범위 규칙을 가질 수 있다(또는 이들 성질이 결여됨).
다른 실시예로서, 도 4는 본 발명의 특정 실시형태에 따른 실리콘계 열전 재료의 전기전도율 상에 미치는 주석(Sn)과 같은 등전자 불순물의 농도의 예시적 효과를 예시하는 단순화 다이어그램이다. 도시된 바와 같이, 구역(4I)에 전기전도율에 비교적 낮은 영향을 주는 것으로 예상될 수 있는, 예를 들면, 약 2 원자% 미만에 대응하는 주석 도핑 원자 농도를 제공하는 것이 유용할 수 있다. 임의의 이론에 구애됨이 없이, 보다 낮은 Sn 도핑 농도 구역(4I)에서는 불순물, 예를 들면, 치환형 불순물의 등전자 성질에 기인되어 전기전도율은 비교적 낮은 범위로 영향을 받는다고 생각된다. 더 구체적으로, 불순물은 실질적으로 정공 또는 전자의 전도에 기여하는 임의의 과잉의 공여체나 수용체인 실리콘계 재료에 도입되지 않는다. 그러나, 예를 들면,구역(4II)에서 주석의 도핑 농도가 증대되면, 주석의 상편석을 통한 실리콘계 재료와의 단락(shorting)으로 인해 전기전도율이 급속히 증대될 수 있는 것이 예상된다. 임의의 이론에 구애됨이 없이, 이러한 효과는 나노리본, 나노결정, 나노와이어, 역오팔, 저차원 실리콘 재료(박막, 나노구조의 실리콘 분말, 메소다공질 입자 등), 미가공 실리콘 재료, 웨이퍼, 및 적어도 부분적으로 벌트 형태인 소결된 구조를 포함(그러나 이것에 한정되지 않음)하는 임의의 형태의 실리콘에서 얻어질 수 있는 것으로 생각된다. 예를 들면, 종래에 열도전율을 2 배를 초과하는 만큼 감소시키기 위해 박막의 비소 도핑이 사용되어 왔다. 임의의 이론에 구애됨이 없이, Sn은 As보다 큰 질량을 가지므로 As와 유사한 원자 농도에서 저차원 실리콘계 재료(박막, 나노구조의 실리콘 분말, 메소다공질 Si 입자 등)에서 더 높은 영향(3 배 내지 10 배)을 갖는 것으로 예상될 수 있다고 생각된다. 전형적으로 실리콘은 많은 전자 용도를 위해 바람직한 비교적 높은 열전도율을 유지하면서 그 전기전도율을 향상시키기 위해 As에 의해 도핑된다. 그러나 열전 용도에서는, 예를 들면, Sn, Ge, C 또는 Pb, 또는 이들의 조합과 같은 하나 이상의 등전자 불순물을 도입함으로써 열전도율을 극적으로 감소시키면서 전기전도율을 유지하는 것이 유용할 수 있다. 실리콘은 임의의 적절한 정도의 결정성을 가질 수 있고, 예를 들면, 비정질일 수 있고, 다결정질일 수 있고, 나노결정질일 수 있고, 또는 단결정일 수 있고, 또는 임의의 다른 적절한 양의 장범위 규칙을 가질 수 있다(또는 이들 성질이 결여됨).
다른 실시예로서, 도 5는 본 발명의 특정 실시형태에 따른 실리콘계 열전 재료의 제백 계수 상에 미치는 주석(Sn)과 같은 등전자 불순물의 농도의 예시적 효과를 예시하는 단순화 다이어그램이다. 도시된 바와 같이, 구역(5II)에 보다 높은 값의 제백 계수를 제공하기 위해, 예를 들면, 약 0.001 또는 0.01 원자% 내지 약 2 원자%의 범위에 대응하는 주석 도핑 원자 농도를 제공하는 것이 유용할 수 있다. 임의의 이론에 구애됨이 없이, 보다 낮은 Sn 농도 구역(5I)에서, 주석 농도는 밴드 구조를 상당히 개질시키기에는 너무 낮고, 제백 계수는 거의 변화되지 않는 상태로 유지될 수 있다고 생각된다. 임의의 이론에 구애됨이 없이, 비교적 높은 주석 농도 구역(5III)에서, 실리콘으로부터의 주석의 상편석은 전기적 단락 및 밴드 오버래핑을 유발시킬 수 있다고 생각된다. 구역 5III에서, 본 재료는 주석 농도가 증가함에 따라 비록 전기전도율도 증가하지만 그 제백 계수가 급격히 하강함으로써 실질적으로 금속과 유사하게 될 것으로 예상될 수 있다. 이러한 구역은 만족스러운 또는 최고의 열전 성능지수(ZT)를 달성할 수 없다. 임의의 이론에 구애됨이 없이, 주석 농도가 구역 5II에 대응하는 중간 범위, 0.001 또는 0.01 원자% 및 2 원자% 내에서 제어되는 경우, 주석 대용 불순물은 밴드 굴곡 및 밴드 갭의 변화를 유발할 수 있고, 그 결과 제백 계수를 증가시킬 수 있다고 생각된다.
또한, 위에서 더 언급된 바와 같이, 실리콘 재료에 대한 나노구조화 처리, 및 특히 조악한 나노구조의 실리콘 재료의 형성은 포논 분산 관련성의 불연속성을 통해 열전도율을 감소시키고, 산란을 증대시키는 것으로 생각된다. 나노구조의 실리콘 재료 내에 적절한 농도의 등전자 불순물을 도입하면, 위의 2 가지 접근법에서 단순 첨가 효과로부터 예상될 수 있는 것보다 훨씬 더 낮은 열전도율을 유발시키기 위해 포논 분산 관련성을 더욱 개변시킬 수 있다. 예를 들면, 주석 원자, 특히 실리콘 나노와이어의 특정한 국부적 거친 표면에 인접하는 것은 실리콘 나노와이어의 국부적 거친 표면의 나노규모의 거칠기와 관련되는 산란 메커니즘을 강화시킴으로써 열전도율을 감소시키는 거칠기의 역할을 향상시키는 것으로 예상될 수 있다. 이것은 구멍이 있는 실리콘과 같은 다른 나노구조의 경우에도 사실이고, 여기서 구조화된 영역의 인접하는 주석 원자의 존재는 관련되는 포논 산란 메커니즘의 강도를 향상시키는 것으로 예상될 수 있다. 이러한 포논 산란 향상은 산란에 대한 매시슨(Matthiessen)의 규칙으로부터 예상되는 바와 같은 벌크 실리콘계 재료 및 나노구조의 실리콘 재료의 양자 모두에 적용되는 직접 불순물 산란 메커니즘에 대한 추가이다.
Sn, Pb, Ge, C, 및 다른 등전자 불순물의 임의의 조합은 대응하는 고체 용해도에 의해 제한되는 상이한 수준까지 실리콘계 재료(예시적으로, 적어도 부분적으로 결정질 실리콘) 내에 배치될 수 있다. 또한, 전자 불순물, 예를 들면, Sn, Pb, C, 또는 Ge, 또는 이들의 임의의 조합을 내포하는 실리콘계 재료의 전기적 도핑 특성은 적절한 양으로, 예를 들면, 열전 역률을 향상시키기 위해 전기전도율을 제어하기 위해 B 또는 P의 경우 약 5 x 1018 원자/cm3까지, 그룹 III족 또는 V족 도펀트(이것은 비록 등전자는 아니지만, 불순물이라고 할 수도 있음)를 도핑함으로써 선택적으로 더욱 조절될 수 있다. 대응하여 본 재료는 도 2a 내지 도 2c를 참조하여 위에 기재된 바와 같은 열전 디바이스의 N 레그 또는 P 레그를 위해 각각 적용될 수 있는 N형 또는 P형 실리콘계 열전 재료(나노구조를 포함하도록 전처리되거나, 또는 Sn, Ge, C, 또는 Pb, 또는 이들의 임의의 조합과 같은 등전자 불순물로 도핑됨)를 제공할 수 있다. N형 및 P형 불순물의 도핑 공정은 순차적으로 또는 Sn, Ge, C, 또는 Pb와 같은 등전자 불순물의 도핑과 동시에 실시될 수 있다.
위에서 논의된 바와 같이, 그리고 본 명세서에서 더욱 강조된 바와 같이, 도 3 내지 도 5는 단지 실시예에 불과한 것으로 이것이 청구항을 부당하게 제한해서는 안된다. 본 기술분야에서 통상의 기술을 가진 사람은 많은 변화, 대안, 및 개조를 인식할 것이다. 예를 들면, 소정의 재료의 특정의 열전 특성은 실리콘의 형태 및 결정성(또는 이들 성질이 결여됨) 및 임의 등전자 불순물, 및 내부의 N형 또는 P형 도펀트에 따라 변화될 수 있다.
도 6은 본 발명의 특정 실시형태에 따른 실리콘 및 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료를 포함하는 열전 디바이스를 제조 및 사용하기 위한 예시적인 방법을 예시하는 단순화 다이어그램이다. 방법 60은 실리콘, 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘(61) 내의 각각의 불순물의 포화 한계 미만으로 하나 이상의 등전자 불순물을 포함하는 열전 재료를 제공하는 단계를 포함할 수 있다. 실리콘계 열전 재료의 일부의 비제한적 실시예는 도 1b 내지 도 1c를 참조하여 위에 더 기재되어 있다. 실리콘계 열전 재료가 사용될 수 있는 디바이스의 일부의 비제한적 실시예는 도 2a 내지 도 2c를 참조하여 위에 더 기재되어 있다. 특정한 예시적인 열전 재료의 열전 특성의 일부의 비제한적 실시예는 도 3 내지 도 5를 참조하여 위에 더 기재되어 있다. 실리콘계 열전 재료를 제조하는 예시적인 방법은 도 7 및 도 8a 내지 도 8f를 참조하여 이하에 더 기재되어 있다.
다시 도 6을 참조하면, 방법 60은 제 1 전극과 제 2 전극(62) 사이에 열전 재료를 배치하는 단계를 더 포함할 수 있다. 예를 들면, 도 2a를 참조하여 위에 기재되어 있는 바와 같이, 제 1 열전 재료(24)는 제 1 전극(21)과 제 2 전극(22) 사이에 배치될 수 있고, 제 2 열전 재료(25)는 제 1 전극(21)과 제 3 전극(23) 사이에 배치될 수 있다. 전극들 사이에 재료를 배치하는 방법은 공지되어 있다.
다시 도 6을 참조하면, 방법 60은 제 1 전극 및 제 2 전극이 서로 상이한 온도인 것에 기초하여 본 재료를 통해 제 1 전극과 제 2 전극 흐르는 전류를 발생시키는 단계(63)를 더 포함할 수 있다. 예를 들면, 도 2a를 참조하여 위에 기재되어 있는 바와 같이, 제 1 전극(21)은 제 1 실리콘계 열전 재료(24), 제 2 실리콘계 열전 재료(25), 및 제 1 바디, 예를 들면, 열원(26)과 열적 및 전기적으로 접촉될 수 있다. 제 2 전극(22)은 제 1 실리콘계 열전 재료(24), 및 제 2 바디, 예를 들면, 히트싱크(27)와 열적 및 전기적으로 접촉될 수 있다. 제 3 전극(23)은 제 2 실리콘계 열전 재료(25) 및 제 2 바디, 예를 들면, 히트싱크(27)와 열적 및 전기적으로 접촉될 수 있다. 제 1 실리콘계 열전 재료(24)는 N형 도펀트를 포함할 수 있고, 열전 디바이스의 N형 레그를 형성할 수 있고, 제 2 실리콘계 열전 재료(25)는 P형 도펀트를 포함할 수 있고, 열전 디바이스의 P형 레그를 형성할 수 있다. 제 1 바디, 예를 들면, 열원(26)과 제 2 바디, 예를 들면, 히트싱크(27) 사이의 온도 차 또는 구배에 반응하여, 전자(e-)는 제 1 실리콘계 열전 재료(24)를 통해 제 1 전극(21)으로부터 제 2 전극(22)으로 흐르고, 정공(h+)은 제 2 실리콘계 열전 재료(25)를 통해 제 1 전극(21)으로부터 제 3 전극(23)으로 흐르고, 따라서 전류를 발생시킨다. 재료(24) 또는 재료(25), 또는 양자 모두에 포함되는 등전자 불순물은 각각의 재료의 성능지수(ZT)를 향상시킬 수 있고, 그 결과 제 1 바디(26)와 제 2 바디(27) 사이의 소정의 온도차에 대한 보다 높은 에너지 전환 효율이 얻어질 수 있다. 소정의 열의 흐름의 경우, 이러한 개선된 효율은 디바이스(20)의 보다 높은 전력 출력을 유발할 수 있다.
하나의 예시적 실시형태에서, 도 6의 방법(60)에서 제공되는 실리콘계 재료는 실리콘, 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 주석의 포화 한계 미만으로 실리콘 내에 배치되는 주석 원자를 포함할 수 있다. 하나의 예시적 실시형태에서, 주석 원자의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 주석 원자의 양은 약 0.01 원자% 내지 약 2 원자%이다. 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 게르마늄 원자를 더 포함할 수 있다. 예를 들면, 실리콘, 주석 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성할 수 있다. 예를 들면, 주석 원자 및 게르마늄 원자는 각각 독립적으로 실리콘 내의 실리콘 원자를 치환하거나, 또는 실리콘의 격자간극 내에 배치된다. 예를 들면, 실리콘, 주석 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성할 수 있다. 열전 재료는 실리콘 내에 배치되는 N형 또는 P형 도펀트를 더 포함할 수 있다. 예를 들면, 열전 재료는 본질적으로 실리콘, 주석 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어질 수 있다. 하나의 예시적 실시형태에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%, 주석 원자의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 게르마늄 원자의 양은 약 0.01 원자% 내지 약 2 원자%, 주석 원자의 양은 약 0.01 원자% 내지 약 2 원자%이다. 그러나, 이 재료는 실리콘 내에 배치되는 임의의 적절한 수, 유형 및 양의 등전자 불순물을 포함할 수 있다는 것, 및 실리콘은 임의의 적절한 정도의 결정성을 가질 수 있고, 예를 들면, 비정질일 수 있고, 다결정질일 수 있고, 나노결정질일 수 있고, 또는 임의의 다른 적절한 양의 장범위 규칙을 가질 수 있다(또는 이들 성질이 결여됨)는 것이 이해되어야 한다.
도 7은 본 발명의 특정 실시형태에 따른 실리콘 및 하나 이상의 등전자 불순물을 포함하는 실리콘계 열전 재료를 제조하기 위한 예시적인 방법을 예시하는 단순화 다이어그램이다. 방법 70은 실리콘을 제공하는 단계(71), 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 각각의 불순물의 각각의 포화 한계 미만으로 실리콘 내에 하나 이상의 등전자 불순물을 배치하는 단계(72)를 포함한다. 단계 71 및 단계 72는 임의의 적절한 순서로 수행될 수 있고, 서로 동시에 수행될 수도 있다는 것에 유의한다.
하나의 예시적 실시형태에서, 방법 70은 실리콘을 제공하는 단계, 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 주석의 포화 한계 미만으로 실리콘 내에 주석 원자를 배치하는 단계를 포함한다. 하나의 예시적 실시형태에서, 주석 원자의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 예시적 실시형태에서, 주석 원자의 양은 약 0.01 원자% 내지 약 2 원자%이다. 방법 70은 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 게르마늄 원자를 배치하는 단계를 더 포함할 수 있다. 예를 들면, 실리콘, 주석 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성할 수 있다. 예를 들면, 방법 70은 실리콘 내의 실리콘 원자를 주석 원자 및 게르마늄 원자로 각각 독립적으로 치환하는 단계, 또는 실리콘의 격자간극 내에 주석 또는 게르마늄 원자를 배치하는 단계를 포함할 수 있다. 예를 들면, 실리콘, 주석 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성할 수 있다. 특정 실시형태에서, 방법 70은 실리콘 내에 N형 또는 P형 도펀트를 배치하는 단계를 더 포함할 수 있다. 예를 들면, 열전 재료는 본질적으로 실리콘, 주석 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어질 수 있다. 하나의 예시적 실시형태에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%일 수 있고, 주석 원자의 양은 약 0.001 원자% 내지 약 2 원자%일 수 있다. 다른 예시적 실시형태에서, 게르마늄 원자의 양은 약 0.01 원자% 내지 약 2 원자%일 수 있고, 주석 원자의 양은 약 0.01 원자% 내지 약 2 원자%일 수 있다. 그러나, 임의의 적절한 유형 및 양의 하나 이상의 상이한 등전자 불순물이 실리콘 내에 배치될 수 있다는 것이 이해되어야 한다.
하나 이상의 본 등전자 불순물은 임의의 적절한 방법 또는 장치를 이용하여 실리콘 내에 배치될 수 있다. 예를 들면, 도 8a 내지 도 8f는 각각 본 발명의 특정 실시형태에 따른 실리콘 내에 하나 이상의 등전자 불순물을 도입하기 위한 예시적인 방법을 예시하는 단순화 다이어그램이다. 도 8a 내지 도 8f는 제한을 의도하지 않는다는 것과, 임의의 다른 적절한 방법 또는 장치가 대안적으로 이용될 수 있다는 것이 이해되어야 한다.
도 8a를 참조하면, 방법 80은 확산노(81) 내에 실리콘을 배치하는 단계를 포함한다. 예를 들면, 도 9는 본 발명의 특정 실시형태에 따른 실리콘 내에 하나 이상의 등전자 불순물을 도입하기 위해 사용될 수 있는 예시적인 장치를 예시하는 단순화 다이어그램이다. 장치 90은 도가니((91)가 내부에 배치될 수 있는 확산노(구체적으로 예시되지 않음)를 포함한다. 도가니(91)는 도가니((91)의 대략 중간 부분에 설치된 다공질 디스크(92)를 포함한다. 다공질 디스크(92) 상에는 Si계 재료(예를 들면, 적어도 부분적으로 결정질 실리콘)의 클러스터가 배치될 수 있다. 앞에서 언급된 바와 같이, Si계 재료는 임의의 적절한 형태, 예를 들면, 나노리본, 나노결정, 나노와이어, 역오팔, 저차원 실리콘 재료(박막, 나노구조의 실리콘 분말, 메소다공질 입자 등), 미가공 실리콘 재료, 웨이퍼, 및 적어도 부분적으로 벌크 형태로 소결된 구조로부터 선택되는 형태로 제조될 수 있다.
다시 도 8a를 참조하면, 방법 80은 실리콘 내에 하나 이상의 등전자 불순물을 확산시키는 단계(82)를 더 포함한다. 예를 들면, 도 9에 예시된 다공질 디스크(92)의 하측에, 하나 이상의 불순물, 예를 들면, 복수의 등전자 불순물, 예를 들면, Sn, C, Pb, 또는 Ge, 또는 이들의 조합의 분말, 분말 또는 작은 입자가 배치될 수 있다. 이 불순물은, 도가니가 외부로부터 약 1050 ℃ 이상의 온도까지 가열되는 경우에, 불순물의 고체 분말로부터의 승화에 의해 비교적 용이하게 증기상 불순물 원자가 형성될 수 있도록 분말 형태로 제조될 수 있다. 확산 공정 중에 불순물 증기는 열적 확산에 의해 Si계 재료 내에 점진적으로 결합된다. 전체 공정은, 예를 들면, 불순물이 Sn인 경우의 실시형태에서 약 5 x 1019 원자/cm3인 실리콘 내의 불순물의 용해도에 근접하는 충분한 양으로 불순물이 확실하게 도입되도록 수시간 내지 수일에 걸쳐 지속될 수 있다. 하나의 예시적 실시형태에서, Sn은 약 1050 ℃의 확산노 내에서 약 5 x1019 원자/cm3의 농도로 Si계 재료 내에 확산된다. 선택적으로, Ge 원자도 Sn과 유사한 방식으로 Sn과 동시에, 또는 Sn이 Si계 재료 내로 확산되기 전 또는 후에 Si계 재료 내에 확산될 수 있다. C, Ge, Sn, 및 Pb 중 하나 이상의 임의의 적절한 조합도 유사하게 Si계 재료 내에 확산될 수 있다.
다시 도 8a를 참조하면, 방법 80은 실리콘 내에 P형 또는 N형 도펀트를 확산시키는 단계를 선택적으로 더 포함한다. 단계 83은 단계 82와 동시에 수행될 수 있거나, 또는 대안적으로, 불순물과 유사한 방식으로, 또는 본 기술분야에 공지된 임의의 다른 적절한 기법을 사용하여, 단계 82의 전 또는 후에 수행될 수 있다. 대안적으로, P형 또는 N형 도펀트는 단계 82의 전 또는 후에 확산 이외의 기법을 사용하여 실리콘 내에 배치될 수 있다.
도 8b는 실리콘 내에 하나 이상의 등전자 불순물을 도입하기 위한 대안적 방법(80')을 예시한다. 방법 80'는 실리콘, 하나 이상의 등전자 불순물, 및 선택적으로 P형 또는 N형 도펀트의 분말상 혼합물을 얻는 단계(81')를 포함한다. 예를 들면, 각각의 원하는 원자%의 실리콘, 하나 이상의 등전자 불순물, 및 선택적인 도펀트는, 예를 들면, 상업적 공급원으로부터 얻을 수 있고, 임의의 적절한 기법을 이용하여 분말화 및 함께 블렌딩될 수 있다. 하나의 예시적 실시형태에서, 실리콘 웨이퍼 편, 하나 이상의 등전자 불순물, 예를 들면, 주석 및 게르마늄의 분말, 및 선택적인 P형 또는 N형 도펀트의 분말은 불활성 환경, 예를 들면, 아르곤 또는 질소와 같은 비활성의 비산화성 기체의 존재 하에서 함께 볼밀 분쇄된다. 예시적인 분쇄 시간은 약 10 분 내지 4 시간의 범위이다. 이러한 분쇄로부터 얻어지는 예시적인 입자 크기는 약 10 nm 내지 약 100 μm일 수 있다.
도 8b에 예시된 방법(80')은 불순물 원자 및 선택적인 도펀트를 내포하는 실리콘을 형성하기 위해 분말상 혼합물을 소결하는 단계(82')를 더 포함한다. 예를 들면, 단계 81'의 분말상 혼합물은 적절한 소결노 내에 배치될 수 있고, 적절한 시간 동안, 예를 들면, 이 분말상 혼합물이 하나 이상의 등전자 불순물 및 선택적인 P형 또는 N형 도펀트를 내포하는 실리콘을 형성할 때까지, 불활성 환경 하에서 적절한 온도 및 압력으로 소결될 수 있다. 예시적인 소결 압력은 약 5-100 Mpa일 수 있다. 예시적인 소결 시간은 약 0.1 내지 90 분일 수 있다. 예시적인 소결 온도는 약 800-1300 ℃일 수 있다. 하나의 예시적 실시형태에서, 실리콘과 주석의 분말상 혼합물이 얻어지고, 주석 원자가 내부에 적절히 배치된 실리콘을 형성하도록 소결된다. 게르마늄 또는 임의의 다른 등전자 불순물도 유사하게 포함될 수 있다. 예를 들면, C, Ge, Sn, 및 Pb 중 하나 이상의 임의의 적절한 조합이 Si계 재료 내에 유사하게 포함될 수 있다.
도 8c는 실리콘 내에 하나 이상의 등전자 불순물을 도입하기 위한 다른 대안적 방법(80")을 예시한다. 방법 80"은 실리콘, 하나 이상의 등전자 불순물 및 선택적으로 P형 또는 N형 도펀트의 융체를 얻는 단계(81")를 포함한다. 예를 들면, 각각의 원하는 원자%의 실리콘, 하나 이상의 등전자 불순물, 및 선택적인 도펀트는, 예를 들면, 상업적 공급원으로부터 얻을 수 있고, 임의의 적절한 기법을 이용하여 용융될 수 있다. 하나의 예시적 실시형태에서, 실리콘 웨이퍼 편, 하나 이상의 등전자 불순물, 예를 들면, 주석 및 게르마늄의 분말, 및 선택적인 P형 또는 N형 도펀트의 분말은 불활성 환경, 예를 들면, 아르곤 또는 질소와 같은 비활성의 비산화성 기체의 존재 하에서 함께 용융된다. 예시적인 융체 온도는 약 800-1300 ℃일 수 있고, 용융 시간은 실리콘 및 불순물의 융체를 실질적으로 형성하기에 충분한 시간일 수 있다. 보다 큰 입자를 용융시키기 위해 보다 긴 용융 시간이 사용될 수 있다.
도 8c에 예시된 방법(80")은 불순물 원자 및 선택적인 도펀트를 내포한 실리콘을 형성하기 위해 융체를 응고시키는 단계(82")를 더 포함한다. 융체를 응고시키기는 예시적인 방법은 ?칭 또는 초크랄스키(Czochralski) 공정을 포함한다. 예를 들면, 하나의 예시적 실시형태에서, 등전자 불순물은 용융 혼합 및 어닐링을 통해 첨가될 수 있다. 예를 들면, 고체 오팔 또는 분말 형태로 존재할 수 있는 사전결정된 양의 Sn, Ge, C, 또는 Pb, 또는 이들의 임의의 조합이 도가니 내에 첨가되어 순수 실리콘 결정 또는 도핑된 실리콘 결정을 포함하는 또한 고체 형태인 실리콘계 재료와 혼합될 수 있다. 다음에 모든 고체 재료를 완전히 용융시키도록 도가니에 열이 공급될 수 있다. 용융된 재료는 하나 이상의 어닐링 온도에서 충분히 혼합될 수 있고, 그 후 실온까지 용융 혼합물을 ?칭시킬 수 있다. 동시에 다른 전기적 불순물이 도핑될 수 있다. 이러한 ?칭 공정에 의해 고체 실리콘 재료 내에 Sn(또는 다른 등전자 불순물)불순물이 형성될 수 있고, 이 고체 실리콘 재료는 적어도 부분적으로 결정질일 수 있고, 또한 나노구조를 형성하도록 추가로 처리될 수 있고, 또는 그 열전 특성을 향상시키기 위해 다른 공정을 거칠 수 있다. 또 다른 대안적 실시형태에서, 등전자 불순물은 이러한 불순물을 포함하는 실리콘 잉곳을 형성하기 위해 초크랄스키 공정을 이용하여 포함시킬 수 있다. 유사하게, B 및 P와 같은 다른 불순물도, 열전도율을 감소시키거나, 또는 경우에 따라 제백 계수를 증가시키도록 선택되거나 또는 최적화될 수 있는 주석, 게르마늄, 또는 납과 같은 등전자 불순물을 원하는 농도로 포함하는, 원하는 N형 또는 P형 실리콘계 재료가 얻어질 수 있도록 이 공정 중에 적절히 첨가될 수 있다. 더욱이, 이 실리콘계 재료는 나노와이어 또는 에칭에 의한 나노홀, 성장 또는 에칭에 의한 메소다공질 실리콘 재료, 위의 종으로부터 스크래칭된 분말 재료, 또는 열전 디바이스의 실제의 N형 또는 P형 레그용 구성 재료로서 분말 재료의 소결에 의한 벌크-크기의 나노구조의 실리콘 재료를 형성하기 위한 추가의 공정을 거칠 수 있다. 하나의 예시적 실시형태에서, 실리콘과 주석의 융체가 얻어지고, 이 유체는 응고(예를 들면, 적어도 부분적으로 결정화)되어 내부에 주석 원자가 적절히 배치된 실리콘이 형성된다. 게르마늄 또는 임의의 다른 등전자 불순물, 또는 등전자 불순물들의 조합은 유사하게 포함될 수 있다. 예를 들면, C, Ge, Sn, 및 Pb 중 하나 이상의 임의의 적절한 조합이 Si계 재료 내에 유사하게 포함될 수 있다.
도 8d는 실리콘 내에 하나 이상의 등전자 불순물을 도입하기 위한 대안적 방법(85)을 예시한다. 방법 85는 용매, 하나 이상의 등전자 불순물, 및 선택적으로 P형 또는 N형 도펀트를 포함하는 스핀-온 재료(spin-on)를 실리콘 상에 침착시키는 단계(86)를 포함한다. 스핀-온 재료는 실리콘 내에 불순물을 포함시키기 위한 주지된 기법이다. 예시적인 스핀 속도는 약 1000 내지 10000 RPM일 수 있다.
도 8d에 예시된 방법(85)은 실리콘 상에 스핀-온 재료를 경화시키는 단계(87)를 더 포함한다. 경화 단계는 스핀-온 재료로부터 용매를 제거할 수 있고, 스핀-온 재료의 나머지 부분을 실리콘 상에 배치되는 층으로서 접착시킬 수 있고, 이 층으로부터 하나 이상의 불순물 및 선택적인 도펀트가 실리콘 내로 확산될 수 있다. 예시적인 실시형태에서, 이 층은 약 1 nm 내지 약 1 μm의 두께를 갖는다. 예시적인 경화 온도는 약 100 ℃ 내지 약 1200 ℃일 수 있다. 경화를 수행할 수 있는 예시적인 기체 환경은 공기, 진공, 또는 N2 또는 Ar과 같은 불활성 기체를 포함한다.
도 8d에 예시된 방법(85)은 경화된 스핀-온 재료로부터 하나 이상의 등전자 불순물 및 선택적인 도펀트를 실리콘 내로 확산시키는 단계(88)를 더 포함한다. 확산은 주지된 공정 단계이다. 확산은 확산노 내에서 실시될 수 있다. 예시적인 확산 온도는 약 900 ℃ 내지 약 1300 ℃일 수 있다. 상승된 온도는 경화된 스핀-온 재료의 층으로부터 하나 이상의 등전자 불순물 및 선택적인 도펀트의 실리콘 내로의 이동을 유발할 수 있다. 하나의 예시적 실시형태에서, 내부에 주석 원자가 적절히 배치된 실리콘이 얻어진다. 게르마늄 또는 임의의 다른 등전자 불순물도 유사하게 포함될 수 있다. 예를 들면, C, Ge, Sn, 및 Pb 중 하나 이상의 임의의 적절한 조합이 Si계 재료 내에 유사하게 포함될 수 있다.
도 8e는 실리콘 내에 하나 이상의 등전자 불순물을 도입하기 위한 대안적 방법(85')을 예시한다. 방법 85'는 하나 이상의 등전자 불순물 및 선택적인 P형 또는 N형 도펀트와 실리콘을 기계적으로 합금화하는 단계(86')를 포함한다. 하나의 실시예에서, 높은 에너지 볼밀 또는 플래니터리(planetary) 볼밀이 이러한 기계적 합금단계를 수행하기 위해 사용될 수 있다. 예시적인 기계적 합금화 시간은 1000 Hz를 초과하여 작동하는 높은 에너지 볼밀에서는 약 10 분 내지 약 12 시간일 수 있고, 또는 300 RPM을 초과하여 작동하는 플래니터리 볼밀에서는 약 1 시간 내지 약 48 시간일 수 있다.
도 8e에 예시된 방법(85')은 합금된 분말을 압밀화하는 단계(87')를 더 포함한다. 압밀화는 예를 들면, 냉간 일축 가압성형, 열간 일축 가압성형, 냉간 등정압 압축성형, 열간 등정압 압축성형, 스파크 플라즈마 소결(SPS), 또는 분말에 압력 또는 온도, 또는 양자 모두를 가하기 위한 다른 디바이스를 이용하여, 분위기 하에서 수행될 수 있다. 예시적인 실시형태에서, 압밀은 약 25 ℃ 내지 약 1300 ℃의 온도에서 수행될 수 있다. 예시적인 실시형태에서, 압밀은 약 5 MPa 내지 약 2 Gpa의 압력에서 수행될 수 있다.
도 8e에 예시된 방법(85')은 불순물 원자 및 선택적인 도펀트를 내포하는 실리콘을 형성하기 위해 압밀화된 분말을 열처리하는 단계(88')를 더 포함한다. 열처리는 질소 또는 아르곤과 같은 불활성 온도 하에서 노 내에서 수행될 수 있다. 예시적인 열처리 온도는 약 1000 ℃ 내지 약 1300 ℃일 수 있다. 예시적인 열처리 시간은 약 30 분 내지 약 72 시간일 수 있다. 하나의 예시적 실시형태에서, 내부에 주석 원자가 적절히 배치된 실리콘이 얻어진다. 게르마늄 또는 임의의 다른 등전자 불순물도 유사하게 포함될 수 있다. 예를 들면, C, Ge, Sn, 및 Pb 중 하나 이상의 임의의 적절한 조합이 Si계 재료 내에 유사하게 포함될 수 있다.
도 8f는 실리콘 내에 하나 이상의 등전자 불순물을 도입하기 위한 또 다른 대안적 방법(85")을 예시한다. 방법 85"는 이온 주입 시스템 내에 실리콘을 배치하는 단계(86")를 포함한다.
도 8f에 예시된 방법(85")은 실리콘 내에 하나 이상의 등전자 불순물 및 선택적인 P형 또는 N형 도펀트를 주입하는 단계(87")를 더 포함한다. 예를 들면, 하나 이상의 등전자 불순물 및 선택적인 도펀트의 이온은 서로 순차적으로 또는 동시에 주입될 수 있다. 예시적인 주입 에너지는 약 10 keV 내지 약 400 keV일 수 있다. 하나의 예시적 실시형태에서, 내부에 주석 원자가 적절히 배치된 실리콘이 얻어진다. 게르마늄 또는 임의의 다른 등전자 불순물도 유사하게 포함될 수 있다. 예를 들면, C, Ge, Sn, 및 Pb 중 하나 이상의 임의의 적절한 조합이 Si계 재료 내에 유사하게 포함될 수 있다.
위에서 논의된 바와 같이, 그리고 본 명세서에서 더욱 강조된 바와 같이, 도 6 내지 도 8f는 단지 실시예에 불과한 것으로 이것이 청구항을 부당하게 제한해서는 안된다. 본 기술분야에서 통상의 기술을 가진 사람은 많은 변화, 대안, 및 개조를 인식할 것이다. 예를 들면, 이러한 재료를 포함하는 본 열전 재료 및 디바이스는 종래에 공지된 기법, 또는 미개발된 기법의 임의의 적절한 조합을 이용하여 제조될 수 있다. 하나의 예시적 실시예에서, 열전 재료는 레이펜버그 등의 미국 특허공개번호 2014/0116491에 기재된 것과 유사한 방식으로 제조되는 소결된 실리콘 나노와이어에 기초할 수 있다.
실시예
도 1b 또는 도 1c에 예시된 바와 같은 복수의 예시적인 재료는 도 7 및 도 8a에 예시된 바와 같은 방법에 따라 제조되었다. 다음에 이 재료의 특정한 열전 특성이 측정되었고, 상호 비교되었다. 이들 실시예는 단지 예시적인 것으로서, 본 발명을 제한하지 않는다는 것이 이해되어야 한다.
Sigma Aldrich(미주리, 세인트루이스 소재) 및 Alfa Aesar(매사츄세츠, 워드힐 소재)로부터 구입된 실리콘 웨이퍼 편 및 시판되는 주석 분말, 게르마늄 분말, 및 붕소 분말(P형 도펀트)의 각각의 원하는 질량을 측정하여 예시적인 재료가 제조되었다. 실리콘 웨이퍼 편은 10-30 옴-cm 저항율을 가졌다. 도 10 내지 도 13은 각각의 재료 내의 상이한 원소의 양을 표시한다.
실리콘 웨이퍼 편 및 분말 및 분쇄용 볼이 텅스텐 카바이드 자아(jar) 내에 투입되었고, 이것은 Spex SamplePrep(뉴저지, 메투첸 소재)의 높은 에너지 밀 내에 설치되었다. 웨이퍼 편 및 분말은 약 120 또는 240 분 동안 볼밀링되었다. 다음에, 분쇄된 분말은 불활성 환경 하에서 소결되었다. 더 구체적으로, 흑연 공구를 사용하여 한번에 1 g의 재료를 소결하기 위해 SPS(스파크 플라즈마 소결) 방법이 사용되었다. 그러나, 열간 가압성형 또는 냉간 가압성형이 사용될 수도 있다는 것이 이해되어야 한다. 소결 중에, 재료는 80 Mpa의 압력을 받고, 약 1200 ℃의 온도까지 약 200 ℃/분의 속도로 가열되고, 약 10 분 동안 1200 ℃에 유지된 다음에 냉각되었다. 얻어진 벌크 재료의 특성이 측정되었다. 특히, 실온에서 재료의 열전도율을 측정하기 위해 C-THERM TCI™ 열전도율 기기(C-THERM Technologies Ltd., 캐나다, 뉴 브런스윅, 프레데릭톤 소재)가 사용되었다. 실온에서 재료의 전기저항률을 측정하기 위해 Lucas Signatone Corporation(캘리포니아, 길로이 소재)의 4점 프로브가 사용되었다. 200 ℃에서 재료의 제백 계수를 측정하기 위해, 온도 구배가 가해진 재료의 전체에 걸쳐 동일한 위치에서 온도 및 전압이 측정되었다.
표 1은 상이한 예시적인 재료에 포함된 상이한 등전자 불순물 및 P형 도펀트의 양에 대한 정보를 포함하고 있다. 도 10 내지 도 13은, 이하에 더 상세히 기재된 바와 같이, 이러한 재료에 대한 측정의 결과, 또는 이러한 측정에 기초한 계산의 결과를 그래프로 예시하고 있다. 표 1에 기재된 샘플 6은, 샘플 1, 2, 3, 및 4와 동일한 양의 붕소(B)를 포함하지만 등전자 불순물은 이것에 첨가되지 않았으므로, 샘플 1, 2, 3, 및 4에 대한 "대조" 샘플로 간주될 수 있다. 표 1에 기재된 샘플 7은, 샘플 5와 동일한 양의 붕소(B)를 포함하지만 등전자 불순물은 이것에 첨가되지 않았으므로, 샘플 5에 대한 "대조" 샘플로 간주될 수 있다.
샘플 번호 Ge(원자%) Sn(원자%) B(1/cm3)
1 1 0 2E20
2 0 0.1 2E20
3 1 0.1 2E20
4 1 0.5 2E20
5 1 0.5 7E20
6 0 0 2E20
7 0 0 7E20
도 10은 본 발명의 특정 실시형태에 따른 실리콘, 및 내부의 주석의 양의 함수로서 상이한 양 및 상이한 유형의 등전자 불순물 및 P형 도펀트를 포함하는 예시적인 실리콘계 열전 재료의 측정된 전기저항률 ρ(μΩm)를 예시하는 단순화 다이어그램이다. 도 10으로부터 0.1 내지 1 원자%의 양으로 주석을 첨가하면 전기저항률이 개선되고, 이 주석에 더하여 최대 1 원자%의 양으로 게르마늄을 첨가하면 전기저항률을 더 개선할 수 있다는 것이 이해될 수 있다.
예를 들면, 도 10에서 볼 수 있는 바와 같이, 1 원자%의 Ge 및 2E20/cm3의 B를 포함한 샘플 1은 54 μΩm의 전기저항률을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 38 μΩm의 전기저항률을 갖는 것으로 측정된 대조 샘플 6보다 더 높았다. 0.1 원자%의 Sn 및 2E20/cm3의 B를 포함한 샘플 2는 34 μΩm의 전기저항률을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 38 μΩm의 전기저항률을 갖는 것으로 측정된 대조 샘플 6보다 더 낮았다. 1 원자%의 Ge, 0.1 원자%의 Sn 및 2E20/cm3의 B를 포함한 샘플 3은 31 μΩm의 전기저항률을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 38 μΩm의 전기저항률을 갖는 것으로 측정된 대조 샘플 6보다 더 낮았다. 1 원자%의 Ge, 0.5 원자%의 Sn 및 2E20/cm3의 B를 포함한 샘플 4는 31 μΩm의 전기저항률을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 38 μΩm의 전기저항률을 갖는 것으로 측정된 대조 샘플 6보다 더 낮았다. 또한, 비록 도 10에 명시적으로 예시되어 있지 않으나, 1 원자%의 Ge, 0.5 원자%의 Sn 및 7E20/cm3의 B를 포함하는 샘플 5는 10 μΩm의 전기저항률을 갖는 것으로 측정되었고, 이것은 7E20/cm3의 B를 포함하여 16 μΩm의 전기저항률을 갖는 것으로 측정된 대조 샘플 7보다 더 낮았다.
따라서, 도 10에 예시된 데이터에 기초하여, 2E20/cm3의 B에 더하여 1 원자% Ge를 포함하는 샘플 1은 대조 샘플 6의 전기저항률의 약 142%인 전기저항률을 가진다는 것이 이해될 수 있다. 2E20/cm3의 B에 더하여 0.1 원자% Sn를 포함하는 샘플 2는 대조 샘플 6의 전기저항률의 약 89.5%인 전기저항률을 가졌다. 1 원자%의 Ge, 0.1 원자%의 Sn, 및 2E20/cm3의 B를 포함하는 샘플 3은 대조 샘플 6의 전기저항률의 약 82%인 전기저항률을 가졌다. 1 원자%의 Ge, 0.5 원자%의 Sn, 및 2E20/cm3의 B를 포함하는 샘플 4는 대조 샘플 6의 전기저항률의 약 82%인 전기저항률을 가졌다. 또한, 비록 도 10에 명시적으로 예시되어 있지 않으나, 1 원자%의 Ge, 0.5 원자%의 Sn, 및 7E20/cm3의 B를 포함하는 샘플 5는 대조 샘플 7의 전기저항률의 약 62.5%인 전기저항률을 가졌다. 따라서, 많은 샘플은 실리콘의 전기저항률의 유용한 감소를 제공한다는 것이 이해될 수 있다.
다른 실시예로서, 도 11은 본 발명의 특정 실시형태에 따른 실리콘, 및 내부의 주석의 양의 함수로서 상이한 양 및 상이한 유형의 등전자 불순물 및 P형 도펀트를 포함하는 예시적인 실리콘계 열전 재료의 측정된 열전도율 k(W/mK)를 예시하는 단순화 다이어그램이다. 도 10으로부터 0.1 내지 1 원자%의 양으로 주석을 첨가하면 열전도율을 개선하고, 이 범위의 중간의 양(예를 들면, 약 0.2 원자% 내지 0.8 원자%, 예를 들면, 약 0.5 원자%)은 특히 열전율을 향상시키고, 이 주석에 더하여 최대 1 원자%까지의 양으로 게르마늄을 첨가하면 열전도율을 더 개선할 수 있다는 것이 이해될 수 있다.
예를 들면, 도 11에서 볼 수 있는 바와 같이, 1 원자%의 Ge 및 2E20/cm3의 B를 포함하는 샘플 1은 11.7 W/mK의 열전도율을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 9.5 W/mK의 열전도율을 갖는 것으로 측정된 대조 샘플 6보다 더 높았다. 0.1 원자%의 Sn 및 2E20/cm3의 B를 포함하는 샘플 2는 10.3 W/mK의 열전도율을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 9.5 W/mK의 열전도율을 갖는 것으로 측정된 대조 샘플 6보다 더 높았다. 0.1 원자%의 Ge, 0.1 원자%의 Sn 및 2E20/cm3의 B를 포함하는 샘플 3은 11.8 W/mK의 열전도율을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 9.5 W/mK의 열전도율을 갖는 것으로 측정된 대조 샘플 6보다 더 높았다. 0.1 원자%의 Ge, 0.5 원자%의 Sn 및 2E20/cm3의 B를 포함하는 샘플 4는 8.3 W/mK의 열전도율을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 9.5 W/mK의 열전도율을 갖는 것으로 측정된 대조 샘플 6보다 더 낮았다. 비록 도 11에 명시적으로 예시되어 있지 않으나, 1 원자%의 Ge, 0.5 원자%의 Sn 및 7E20/cm3의 B를 포함하는 샘플 5는 11.5 W/mK의 열전도율을 갖는 것으로 측정되었고, 이것은 7E20/cm3의 B를 포함하여 13.5 W/mK의 열전도율을 갖는 것으로 측정된 대조 샘플 7보다 더 낮았다.
따라서, 도 11에 예시된 데이터에 기초하여, 2E20/cm3의 B에 더하여 1 원자%의 Ge를 포함하는 샘플 1은 대조 샘플 6의 열전도율의 약 123%인 열전도율을 가진다는 것이 이해될 수 있다. 2E20/cm3의 B에 더하여 0.1 원자%의 Sn을 포함하는 샘플 2는 대조 샘플 6의 열전도율의 약 108%인 열전도율을 가졌다. 1 원자%의 Ge, 0.1 원자%의 Sn, 및 2E20/cm3의 B를 포함하는 샘플 3은 대조 샘플 6의 열전도율의 약 102%인 열전도율을 가졌다. 1 원자%의 Ge, 0.5 원자%의 Sn, 및 2E20/cm3의 B를 포함하는 샘플 4는 대조 샘플 6의 열전도율의 약 87%인 열전도율을 가졌다. 또한, 비록 도 11에 명시적으로 예시되어 있지 않으나, 1 원자%의 Ge, 0.5 원자%의 Sn, 및 7E20/cm3의 B를 포함하는 샘플 5는 대조 샘플 7의 열전도율의 약 85%인 열전도율을 가졌다. 따라서, 샘플 4 및 샘플 5에 포함된 등전자 불순물의 양 및 유형은 실리콘의 열전도율을 특히 유용하게 감소시켰다는 것이 이해될 수 있다.
도 12는 본 발명의 특정 실시형태에 따른 실리콘, 및 내부의 주석의 양의 함수로서 상이한 양 및 상이한 유형의 등전자 불순물 및 P형 도펀트를 포함하는 예시적인 실리콘계 열전 재료의 측정된 제백 계수 S(μV/K)를 예시하는 단순화 다이어그램이다. 도 12로부터 0.1 내지 1 원자%의 양으로 주석을 첨가하면 제백 계수가 개선되고, 최대 1 원자%의 양으로 게르마늄을 첨가하면 제백 계수를 더 개선할 수 있다는 것이 이해될 수 있다.
예를 들면, 도 12에서 볼 수 있는 바와 같이, 1 원자%의 Ge 및 2E20/cm3의 B를 포함한 샘플 1은 248 μV/K의 S값을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 244 μV/K의 S값을 갖는 것으로 측정된 대조 샘플 6보다 더 높았다. 1 원자%의 Ge, 0.5 원자%의 Sn 및 2E20/cm3의 B를 포함한 샘플 4는 267 μV/K의 S값을 갖는 것으로 측정되었고, 이것은 2E20/cm3의 B를 포함하여 244 μV/K의 S값을 갖는 것으로 측정된 대조 샘플 6보다 더 높았다. 비록 도 12에 명시적으로 예시되어 있지 않으나, 1 원자%의 Ge, 0.5 원자%의 Sn 및 7E20/cm3의 B를 포함하는 샘플 5는 217 μV/K의 S값을 갖는 것으로 측정되었다. 샘플 2, 샘플 3, 또는 샘플 7에 대한 제백 계수(S)는 측정되지 않았다. 따라서, 도 12에 예시된 데이터에 기초하여, 2E20/cm3의 B에 더하여 1 원자% Ge를 포함하는 샘플 1은 대조 샘플 6의 S값의 약 102%인 S값을 가진다는 것이 이해될 수 있다. 1 원자%의 Ge, 0.5 원자%의 Sn, 및 2E20/cm3의 B를 포함하는 샘플 4는 대조 샘플 6의 S값의 약 109%인 S값을 가졌다.
도 13은 본 발명의 특정 실시형태에 따른 실리콘, 및 내부의 주석의 양의 함수로서 상이한 양 및 상이한 유형의 등전자 불순물 및 P형 도펀트를 포함하는 예시적인 실리콘계 열전 재료의 측정된 열전도율 k와 전기저항률 ρ의 곱(kρ)의 역수 1/kρ(K/(WμΩ))를 예시하는 단순화 다이어그램이다. 도 13에 예시된 흑색 점으로부터, 2e20의 B 및 1 원자%의 Ge를 포함하는 Si 샘플에 0.1 원자%의 Sn이 첨가된 경우에 1/kρ 값이 뚜렷하게 향상된다는 것이 이해될 수 있다. 이 1/kρ 값은 0.5 원자%의 Sn이 첨가된 경우에 더 개선되지만, 1 원자%의 Sn이 첨가되는 경우에는 열화되는 것을 알 수 있다. 도 13에 예시된 0 원자%의 Sn에서 흑색 점 및 백색 점으로부터, 0 원자%의 Sn에서 1 원자%의 Ge 를 첨가하는 것은 0 원자%의 Sn에서 0 원자% Ge보다 1/kρ를 열화시킬 수 있다는 것이 이해될 수 있다. 도 13에 예시된 백색 점으로부터, 0.1 원자%의 Sn에서 1 원자%의 Ge를 첨가하는 것은 0 원자%의 Sn에서 0 원자%의 Ge보다 얻어지는 결과를 향상시킬 수 있다는 것이 이해될 수 있다. 0 원자%의 Sn에서 1 원자%의 Ge를 첨가하면 0 원자%의 Sn에서 0 원자%의 Ge보다 1/kρ를 열화시킬 수 있으므로, 이러한 결과는 놀라운 것이다. 따라서, 임의의 이론에 구애됨이 없이, (Ge, 예를 들면, 1 원자%의 Ge의 존재 하에서) Sn의 첨가에 의한 이러한 결과는 올바른 양이 첨가되는 경우에 성능지수(ZT)이 개선된다는 것 뿐만 아니라 실리콘 내에 특정한 양의 2 가지 상이한 등전자 불순물을 배치함으로써 비선형의 상승적 효과를 얻는다는 것을 명확하게 보여준다. 예를 들면, 1 원자%의 Ge 및 0.01 원자%의 Sn 내지 1 원자%의 Sn을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 1 원자%의 Ge 및 0.1 원자%의 Sn 내지 1 원자%의 Sn을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 1 원자%의 Ge 및 0.1 원자%의 Sn 내지 0.9 원자%의 Sn을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 1 원자%의 Ge 및 0.2 원자%의 Sn 내지 0.8 원자%의 Sn을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 1 원자%의 Ge 및 0.3 원자%의 Sn 내지 0.7 원자%의 Sn을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 1 원자%의 Ge 및 0.4 원자%의 Sn 내지 0.6 원자%의 Sn을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 1 원자%의 Ge 및 약 0.5 원자%의 Sn을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다.
또한, 비록 본 예시적인 재료가 다양한 양의 Sn과의 조합으로 0 원자%의 Ge 또는 1 원자%의 Ge를 포함하지만, 다른 양의 Ge 또는 하나 이상의 다른 등전자 불순물, 또는 양자 모두를 포함하는 재료는 개선된 성능지수(ZT)를 보일 수 있다는 것이 예상될 수 있다는 것이 이해되어야 한다. 예를 들면, 0.01 원자% 내지 2 원자%의 Ge 및 0.01 원자%의 Sn 내지 1 원자%의 C, Sn, 및 Pb로부터 선택되는 하나 이상의 등전자 불순물을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 0.01 원자% 내지 2 원자%의 Ge 및 0.1 원자%의 Sn 내지 1 원자%의 C, Sn, 및 Pb로부터 선택되는 하나 이상의 등전자 불순물을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 0.01 원자% 내지 2 원자%의 Ge 및 0.1 원자% 내지 0.9 원자%의 C, Sn, 및 Pb로부터 선택되는 하나 이상의 등전자 불순물을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 0.01 원자% 내지 2 원자%의 Ge 및 0.2 원자% 내지 0.8 원자%의 C, Sn, 및 Pb로부터 선택되는 하나 이상의 등전자 불순물을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 0.01 원자% 내지 2 원자%의 Ge 및 0.3 원자% 내지 0.7 원자%의 C, Sn, 및 Pb로부터 선택되는 하나 이상의 등전자 불순물을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 0.01 원자% 내지 2 원자%의 Ge 및 0.4 원자% 내지 0.6 원자%의 C, Sn, 및 Pb로부터 선택되는 하나 이상의 등전자 불순물을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 또는, 예를 들면, 0.01 원자% 내지 2 원자%의 Ge 및 0.5 원자%의 C, Sn, 및 Pb로부터 선택되는 하나 이상의 등전자 불순물을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 다른 실시형태에서, 0.01 원자% 내지 2 원자%의 Ge 및 0.01 원자% 내지 2 원자%의 C, Sn, 및 Pb로부터 선택되는 하나 이상의 등전자 불순물을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 예를 들면, 0.01 원자% 내지 2 원자%의 Ge 및 1 원자% 내지 2 원자%의 C, Sn, 및 Pb로부터 선택되는 하나 이상의 등전자 불순물을 포함하는 재료는 개선된 성능지수(ZT)을 보일 수 있다. 본 문단에서 언급된 각각의 재료는, 예를 들면, 0.01 원자% 내지 1 원자%의 Ge, 또는 0.1 원자% 내지 0.9 원자%의 Ge, 또는 0.2 원자% 내지 0.8 원자%의 Ge, 또는 0.3 원자% 내지 0.7 원자%의 Ge, 또는 0.4 원자% 내지 0.6 원자%의 Ge, 또는 약 0.5 원자%의 Ge를 포함한다.
다른 재료가 또한 제조되었고, 이것의 다른 샘플의 열전도율이 측정되어 표 2에 요약되어 있다. 샘플은 도 9에 예시된 것과 유사한 확산 장치를 이용하여 제조되었다. 더 구체적으로, 1.0 g의 주석 쇼트(shot)(99.8%, Sigma Aldrich)가 도가니 내에 다공질(프리티드(fritted)) 유리 디스크 하에 설치되었다. 인으로 N 도핑된 2.5 g의 실리콘 나노와이어가 프리티드 디스크의 상면에 설치되었고, 도가니 상에 뚜껑이 설치되었다. 장입물을 가진 도가니가 소결노 내에 설치되었고, 온도가 1100 ℃까지 승온되었고, 이 온도에서 48 시간 동안 유지되었다. 노의 최대 N2 유량의 40%(예를 들면, 100 표준 cm3/분의 40%)가 샘플 상으로 유동하였다. 실리콘 내의 주석의 확산 상수(D)는 약 1E-15 cm2/초이고, 이것에 기초하여 약 200 nm의 확산 깊이를 제공하기 위해 약 30 시간의 확산 시간이 예상될 수 있다. 제 1 대조 펠릿이 확산노 내에서 유사하게 제조되었으나, 펠릿 내로 주석은 확산되지 않았다. 제 2 대조 펠릿은 확산노로 가열되지 않았다. 제 1 대조 펠릿 및 주석을 포함하는 펠릿을 위한 노의 가동 중에 도가니의 뚜껑의 주위에 백색의 잔류물이 형성된 것이 관찰되었다. 이 잔류물은 에너지 분산 X선 분광법(EDX)을 이용하여 분석되었고, 이 잔류물은 Sn을 함유하지 않는다고 판정되었다. 잔류물의 주사전자현미경(SEM)은 나노구조의 필라멘트를 보여주었다. 임의의 이론에 구애됨이 없이, 이 잔류물은 SiO2일지도 모른다고 생각된다.
3 개의 샘플의 열전도율 및 전기저항률이 위에 기재된 것과 유사하게 측정되었다. 또한, 얻어진 펠릿의 질량, 두께, 및 직경을 측정하고, 벌크 실리콘의 질량/체적(2.33 g/cm3)의 비율과 이것의 질량/체적의 비율을 비교함으로써 샘플의 상대 밀도가 측정되었다. 이 결과는 주석과 같은 등전자 불순물을 함유하면 공정의 다른 효과와 독립적으로 소결된 나노와이어의 열전도율을 감소시킬 수 있다는 것을 입증하는 것으로 해석될 수 있다. 예를 들면, 표 2로부터, 주석을 포함하는 샘플의 열전도율은 약 5.5-6 W/m/K인 것으로 측정되었고, 이것은 제 2 대조 샘플의 9.1-13 W/m/K의 열전도율의 약 46-60%, 그리고 제 1 대조 샘플의 7.5-8 W/m/K의 열전도율의 약 73-75%라는 것을 알 수 있다. 따라서, 주석을 첨가하면 주석을 첨가하지 않은 유사한 샘플보다 상당히 낮은 열전도율을 제공한다는 것을 알 수 있다. 임의의 이론에 구애됨이 없이, Sn 불순물은 Si 나노와이어계 펠릿의 소결을 억제할지도 모른다고 생각된다.
Si 나노와이어의 샘플 제조 상대 밀도 [%] 열전도율 [W/m/K]
Sn 도핑되지 않음, 가열되지 않음 66 9.1 13
Sn 도핑되지 않음, N2환경에서1100℃까지가열 56 7.5 8
Sn 도핑됨, N2환경에서1100℃까지가열 55 5.5 6
따라서, 본 명세서에 제시된 바와 같이, 등전자 불순물, 예를 들면, 실리콘에 비해 비교적 무겁거나 가벼운 원자(또는 이들의 혼합물)을 재료 내에 도입하는 것은 열전도율을 감소시키기 위해 적용될 수 있다. Si 재료 내에 적어도 하나 이상의 등전자 불순물을 도입함으로써, 열전도율은 전자 구조를 훼손함이 없이 크게 감소될 수 있고, 이것에 의해 Si는 예를 들면, 나노리본, 나노결정, 나노와이어, 역오팔, 저차원 실리콘 재료(박막, 나노구조의 실리콘 분말, 메소다공질 입자 등), 미가공 실리콘 재료, 웨이퍼, 및 적어도 부분적으로 벌크 형태로 소결된 구조로 제공될 수 있는 유망한 열전 재료가 된다. 예를 들면, III족 또는 V족 원소로부터의 전자적 N형 또는 P형 도펀트도 또한 재료, 예를 들면, N형 또는 P형 열전 레그를 형성하기 위한 기본 재료로서 사용하기 위한 재료의 제백 계수 및 전기저항률을 더욱 향상 및 최적화하기 위해 도입될 수 있다.
예를 들면, 비교적 무거운 원자는 재료의 열전도율을 감소시키기 위해 열전 재료 내에 포함될 수 있다. 임의의 이론에 구애됨이 없이, 비교적 무겁고, 비교적 약하게 결합된 원자는 낮은 효율의 열 수송체인 것으로 생각된다. Si 재료 내에 도입되었을 때, 이러한 원자는 열 전달을 방해하는 포논 산란 부위의 역할을 할 수 있다. 임의의 이론에 구애됨이 없이, 특정한 양의 특정한 등전자 원소는 실리콘의 열전도율을 감소시킬 수 있고, 제백 계수 및 전기전도율에 비교적 낮은 또는 최소의 영향을 미치는 것으로 생각된다. IV족 동위원소를 포함하는 임의의 조합의 등전자 원자가 사용될 수 있다. 포함될 특히 간단한 등원자 원소는 주석이고, 이것은 실리콘 내에서 비교적 높은 고체 용해도, 실리콘 내에서 비교적 높은 확산도, Si와 유사한 결합 구조를 갖고, Si보다 약 4.3배 더 큰 질량을 갖는다. 표준 전자 도펀트(P 또는 B)와 관련하여, Sn 불순물은 독자적으로 또는 다른 등전자 불순물과 조합하여 실리콘계 열전 재료의 열전 성능지수(ZT)를 상당히 개선시킬 수 있다. 그러나, 열전 특성이 향상된 재료를 제공하기 위해 실리콘 내에 C, Ge, Sn, 및 Pb 중 하나 이상의 임의의 적절한 조합이 포함될 수 있다는 것이 이해되어야 한다.
다른 실시형태에 따르면, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다. 하나의 실시예에서, 열전 재료는 위에서 도 1b 및/또는 도 1c를 참조하여 기재되어 있다. 다른 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다.
하나의 실시예에서, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 포함한다. 하나의 실시예에서, 열전 재료는 위에서 도 1c를 참조하여 기재되어 있다. 다른 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다.
다른 실시예에서, 하나 이상의 등전자 불순물 원자 및 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 실리콘의 격자간극 내에 배치된다. 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 열전 재료는 실리콘 내에 배치되는 N형 또는 P형 도펀트를 더 포함한다. 다른 실시예에서, 열전 재료는 본질적으로 실리콘, 하나 이상의 등전자 불순물 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어진다. 다른 실시예에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 재료는 게르마늄을 더 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 납을 포함하고, 이 재료는 게르마늄을 더 포함한다.
다른 실시예에서, 나노결정, 나노와이어, 또는 나노리본은 실리콘, 및 이 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 하나 이상의 등전자 불순물 원자를 포함한다. 하나의 실시예에서, 열전 재료는 위에서 도 1b 및/또는 도 1c를 참조하여 기재되어 있다. 다른 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다.
다른 실시형태에 따르면, 열전 전환용 디바이스는 제 1 전극, 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 배치되는 열전 재료를 포함한다. 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다. 하나의 실시예에서, 본 디바이스는 위에서 도 2a, 도 2b, 및/또는 도 2c를 참조하여 기재되어 있다. 다른 실시예에서, 열전 재료는 위에서 도 1b 및/또는 도 1c를 참조하여 기재되어 있다. 다른 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다.
다른 실시예에서, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 더 포함한다. 하나의 실시예에서, 열전 재료는 위에서 도 1c를 참조하여 기재되어 있다. 다른 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다.
다른 실시예에서, 하나 이상의 등전자 불순물 원자 및 게르마늄 원자의 각각은 실리콘 내의 실리콘 원자를 독립적으로 치환하거나, 실리콘의 격자간극 내에 배치된다. 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 열전 재료는 실리콘 내에 배치되는 N형 또는 P형 도펀트를 더 포함한다. 다른 실시예에서, 열전 재료는 본질적으로 실리콘, 하나 이상의 등전자 불순물 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어진다. 다른 실시예에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 디바이스는 제 1 전극 및 제 2 전극이 서로 상이한 온도인 것에 기초하여 열전 재료를 통해 제 1 전극과 제 2 전극 사이에서 흐르는 전류를 발생시키도록 구성된다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 재료는 게르마늄을 더 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 납을 포함하고, 이 재료는 게르마늄을 더 포함한다. 또 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석을 포함하고, 이 재료는 게르마늄을 더 포함한다.
또 다른 실시형태에 따르면, 열전 재료를 제조하는 방법은 실리콘을 제공하는 단계, 및 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자를 배치하는 단계를 포함한다. 하나의 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다. 다른 실시예에서, 열전 재료는 위에서 도 1b 및/또는 도 1c를 참조하여 기재되어 있다.
다른 실시예에서, 이 방법은 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 게르마늄 원자를 배치하는 단계를 포함한다. 하나의 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다. 다른 실시예에서, 열전 재료는 위에서 도 1c를 참조하여 기재되어 있다.
또 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 이 방법은 실리콘 내의 실리콘 원자를 하나 이상의 등전자 불순물 원자 및 게르마늄 원자의 각각으로 독립적으로 치환시키는 단계, 또는 실리콘의 격자간극 내에 등전자 불순물 원자 또는 게르마늄 원자를 배치하는 단계를 포함한다. 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 이 방법은 실리콘 내에 N형 또는 P형 도펀트를 배치하는 단계를 더 포함한다. 다른 실시예에서, 열전 재료는 본질적으로 실리콘, 하나 이상의 등전자 불순물 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어진다. 다른 실시예에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 또 다른 실시예에서, 실리콘 내에 하나 이상의 등전자 불순물 원자를 배치하는 단계는 확산노 내에 실리콘을 배치하는 단계, 및 확산노 내에서 실리콘 내로 하나 이상의 등전자 불순물 원자를 확산시키는 단계를 포함한다. 또 다른 실시예에서, 실리콘 내에 하나 이상의 등전자 불순물 원자를 배치하는 단계는 실리콘과 하나 이상의 등전자 불순물의 분말상 혼합물을 얻는 단계, 및 하나 이상의 등전자 불순물 원자가 내부에 배치되는 실리콘을 형성하기 위해 분말상 혼합물을 소결시키는 단계를 포함한다. 또 다른 실시예에서, 실리콘 내에 하나 이상의 등전자 불순물 원자를 배치하는 단계는 실리콘과 하나 이상의 등전자 불순물의 융체를 얻는 단계, 및 하나 이상의 등전자 불순물 원자가 내부에 배치되는 실리콘을 형성하기 위해 융체를 응고시키는 단계를 포함한다. 또 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 재료는 게르마늄을 더 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 납을 포함하고, 이 재료는 게르마늄을 더 포함한다. 또 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석을 포함하고, 이 재료는 게르마늄을 더 포함한다.
또 다른 실시형태에 따르면, 열전 디바이스를 제조하는 방법은 열전 재료를 제공하는 단계, 및 제 1 전극과 제 2 전극 사이에 열전 재료를 배치하는 단계를 포함한다. 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다. 하나의 실시예에서, 본 디바이스 적어도 도 6에 따라 제조된다. 다른 실시예에서, 본 디바이스는 위에서 도 2a, 도 2b, 및/또는 도 2c를 참조하여 기재되어 있다. 다른 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다. 다른 실시예에서, 열전 재료는 위에서 도 1b 및/또는 도 1c를 참조하여 기재되어 있다.
다른 실시예에서, 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 게르마늄의 포화 한계 미만으로 실리콘 내에 배치되는 게르마늄 원자를 더 포함한다. 하나의 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다. 다른 실시예에서, 열전 재료는 위에서 도 1c를 참조하여 기재되어 있다.
또 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자 및 게르마늄 원자의 각각은 실리콘 내의 실리콘 원자를 독립적으로 치환하거나, 실리콘의 격자간극 내에 배치된다. 다른 실시예에서, 실리콘, 하나 이상의 등전자 불순물 원자, 및 게르마늄 원자는 단상의 열전 재료를 형성한다. 다른 실시예에서, 열전 재료는 실리콘 내에 배치되는 N형 또는 P형 도펀트를 더 포함한다. 다른 실시예에서, 열전 재료는 본질적으로 실리콘, 하나 이상의 등전자 불순물 원자, 게르마늄 원자, 및 N형 또는 P형 도펀트로 이루어진다. 다른 실시예에서, 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%이다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 재료는 게르마늄을 더 포함한다. 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 납을 포함하고, 이 재료는 게르마늄을 더 포함한다. 또 다른 실시예에서, 하나 이상의 등전자 불순물 원자는 주석을 포함하고, 이 재료는 게르마늄을 더 포함한다.
또 다른 실시형태에 따르면, 열전 디바이스를 사용하는 방법은 열전 디바이스를 제공하는 단계, 및 제 1 전극 및 제 2 전극이 서로 상이한 온도인 것에 기초하여 열전 재료를 통해 제 1 전극과 제 2 전극 사이에서 흐르는 전류를 발생시키는 단계를 포함한다. 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다. 하나의 실시예에서, 본 디바이스 적어도 도 6에 따라 제조 및 사용된다. 다른 실시예에서, 본 디바이스는 위에서 도 2a 및/또는 도 2b를 참조하여 기재되어 있다. 다른 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다. 다른 실시예에서, 열전 재료는 위에서 도 1b 및/또는 도 1c를 참조하여 기재되어 있다.
또 다른 실시형태에 따르면, 열전 디바이스를 사용하는 방법은 열전 디바이스를 제공하는 단계, 및 전류에 반응하여 열전 재료를 통해 제 1 전극으로부터 제 2 전극으로 히트 펌핑하는 단계를 포함한다. 열전 재료는 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 실리콘 내에 배치되는 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 등전자 불순물 원자 및 실리콘을 포함한다. 하나의 실시예에서, 본 디바이스 적어도 도 6에 따라 제조 및 사용된다. 다른 실시예에서, 본 디바이스는 위에서 도 2c를 참조하여 기재되어 있다. 다른 실시예에서, 열전 재료는 적어도 도 7, 도 8a, 도 8b, 도 8c, 도 8d, 도 8e, 도 8f, 및/또는 도 9에 따라 제조된다. 다른 실시예에서, 열전 재료는 위에서 도 1b 및/또는 도 1c를 참조하여 기재되어 있다.
본 발명의 구체적인 실시형태가 설명되었으나, 이 설명된 실시형태와 등가인 다른 실시형태가 존재한다는 것을 본 기술분야의 당업자는 이해할 것이다. 예를 들면, 본 발명의 다양한 실시형태 및/또는 실시예는 조합될 수 있다. 따라서, 본 발명은 구체적으로 설명된 실시형태에 의해 제한되지 않고, 오로지 첨부된 청구항의 범위에 의해서만 제한된다는 것을 이해해야 한다.

Claims (61)

  1. 열전 재료로서,
    실리콘; 및
    상기 실리콘을 통해 전파되는 열 포논(thermal phonon)을 산란시키기에 충분한 양으로, 그리고 상기 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 상기 실리콘 내에 배치되는, 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 하나 이상의 상기 등전자 불순물 원자를 포함하는, 열전 재료.
  2. 제 1 항에 있어서,
    상기 열전 재료는 상기 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 상기 실리콘 내의 게르마늄의 포화 한계 미만으로 상기 실리콘 내에 배치되는 게르마늄 원자를 더 포함하는, 열전 재료.
  3. 제 2 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자 및 상기 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 상기 실리콘의 격자간극(interstice) 내에 배치되는, 열전 재료.
  4. 제 3 항에 있어서,
    상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 및 상기 게르마늄 원자는 단상(single phase)의 상기 열전 재료를 형성하는, 열전 재료.
  5. 제 2 항에 있어서,
    상기 열전 재료는 상기 실리콘 내에 배치되는 N형 또는 P형 도펀트(dopant)를 더 포함하는, 열전 재료.
  6. 제 5 항에 있어서,
    상기 열전 재료는 본질적으로 상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 상기 게르마늄 원자, 및 상기 N형 또는 P형 도펀트로 이루어지는, 열전 재료.
  7. 제 2 항에 있어서,
    상기 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 상기 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%인, 열전 재료.
  8. 제 1 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%인, 열전 재료.
  9. 제 1 항의 열전 재료를 포함하는 나노결정, 나노와이어, 또는 나노리본.
  10. 제 1 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함하는, 열전 재료.
  11. 제 1 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함하는, 열전 재료.
  12. 제 1 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 상기 재료는 게르마늄을 포함하는, 열전 재료.
  13. 제 1 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 납을 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 재료.
  14. 열전 전환용 디바이스로서, 상기 디바이스는,
    제 1 전극;
    제 2 전극;
    상기 제 1 전극과 상기 제 2 전극 사이에 배치되는 열전 재료를 포함하고, 상기 열전 재료는,
    실리콘; 및
    상기 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 상기 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 상기 실리콘 내에 배치되는, 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 상기 하나 이상의 등전자 불순물 원자를 포함하는, 열전 전환용 디바이스.
  15. 제 14 항에 있어서,
    상기 열전 재료는 상기 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 상기 실리콘 내의 게르마늄의 포화 한계 미만으로 상기 실리콘 내에 배치되는 게르마늄 원자를 더 포함하는, 열전 전환용 디바이스.
  16. 제 15 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자 및 상기 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 상기 실리콘의 격자간극 내에 배치되는, 열전 전환용 디바이스.
  17. 제 16 항에 있어서,
    상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 및 상기 게르마늄 원자는 단상의 상기 열전 재료를 형성하는, 열전 전환용 디바이스.
  18. 제 15 항에 있어서,
    상기 열전 재료는 상기 실리콘 내에 배치되는 N형 또는 P형 도펀트를 더 포함하는, 열전 전환용 디바이스.
  19. 제 18 항에 있어서,
    상기 열전 재료는 본질적으로 상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 상기 게르마늄 원자, 및 상기 N형 또는 P형 도펀트로 이루어지는, 열전 전환용 디바이스.
  20. 제 18 항에 있어서,
    상기 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 상기 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%인, 열전 전환용 디바이스.
  21. 제 14 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%인, 열전 전환용 디바이스.
  22. 제 14 항에 있어서,
    상기 디바이스는 제 1 전극 및 제 2 전극이 서로 상이한 온도인 것에 기초하여 상기 열전 재료를 통해 상기 제 1 전극과 상기 제 2 전극 사이에서 흐르는 전류를 발생시키도록 구성되는, 열전 전환용 디바이스.
  23. 제 14 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함하는, 열전 전환용 디바이스.
  24. 제 14 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함하는, 열전 전환용 디바이스.
  25. 제 14 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 전환용 디바이스.
  26. 제 14 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 납을 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 전환용 디바이스.
  27. 열전 재료를 제조하는 방법으로서, 상기 방법은,
    실리콘을 제공하는 단계; 및
    상기 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 상기 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 상기 실리콘 내에 상기 하나 이상의 등전자 불순물 원자를 배치하는 단계를 포함하는, 열전 재료를 제조하는 방법.
  28. 제 27 항에 있어서,
    상기 방법은 상기 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 상기 실리콘 내의 게르마늄의 포화 한계 미만으로 상기 실리콘 내에 게르마늄 원자를 배치하는 단계를 더 포함하는, 열전 재료를 제조하는 방법.
  29. 제 28 항에 있어서,
    상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 및 상기 게르마늄 원자는 단상의 상기 열전 재료를 형성하는, 열전 재료를 제조하는 방법.
  30. 제 28 항에 있어서,
    상기 방법은 실리콘 원자를 상기 하나 이상의 등전자 불순물 원자 및 상기 게르마늄 원자의 각각으로 독립적으로 치환시키는 단계, 또는 상기 실리콘의 격자간극 내에 상기 등전자 불순물 또는 게르마늄 원자를 배치하는 단계를 포함하는, 열전 재료를 제조하는 방법.
  31. 제 28 항에 있어서,
    상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 및 상기 게르마늄 원자는 단상의 상기 열전 재료를 형성하는, 열전 재료를 제조하는 방법.
  32. 제 31 항에 있어서,
    상기 방법은 상기 실리콘 내에 N형 또는 P형 도펀트를 배치하는 단계를 더 포함하는, 열전 재료를 제조하는 방법.
  33. 제 32 항에 있어서,
    상기 열전 재료는 본질적으로 상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 상기 게르마늄 원자, 및 상기 N형 또는 P형 도펀트로 이루어지는, 열전 재료를 제조하는 방법.
  34. 제 28 항에 있어서,
    상기 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 상기 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%인, 열전 재료를 제조하는 방법.
  35. 제 27 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%인, 열전 재료를 제조하는 방법.
  36. 제 27 항에 있어서,
    상기 실리콘 내에 상기 하나 이상의 등전자 불순물 원자를 배치하는 단계는,
    확산노 내에 상기 실리콘을 배치하는 단계; 및
    상기 확산노 내의 상기 실리콘 내에 상기 하나 이상의 등전자 불순물 원자를 확산시키는 단계를 포함하는, 열전 재료를 제조하는 방법.
  37. 제 27 항에 있어서,
    상기 실리콘 내에 상기 하나 이상의 등전자 불순물 원자를 배치하는 단계는,
    실리콘과 상기 하나 이상의 등전자 불순물 원자의 분말상 혼합물을 얻는 단계; 및
    상기 하나 이상의 등전자 불순물 원자가 내부에 배치되는 상기 실리콘을 형성하기 위해 상기 분말상 혼합물을 소결하는 단계를 포함하는, 열전 재료를 제조하는 방법.
  38. 제 27 항에 있어서,
    상기 실리콘 내에 상기 하나 이상의 등전자 불순물 원자를 배치하는 단계는,
    실리콘과 상기 하나 이상의 등전자 불순물 원자의 융체를 얻는 단계; 및
    상기 하나 이상의 등전자 불순물 원자가 내부에 배치되는 상기 실리콘을 형성하기 위해 상기 융체를 응고시키는 단계를 포함하는, 열전 재료를 제조하는 방법.
  39. 제 27 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함하는, 열전 재료를 제조하는 방법.
  40. 제 27 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함하는, 열전 재료를 제조하는 방법.
  41. 제 27 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 재료를 제조하는 방법.
  42. 제 27 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 납을 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 재료를 제조하는 방법.
  43. 열전 디바이스를 제조하는 방법으로서, 상기 방법은,
    열전 재료를 제공하는 단계 － 상기 열전 재료는 실리콘; 및 상기 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 상기 실리콘 내의 하나 이상의 등전자 불순물 원자의 포화 한계 미만으로 상기 실리콘 내에 배치되는, 탄소, 주석 및 납으로 이루어지는 그룹으로부터 선택되는 상기 하나 이상의 등전자 불순물 원자를 포함함 －; 및
    제 1 전극과 제 2 전극 사이에 상기 열전 재료를 배치하는 단계를 포함하는, 열전 디바이스를 제조하는 방법.
  44. 제 43 항에 있어서,
    상기 열전 재료는 상기 실리콘을 통해 전파되는 열 포논을 산란시키기에 충분한 양으로, 그리고 상기 실리콘 내의 게르마늄의 포화 한계 미만으로 상기 실리콘 내에 배치되는 게르마늄 원자를 더 포함하는, 열전 디바이스를 제조하는 방법.
  45. 제 44 항에 있어서,
    상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 및 상기 게르마늄 원자는 단상의 상기 열전 재료를 형성하는, 열전 재료를 제조하는 방법.
  46. 제 44 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자 및 상기 게르마늄 원자의 각각은 실리콘 원자를 독립적으로 치환하거나, 상기 실리콘의 격자간극 내에 배치되는, 열전 디바이스를 제조하는 방법.
  47. 제 44 항에 있어서,
    상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 및 상기 게르마늄 원자는 단상의 상기 열전 재료를 형성하는, 열전 재료를 제조하는 방법.
  48. 제 44 항에 있어서,
    상기 열전 재료는 상기 실리콘 내에 배치되는 N형 또는 P형 도펀트를 더 포함하는, 열전 디바이스를 제조하는 방법.
  49. 제 48 항에 있어서,
    상기 열전 재료는 본질적으로 상기 실리콘, 상기 하나 이상의 등전자 불순물 원자, 상기 게르마늄 원자, 및 상기 N형 또는 P형 도펀트로 이루어지는, 열전 재료를 제조하는 방법.
  50. 제 44 항에 있어서,
    상기 게르마늄 원자의 양은 약 0.001 원자% 내지 약 2 원자%이고, 상기 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%인, 열전 재료를 제조하는 방법.
  51. 제 43 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자의 각각의 양은 약 0.001 원자% 내지 약 2 원자%인, 열전 재료를 제조하는 방법.
  52. 제 43 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 주석 및 탄소를 포함하는, 열전 재료를 제조하는 방법.
  53. 제 43 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 주석 및 납을 포함하는, 열전 재료를 제조하는 방법.
  54. 제 43 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 재료를 제조하는 방법.
  55. 제 43 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 납을 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 재료를 제조하는 방법.
  56. 열전 디바이스를 사용하는 방법으로서, 상기 방법은,
    제 43 항의 방법을 사용하는 열전 디바이스를 제공하는 단계; 및
    제 1 전극 및 제 2 전극이 서로 상이한 온도인 것에 기초하여 상기 열전 재료를 통해 상기 제 1 전극과 상기 제 2 전극 사이에서 흐르는 전류를 발생시키는 단계를 포함하는, 열전 디바이스를 사용하는 방법.
  57. 열전 디바이스를 사용하는 방법으로서, 상기 방법은,
    제 43 항의 방법을 사용하는 열전 디바이스를 제공하는 단계; 및
    전류에 반응하여 상기 열전 재료를 통해 상기 제 1 전극으로부터 상기 제 2 전극으로 히트 펌핑하는 단계를 포함하는, 열전 디바이스를 사용하는 방법.
  58. 제 1 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 주석을 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 재료.
  59. 제 14 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 전환용 디바이스.
  60. 제 27 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 재료를 제조하는 방법.
  61. 제 43 항에 있어서,
    상기 하나 이상의 등전자 불순물 원자는 탄소를 포함하고, 상기 재료는 게르마늄을 더 포함하는, 열전 재료를 제조하는 방법.
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