KR20160018488A - 입력 디바이스 및 송신 방법, 호스트 디바이스 및 수신 방법, 그리고 신호 처리 시스템 및 송수신 방법 - Google Patents

Abstract

본 기술은, 플러그를 갖는 플러그 디바이스로부터 잭을 갖는 잭 디바이스에의, 복수의 전기 신호를 다중화한 다중화 데이터의 송수신을 용이하게 행할 수 있도록 하는 입력 디바이스 및 송신 방법, 호스트 디바이스 및 수신 방법, 그리고 신호 처리 시스템 및 송수신 방법에 관한 것이다. 입력 디바이스는, 잭을 갖는 잭 디바이스가, 복수의 전기 신호를 다중화한 다중화 데이터를 다룰 수 있는 대응 디바이스인지 여부를 검출하여, 잭 디바이스가 대응 디바이스인 경우에 다중화 데이터를 플러그를 통하여 송신한다. 호스트 디바이스는, 플러그를 갖는 플러그 디바이스가 대응 디바이스인지 여부를 검출하여, 플러그 디바이스가 대응 디바이스인 경우에 그 플러그 디바이스로부터 송신되어 오는 다중화 데이터를 잭을 통하여 수신한다. 본 기술은 잭이나 플러그를 갖는 음악 플레이어나 헤드셋 등에 적용할 수 있다.

Description

입력 디바이스 및 송신 방법, 호스트 디바이스 및 수신 방법, 그리고 신호 처리 시스템 및 송수신 방법 {INPUT DEVICE AND TRANSMISSION METHOD, HOST DEVICE AND RECEPTION METHOD, AND SIGNAL PROCESSING SYSTEM AND TRANSMISSION/RECEPTION METHOD}

본 기술은, 입력 디바이스 및 송신 방법, 호스트 디바이스 및 수신 방법, 그리고 신호 처리 시스템 및 송수신 방법에 관한 것이며, 특히, 예를 들어 플러그를 갖는 플러그 디바이스로부터 잭을 갖는 잭 디바이스에의, 복수의 전기 신호를 다중화한 다중화 데이터의 송수신을 용이하게 행할 수 있도록 하는 입력 디바이스 및 송신 방법, 호스트 디바이스 및 수신 방법, 그리고 신호 처리 시스템 및 송수신 방법에 관한 것이다.

예를 들어 복수의 마이크(마이크로폰)를 갖는 헤드셋에 있어서, 복수의 마이크 각각이 출력하는 아날로그 신호를, 하나의 단자(핀)로, 음성 통신 가능한 호스트 디바이스에 송신하는 기술이 제안되어 있다(예를 들어 특허문헌 1을 참조).

미국 특허 출원 공개 제2010/0284525호

그런데 최근에는, 플러그를 갖는 플러그 디바이스로부터 잭을 갖는 잭 디바이스에의, 복수의 전기 신호를 다중화한 다중화 데이터의 송수신을 용이하게 행할 수 있는 기술의 제안이 요청되고 있다.

본 기술은 이러한 상황을 감안하여 이루어진 것이며, 플러그 디바이스로부터 잭 디바이스에의, 복수의 전기 신호를 다중화한 다중화 데이터의 송수신을 용이하게 행할 수 있도록 하는 것이다.

본 기술의 입력 디바이스는, 잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와, 물리량을 전기 신호로 변환하는 복수의 변환부와, 상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하는 검출부와, 상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 송신 처리부를 구비하는 입력 디바이스이다.

본 기술의 송신 방법은, 잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와, 물리량을 전기 신호로 변환하는 복수의 변환부를 갖는 입력 디바이스가, 상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여, 상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 스텝을 포함하는 상기 입력 디바이스의 송신 방법이다.

이상과 같은 본 기술의 입력 디바이스 및 송신 방법에 있어서는, 상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부가 검출된다. 그리고 상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터가 상기 플러그를 통하여 송신된다.

본 기술의 호스트 디바이스는, 플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭과, 상기 플러그 디바이스가, 물리량을 전기 신호로 변환하는 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하는 검출부와, 상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 수신 처리부를 구비하는 호스트 디바이스이다.

본 기술의 수신 방법은, 플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭을 갖는 호스트 디바이스가, 상기 플러그 디바이스가, 물리량을 전기 신호로 변환하는 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여, 상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 스텝을 포함하는 상기 호스트 디바이스의 수신 방법이다.

이상과 같은 본 기술의 호스트 디바이스 및 수신 방법에 있어서는, 상기 플러그 디바이스가, 물리량을 전기 신호로 변환하는 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부가 검출된다. 그리고 상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터가 상기 잭을 통하여 수신된다.

본 기술의 신호 처리 시스템은, 잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와, 물리량을 전기 신호로 변환하는 복수의 변환부와, 상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하는 검출부와, 상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 송신 처리부를 갖는 입력 디바이스와, 플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭과, 상기 플러그 디바이스가 상기 대응 디바이스인지 여부를 검출하는 다른 검출부와, 상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 수신 처리부를 갖는 호스트 디바이스를 구비하는 신호 처리 시스템이다.

본 기술의 송수신 방법은, 잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와, 물리량을 전기 신호로 변환하는 복수의 변환부를 갖는 입력 디바이스가, 상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여, 상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 스텝과, 플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭을 갖는 호스트 디바이스가, 상기 플러그 디바이스가 상기 대응 디바이스인지 여부를 검출하여, 상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 스텝을 포함하는 송수신 방법이다.

이상과 같은 본 기술의 신호 처리 시스템 및 송수신 방법에 있어서는, 입력 디바이스에 있어서, 상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부가 검출되어, 상기 잭 디바이스가 상기 대응 디바이스인 경우에는 상기 다중화 데이터가 상기 플러그를 통하여 송신된다. 또한 호스트 디바이스에 있어서, 상기 플러그 디바이스가 상기 대응 디바이스인지 여부가 검출되어, 상기 플러그 디바이스가 상기 대응 디바이스인 경우에는, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터가 상기 잭을 통하여 수신된다.

또한 입력 디바이스 및 호스트 디바이스는 독립된 장치여도 되고, 하나의 장치를 구성하고 있는 일부여도 된다.

본 기술에 의하면, 플러그 디바이스로부터 잭 디바이스에의, 복수의 전기 신호를 다중화한 다중화 데이터의 송수신을 용이하게 행할 수 있다.

또한 본 명세서에 기재된 효과는 어디까지나 예시이며, 본 기술의 효과는 본 명세서에 기재된 효과에 한정되는 것은 아니고 부가적인 효과가 있어도 된다.

도 1은 본 기술을 적용한 신호 처리 시스템의 일 실시 형태의 구성예를 도시하는 블록도이다.
도 2는 호스트 디바이스(10) 및 입력 디바이스(20)의 제1 상세 구성예를 도시하는 블록도이다.
도 3은 호스트 디바이스(10) 및 입력 디바이스(20)의 처리를 설명하는 흐름도이다.
도 4는 호스트 디바이스(10) 및 입력 디바이스(20)의 제2 상세 구성예를 도시하는 블록도이다.
도 5는 호스트 디바이스(10) 및 입력 디바이스(20)의 제3 상세 구성예를 도시하는 블록도이다.
도 6은 호스트 디바이스(10) 및 입력 디바이스(20)의 제4 상세 구성예를 도시하는 블록도이다.
도 7은 호스트 디바이스(10) 및 입력 디바이스(20)의 제5 상세 구성예를 도시하는 블록도이다.
도 8은 호스트 디바이스(10) 및 입력 디바이스(20)의 제6 상세 구성예를 도시하는 블록도이다.
도 9는 호스트 디바이스(10) 및 입력 디바이스(20)의 처리를 설명하는 흐름도이다.
도 10은 호스트 디바이스(10) 및 입력 디바이스(20)의 제7 상세 구성예를 도시하는 블록도이다.
도 11은 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 교환되는 신호의 예를 나타내는 타이밍 차트이다.
도 12는 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 교환되는 신호의 예를 나타내는 타이밍 차트이다.
도 13은 호스트 디바이스(10)가 입력 디바이스(20)에 송신하는 커맨드로서의 신호의 예를 나타내는 타이밍 차트이다.
도 14는 FB 방식의 NC를 행하는 FB 방식의 NC 시스템의 구성예를 도시하는 블록도이다.
도 15는 FB 방식의 NC 시스템의 전달 함수를 설명하는 도면이다.
도 16은 FF 방식의 NC를 행하는 FF 방식의 NC 시스템의 구성예를 도시하는 블록도이다.
도 17은 FF 방식의 NC 시스템의 전달 함수를 설명하는 도면이다.
도 18은 FF+FB 방식의 NC를 행하는 FF+FB 방식의 NC 시스템의 구성예를 도시하는 블록도이다.
도 19는 노이즈 억제를 행하는 노이즈 억제 시스템의 구성예를 도시하는 블록도이다.
도 20은 호스트 디바이스(10) 및 입력 디바이스(20)를 적용한 애플리케이션 시스템의 외관 구성예를 도시하는 사시도이다.
도 21은 애플리케이션 시스템의 전기적인 구성예를 도시하는 블록도이다.
도 22는 불휘발성 메모리(85)에 기억된 디바이스 정보의 예를 나타내는 도면이다.
도 23은 애플리케이션 시스템을 적용한 제1 시스템의 외관 구성예를 도시하는 사시도이다.
도 24는 제1 시스템의 전기적인 구성예를 도시하는 블록도이다.
도 25는 애플리케이션 시스템을 적용한 제2 시스템의 외관 구성예를 도시하는 사시도이다.
도 26은 제2 시스템의 전기적인 구성예를 도시하는 블록도이다.
도 27은 애플리케이션 시스템을 적용한 제3 시스템의 외관 구성예를 도시하는 사시도이다.
도 28은 애플리케이션 시스템을 적용한 제4 시스템의 외관 구성예를 도시하는 사시도이다.
도 29는 애플리케이션 시스템을 적용한 제5 시스템의 외관 구성예를 도시하는 사시도이다.
도 30은 애플리케이션 시스템을 적용한 제6 시스템의 외관 구성예를 도시하는 사시도이다.
도 31은 애플리케이션 시스템을 적용한 제7 시스템의 외관 구성예를 도시하는 사시도이다.
도 32는 호스트 디바이스(10) 및 입력 디바이스(20)의 제8 상세 구성예를 도시하는 블록도이다.
도 33은 스위치부(401)의 구성예를 도시하는 회로도이다.
도 34는 보호 다이오드를 설치했을 경우의 스위치부(401)의 구성예를 도시하는 회로도이다.
도 35는 스위치부(411)의 구성예를 도시하는 회로도이다.
도 36은 보호 다이오드를 설치했을 경우의 스위치부(411)의 구성예를 도시하는 회로도이다.
도 37은 본 기술을 적용한 컴퓨터의 일 실시 형태의 구성예를 도시하는 블록도이다.

<본 기술을 적용한 신호 처리 시스템의 일 실시 형태>

도 1은 본 기술을 적용한 신호 처리 시스템(시스템이란, 복수의 장치가 논리적으로 집합한 것을 말하며, 각 구성의 장치가 동일한 하우징 내에 있는지 여부는 불문함)의 일 실시 형태의 구성예를 도시하는 블록도이다.

도 1에 있어서, 신호 처리 시스템은 호스트 디바이스(10)와 입력 디바이스(20)를 갖는다.

호스트 디바이스(10)는, 신호 처리 블록(11), 아날로그 음향 인터페이스(12), 다중화 데이터 인터페이스(13), 잭(14) 및 클럭 생성부(15)를 갖는다.

호스트 디바이스(10)는 잭을 갖는 잭 디바이스이며, 잭(14)에 플러그가 삽입되면 그 플러그를 갖는 플러그 디바이스이고, 예를 들어 입력 디바이스(20)로부터 송신되어 오는, 복수의 디지털 신호(전기 신호)를 다중화한 다중화 데이터를 잭(14)을 통하여 다중화 데이터 인터페이스(13)로 수신한다.

그리고 호스트 디바이스(10)에서는, 신호 처리 블록(11)에 있어서, 다중화 데이터 인터페이스(13)에서 수신된 다중화 데이터에 포함되는 디지털 신호를 사용하여 각종 신호 처리가 행해진다.

호스트 디바이스(10)로서는, 예를 들어 휴대 전화기나 스마트폰, 휴대형 음악 플레이어, 디지털 카메라, 노트북형 PC(Personal Computer) 등의, 신호 처리가 가능한 휴대 기기를 채용할 수 있다. 또한 호스트 디바이스(10)로서는, 예를 들어 태블릿 단말기나 거치형 PC, TV(텔레비전 수상기) 등의, 신호 처리가 가능한 임의의 기기를 채용할 수 있다.

신호 처리 블록(11)은, 예를 들어 CPU(Central Processing Unit)나 DSP(Digital Signal Processor) 등의 프로세서를 포함하는 MPU(Micro-Processing Unit) 등으로 구성되며, 다중화 데이터 인터페이스(13)로부터 공급되는 다중화 데이터에 포함되는 디지털 신호나, 아날로그 음향 인터페이스(12)로부터 공급되는 아날로그 신호를 사용하여 각종 신호 처리를 행한다.

또한 신호 처리 블록(11)은 필요에 따라, 신호 처리 등에 의하여 얻어지는 아날로그 음향 신호의, 아날로그 음향 인터페이스(12)에의 공급이나, 입력 디바이스(20)에의 커맨드 등의, 다중화 데이터 인터페이스(13)에의 공급, 그 외에 호스트 디바이스(10) 전체의 제어 등을 행한다.

아날로그 음향 인터페이스(12)는 잭(14)을 통하여 아날로그 음향 신호를 송수신하기 위한 인터페이스이며, 신호 처리 블록(11)으로부터 공급되는 아날로그 음향 신호를, 잭(14)에 플러그가 삽입된 플러그 디바이스(예를 들어 입력 디바이스(20))에 송신한다.

또한 아날로그 음향 인터페이스(12)는 잭(14)에 플러그가 삽입된 플러그 디바이스로부터 송신되어 오는 아날로그 신호(아날로그 음향 신호 등)를 수신하여 신호 처리 블록(11)에 공급한다.

다중화 데이터 인터페이스(13)는 잭(14)을 통하여 디지털 다중화 데이터를 송수신하기 위한 인터페이스이며, 잭(14)에 플러그가 삽입된 플러그 디바이스로부터 송신되어 오는 다중화 데이터를 수신하여 신호 처리 블록(11)에 공급한다.

또한 다중화 데이터 인터페이스(13)는 신호 처리 블록(11)으로부터 공급되는 신호(커맨드 등)를 잭(14)에 플러그가 삽입된 플러그 디바이스에 송신한다.

잭(14)에는 플러그 디바이스가 갖는 플러그가 삽입된다.

클럭 생성부(15)는 소정의 클럭을 생성하여, 호스트 디바이스(10)의 필요한 블록에 공급한다. 호스트 디바이스(10)는 클럭 생성부(15)가 생성하는 클럭에 동기하여 동작한다.

또한 호스트 디바이스(10)에 있어서, 아날로그 음향 인터페이스(12)는 필수적이지는 않다.

입력 디바이스(20)는 아날로그 음향 인터페이스(21), 다중화 데이터 인터페이스(22) 및 플러그(23)를 갖는다.

입력 디바이스(20)는 플러그를 갖는 플러그 디바이스이며, 플러그(23)가 잭에 삽입되면, 그 잭을 갖는 잭 디바이스인, 예를 들어 호스트 디바이스(10)에 다중화 데이터를, 다중화 데이터 인터페이스(13)로부터 플러그(23)를 통하여 송신한다.

따라서 입력 디바이스(20)는 호스트 디바이스(10)에 다중화 데이터를 입력(공급)하는 디바이스로서 기능한다.

입력 디바이스(20)로서는, 예를 들어 복수의 마이크를 갖는 헤드셋 등의, 물리량을 전기 신호로 변환하는 복수의 변환부(트랜스듀서)를 갖는 디바이스를 채용할 수 있다.

아날로그 음향 인터페이스(21)는 플러그(23)를 통하여 아날로그 음향 신호를 송수신하기 위한 인터페이스이며, 예를 들어 마이크(도 1에서는 도시하지 않음)에서 얻어진 아날로그 음향 신호 등을, 플러그(23)에 잭이 삽입된 잭 디바이스에 송신한다.

또한 아날로그 음향 인터페이스(21)는, 플러그(23)가 잭에 삽입된 잭 디바이스로부터 송신되어 오는 아날로그 음향 신호를 수신하여, 그 음향 신호에 대응하는 음향을 출력(방음)한다.

다중화 데이터 인터페이스(22)는 플러그(23)를 통하여 디지털 다중화 데이터를 송수신하기 위한 인터페이스이며, 예를 들어 복수의 마이크(도 1에서는 도시하지 않음)에서 얻어진 아날로그 음향 신호를 AD(Analog Digital) 변환하여 얻어지는 디지털 데이터를 다중화한 다중화 데이터를, 플러그(23)가 잭에 삽입된 잭 디바이스에 송신한다.

또한 다중화 데이터 인터페이스(22)는, 플러그(23)가 잭에 삽입된 잭 디바이스(예를 들어 호스트 디바이스(10))로부터 송신되고 있는 신호(커맨드 등)를 수신하여 소정의 처리를 행한다.

플러그(23)는 잭 디바이스가 갖는 잭에 삽입된다.

또한 입력 디바이스(20)에 있어서, 아날로그 음향 인터페이스(21)는 필수적이지는 않다.

여기서, 호스트 디바이스(10)는 다중화 데이터 인터페이스(13)를 가지므로, 후술하는 바와 같이 디지털 다중화 데이터를 취급할 수 있고, 입력 디바이스(20)는 다중화 데이터 인터페이스(22)를 가지므로, 역시 후술하는 바와 같이 디지털 다중화 데이터를 취급할 수 있다.

이상과 같은 디지털 다중화 데이터를 취급하는 것이 가능한 잭 디바이스 및 플러그 디바이스를 대응 디바이스라고 하기로 하면, 호스트 디바이스(10) 및 입력 디바이스(20)는 어느 쪽도 대응 디바이스이다.

이하, 설명을 이해하기 쉽게 하기 위하여, 호스트 디바이스(10)로서, 음악 플레이어나 전화기 등의 음향 신호를 처리하는 기기의 기능을 갖는 스마트폰을 채용함과 함께, 입력 디바이스(20)로서, 스마트폰으로서의 호스트 디바이스(10)에 접속되는 헤드셋을 채용하여, 호스트 디바이스(10) 및 입력 디바이스(20)의 상세 구성예에 대하여 설명한다.

<호스트 디바이스(10) 및 입력 디바이스(20)의 제1 상세 구성예>

도 2는 호스트 디바이스(10) 및 입력 디바이스(20)의 제1 상세 구성예를 도시하는 블록도이다.

여기서, 이하에서는, 잭(14) 및 플러그(23)로서 각각, 예를 들어 4극의 잭 및 플러그를 채용하기로 한다.

즉, 잭(14)은 2개(스테레오)의 음향 신호 단자 TJ1 및 TJ2, 1개의 마이크 단자 TJ3, 그리고 1개의 접지 단자 TJ4를 갖고, 플러그(23)도 2개의 음향 신호 단자 TP1 및 TP2, 1개의 마이크 단자 TP3, 그리고 1개의 접지 단자 TP4를 갖는다.

음향 신호 단자 TJ1 및 TJ2, 그리고 TP1 및 TP2는 2채널의 아날로그 음향 신호를 교환하기 위한 단자이다. 음향 신호 단자 TJ1 및 TP1은 L(Left) 채널용 단자이고, 음향 신호 단자 TJ2 및 TP2는 R(Right) 채널용 단자이다.

즉, 음향 신호 단자 TJ1은 L 채널의 음향 신호를 출력하는 단자이고, 음향 신호 단자 TJ2는 R 채널의 음향 신호를 출력하는 단자이다. 음향 신호 단자 TP1은 L 채널의 음향 신호의 공급을 받는 단자이고, 음향 신호 단자 TP2는 R 채널의 음향 신호의 공급을 받는 단자이다.

마이크 단자 TJ3 및 TP3은 마이크(후술하는 마이크(81₀ 내지 81₄) 중 하나인, 예를 들어 마이크(81₀))로부터 얻어지는 아날로그 음향 신호를 교환하기 위한 단자이다.

접지 단자 TJ4 및 TP4는 접지(GND)에 접속되는 단자이다.

플러그(23)가 잭(14)에 삽입되었을 때, 음향 신호 단자 TJ1과 TP1이 접속되고, 음향 신호 단자 TJ2와 TP2가 접속되며, 마이크 단자 TJ3과 TP3이 접속되고, 접지 단자 TJ4와 TP4가 접속된다.

여기서, 기존의 헤드셋 중에는, L 및 R 채널의 음향을 출력하는 음향 출력부로서의 드라이버(헤드폰 드라이버)(예를 들어 코일과 진동판 등으로 구성되는, 음향 신호를 공기의 진동으로서의 음향(음파)으로 변환하는 트랜스듀서)(스피커라고 불리는 경우도 있음)와 마이크가 설치되고 4극의 플러그를 갖는 헤드셋이 있다.

플러그(23)로서는, 상술한 바와 같은 기존의 헤드셋이 갖는 4극의 플러그와 동일한 플러그를 채용할 수 있으며, 잭(14)으로서는, 상술한 바와 같은 기존의 헤드셋이 갖는 4극의 플러그에 대응하는 4극의 잭을 채용할 수 있다.

이 경우, 플러그(23)는, 4극의 (플러그를 갖는) 기존의 헤드셋을 사용할 수 있는, 기존의 음악 플레이어 등의 잭 디바이스의 잭(4극의 잭)에 삽입할 수 있다. 또한 잭(14)에는 4극의 기존의 헤드셋의 플러그(4극의 플러그)를 삽입할 수 있다.

또한 플러그(23)는, 마이크 단자 TJ3에 상당하는 마이크 단자가 없는 3극의 잭에 삽입했을 경우에, 플러그(23)의 음향 신호 단자 TP1 및 TP2와, 3극의 잭의 음향 신호 단자가 접속됨과 함께, 플러그(23)의 접지 단자 TP4와, 3극의 잭의 접지 단자가 접속되며, 플러그(23)의 마이크 단자 TJ3은 단자끼리를 쇼트시키지 않도록 구성되어 있다. 잭(14)도 마찬가지이다.

또한 플러그(23)는, 기존의 헤드셋이 갖는 4극의 플러그와 동일한 플러그에 한정되는 것은 아니며, 또한 4극의 플러그에 한정되는 것은 아니다. 즉, 플러그(23)로서는, 예를 들어 1개(모노럴)의 음향 신호 단자 TP1, 1개의 마이크 단자 TP3 및 1개의 접지 단자 TP4를 갖는 3극의 플러그나, 2개의 음향 신호 단자 TJ1 및 TJ2, 1개의 마이크 단자 TJ3, 그리고 1개의 접지 단자 TJ4 외에, 별개의 마이크 단자나 소정의 신호용 단자를 갖는 5극 이상의 플러그를 채용할 수 있다. 단, 극 수(단자 수)가 많은 플러그는 구성이 복잡해지므로, 플러그(23)로서는 4극이나 5극, 6극 등의, 극단적으로 많지는 않은 극 수의 플러그를 채용할 수 있다.

이상의 점, 잭(14)에 대해서도 마찬가지이다.

여기서, 도 2에서는, 도면을 간략화하기 위하여 4극의 플러그(23)가 입력 디바이스(20)의 본체에, 말하자면 직접 설치되어 있지만, 4극의 플러그(23)는 4심의 케이블을 통하여 입력 디바이스(20)의 본체에 접속할 수 있다.

스마트폰으로서의 호스트 디바이스(10)에 있어서, 아날로그 음향 인터페이스(12)는 DAC(Digital Analog Converter)(31), 파워 증폭기(헤드폰 증폭기)(32) 및 저항(R)(33)을 갖는다.

DAC(31)에는 신호 처리 블록(11)으로부터 L 및 R 채널의 디지털 음향 신호, 즉, 예를 들어 음악 플레이어로서 기능하는 호스트 디바이스(10)에 있어서 재생된 악곡의 음향 신호나, 호스트 디바이스(10)가 전화기로서 수신한, 전화의 상대의 음성의 음향 신호 등이 공급된다.

DAC(31)는 신호 처리 블록(11)으로부터의 L 및 R 채널의 디지털 음향 신호를 DA 변환함으로써 L 및 R 채널의 아날로그 음향 신호를 얻어, 파워 증폭기(32)에 공급한다.

파워 증폭기(32)는 DAC(31)로부터의 L 및 R 채널의 아날로그 음향 신호를 필요에 따라 증폭하여, 각각 잭(14)의 음향 신호 단자 TJ1 및 TJ2에 출력한다.

플러그(23)가 잭(14)에 삽입되어 있는 경우, 상술한 바와 같이 음향 신호 단자 TJ1과 TP1이 접속되고 음향 신호 단자 TJ2와 TP2가 접속되므로, 잭(14)의 음향 신호 단자 TJ1 및 TJ2에 출력된 L 및 R 채널의 아날로그 음향 신호는 각각 플러그(23)의 음향 신호 단자 TP1 및 TP2에 출력된다.

저항(33)의 일단부는 전원 V_D에 접속되고, 타단부는 스위치(41)의 단자(41A)에 접속되어 있다.

스마트폰으로서의 호스트 디바이스(10)에 있어서, 다중화 데이터 인터페이스(13)는, 스위치(41), 콘덴서(43), 마이크 검출부(44), 대응 검출부(45), 인터럽터(46), 송수신 처리부(47), 레지스터(48) 및 I²C 인터페이스(I/F)(49)를 갖는다.

스위치(41)는 단자(41A 및 41B)를 갖고 잭(14)의 마이크 단자 TJ3에 접속되어 있다. 스위치(41)는 단자(41A 또는 41B)를 선택함으로써 잭(14)의 마이크 단자 TJ3과 단자(41A 또는 41B)를 접속한다.

스위치(41)는 디폴트, 즉, 초기 상태, 대기 상태, 잭(14)에 아무 것도 삽입되지 않은 상태, 및 스위치(41)가 단자(41B)를 선택하도록 전환이 행해지지 않은 상태에서는, 단자(41A 및 41B) 중 단자(41A)를 선택하고 있다.

단자(41A)에는, 상술한 바와 같이 저항(33)의 타단부가 접속되어 있는 것 외에, 후술하는 마이크(81₀)가 출력하는 아날로그 음향 신호 #0을 수신하기 위한 신호선인 음향 신호선 JA가 접속되어 있다.

음향 신호선 JA는 단자(41A)와 신호 처리 블록(11)을 접속하고 있으며, 스위치(41)가 단자(41A)(더 나아가 단자(41A)에 접속된 음향 신호선 JA)를 선택하면, 신호 처리 블록(11)은 단자(41A)에 접속된 음향 신호선 JA 및 스위치(41)를 통하여 잭(14)의 마이크 단자 TJ3에 접속된다.

또한 상술한 바와 같이 단자(41A)에는, 일단부가 전원 V_D에 접속된 저항(33)의 타단부도 접속되어 있어, 스위치(41)가 단자(41A)를 선택하면, 전원 V_D도 저항(33) 및 스위치(41)를 통하여 잭(14)의 마이크 단자 TJ3에 접속된다.

단자(41B)에는, 입력 디바이스(20)로부터 송신되어 오는 다중화 데이터를 수신하기 위한 다중화 데이터 신호선 JB가 접속되어 있다.

다중화 데이터 신호선 JB에는 단자(41B) 외에 전원 V_D와 송수신 처리부(47)가 접속하고 있으며, 따라서 스위치(41)가 단자(41B)(더 나아가 단자(41B)에 접속된 다중화 데이터 신호선 JB)를 선택하면, 전원 V_D 및 송수신 처리부(47)는 다중화 데이터 신호선 JB 및 스위치(41)를 통하여 잭(14)의 마이크 단자 TJ3에 접속된다.

콘덴서(43)는 그 일단부가 잭(14)의 마이크 단자 TJ3에 접속되고, 타단부가 대응 검출부(45)에 접속되어 있으며, 콘덴서(43)를 통하는 신호의 직류 성분을 커트한다.

마이크 검출부(44)는 잭(14)의 마이크 단자 TJ3의 전압을 감시하고 있다.

플러그(23)가 잭(14)에 삽입되면, 마이크 단자 TJ3과 TP3이 접속하고, 입력 디바이스(20)의 마이크(81₀)가 스위치(71), 플러그(23)의 마이크 단자 TP3, 잭(14)의 마이크 단자 TJ3, 스위치(41) 및 저항(33)을 통하여 전원 V_D에 접속한다.

이 경우, 입력 디바이스(20)의 마이크(81₀)는 호스트 디바이스(10)에 있어서, 수 ㏀의 직류 저항(성분)으로 되어 잭(14)의 마이크 단자 TJ3의 전압이 변화된다. 마이크 검출부(44)는 그 전압의 변화에 의하여, 마이크가 접속된 것, 즉, 4극의 플러그를 갖는 헤드셋 등의 마이크를 갖는 플러그 디바이스(의 플러그)가 잭(14)에 삽입된 것을 검출한다. 또한 마이크 검출부(44)에서는, 마이크 단자 TJ3의 전압 외에, 마이크 단자 TJ3으로 흐르는 전류 등의, 전압 이외의 신호의 변화에 기초하여, 마이크가 접속된 것을 검출할 수 있다.

마이크 검출부(44)는 마이크가 접속된 것을 검출하면, 마이크의 검출을 나타내는 마이크 검출 신호를 대응 검출부(45)에 공급한다.

대응 검출부(45)는 마이크 검출부(44)로부터 마이크 검출 신호가 공급되면, 즉, 마이크를 갖는 플러그 디바이스의 플러그가 잭(14)에 삽입되면, 그 플러그 디바이스가 대응 디바이스인지 여부를 검출하기 위한 핸드셰이크 신호를 출력한다.

대응 검출부(45)가 출력하는 핸드셰이크 신호는 콘덴서(43)를 통하여 잭(14)의 마이크 단자 TJ3에 공급된다.

여기서, 핸드셰이크 신호로서는, 예를 들어 수십 내지 수백 ㎑의 정현파 등을 채용할 수 있다.

대응 검출부(45)는 이상과 같이, 마이크 검출부(44)로부터 마이크 검출 신호가 공급되어 핸드셰이크 신호를 출력한 후, 잭(14)의 마이크 단자 TJ3으로부터 콘덴서(43)를 통하여 핸드셰이크 신호에 응답하는 소정의 신호를 수신했을 경우, 잭(14)에 플러그가 삽입된 플러그 디바이스가 대응 디바이스임을 검출한다.

잭(14)에 플러그가 삽입된 플러그 디바이스가 대응 디바이스인 것이 검출되면, 대응 검출부(45)는 단자(41A)를 선택한 스위치(41)를, 단자(41B)를 선택하도록 전환함과 함께, 그 스위치(41)의 전환의 취지를 인터럽터(46)에 공급한다.

인터럽터(46)는 대응 검출부(45)로부터, 스위치(41)가 단자(41B)를 선택하도록 전환된 취지가 공급되면, 대응 디바이스(의 플러그)가 잭(14)에 삽입된 취지를 신호 처리 블록(11)에 공급한다.

또한 여기서는, 대응 검출부(45)로부터 인터럽터(46)에 대하여 스위치(41)가 단자(41B)를 선택하도록 전환된 취지가 공급되었을 경우에, 인터럽터(46)가 대응 디바이스가 잭(14)에 삽입된 취지를 신호 처리 블록(11)에 공급하는 것으로 했지만, 대응 디바이스가 잭(14)에 삽입되었는지 여부에 대해서는, 신호 처리 블록(11)으로부터 인터럽터(46)에 대하여 정기적으로(또는 부정기적으로) 폴링을 가함으로써 문의하도록 할 수 있다.

신호 처리 블록(11)은 인터럽터(46)로부터, 대응 디바이스가 잭(14)에 삽입된 취지가 공급되면, 대응 디바이스용 신호 처리를 행한다.

송수신 처리부(47)에는 클럭 생성부(15)로부터 클럭이 공급되며, 송수신 처리부(47)는 클럭 생성부(15)로부터의 클럭에 동기하여 동작한다.

그리고 송수신 처리부(47)는 스위치(41)가 단자(41B)를 선택하였을 때, 잭(14)의 마이크 단자 TJ3, 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 공급되는 다중화 데이터를 수신한다.

또한 송수신 처리부(47)는 다중화 데이터의 다중화를 푸는(디시리얼라이즈)(복조) 등의, 다중화 데이터에 적절한 처리를 행하여, 다중화 데이터에 포함되는 본래의 데이터로서의, 예를 들어 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터를 분리한다.

여기서, 본 실시 형태에서는, 다중화 데이터에는, 예를 들어 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터가 포함된다.

디지털 음향 신호 #0, #1, #2, #3, #4는 각각, 후술하는 마이크(81₀, 81₁, 81₂, 81₃, 81₄)에서 집음되는 음향에 대응하는 디지털 음향 신호이다.

또한 부가 데이터에는, 후술하는 스위치(80)의 조작을 나타내는 스위치(SW)신호나 후술하는 디바이스 정보, 그 외의 데이터가 포함된다.

송수신 처리부(47)는 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터에 포함되는 스위치 신호를 신호 처리 블록(11)에 공급함과 함께, 부가 데이터에 포함되는 디바이스 정보나 그 외의 데이터를 레지스터(48)에 공급하거나, 또는 I²C 인터페이스(49)를 통하여 신호 처리 블록(11)에 공급한다.

여기서, 신호 처리 블록(11)은 송수신 처리부(47)로부터 공급되는 디지털 음향 신호 #0, #1, #2, #3, #4 및 스위치 신호나, I²C 인터페이스(49)를 통하여 공급되는 데이터(정보)를 필요에 따라 사용하여, 디바이스 정보에 따른 다양한 신호 처리를 행할 수 있다.

즉, 신호 처리 블록(11)은, 예를 들어 디지털 음향 신호 #1 내지 #4를 사용하여, DAC(31)에 공급되는 악곡의 음향 신호에 대하여, 후술하는 바와 같은NC(Noise Cancel)의 처리를, 디바이스 정보에 따른 신호 처리로서 행할 수 있다. 그 외에 신호 처리 블록(11)은, 예를 들어 디지털 음향 신호 #01 내지 #4를 사용하여, 빔 포밍 등의 처리를, 디바이스 정보에 따른 신호 처리로서 행할 수 있다.

송수신 처리부(47)는 스위치(41)가 단자(41B)를 선택하였을 때, 상술한 바와 같이 다중화 데이터를 수신하는 것 외에, 신호 처리 블록(11)으로부터 I²C 인터페이스(49)를 통하여 공급되는 요구에 따라, 대응 디바이스에 대한 커맨드를 다중화 데이터 신호선 JB, 스위치(41) 및 잭(14)의 마이크 단자 TJ3을 통하여, 잭(14)에 플러그가 삽입된 대응 디바이스인 플러그 디바이스에 송신한다.

레지스터(48)는 송수신 처리부(47)로부터 공급되는 디바이스 정보 등을 일시 기억한다.

I²C 인터페이스(49)는 송수신 처리부(47)와 신호 처리 블록(11) 사이에서, I²C(Inter-Integrated Circuit)의 사양으로 접속하는 인터페이스로서 기능한다.

헤드셋으로서의 입력 디바이스(20)에 있어서, 아날로그 음향 인터페이스(21)는 드라이버(61L 및 61R), 스위치(버튼)(80) 및 마이크(81₀)를 갖는다.

드라이버(61L 및 61R)는 음향을 출력하는 음향 출력부로서의 드라이버(헤드폰 드라이버)(예를 들어 코일과 진동판 등으로 구성되는, 음향 신호를 공기의 진동으로서의 음향(음파)으로 변환하는 트랜스듀서)이며, 각각 플러그(23)의 음향 신호 단자 TP1 및 TP2로부터 공급되는 음향 신호에 대응하는 음향을 출력(방음)한다.

상술한 바와 같이 플러그(23)가 잭(14)에 삽입되어 있는 경우에는, 음향 신호 단자 TJ1과 TP1이 접속되고, 음향 신호 단자 TJ2와 TP2가 접속되며, 예를 들어 호스트 디바이스(10)에 있어서 재생된 악곡의 음향 신호 등이 신호 처리 블록(11)으로부터 DAC(31), 파워 증폭기(32) 및 잭(14)을 통하여 플러그(23)의 음향 신호 단자 TP1 및 TP2에 출력된다.

그 결과, 드라이버(61L 및 61R)에서는, 호스트 디바이스(10)에 있어서 재생된 악곡 등의 음향 신호에 대응하는 음향이 출력된다.

스위치(80)는 유저에 의하여 조작되며, 조작되고 있는 경우와 조작되고 있지 않은 경우에, 스위치(80)가 접속하고 있는 접속점 PS의 (직류) 전압으로서의 스위치 신호(접속점 PS로부터 본 스위치(80)의 임피던스)를 변화시킨다. 스위치(80)의 스위치 신호(H 또는 L 레벨)는 스위치(71)의 단자(71A) 및 송신 처리부(78)에 공급된다.

마이크(81₀)는 물리량인 음향(음파)을 전기 신호인 음향 신호로 변환하는 트랜스듀서이며, 마이크(81₀)에 입력되는 음향에 대응하는 아날로그 음향 신호를 출력한다.

여기서, 마이크(81₀)는, 예를 들어 헤드셋으로서의 입력 디바이스(20)를 장착하는 유저의 음성의 집음을 목적으로 하는 음성용 마이크로서 사용할 수 있다.

마이크(81₀)의 출력 단자는 증폭기(82₀), 저항(R)(83₀) 및 스위치(80)의 스위치 신호가 출력되는 접속점 PS에 접속되어 있으며, 접속점 PS는 스위치(71)의 단자(71A)에 접속되어 있다.

따라서 접속점 PS에 있어서, 스위치(80)의 스위치 신호는 마이크(81₀)가 출력하는 아날로그 음향 신호에 중첩되어 스위치(71)의 단자(71A)에 공급된다.

또한 스위치(80) 및 마이크(81₀)는 상술한 바와 같이 아날로그 음향 인터페이스(21)를 구성하지만, 후술하는 바와 같이 다중화 데이터 인터페이스(22)도 구성한다.

헤드셋으로서의 입력 디바이스(20)에 있어서, 다중화 데이터 인터페이스(22)는, 스위치(71), 콘덴서(72), 대응 검출부(73), LDO(Low Drop-Out regulator)(74), 제어부(75), PLL(Phase Lock Loop)(77), 송신 처리부(78), 스위치(80), 마이크(81₀, 81₁, 81₂, 81₃ 및 81₄), 증폭기(82₀, 82₁, 82₂, 82₃ 및 82₄), 저항(83₀, 83₁, 83₂, 83₃ 및 83₄), ADC(Analog Digital Converter)(84₀, 84₁, 84₂, 84₃ 및 84₄) 및 불휘발성 메모리(85)를 갖는다.

스위치(71)는 단자(71A 및 71B)를 갖고 플러그(23)의 마이크 단자 TP3에 접속되어 있다. 스위치(71)는 단자(71A 또는 71B)를 선택함으로써 플러그(23)의 마이크 단자 TP3과 단자(71A 또는 71B)를 접속한다.

스위치(71)는, 디폴트로는 단자(71A 및 71B) 중 단자(71A)를 선택하고 있다.

단자(71A)에는, 마이크(81₀)가 출력하는 아날로그 음향 신호 #0을 송신하기 위한 신호선인 음향 신호선 PA가 접속되어 있다.

음향 신호선 PA는 단자(71A)와 접속점 PS를 접속하고 있으며, 스위치(71)가 단자(71A)(더 나아가 단자(71A)에 접속된 음향 신호선 PA)를 선택하면, 접속점 PS는 단자(71A)에 접속된 음향 신호선 PA 및 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3에 접속된다.

따라서 접속점 PS에 있어서, 스위치(80)의 스위치 신호가 중첩된, 마이크(81₀)가 출력하는 아날로그 음향 신호는, 음향 신호선 PA 및 단자(71A)를 선택한 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3에 출력된다.

단자(71B)에는, 호스트 디바이스(10)에, 송신 처리부(78)가 출력하는 다중화 데이터를 송신하기 위한 다중화 데이터 신호선 PB가 접속되어 있다.

다중화 데이터 신호선 PB에는 단자(71B) 외에, 제어부(75), PLL(77) 및 송신 처리부(78)가 접속하고 있으며, 따라서 스위치(71)가 단자(71B)(더 나아가 단자(71B)에 접속된 다중화 데이터 신호선 PB)를 선택하면, 제어부(75), PLL(77) 및 송신 처리부(78)는 다중화 데이터 신호선 PB 및 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3에 접속된다.

또한 단자(71B)에는, 다중화 데이터 신호선 PB 외에 LDO(74)가 접속하고 있으며, 스위치(71)가 단자(71B)를 선택하면, LDO(74)도 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3에 접속된다.

콘덴서(72)는 그 일단부가 플러그(23)의 마이크 단자 TP3에 접속되고, 타단부가 대응 검출부(73)에 접속되어 있으며, 콘덴서(72)를 통하는 신호의 직류 성분을 커트한다.

대응 검출부(73)는 플러그(23)의 마이크 단자 TP3으로부터 콘덴서(72)를 통하여 핸드셰이크 신호를 수신하면, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가 대응 디바이스임을 검출한다.

플러그(23)에 잭이 삽입된 잭 디바이스가 대응 디바이스인 것이 검출되면, 대응 검출부(73)는 단자(71A)를 선택한 스위치(71)를, 단자(71B)를 선택하도록 전환함과 함께, 입력 디바이스(20)가 대응 디바이스인 것을, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스에 통지하기 위하여, 콘덴서(72)를 통하여 플러그(23)의 마이크 단자 TP3에, 수신한 핸드셰이크 신호와 마찬가지이거나 또는 주파수가 상이한 핸드셰이크 신호를 출력한다.

LDO(74)는 전압 조정기이며, 플러그(23)의 마이크 단자 TP3으로부터 스위치(71)를 통하여 공급되는 신호로부터 소정의 전압을 생성하여, 전원으로 되는 전력을 저항(83_i)를 통하여 증폭기(82_i) 등에 공급함과 함께, 제어부(75)나 송신 처리부(78), ADC(84_i), 그 외의 전원을 필요로 하는 다중화 데이터 인터페이스(22)의 블록에 공급한다.

따라서 입력 디바이스(20)의 다중화 데이터 인터페이스(22)는 호스트 디바이스(10)(의 전원 V_D)로부터, 전원으로 되는 전력의 공급을 받아 동작한다.

또한 LDO(74)가 각 블록에 전원으로 되는 전력을 공급하기 위한 신호선은, 도면이 번잡해지는 것을 회피하기 위하여 적절히 생략하였다.

제어부(75)는 레지스터(76)를 내장하고 있으며, 그 레지스터(76)의 기억값에 따른 처리를 행한다.

또한 제어부(75)는 플러그(23)의 마이크 단자 TP3으로부터, (단자(71B)를 선택한) 스위치(71) 및 다중화 데이터 신호선 PB를 통하여 공급되는 신호(커맨드)에 따라, 레지스터(76)에의 데이터의 기입이나, 레지스터(76) 및 불휘발성 메모리(85)로부터의 데이터의 판독, 그 외의 처리를 행한다.

여기서, 레지스터(76)로부터의 데이터의 판독에서는, 제어부(75)는 레지스터(76)로부터 데이터를 판독하여 송신 처리부(78)에 공급한다. 송신 처리부(78)에서는, 제어부(75)로부터의 데이터가 다중화 데이터에 포함되고, 다중화 데이터 신호선 PB 및 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3으로부터 송신된다.

또한 불휘발성 메모리(85)로부터의 데이터의 판독에서는, 제어부(75)는 송신 처리부(78)를 제어함으로써 불휘발성 메모리(85)로부터 데이터를 판독시켜 다중화 데이터에 포함시키고, 다중화 데이터 신호선 PB 및 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3으로부터 송신시킨다.

또한 제어부(75)는 그 외에, 필요에 따라, 입력 디바이스(20)의 필요한 블록의 제어를 행한다. 제어부(75)가, 필요한 블록의 제어를 행하기 위한 신호선은, 도면이 번잡해지는 것을 회피하기 위하여 적절히 생략하였다.

PLL(77)에는, 스위치(71)가 단자(71B)를 선택하였을 때, 플러그(23)의 마이크 단자 TP3, 스위치(71) 및 다중화 데이터 신호선 PB를 통하여, 플러그(23)가 삽입되어 있는 잭을 갖는 잭 디바이스(대응 디바이스)로부터 신호가 공급된다.

PLL(77)은, 플러그(23)의 마이크 단자 TP3, 스위치(71) 및 다중화 데이터 신호선 PB를 통하여 공급되는 신호에 동기한 클럭을 생성하여 송신 처리부(78), 그 외의 필요한 블록에 공급한다.

송신 처리부(78)에는, 스위치(80)로부터 스위치 신호(스위치(80)가 조작되고 있는지 여부를 나타내는 H 또는 L 레벨)가 공급됨과 함께, ADC(84_i)(i=0, 1, 2, 3, 4)로부터, 마이크(81_i)에서 집음된 음향의, 예를 들어 1비트의 디지털 신호인 음향 신호 #i가 공급된다.

송신 처리부(78)는 PLL(77)로부터 공급되는 클럭에 동기하여 동작하며, 스위치(80)로부터의 스위치 신호, ADC(84_i)로부터의 디지털 음향 신호 #i, 레지스터(76)로부터 판독된 데이터 및 불휘발성 메모리(85)로부터 판독된 데이터(디바이스 정보)를 (시분할) 다중화(시리얼라이즈)(변조)하고, 그 외에 필요한 처리를 실시하고, 그 결과 얻어지는 다중화 데이터를 다중화 데이터 신호선 PB 및 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3으로부터 송신한다.

여기서, 상술한 바와 같이 다중화 데이터에는 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터가 포함된다. 스위치 신호, 레지스터(76)로부터 판독된 데이터 및 불휘발성 메모리(85)로부터 판독된 데이터가 부가 데이터이다.

마이크(81_i)는 물리량인 음향(음파)을 전기 신호인 음향 신호로 변환하는 트랜스듀서이며, 마이크(81_i)에 입력되는 음향 #i에 대응하는 아날로그 음향 신호 #i를 출력한다.

여기서, 마이크(81₀)는, 예를 들어 상술한 바와 같이, 헤드셋으로서의 입력 디바이스(20)를 장착하는 유저의 음성의 집음을 목적으로 하는 음성용 마이크로서 사용할 수 있다.

또한 마이크(81₁ 내지 81₄)는, 예를 들어 호스트 디바이스(10)의 신호 처리 블록(11)에서 행해지는 NC의 처리에 사용하는 노이즈 등의 음향의 집음을 목적으로 하는 NC용 마이크로서 사용할 수 있다.

마이크(81_i)가 출력하는 아날로그 음향 신호 #i는 증폭기(82_i)에 공급된다.

증폭기(82_i)는 마이크(81_i)로부터의 아날로그 음향 신호 #i를 증폭하여 ADC(84_i)에 공급한다.

저항(83_i)은 LDO(74)의 출력 단자와, 마이크(81_i)와 증폭기(82_i)의 접속점과의 사이에 접속되어 있다.

ADC(84_i)는 증폭기(82_i)로부터의 아날로그 음향 신호 #i의 AD 변환을 행하고, 그 결과 얻어지는 디지털 음향 신호 #i를 송신 처리부(78)에 공급한다.

여기서, ADC(84_i)의 AD 변환으로서는, 예를 들어 1비트의 AD 변환으로서의 ΔΣ 변조를 채용할 수 있다.

불휘발성 메모리(85)는, 예를 들어 OTP(One Time Programmable) 메모리나 EPROM(Erasable Programmable Read Only Memory) 등이며, 불휘발성 메모리(85)에는 디바이스 정보가 기억된다.

디바이스 정보란, 입력 디바이스(20)에 관한 정보이며, 디바이스 정보에는, 입력 디바이스(20)의 제조 회사 등을 특정하는 벤더 ID(Identification)나, 입력 디바이스(20)(개체)의 기종 등을 특정하는 프로덕트 ID를 포함시킬 수 있다.

또한 디바이스 정보에는, 입력 디바이스(20)의 구성이나 기능, 용도를 나타내는 구성 기능 정보를 포함시킬 수 있다.

구성 기능 정보로서는, 예를 들어 입력 디바이스(20)가 헤드셋 등이라는 취지나, 입력 디바이스(20)에 설치되어 있는 마이크(81_i) 등의 트랜스듀서의 수 등을 채용할 수 있다.

또한 디바이스 정보에는, 입력 디바이스(20)의 플러그(23)를 호스트 디바이스(10)의 잭(14)에 삽입하고 입력 디바이스(20)를 사용하는 경우에, 신호 처리 블록(11)에 있어서, 입력 디바이스(20)에 있어서 최적의(또는 적절한) 처리가 행해지도록 하기 위한 처리 정보 등을 포함시킬 수 있다.

처리 정보로서는, 예를 들어 음악 플레이어로서 기능하는 스마트폰으로서의 호스트 디바이스(10)의 신호 처리 블록(11)에서 NC의 처리가 행해지는 경우에 있어서, 헤드셋으로서의 입력 디바이스(20)에 있어서 최적의 NC의 처리가 행해지도록 하기 위한, NC의 처리의 알고리즘이나 NC의 처리에서 사용되는 필터의 필터 계수, 그 필터 계수를 구하는 데 사용할 수 있는 마이크(81_i)의 특성이나 드라이버(61L 및 61R)의 특성 등을 채용할 수 있다.

또한 도 2에서는, 입력 디바이스(20)에 1개의 스위치(80)가 설치되어 있지만, 입력 디바이스(20)에는 2개 이상의 스위치를 (접속점 PS에 병렬로) 설치할 수 있다. 또한 입력 디바이스(20)는 스위치를 설치하지 않고 구성할 수 있다.

또한 도 2에서는, 입력 디바이스(20)에 5개의 마이크(81₀ 내지 81₄)가 설치되어 있지만, 입력 디바이스(20)에는 5개 이외의 수의 복수의 마이크를 설치할 수 있다.

또한 입력 디바이스(20)에는 마이크 이외의, 물리량을 전기 신호로 변환하는 트랜스듀서, 즉, 예를 들어 가속도 센서나 터치 센서, 체온이나 맥박 등의 생체에 관한 물리량을 센싱하는 생체 센서 등을 설치할 수 있다.

도 3은 도 2의 호스트 디바이스(10) 및 입력 디바이스(20)의 처리를 설명하는 흐름도이다.

호스트 디바이스(10)에서는, 스텝 S11에 있어서, 스위치(41)는 디폴트로 단자(41A)를 선택하고 있다.

한편, 입력 디바이스(20)에서는, 스텝 S21에 있어서, 스위치(71)는 디폴트로 단자(71A)를 선택하고 있다.

그리고 입력 디바이스(20)의 플러그(23)가 호스트 디바이스(10)의 잭(14)에 삽입되면, 호스트 디바이스(10)에서는, 스텝 S12에 있어서, 마이크 검출부(44)가, 잭(14)에 삽입된 플러그(23)를 갖는 플러그 디바이스로서의 입력 디바이스(20)에 존재하는 음성용 마이크로서의 마이크(81₀)를 검출한다.

즉, 플러그(23)가 잭(14)에 삽입되면, 잭(14)의 마이크 단자 TJ3과 플러그(23)의 TP3이 접속하고, 입력 디바이스(20)의 마이크(81₀)가 (단자(71A)를 선택한) 스위치(71), 플러그(23)의 마이크 단자 TP3, 잭(14)의 마이크 단자 TJ3, (단자(41A)를 선택한) 스위치(41) 및 저항(33)을 통하여 전원 V_D에 접속한다.

이 경우, 입력 디바이스(20)의 마이크(81₀)는 호스트 디바이스(10)에 있어서 수 ㏀의 직류 저항(성분)으로 되어, 잭(14)의 마이크 단자 TJ3의 전압이 변화된다. 마이크 검출부(44)는 그 전압의 변화에 의하여, 마이크(81₀)가 접속된 것, 더 나아가 마이크(81₀)를 검출한다.

마이크 검출부(44)는 마이크(81₀)를 검출하면, 그 마이크(81₀)의 검출을 나타내는 마이크 검출 신호를 대응 검출부(45)에 공급한다.

대응 검출부(45)는 마이크 검출부(44)로부터 마이크 검출 신호가 공급되면, 스텝 S13에 있어서 핸드셰이크 신호를 송신한다.

대응 검출부(45)가 송신하는 핸드셰이크 신호는 콘덴서(43), 잭(14)의 마이크 단자 TJ3, 플러그(23)의 마이크 단자 TP3 및 콘덴서(72)를 통하여 입력 디바이스(20)의 대응 검출부(73)에 도달한다.

스텝 S22에 있어서, 입력 디바이스(20)에서는, 대응 검출부(73)가, 상술한 바와 같이 하여, 호스트 디바이스(10)의 대응 검출부(45)로부터 송신되어 오는 핸드셰이크 신호를 수신한다.

대응 검출부(73)는 핸드셰이크 신호를 수신함으로써, 플러그(23)가 삽입된 잭(14)을 갖는 잭 디바이스인 호스트 디바이스(10)가 대응 디바이스임을 검출(인식)한다.

플러그(23)가 삽입된 잭(14)을 갖는 잭 디바이스인 호스트 디바이스(10)가 대응 디바이스인 것이 검출되면, 대응 검출부(73)는 스텝 S23에 있어서, 입력 디바이스(20)가 대응 디바이스인 것을, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스에 통지하기 위한 핸드셰이크 신호를 송신한다.

또한 대응 검출부(73)는 스텝 S24에 있어서, 단자(71A)를 선택한 스위치(71)를, 단자(71B)를 선택하도록 전환한다.

스위치(71)가 단자(71B)를 선택하도록 전환되면, 플러그(23)의 마이크 단자 TP3은 (단자(71B)를 선택한) 스위치(71)를 통하여 LDO(74)에 접속된다.

또한 플러그(23)의 마이크 단자 TP3은 스위치(71) 및 다중화 데이터 신호선 PB를 통하여 제어부(75), PLL(77) 및 송신 처리부(78)에 접속된다.

대응 검출부(73)가 스텝 S23에서 송신하는 핸드셰이크 신호는 콘덴서(72), 플러그(23)의 마이크 단자 TP3, 잭(14)의 마이크 단자 TJ3 및 콘덴서(43)를 통하여 호스트 디바이스(10)의 대응 검출부(45)에 도달한다.

스텝 S14에 있어서, 호스트 디바이스(10)에서는, 대응 검출부(45)가, 상술한 바와 같이 하여, 입력 디바이스(20)의 대응 검출부(73)로부터 송신되어 오는 핸드셰이크 신호를 수신한다.

대응 검출부(45)는 핸드셰이크 신호를 수신함으로써, 잭(14)에 삽입된 플러그(23)를 갖는 플러그 디바이스인 입력 디바이스(20)가 대응 디바이스임을 검출(인식)한다.

잭(14)에 삽입된 플러그(23)를 갖는 플러그 디바이스인 입력 디바이스(20)가 대응 디바이스인 것이 검출되면, 대응 검출부(45)는 단자(41A)를 선택한 스위치(41)를 단자(41B)를 선택하도록 전환함과 함께, 그 스위치(41)의 전환의 취지를 인터럽터(46)에 공급한다.

인터럽터(46)는 대응 검출부(45)로부터, 스위치(41)가 단자(41B)를 선택하도록 전환된 취지가 공급되면, 대응 디바이스(의 플러그)가 잭(14)에 삽입된 취지를 신호 처리 블록(11)에 공급한다.

신호 처리 블록(11)에서는, 인터럽터(46)로부터, 대응 디바이스가 잭(14)에 삽입된 취지가 공급되면, 대응 디바이스용 신호 처리가 개시된다.

또한 스위치(41)가 단자(41B)를 선택하도록 전환되면, 잭(14)의 마이크 단자 TJ3은 (단자(41B)를 선택한) 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 송수신 처리부(47) 및 전원 V_D에 접속된다.

이상과 같이 잭(14)의 마이크 단자 TJ3이 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 전원 V_D에 접속됨으로써, 그 전원 V_D는 호스트 디바이스(10)의 다중화 데이터 신호선 JB, 스위치(41) 및 잭(14)의 마이크 단자 TJ3, 나아가, 입력 디바이스(20)의 플러그(23)의 마이크 단자 TP3 및 (단자(71B)를 선택한) 스위치(71)를 통하여 LDO(74)에 접속된다.

이상과 같이 하여 호스트 디바이스(10)의 전원 V_D가 입력 디바이스(20)의 LDO(74)에 접속되면, LDO(74)는 전원 V_D로부터 전력을 얻어, 입력 디바이스(20)의 증폭기(82_i) 등의 전원이 필요한 블록에, 전원으로 되는 전력의 공급을 개시한다.

또한 잭(14)의 마이크 단자 TJ3이 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 송수신 처리부(47)에 접속되면, 스텝 S16에 있어서, 송수신 처리부(47)는 클럭 생성부(15)로부터의 클럭에 동기하여, 그 클럭(을 포함하는 신호)의 송신을 개시한다.

송수신 처리부(47)로부터 송신되는 클럭은 다중화 데이터 신호선 JB, 스위치(41), 잭(14)의 마이크 단자 TJ3, 플러그(23)의 마이크 단자 TP3, 스위치(71) 및 다중화 데이터 신호선 PB를 통하여 PLL(77)에 도달한다.

PLL(77)은, 스텝 S25에 있어서, 상술한 바와 같이 하여 송수신 처리부(47)로부터 송신되어 오는 클럭에 따라 동작을 개시하여, 소위 로크 상태로 되면, 송수신 처리부(47)로부터의 클럭에 동기한 클럭을 제어부(75)나 송신 처리부(78) 등에 공급한다.

송신 처리부(78)는 스텝 S26에 있어서, PLL(77)로부터의 클럭에 동기하여 동작을 개시하고, 스위치(80)로부터의 스위치 신호, ADC(84_i)로부터의 디지털 음향 신호 #i, 레지스터(76)로부터 판독된 데이터 및 불휘발성 메모리(85)로부터 판독된 데이터를 다중화하고, 그 결과 얻어지는 다중화 데이터를 다중화 데이터 신호선 PB, 스위치(71), 플러그(23)의 마이크 단자 TP3, 잭(14)의 마이크 단자 TJ3, 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 송수신 처리부(47)에 송신하는 처리를 개시한다.

송수신 처리부(47)는 스텝 S17에 있어서, 이상과 같이 하여, 송신 처리부(78)로부터 송신되어 오는 다중화 데이터의 수신을 개시한다.

이상과 같이 입력 디바이스(20)에서는, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가, 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여, 잭 디바이스가 대응 디바이스인 경우에 다중화 데이터를 플러그(23)를 통하여 송신하는 한편, 호스트 디바이스(10)에서는, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스인지 여부를 검출하여, 플러그 디바이스가 대응 디바이스인 경우에, 그 대응 디바이스인 플러그 디바이스로부터 송신되어 오는 다중화 데이터를 잭(14)을 통하여 수신하므로, 대응 디바이스인 플러그 디바이스로서의 입력 디바이스(20)로부터, 대응 디바이스인 잭 디바이스로서의 호스트 디바이스(10)에의 다중화 데이터의 송수신을 용이하게 행할 수 있다.

즉, 잭(14)이나 플러그(23)의 단자 수를 증가시키지 않고 1개의 마이크 단자 TJ3 및 TP3을 사용하여, 복수의 트랜스듀서가 출력하는 신호로서의, 예를 들어 5개의 마이크(81₀ 내지 81₄)가 출력하는 음향 신호 #0 내지 #4를 다중화 데이터에 포함시켜 송수신할 수 있다.

또한 호스트 디바이스(10)에서는, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스인지 여부를 검출하여, 플러그 디바이스가 대응 디바이스인 경우에, 단자(41A)를 선택한 스위치(41)를, 단자(41B)를 선택하도록 전환하므로, 플러그 디바이스가 대응 디바이스가 아닌 경우에는, 단자(41A)를 선택한 스위치(41)는 단자(41A)를 선택한 상태인 채로 된다.

그 결과, 호스트 디바이스(10)는, 대응 디바이스인 입력 디바이스(20)(의 플러그(23))가 (잭(14)에) 접속되었을 경우는 물론, 대응 디바이스가 아닌, 4극의 플러그를 갖는 기존의 플러그 디바이스로서의, 예를 들어 마이크를 갖는 기존의 헤드셋이 접속되었을 경우에도 그 기존의 헤드셋을 사용할 수 있다는, 소위 후방 호환성을 갖는다.

마찬가지로, 입력 디바이스(20)에서는, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가 대응 디바이스인지 여부를 검출하여, 잭 디바이스가 대응 디바이스인 경우에, 단자(71A)를 선택한 스위치(71)를, 단자(71B)를 선택하도록 전환하므로, 잭 디바이스가 대응 디바이스가 아닌 경우에는, 단자(71A)를 선택한 스위치(71)는 단자(71A)를 선택한 상태인 채로 된다.

그 결과, 입력 디바이스(20)는 대응 디바이스인 호스트 디바이스(10)(의 잭(14))에 (플러그(23)가) 접속되었을 경우는 물론, 대응 디바이스가 아닌, 4극의 잭을 갖는 기존의 잭 디바이스로서의, 예를 들어 기존의 스마트폰에 접속되었을 경우에도 그 기존의 스마트폰을 사용할 수 있다는 후방 호환성을 갖는다.

여기서, 호스트 디바이스(10)는 다중화 데이터 인터페이스(13)를 동작시키지 않기로 함으로써, 기존의 스마트폰 등으로 의제할 수 있다.

기존의 스마트폰으로 의제된 호스트 디바이스(10)에서는, 스위치(41)는 디폴트의 상태인 채로, 즉, 음향 신호선 JA가 접속되어 있는 단자(41A)를 선택한 채로 되고, 잭(14)의 마이크 단자 TJ3은, 저항(33)과 신호 처리 블록(11)이 접속된 음향 신호선 JA에 접속된 상태인 채로 된다.

또한 입력 디바이스(20)는 다중화 데이터 인터페이스(22)(단, 아날로그 음향 인터페이스(21)를 구성하는 스위치(80) 및 마이크(81₀)를 제외함)를 동작시키지 않기로 함으로써, 마이크를 갖는 4극의 기존의 헤드셋 등으로 의제할 수 있다.

기존의 헤드셋으로 의제된 입력 디바이스(20)에서는, 스위치(71)는 디폴트의 상태인 채로, 즉, 음향 신호선 PA가 접속되어 있는 단자(71A)를 선택한 채로 되고, 플러그(23)의 마이크 단자 TP3은, 스위치(80) 및 마이크(81₀)가 접속된 접속점 PS에 접속된 음향 신호선 PA에 접속된 상태인 채로 된다.

이하, 대응 디바이스인 호스트 디바이스(10)에, 대응 디바이스가 아닌 기존의 헤드셋(으로 의제된 입력 디바이스(20))이 접속되었을 경우와, 대응 디바이스인 입력 디바이스(20)가, 대응 디바이스가 아닌 기존의 스마트폰(으로 의제된 호스트 디바이스(10))에 접속되었을 경우에 대하여 설명한다.

또한 대응 디바이스인 호스트 디바이스(10)(의 잭(14))에 대응 디바이스인 입력 디바이스(20)(의 플러그(23))가 접속(삽입)되었을 경우, 즉, 호스트 디바이스(10)와 입력 디바이스(20)에서, 도 2 및 도 3에서 설명한 처리가 행해지는 경우를, 이하, 표준 사례라고도 한다.

먼저, 대응 디바이스인 호스트 디바이스(10)에, 기존의 헤드셋으로 의제된 입력 디바이스(20)가 접속되었을 경우에는, 호스트 디바이스(10)에서는, 표준 사례와 마찬가지로 마이크 검출부(44)에 있어서 마이크(81₀)가 검출되고, 대응 검출부(45)로부터 핸드셰이크 신호가 송신된다.

대응 검출부(45)로부터의 핸드셰이크 신호는 콘덴서(43), 잭(14)의 마이크 단자 TJ3, 플러그(23)의 마이크 단자 TP3 및 콘덴서(72)를 통하여 입력 디바이스(20)의 대응 검출부(73)에 도달하지만, 지금의 경우, 기존의 헤드셋으로 의제된 입력 디바이스(20)에서는 다중화 데이터 인터페이스(22)는 동작하지 않으므로, 대응 검출부(73)는 표준 사례와 달리 핸드셰이크 신호를 회신하지 않는다.

그 결과, 대응 검출부(45)는 핸드셰이크 신호를 수신하지 못하기 때문에, 기존의 헤드셋으로 의제된 입력 디바이스(20)가 대응 디바이스가 아닌 것을 검출(인식)한다.

이 경우, 대응 검출부(45)는 단자(41A)를 선택한 스위치(41)를 전환하지 않고 단자(41A)를 선택시킨 채로 하며, 이것에 의하여, 잭(14)의 단자 TJ3은 (단자(41A)를 선택한) 스위치(41) 및 저항(33)을 통하여 전원 V_D에 접속되고, 또한 음향 신호선 JA에 접속된다(접속된 채인 상태로 됨).

한편, 기존의 헤드셋으로 의제된 입력 디바이스(20)에서는, 스위치(71)는 음향 신호선 PA가 접속되어 있는 단자(71A)를 선택한 채이기 때문에, 플러그(23)의 마이크 단자 TP3은, 스위치(80) 및 마이크(81₀)가 접속된 접속점 PS에 접속된 음향 신호선 PA에 접속되어 있다.

따라서 음향 신호선 JA, 스위치(41), 잭(14)의 마이크 단자 TJ3, 플러그(23)의 마이크 단자 TP3, 스위치(71) 및 음향 신호선 PA의 경로에는, 과전류를 방지하는 저항(33)을 통하여 전원 V_D에 의한 전압이 인가된다.

그리고 마이크(81₀)가 출력하는 아날로그 음향 신호 #0은 접속점 PS, 음향 신호선 PA, 스위치(71), 마이크 단자 TP3 및 TJ3, 스위치(41), 및 음향 신호선 JA를 통하여 신호 처리 블록(11)에 공급된다.

신호 처리 블록(11)은, 이상과 같이 하여 공급되는, 마이크(81₀)가 출력하는 아날로그 음향 신호 #0의, 예를 들어 AD 변환 등의 신호 처리를 필요에 따라 행동, 예를 들어 전화(송화)의 음성으로서 송신한다.

또한 스위치(80)가 출력하는 스위치 신호는, 마이크(81₀)가 출력하는 아날로그 음향 신호 #0에 중첩되는 형태로, 접속점 PS, 음향 신호선 PA, 스위치(71), 마이크 단자 TP3 및 TJ3, 스위치(41), 및 음향 신호선 JA를 통하여 신호 처리 블록(11)에 공급된다.

신호 처리 블록(11)은 음향 신호선 JA를 통하여 공급되는 아날로그 음향 신호 #0의 직류 성분에 기초하여 스위치 신호를 검출하고, 즉, 스위치(80)의 조작을 검출하고, 그 스위치(80)의 조작에 따른 신호 처리를 행한다.

또한 호스트 디바이스(10)에 있어서 재생된 악곡의 음향 신호나, 호스트 디바이스(10)가 전화기로서 수신한 음성의 음향 신호 등은, 호스트 디바이스(10)의 아날로그 음향 인터페이스(12), 잭(14)의 음향 신호 단자 TJ1 및 TJ2, 및 플러그(23)의 음향 신호 단자 TP1 및 TP2를 통하여, 기존의 헤드셋으로 의제된 입력 디바이스(20)의 아날로그 음향 인터페이스(21)에 공급된다. 그리고 아날로그 음향 인터페이스(21)에서는, 드라이버(61L 및 61R)로부터, 호스트 디바이스(10)에 있어서 재생된 악곡의 음향 신호나, 호스트 디바이스(10)가 전화기로서 수신한 음성의 음향 신호 등에 대응하는 음향이 출력된다.

이상과 같이, 대응 디바이스인 호스트 디바이스(10)에, 마이크를 갖는 4극의 기존의 헤드셋(으로 의제된 입력 디바이스(20))이 접속되었을 경우, 스위치(41)가 단자(41A)를 선택한 상태로 됨으로써, 마이크를 갖는 4극의 기존의 헤드셋은 그 기능이 제한되지 않고, 기존의 스마트폰 등에 접속했을 경우와 마찬가지로 사용할 수 있다. 따라서 대응 디바이스인 호스트 디바이스(10)는 후방 호환성을 갖는다.

또한 입력 디바이스(20)는, 아날로그 음향 인터페이스(21)와, 마이크 단자 TP3이 없는 플러그(23)로 구성됨으로써, 3극의 플러그를 갖는 기존의 헤드폰으로 의제할 수 있지만, 그러한 기존의 헤드폰이 대응 디바이스인 호스트 디바이스(10)에 접속되었을 경우, 그 기존의 헤드폰은, 3극의 잭을 갖는 기존의 음악 플레이어 등에 접속했을 경우와 마찬가지로 사용할 수 있다.

다음으로, 기존의 스마트폰으로 의제된 호스트 디바이스(10)에, 대응 디바이스인 입력 디바이스(20)가 접속되었을 경우에는, 기존의 스마트폰으로 의제된 호스트 디바이스(10)로부터는 핸드셰이크 신호가 송신되지 않는다.

그 결과, 대응 디바이스인 입력 디바이스(20)에 있어서, 대응 검출부(73)에서는 핸드셰이크 신호를 수신하지 못하기 때문에, 기존의 스마트폰으로 의제된 호스트 디바이스(10)가 대응 디바이스가 아닌 것이 검출(인식)된다.

이 경우, 대응 검출부(73)는 단자(71A)를 선택한 스위치(71)를 전환하지 않고 단자(71A)를 선택시킨 채로 하며, 이것에 의하여, 플러그(23)의 단자 TP3은 (단자(71A)를 선택한) 스위치(71)를 통하여, 스위치(80) 및 마이크(81₀)가 접속된 접속점 PS에 접속된 음향 신호선 PA에 접속된 상태인 채로 된다.

한편, 기존의 스마트폰으로 의제된 호스트 디바이스(10)에서는, 스위치(41)는 단자(41A)를 선택한 채이기 때문에, 잭(14)의 단자 TJ3은 (단자(41A)를 선택한) 스위치(41) 및 저항(33)을 통하여 전원 V_D에 접속되고, 또한 음향 신호선 JA에 접속된다(접속된 채인 상태로 된다).

이상과 같이, 기존의 스마트폰으로 의제된 호스트 디바이스(10)에, 대응 디바이스인 입력 디바이스(20)가 접속되었을 경우에는, 상술한, 대응 디바이스인 호스트 디바이스(10)에, 기존의 헤드셋으로 의제된 입력 디바이스(20)가 접속되었을 경우와 마찬가지의 상태로 된다.

따라서 기존의 스마트폰(으로 의제된 호스트 디바이스(10))에, 대응 디바이스인 입력 디바이스(20)가 접속되었을 경우, 기존의 스마트폰은 그 기능이 제한되지 않고, 기존의 헤드셋 등에 접속했을 경우와 마찬가지로 사용할 수 있다.

그리고 기존의 스마트폰에, 대응 디바이스인 입력 디바이스(20)가 접속되었을 경우에는, 대응 디바이스인 입력 디바이스(20)는 마이크를 갖는 4극의 기존의 헤드셋으로서 기능한다.

이상과 같이, 기존의 스마트폰(으로 의제된 호스트 디바이스(10))에, 대응 디바이스인 입력 디바이스(20)가 접속되었을 경우, 스위치(71)가 단자(71A)를 선택한 상태로 됨으로써, 대응 디바이스인 입력 디바이스(20)는 마이크를 갖는 4극의 기존의 헤드셋으로서 기능하므로, 후방 호환성을 갖는다.

또한 음향 신호 단자 TJ1 및 TJ2, 그리고 접지 단자 TJ4에 상당하는 단자가 설치된 3극의 잭을 갖는 기존의 음악 플레이어에, 대응 디바이스인 입력 디바이스(20)가 접속되었을 경우, 대응 디바이스인 입력 디바이스(20)는 3극의 기존의 헤드폰으로서 기능한다.

이상과 같이, 대응 디바이스인 호스트 디바이스(10) 및 입력 디바이스(20)에 의하면 다중화 데이터의 송수신을 행할 수 있으므로, 한정된 극 수(단자의 수)의 잭(14) 및 플러그(23)를 경유하여, 그 극 수를 초과하는 수의 신호를 다중화 데이터에 포함시키고, 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 송수신할 수 있다.

즉, 4극의 잭(14) 및 플러그(23)에 의하여, 예를 들어 L 채널 및 R 채널의 음향 신호, 음성용(통화용) 마이크인 마이크(81₀)가 출력하는 음향 신호(이하, 마이크 음향 신호라고도 함) #0, 스위치(80)가 출력하는 스위치 신호, NC의 처리 등에 사용할 수 있는 마이크(81₁ 내지 81₄)가 출력하는 마이크 음향 신호 #1 내지 #4, 및 불휘발성 메모리(85)에 기억된 디바이스 정보와 그 외의 데이터를 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 송수신할 수 있다.

구체적으로는, 마이크(81₀ 내지 81₄)가 출력하는 마이크 음향 신호(를 AD 변환한 마이크 음향 신호) #0 내지 #4, 스위치(80)가 출력하는 스위치 신호 및 불휘발성 메모리(85)에 기억된 디바이스 정보와 그 외의 데이터를 다중화하여 다중화 데이터로 하고, 그 다중화 데이터를, 4극 중 하나의 단자인 마이크 단자 TJ3 및 TP3을 통하여 송수신함으로써, 드라이버(61L 및 61R)에 공급되는 L 채널 및 R 채널의 음향 신호(이하, 스피커 음향 신호라고도 함)가 송수신되는 음향 신호 단자 TJ1 및 TJ2, 그리고 TP1 및 TP2와, 접지에 접속되는 접지 단자 TJ4 및 TP4를 특별히 변경하지 않고 (그대로 사용하여), L 채널 및 R 채널의 스피커 음향 신호, 마이크 음향 신호 #0 내지 #4, 스위치 신호 및 불휘발성 메모리(85)에 기억된 디바이스 정보와 그 외의 데이터를 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 송수신할 수 있다.

따라서 입력 디바이스(20)는, 복수의 마이크(81₀ 내지 81₄)가 출력하는 마이크 음향 신호 #0 내지 #4 등을 호스트 디바이스(10)에 입력하는 인터페이스로서 기능하는 디바이스라고 할 수 있다.

여기서, 설명을 간단히 하기 위하여, 다중화 데이터에 포함되는 신호 중 음향 신호에 주목하면, 복수의 음향 신호로서의 5개의 마이크(81₀ 내지 81₄)가 출력하는 아날로그 마이크 음향 신호 #0 내지 #4는, ADC(84₀ 내지 84₄)에 있어서, 각각 디지털 마이크 음향 신호 #0 내지 #4로 AD 변환되고 난 후, 다중화 데이터로 다중화된다.

한편, 복수의 음향 신호를 다중화하는 방법으로서는, 복수의 아날로그 음향 신호를 복수의 디지털 음향 신호로 AD 변환하고 난 후 다중화하는 것이 아니라, 아날로그 신호인 채로 다중화하는 방법이 있다.

복수의 음향 신호를 아날로그 신호인 채로 다중화하여 송수신하는 방법으로서는, 예를 들어 복수의 아날로그 음향 신호에 대하여, 주기적으로 S&H(샘플 앤드 홀드)를 행하고, 그 S&H가 행해지고 있는 음향 신호를 스위치에서 선택하여 다중화 데이터로 하는 방법(이하, 스위치+S&H법이라고도 함)이 있다.

그러나 스위치+S&H법에서는, 복수의 음향 신호에 대하여 주기적으로 S&H가 행해지기 때문에, 복수의 음향 신호의 각각에 대하여, 동일한 시각의 음향 신호의 S&H를 행할 수 없다. 따라서 스위치+S&H법으로 다중화된 복수의 음향 신호를 사용하여, 예를 들어 빔 포밍 등의 신호 처리를 행하는 경우에는, 예를 들어 좌우 등의 상이한 위치에 배치된 마이크에서 얻어진 복수의 음향 신호에 대하여, 다중화 데이터 내에 동일한 시각의 음향 신호가 존재하지 않기 때문에, 빔 포밍의 정밀도가 악화되는 경우가 있다.

또한 입력 디바이스(20)에 있어서, 복수의 음향 신호를 아날로그 신호인 채로 다중화하는 경우에는, 호스트 디바이스(10)측에, 그 복수의 음향 신호의 각각을 AD 변환하는 ADC가 필요해진다.

또한 스위치+S&H법에서는, 도 2에서 설명한 바와 같이 아날로그 음향 신호를 ΔΣ 변조에 의하여 1비트로 AD 변환하여 다중화하는 경우와 비교하여, 호스트 디바이스(10)나 입력 디바이스(20)의 구성이 복잡해져, 소비 전력적으로 불리해지는 경우가 있다.

또한 도 2에 있어서 호스트 디바이스(10)는, 클럭 생성부(15)가 출력하는 클럭에 동기하여 동작한다. 또한 입력 디바이스(20)는, PLL(77)이 호스트 디바이스(10)의 클럭 생성부(15)가 출력하는 클럭에 동기하여 생성하는 클럭에 동기하여 동작한다.

따라서 호스트 디바이스(10)와 입력 디바이스(20)는 동기하여 동작한다.

또한 입력 디바이스(20)에 있어서, ADC(84_i)는, 예를 들어 PLL(77)이 호스트 디바이스(10)의 클럭 생성부(15)가 출력하는 클럭에 동기하여 생성하는 클럭을, 샘플링의 타이밍으로서 AD 변환을 행한다.

또한 호스트 디바이스(10)에 있어서, 잭(14)에 플러그(23)가 삽입되지 않은 상태에서는, 스위치(41)는 단자(41A)를 선택할 수 있다. 마찬가지로, 입력 디바이스(20)에 있어서, 플러그(23)가 잭에 삽입되지 않은 상태에서는, 스위치(71)는 단자(71A)를 선택할 수 있다.

또한 호스트 디바이스(10)에 있어서, 송수신 처리부(47)에서는, 다중화 데이터로부터의, 그 다중화 데이터에 포함되는 음향 신호의 분리(역다중화)는, 디바이스 정보에 포함되는, 입력 디바이스(20)가 갖는 마이크(81_i)의 수 등에 기초하여 적절히 행할 수 있다.

또한 호스트 디바이스(10)에 있어서, 클럭 생성부(15)에서는, 디바이스 정보에 포함되는, 입력 디바이스(20)가 갖는 마이크(81_i)의 수에 기초하여, 그 수의 음향 신호를 AD 변환하여 다중화 데이터를 생성하기 위하여 필요 충분한 주파수(주기)의 클럭을 생성할 수 있다.

여기서, 도 2에 있어서, 호스트 디바이스(10)와 입력 디바이스(20) 사이에서는 쌍방향 통신이 행해진다.

호스트 디바이스(10)와 입력 디바이스(20) 사이에서 행해지는 쌍방향 통신에 있어서, 입력 디바이스(20)로부터 호스트 디바이스(10)에 송신되는 데이터(신호)에는, 예를 들어 다중화 데이터가 있다. 다중화 데이터에는, 마이크(81_i)가 출력하는 마이크 음성 신호 #i(입력 디바이스(20)에 마이크(81_i) 이외의 트랜스듀서가 설치되는 경우에는, 그 트랜스듀서가 출력하는 신호(디지털 신호))나 스위치(80)가 출력하는 스위치 신호, 불휘발성 메모리(85)에 기억된 디바이스 정보 등이 포함된다.

또한 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 행해지는 쌍방향 통신에 있어서, 호스트 디바이스(10)로부터 입력 디바이스(20)에 송신되는 데이터(신호)에는, 예를 들어 클럭 생성부(15)가 생성하는 클럭이나 제어부(75)에 대한 커맨드 등이 있다.

제어부(75)에 대한 커맨드로서는, 예를 들어 레지스터(76)나 불휘발성 메모리(85)에 대한 데이터의 읽고 쓰기, 입력 디바이스(20)를 슬립 상태(예를 들어 ADC(84_i) 등의, 필요 최소한의 블록 이외의 블록에의 전원의 공급을 정지시킨 상태)로 하는 것, 입력 디바이스(20)를 슬립 상태로부터 복귀(기동)시키는 것 등을 명령하는 커맨드가 있다.

여기서, 제어부(75)는 레지스터(76)의 기억값에 따라 처리를 행하므로, 레지스터(76)나 불휘발성 메모리(85)에 대한 데이터의 읽고 쓰기 명령 이외의 명령, 즉, 예를 들어 입력 디바이스(20)를 슬립 상태로 할 것이나, 입력 디바이스(20)를 슬립 상태로부터 복귀시킬 것 등의 명령은, 전용의 커맨드를 준비하는 것이 아니라 레지스터(76)에 소정의 값을 기입함으로써 행할 수 있다.

또한 입력 디바이스(20)에 설치하는 복수의 트랜스듀서로서의 마이크로서는, 아날로그 마이크와 디지털 마이크를 병용할 수 있다.

<호스트 디바이스(10) 및 입력 디바이스(20)의 제2 상세 구성예>

도 4는 호스트 디바이스(10) 및 입력 디바이스(20)의 제2 상세 구성예를 도시하는 블록도이다.

또한 도면 중, 도 2의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 4에 있어서, 입력 디바이스(20)는 도 2의 경우와 마찬가지로 구성되어 있다.

또한 도 4에 있어서 호스트 디바이스(10)는, 신호 처리 블록(11), 클럭 생성부(15), DAC(31), 파워 증폭기(32), 콘덴서(43), 마이크 검출부(44), 대응 검출부(45), 인터럽터(46), 송수신 처리부(47), 레지스터(48) 및 I²C 인터페이스(49)를 갖는 점에서 도 2의 경우와 공통된다.

단, 도 4에서는, 호스트 디바이스(10)는 저항(33) 및 스위치(41)가 설치되지 않은 점에서 도 2의 경우와 상이하다.

따라서 도 4에서는, 아날로그 음향 인터페이스(12)는 DAC(31) 및 파워 증폭기(32)를 갖는 점에서 도 2의 경우와 공통되고, 저항(33)을 갖고 있지 않은 점에서 도 2의 경우와 상이하다.

또한 도 4에서는, 다중화 데이터 인터페이스(13)는, 콘덴서(43), 마이크 검출부(44), 대응 검출부(45), 인터럽터(46), 송수신 처리부(47), 레지스터(48) 및 I²C 인터페이스(49)를 갖는 점에서 도 2의 경우와 공통되고, 스위치(41)를 갖고 있지 않은 점에서 도 2의 경우와 상이하다.

또한 도 4에서는, 호스트 디바이스(10)는 스위치(41)를 갖고 있지 않으므로, 도 2에 있어서, 그 스위치(41)의 단자(41A)와, 신호 처리 블록(11)을 접속하는 음향 신호선 JA를 갖고 있지 않다.

또한 도 4에서는, 호스트 디바이스(10)는 스위치(41)를 갖고 있지 않으므로, 다중화 데이터 신호선 JB가, 도 2와 같이 스위치(41)를 통하여 잭(14)의 마이크 단자 TJ3에 접속되어 있는 것이 아니라, 직접 잭(14)의 마이크 단자 TJ3에 접속되어 있다.

이상과 같이 도 4에서는, 호스트 디바이스(10)는, 저항(33), 스위치(41) 및 음향 신호선 JA를 갖고 있지 않기 때문에, 도 2에 있어서, 스위치(41)가 단자(41B)를 선택한 경우의 동작은 행할 수 있지만, 스위치(41)가 단자(41A)를 선택한 경우의 동작은 행할 수 없다.

도 4에서는, 호스트 디바이스(10)는 상술한 바와 같이, 도 2에 있어서, 스위치(41)가 단자(41B)를 선택한 경우의 동작은 행할 수 있으므로, 입력 디바이스(20)로부터 다중화 데이터를 수신할 수 있다. 따라서 도 4에 있어서 호스트 디바이스(10)는 대응 디바이스이다.

그러나 도 4에서는, 호스트 디바이스(10)는 도 2에 있어서, 스위치(41)가 단자(41A)를 선택한 경우의 동작은 행할 수 없다.

그리고 호스트 디바이스(10)의 후방 호환성은, 도 2에 있어서, 스위치(41)가 단자(41A)를 선택한 상태로 됨으로써 확보되기 때문에, 스위치(41)가 단자(41A)를 선택한 경우의 동작을 행할 수 없는 도 4의 호스트 디바이스(10)는 후방 호환성을 갖지 않는다.

즉, 도 4에 있어서, 호스트 디바이스(10)에, 예를 들어 마이크를 갖는 4극의 기존의 헤드셋이 접속되었을 경우, 신호 처리 블록(11)으로부터 DAC(31) 및 파워 증폭기(32)를 통하여 잭(14)의 음향 신호 단자 TJ1 및 TJ2에 공급되는 스피커 음향 신호에 대응하는 음향은 기존의 헤드셋으로부터 출력될 수 있다.

그러나 기존의 헤드셋(아날로그) 마이크 음향 신호가 잭(14)의 마이크 단자 TJ3에 공급되더라도, 그 마이크 음향 신호는, 도 4의 호스트 디바이스(10)에서는 접수되지 않는다(처리되지 않는다).

또한 도 4의 호스트 디바이스(10), 즉, 대응 디바이스이기는 하지만 후방 호환성을 갖지 않는 호스트 디바이스(10)에, 도 4의 입력 디바이스(20), 즉, 대응 디바이스이고 또한 후방 호환성을 갖는 입력 디바이스(20)가 접속되었을 경우에는, 대응 검출부(45와 73) 사이에서 표준 사례와 마찬가지로 하여 핸드셰이크 신호가 송수신됨으로써, 호스트 디바이스(10) 및 입력 디바이스(20)에 있어서, 서로 상대의 디바이스가 대응 디바이스인 것이 검출된다.

그리고 그 후에는 호스트 디바이스(10)에 있어서, 스위치(41)가 단자(41B)를 선택하도록 전환이 행해지지 않는 것을 제외하고, 표준 사례와 마찬가지로 하여 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 다중화 데이터가 송수신된다.

<호스트 디바이스(10) 및 입력 디바이스(20)의 제3 상세 구성예>

도 5는 호스트 디바이스(10) 및 입력 디바이스(20)의 제3 상세 구성예를 도시하는 블록도이다.

또한 도면 중, 도 2의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 5에 있어서 호스트 디바이스(10)는, 도 2의 경우와 마찬가지로 구성되어 있다.

또한 도 5에 있어서, 입력 디바이스(20)는, 드라이버(61L 및 61R), 콘덴서(72), 대응 검출부(73), LDO(74), 제어부(75), PLL(77), 송신 처리부(78), 스위치(80), 마이크(81₀ 내지 81₄), 증폭기(82₀ 내지 82₄), 저항(83₀ 내지 83₄), ADC(84₀ 내지 84₄) 및 불휘발성 메모리(85)를 갖는 점에서 도 2의 경우와 공통된다.

단, 도 5에서는, 입력 디바이스(20)는 스위치(71)가 설치되지 않은 점에서 도 2의 경우와 상이하다.

또한 도 5에서는, 아날로그 음향 인터페이스(21)는 드라이버(61L 및 61R)를 갖는 점에서 도 2의 경우와 공통되고, 아날로그 음향 인터페이스(21)의 구성 요소로서 스위치(80) 및 마이크(81₀)가 포함되지 않는 점에서 도 2의 경우와 상이하다.

또한 도 5에서는, 다중화 데이터 인터페이스(13)는, 콘덴서(72), 대응 검출부(73), LDO(74), 제어부(75), PLL(77), 송신 처리부(78), 스위치(80), 마이크(81₀ 내지 81₄), 증폭기(82₀ 내지 82₄), 저항(83₀ 내지 83₄), ADC(84₀ 내지 84₄) 및 불휘발성 메모리(85)를 갖는 점에서 도 2의 경우와 공통되고, 스위치(71)를 갖고 있지 않은 점에서 도 2의 경우와 상이하다.

또한 도 5에서는, 입력 디바이스(20)는 스위치(71)를 갖고 있지 않으므로, 그 스위치(71)의 단자(71A)와, 접속점 PS를 접속하는 음향 신호선 PA를 갖고 있지 않다.

또한 도 5에서는, 입력 디바이스(20)는 스위치(71)를 갖고 있지 않으므로, 다중화 데이터 신호선 PB가, 도 2와 같이 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3에 접속되어 있는 것이 아니라, 직접 플러그(23)의 마이크 단자 TP3에 접속되어 있다.

이상과 같이 도 5에서는, 입력 디바이스(20)는 스위치(71) 및 음향 신호선 PA를 갖고 있지 않기 때문에, 도 2에 있어서, 스위치(71)가 단자(71B)를 선택한 경우의 동작은 행할 수 있지만, 스위치(71)가 단자(71A)를 선택한 경우의 동작은 행할 수 없다.

도 5에서는, 입력 디바이스(20)는 상술한 바와 같이, 도 2에 있어서, 스위치(71)가 단자(71B)를 선택한 경우의 동작은 행할 수 있으므로, 플러그(23)의 마이크 단자 TP3을 통하여 다중화 데이터를 송신할 수 있다. 따라서 도 5에 있어서, 입력 디바이스(20)는 대응 디바이스이다.

그러나 도 5에서는, 입력 디바이스(20)는 도 2에 있어서, 스위치(71)가 단자(71A)를 선택한 경우의 동작은 행할 수 없다.

그리고 입력 디바이스(20)의 후방 호환성은, 도 2에 있어서, 스위치(71)가 단자(71A)를 선택한 상태로 됨으로써 확보되기 때문에, 스위치(71)가 단자(71A)를 선택한 경우의 동작을 행할 수 없는 도 5의 입력 디바이스(20)는 후방 호환성을 갖지 않는다.

즉, 도 5에 있어서, 입력 디바이스(20)가, 예를 들어 마이크를 갖는 4극의 기존의 헤드셋에 대응하고 있는 4극의 잭을 갖는 기존의 스마트폰에 접속되었을 경우, 그 기존의 스마트폰으로부터, 플러그(23)의 음향 신호 단자 TP1 및 TP2에 공급되는 스피커 음향 신호에 대응하는 음향은 드라이버(61L 및 61R)로부터 출력할 수 있다.

그러나 가령, 송신 처리부(78)로부터 다중화 데이터가 다중화 데이터 신호선 PB를 통하여 플러그(23)의 마이크 단자 TP3에 공급되더라도, 그 다중화 데이터는 기존의 스마트폰에서는 접수되지 않는다(처리되지 않는다).

또한 마이크(81₀)가 출력하는 아날로그 음향 신호 #0(스위치(80)의 스위치 신호가 중첩된 아날로그 음향 신호 #0을 포함함)은 플러그(23)의 마이크 단자 TP3에 공급되지 않기 때문에, 기존의 스마트폰에 대하여 아날로그 음향 신호 #0을 입력할 수는 없다. 따라서 기존의 스마트폰에서는, 마이크(81₀)에 입력되는 음향 #0이나 스위치(80)의 조작은 접수되지 않는다.

또한 도 5의 입력 디바이스(20), 즉, 대응 디바이스이기는 하지만 후방 호환성을 갖지 않는 입력 디바이스(20)가, 도 5의 호스트 디바이스(10), 즉, 대응 디바이스이고 또한 후방 호환성을 갖는 호스트 디바이스(10)에 접속되었을 경우에는, 대응 검출부(45와 73) 사이에서 표준 사례와 마찬가지로 하여 핸드셰이크 신호가 송수신됨으로써, 호스트 디바이스(10) 및 입력 디바이스(20)에 있어서, 서로 상대의 디바이스가 대응 디바이스인 것이 검출된다.

그리고 그 후에는 입력 디바이스(20)에 있어서, 스위치(71)가 단자(71B)를 선택하도록 전환이 행해지지 않는 것을 제외하고, 표준 사례와 마찬가지로 하여 입력 디바이스(20)와 호스트 디바이스(10) 사이에서 다중화 데이터가 송수신된다.

<호스트 디바이스(10) 및 입력 디바이스(20)의 제4 상세 구성예>

도 6은 호스트 디바이스(10) 및 입력 디바이스(20)의 제4 상세 구성예를 도시하는 블록도이다.

또한 도면 중, 도 4 또는 도 5의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 6에 있어서 호스트 디바이스(10)는 도 4의 경우와 마찬가지로 구성되어 있으며, 입력 디바이스(20)는 도 5의 경우와 마찬가지로 구성되어 있다.

따라서 도 6에서는, 호스트 디바이스(10) 및 입력 디바이스(20)는, 어느 쪽도 대응 디바이스이기는 하지만 후방 호환성을 갖지 않는다.

이상과 같이, 대응 디바이스이기는 하지만 후방 호환성을 갖지 않는 호스트 디바이스(10)와 입력 디바이스(20)가 접속되었을 경우, 대응 검출부(45와 73) 사이에서 표준 사례와 마찬가지로 하여 핸드셰이크 신호가 송수신됨으로써, 호스트 디바이스(10) 및 입력 디바이스(20)에 있어서, 서로 상대의 디바이스가 대응 디바이스인 것이 검출된다.

그리고 그 후에는, 호스트 디바이스(10)에 있어서 스위치(41)가 단자(41B)를 선택하도록 전환하는 것이 행해지지 않는 것, 및 입력 디바이스(20)에 있어서 스위치(71)가 단자(71B)를 선택하도록 전환하는 것이 행해지지 않는 것을 제외하고, 표준 사례와 마찬가지로 하여 입력 디바이스(20)와 호스트 디바이스(10) 사이에서 다중화 데이터가 송수신된다.

<호스트 디바이스(10) 및 입력 디바이스(20)의 제5 상세 구성예>

도 7은 호스트 디바이스(10) 및 입력 디바이스(20)의 제5 상세 구성예를 도시하는 블록도이다.

또한 도면 중, 도 6의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 7에서는, 호스트 디바이스(10)는, 콘덴서(43), 마이크 검출부(44), 대응 검출부(45) 및 인터럽터(46)가 설치되지 않은 것을 제외하고, 도 6의 경우와 마찬가지로 구성되어 있다.

또한 도 7에서는, 입력 디바이스(20)는 콘덴서(72) 및 대응 검출부(73)가 설치되지 않은 것을 제외하고, 도 6의 경우와 마찬가지로 구성되어 있다.

호스트 디바이스(10)는 대응 검출부(45)를 갖고 있지 않으므로, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스인지 여부는 검출되지 않는다. 마찬가지로 입력 디바이스(20)는 대응 검출부(73)을 갖지 않으므로, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가 대응 디바이스인지 여부는 검출되지 않는다.

따라서 도 7의 호스트 디바이스(10)와 입력 디바이스(20)가 접속되었을 경우, 핸드셰이크 신호의 송수신(및 호스트 디바이스(10)의 마이크 검출부(44)(도 6)에 의한 마이크의 검출), 나아가, 스위치(41)의 단자(41B)에의 선택의 전환 및 스위치(71)의 단자(71B)에의 선택의 전환 중 어느 것도 행해지지 않으며, 입력 디바이스(20)와 호스트 디바이스(10) 사이에서 다중화 데이터가 송수신된다.

또한 도 7의 호스트 디바이스(10)는 도 4의 호스트 디바이스(10)와 마찬가지로 후방 호환성을 갖지 않는다.

또한 도 7의 입력 디바이스(20)는 도 5의 입력 디바이스(20)와 마찬가지로 후방 호환성을 갖지 않는다.

여기서, 복수의 음향 신호를 다중화하여 송수신하는 방법으로서는, 상술한 바와 같이 복수의 아날로그 음향 신호를 복수의 디지털 음향 신호로 AD 변환하고 난 후 다중화하는 것이 아니라, 아날로그 신호인 채로 다중화하는 스위치+S&H법 등의 방법이 있다.

도 7의 제5 상세 구성예는, 복수의 아날로그 음향 신호를 아날로그 신호인 채로 다중화하는 방법을, 말하자면 디지털화한 방법이라고 할 수 있다.

그러나 도 7의 호스트 디바이스(10) 및 입력 디바이스(20)는 후방 호환성을 갖지 않는다. 이 점, 도 4 및 도 6의 호스트 디바이스(10), 그리고 도 5 및 도 6의 입력 디바이스(20)도 마찬가지이다.

따라서 후방 호환성의 관점에서는, 호스트 디바이스(10) 및 입력 디바이스(20)는 도 2에 도시한 바와 같이 구성하는 것이 바람직하다.

<호스트 디바이스(10) 및 입력 디바이스(20)의 제6 상세 구성예>

도 8은 호스트 디바이스(10) 및 입력 디바이스(20)의 제6 상세 구성예를 도시하는 블록도이다.

또한 도면 중, 도 2의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 8에 있어서 호스트 디바이스(10)는, 신호 처리 블록(11), 클럭 생성부(15), DAC(31), 파워 증폭기(32), 저항(33), 스위치(41), 인터럽터(46), 송수신 처리부(47), 레지스터(48) 및 I²C 인터페이스(49)를 갖는 점에서 도 2의 경우와 공통된다.

단, 도 8에 있어서 호스트 디바이스(10)는, 콘덴서(43), 마이크 검출부(44) 및 대응 검출부(45)가 설치되어 있지 않고, 플러그 검출부(101), 인증 패턴 출력부(102) 및 패턴 검출부(103)가 새로이 설치되어 있는 점에서 도 2의 경우와 상이하다.

또한 도 8의 호스트 디바이스(10)에 있어서, 아날로그 음향 인터페이스(12)는 도 2의 경우와 마찬가지로 구성된다.

또한 도 8의 호스트 디바이스(10)에 있어서, 다중화 데이터 인터페이스(13)는, 스위치(41), 인터럽터(46), 송수신 처리부(47), 레지스터(48), I²C 인터페이스(49), 플러그 검출부(101), 인증 패턴 출력부(102) 및 패턴 검출부(103)로 구성된다.

또한 도 8에 있어서 입력 디바이스(20)는, 드라이버(61L 및 61R), 스위치(71), LDO(74), 제어부(75), PLL(77), 송신 처리부(78), 스위치(80), 마이크(81₀ 내지 81₄), 증폭기(82₀ 내지 82₄), 저항(83₀ 내지 83₄), ADC(84₀ 내지 84₄) 및 불휘발성 메모리(85)를 갖는 점에서 도 2의 경우와 공통된다.

단, 도 8에 있어서, 입력 디바이스(20)는 콘덴서(72) 및 대응 검출부(73)가 설치되어 있지 않고, 파워 검출부(111) 및 인증 패턴 출력부(112)가 새로이 설치되어 있는 점에서 도 2의 경우와 상이하다.

또한 도 8의 입력 디바이스(20)에 있어서, 아날로그 음향 인터페이스(21)는 도 2의 경우와 마찬가지로 구성된다.

또한 도 8의 입력 디바이스(20)에 있어서, 다중화 데이터 인터페이스(22)는, 스위치(71), LDO(74), 제어부(75), PLL(77), 송신 처리부(78), 스위치(80), 마이크(81₀ 내지 81₄), 증폭기(82₀ 내지 82₄), 저항(83₀ 내지 83₄), ADC(84₀ 내지 84₄), 불휘발성 메모리(85), 파워 검출부(111) 및 인증 패턴 출력부(112)로 구성된다.

도 8의 호스트 디바이스(10)에 있어서, 플러그 검출부(101)는 잭(14)에 접속된 검출 라인 상의 신호를 감시하고 있으며, 그 검출 라인 상의 신호에 기초하여, 잭(14)에 플러그가 삽입된 것을 검출한다.

즉, 도 8에서는, 잭(14)에는 플러그 삽입을 검출하기 위한, 예를 들어 기계적인 기구가 설치되어 있으며, 검출 라인은 그 기계적인 기구에 접속되어 있다.

그리고 잭(14)에 플러그가 삽입되면 검출 라인 상의 신호(플러그 검출부(101)에서 검출 라인을 본 임피던스)가 변화되게 되어 있으며, 플러그 검출부(101)는 그러한 검출 라인 상의 신호에 기초하여, 잭(14)에 플러그가 삽입된 것을 검출한다.

플러그 검출부(101)는 잭(14)에 플러그가 삽입된 것을 검출하면, 디폴트로 단자(41A)를 선택한 스위치(41)를, 단자(41B)를 선택하도록 전환한다.

인증 패턴 출력부(102)는 호스트 디바이스(10)가 대응 디바이스인 것을 인증(검출)하기 위한 소정의 신호로서의 인증 패턴을 기억하고 있으며, 그 인증 패턴을 송수신 처리부(47)에 출력한다.

또한 플러그 검출부(101)에 있어서, 잭(14)에 플러그가 삽입된 것이 검출되어, 스위치(41)가 단자(41B)를 선택하도록 전환된 후, 송수신 처리부(47)는 소정 시간만큼 인증 패턴 출력부(102)로부터의 인증 패턴을 송신한다.

송수신 처리부(47)에 의하여 송신되는 인증 패턴은, 다중화 데이터 신호선 JB 및 단자(41B)를 선택한 스위치(41)를 통하여 잭(14)의 마이크 단자 TJ3으로부터 출력된다.

여기서, 인증 패턴 출력부(102)가 기억하고 있는 인증 패턴을, 이하, 마스터 인증 패턴이라고도 한다.

패턴 검출부(103)는 스위치(41)의 단자(41B)에 접속된 다중화 데이터 신호선 JB에 접속되어 있고, 대응 디바이스인 입력 디바이스(20)로부터 잭(14)의 마이크 단자 TJ3, (단자(41)을 선택한) 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 송신되어 오는 인증 패턴(후술하는 슬레이브 인증 패턴)을 수신한다.

패턴 검출부(103)는 슬레이브 인증 패턴을 수신함으로써, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스임을 검출한다.

잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스인 것이 검출되면, 패턴 검출부(103)는 스위치(41)가 단자(41B)를 선택하도록 전환된 취지를 인터럽터(46)에 공급한다.

또한 패턴 검출부(103)는 플러그 검출부(101)에 있어서, 잭(14)에 플러그가 삽입된 것이 검출되어, 스위치(41)가 단자(41B)를 선택하도록 전환된 후, 소정 시간 동안 슬레이브 인증 패턴을 수신하지 못한 경우에는, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스가 아닌 것을 검출하여, 단자(41B)를 선택하도록 전환된 스위치(41)를, 단자(41A)를 선택하도록 다시 전환한다.

도 8의 입력 디바이스(20)에 있어서, 파워 검출부(111)는 플러그(23)의 마이크 단자 TP3의 전압의 변화를 검출함으로써, 플러그(23)가 잭에 삽입된 것을 검출한다.

즉, 플러그(23)가, 예를 들어 호스트 디바이스(10)의 잭(14)에 삽입되었을 경우(그 외에, 예를 들어 마이크를 갖는 4극의 기존의 헤드셋에 대응하는 기존의 잭 디바이스의 잭에 삽입되었을 경우도 마찬가지임), 플러그(23)의 마이크 단자 TP3에는, 저항(33), 단자(41A)를 선택한 스위치 및 잭(14)의 마이크 단자 TJ3을 통하여, 또는 다중화 데이터 신호선 JB, 단자(41B)를 선택한 스위치(41) 및 잭(14)의 마이크 단자 TJ3을 통하여 전원 V_D의 전압이 나타난다.

파워 검출부(111)는 플러그(23)의 마이크 단자 TP3의 전압이 전원 V_D의 전압(에 가까운 전압)으로 변화되면, 플러그(23)가 잭에 삽입된 것을 검출하여, 디폴트로 단자(71A)를 선택한 스위치(71)를 단자(71B)를 선택하도록 전환한다.

인증 패턴 출력부(112)는 입력 디바이스(20)가 대응 디바이스인 것을 인증(검출)하기 위한 소정의 신호로서의 인증 패턴을 기억하고 있으며, 그 인증 패턴을 송신 처리부(78)에 출력한다.

여기서, 인증 패턴 출력부(112)가 기억하고 있는 인증 패턴을, 이하, 슬레이브 인증 패턴이라고도 한다.

또한 파워 검출부(111)에 있어서, 플러그(23)가 잭에 삽입된 것이 검출되어, 스위치(71)가 단자(71B)를 선택하도록 전환된 후, 제어부(75)는 플러그(23)가 삽입된 잭을 갖는 잭 디바이스로부터, 플러그(23)의 마이크 단자 TP3, 단자(71B)를 선택한 스위치(71) 및 다중화 데이터 신호선 PB를 통하여 마스터 인증 패턴이 송신되어 오는 것을 기다려 수신한다.

제어부(75)는 마스터 인증 패턴을 수신하면, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가 대응 디바이스임을 검출하여, 송신 처리부(78)에 인증 패턴 출력부(112)로부터의 슬레이브 인증 패턴을 소정 시간만큼 송신시킨다.

송신 처리부(78)에 의하여 송신된 슬레이브 인증 패턴은, 다중화 데이터 신호선 JB 및 단자(71B)를 선택한 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3으로부터 출력된다.

한편, 제어부(75)는 파워 검출부(111)에 있어서, 플러그(23)가 잭에 삽입된 것이 검출되어, 스위치(71)가 단자(71B)를 선택하도록 전환된 후의 소정 시간에 마스터 인증 패턴을 수신하지 못한 경우에는, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가 대응 디바이스가 아닌 것을 검출하여, 단자(71B)를 선택하도록 전환된 스위치(71)를, 단자(71A)를 선택하도록 다시 전환한다.

도 9는 도 8의 호스트 디바이스(10) 및 입력 디바이스(20)의 처리를 설명하는 흐름도이다.

호스트 디바이스(10)에서는, 스텝 S41에 있어서, 스위치(41)는 디폴트로 단자(41A)를 선택하고 있다.

한편, 입력 디바이스(20)에서는, 스텝 S51에 있어서, 스위치(71)는 디폴트로 단자(71A)를 선택하고 있다.

그리고 입력 디바이스(20)의 플러그(23)가 호스트 디바이스(10)의 잭(14)에 삽입되면, 호스트 디바이스(10)에서는, 스텝 S42에 있어서 플러그 검출부(101)가, 잭(14)에 플러그가 삽입된 것을 검출한다.

플러그 검출부(101)는 잭(14)에 플러그가 삽입된 것을 검출하면, 스텝 S43에 있어서, 디폴트로 단자(41A)를 선택한 스위치(41)를, 단자(41B)를 선택하도록 전환한다.

그 후, 스텝 S44에 있어서, 송수신 처리부(47)는 클럭 생성부(15)로부터의 클럭에 동기하여, 그 클럭(을 포함하는 신호)의 송신을 개시한다.

또한 스텝 S44에서는, 송수신 처리부(47)는 클럭 생성부(15)로부터의 클럭에 동기하여, 인증 패턴 출력부(102)에 기억된 마스터 인증 패턴의 송신을 개시한다.

송수신 처리부(47)가 송신하는 클럭 및 마스터 인증 패턴은, 다중화 데이터 신호선 JB 및 스위치(41)를 통하여 잭의 마이크 단자 TJ3으로부터 출력된다.

클럭 및 마스터 인증 패턴의 송신 개시 후, 스텝 S45에 있어서, 패턴 검출부(103)는, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스로부터, 슬레이브 인증 패턴이 송신되어 오는 것을 기다린다.

그리고 패턴 검출부(103)는 소정 시간 동안 슬레이브 인증 패턴이 송신되어 오지 않았을 경우에는, 스텝 S46에 있어서, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스가 아닌 것을 검출(인식)하여, 단자(41B)를 선택하도록 전환된 스위치(41)를, 단자(41A)를 선택하도록 다시 전환한다.

스위치(41)가 단자(41A)를 선택하도록 전환된 후에는, 호스트 디바이스(10)는 도 2를 참조하여 설명한 바와 같은, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가, 예를 들어 마이크를 갖는 4극의 기존의 헤드셋 등의, 대응 디바이스가 아닌 디바이스인 경우의 동작(종래 모드 동작)을 행한다.

한편, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스로부터 슬레이브 인증 패턴이 송신되어 왔을 경우, 즉, 예를 들어 대응 디바이스인 입력 디바이스(20)의 플러그(23)가 잭(14)에 삽입되고, 입력 디바이스(20)로부터, 잭(14)의 마이크 단자 TJ3, (단자(41)을 선택한) 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 패턴 검출부(103)에 슬레이브 인증 패턴이 송신되어 왔을 경우, 패턴 검출부(103)는 스텝 S47에 있어서, 그 슬레이브 인증 패턴을 수신한다.

패턴 검출부(103)는 슬레이브 인증 패턴을 수신함으로써, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스임을 검출한다.

잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스인 것이 검출되면, 패턴 검출부(103)는 스위치(41)가 단자(41B)를 선택하도록 전환된 취지를 인터럽터(46)에 공급한다.

인터럽터(46)는 패턴 검출부(103)로부터, 스위치(41)가 단자(41B)를 선택하도록 전환된 취지가 공급되면, 대응 디바이스(의 플러그)가 잭(14)에 삽입된 취지를 신호 처리 블록(11)에 공급한다.

신호 처리 블록(11)에서는, 인터럽터(46)로부터, 대응 디바이스가 잭(14)에 삽입된 취지가 공급되면, 대응 디바이스용 신호 처리가 개시된다.

패턴 검출부(103)가 슬레이브 인증 패턴을 수신하면, 송수신 처리부(47)는 스텝 S48에 있어서, ACK(ACKnowledgement)(긍정 응답) 신호를 다중화 데이터 신호선 JB, 스위치(41) 및 잭(14)의 마이크 단자 TJ3을 통하여, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스로서의 입력 디바이스(20)에 송신(회신)한다.

그 후, 스텝 S49에 있어서, 송수신 처리부(47)는 후술하는 바와 같이 하여, 입력 디바이스(20)로부터 잭(14)의 마이크 단자 TJ3, 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 송신되어 오는 다중화 데이터의 수신을 개시한다.

한편, 입력 디바이스(20)에서는, 그 입력 디바이스(20)의 플러그(23)가 호스트 디바이스(10)의 잭(14)에 삽입되면, 파워 검출부(111)가 스텝 S52에 있어서, 플러그(23)가 잭에 삽입된 것을 검출한다.

즉, 입력 디바이스(20)의 플러그(23)가 호스트 디바이스(10)의 잭(14)에 삽입되면, 플러그(23)의 마이크 단자 TP3에는, 저항(33), 단자(41A)를 선택한 스위치 및 잭(14)의 마이크 단자 TJ3을 통하여, 또는 다중화 데이터 신호선 JB, 단자(41B)를 선택한 스위치(41) 및 잭(14)의 마이크 단자 TJ3을 통하여 전원 V_D의 전압이 나타난다.

파워 검출부(111)는, 플러그(23)의 마이크 단자 TP3의 전압이 전원 V_D의 전압 등으로 변화됨으로써, 플러그(23)가 잭에 삽입된 것을 검출한다.

파워 검출부(111)는 플러그(23)가 잭에 삽입된 것을 검출하면, 스텝 S53에 있어서, 디폴트로 단자(71A)를 선택한 스위치(71)를 단자(71B)를 선택하도록 전환한다.

스위치(71)가 단자(71B)를 선택하도록 전환되면, 플러그(23)의 마이크 단자 TP3은 (단자(71B)를 선택한) 스위치(71)를 통하여 LDO(74)에 접속된다.

또한 플러그(23)의 마이크 단자 TP3은 스위치(71) 및 다중화 데이터 신호선 PB를 통하여 제어부(75), PLL(77) 및 송신 처리부(78)에 접속된다.

여기서, 호스트 디바이스(10)에서는, 상술한 바와 같이 스텝 S43에 있어서, 스위치(41)가 단자(41B)를 선택하도록 전환되어 있으며, 그 결과, 잭(14)의 마이크 단자 TJ3은 (단자(41B)를 선택한) 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 송수신 처리부(47), 패턴 검출부(103) 및 전원 V_D에 접속되어 있다.

이상과 같이 잭(14)의 마이크 단자 TJ3이 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 전원 V_D에 접속됨으로써, 전원 V_D는 호스트 디바이스(10)의 다중화 데이터 신호선 JB, 스위치(41) 및 잭(14)의 마이크 단자 TJ3, 나아가, 입력 디바이스(20)의 플러그(23)의 마이크 단자 TP3, 및 단자(71B)를 선택한 스위치(71)를 통하여 LDO(74)에 접속된다.

이상과 같이 하여, 호스트 디바이스(10)의 전원 V_D가 입력 디바이스(20)의 LDO(74)에 접속되면, LDO(74)는 입력 디바이스(20)의 증폭기(82_i) 등의 전원이 필요한 블록에, 전원으로 되는 전력의 공급을 개시한다.

또한 호스트 디바이스(10)에서는, 상술한 바와 같이, 스텝 S44에 있어서, 송수신 처리부(47)에 의하여 클럭 및 마스터 인증 패턴의 송신이 개시되고, 그 클럭 및 마스터 인증 패턴은 다중화 데이터 신호선 JB 및 스위치(41)를 통하여 잭(14)의 마이크 단자 TJ3으로부터 출력되고 있다.

잭(14)의 마이크 단자 TJ3으로부터 출력되고 있는, 송수신 처리부(47)가 송신하는 클럭은, 입력 디바이스(20)에 있어서, 플러그(23)의 마이크 단자 TP3, 스위치(71) 및 다중화 데이터 신호선 PB를 통하여 PLL(77)에 공급된다.

PLL(77)은, 스텝 S54에 있어서, 상술한 바와 같이 하여 공급되는 송수신 처리부(47)로부터의 클럭에 따라 동작을 개시하여, 소위 로크 상태로 되면, 송수신 처리부(47)로부터의 클럭에 동기한 클럭을 송신 처리부(78) 등에 공급한다.

송신 처리부(78)는 PLL(77)로부터의 클럭에 동기하여 동작을 개시한다.

이상과 같이, 스위치(71)가 단자(71B)를 선택하도록 전환되어 PLL(77)이 로크 상태로 되면, 제어부(75)는 스텝 S55에 있어서, 호스트 디바이스(10)로부터 마스터 인증 패턴이 송신되어 오는 것을 기다려 수신한다.

즉, 호스트 디바이스(10)에서는, 상술한 스텝 S44에 있어서, 송수신 처리부(47)가 마스터 인증 패턴의 송신을 개시하고, 마스터 인증 패턴은 다중화 데이터 신호선 JB 및 스위치(41)를 통하여 잭(14)의 마이크 단자 TJ3으로부터 출력되고 있다.

제어부(75)는 잭(14)의 마이크 단자 TJ3으로부터 출력되고 있는 마스터 인증 패턴을, 플러그(23)의 마이크 단자 TP3, 스위치(71) 및 다중화 데이터 신호선 PB를 통하여 수신한다.

또한 스텝 S54에 있어서, PLL(77)에 클럭이 공급되지 않은 경우나, 스텝 S55에 있어서, 제어부(75)에서 마스터 인증 패턴을 수신하지 못한 경우, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가 대응 디바이스가 아니라고 하여, 단자(71B)를 선택하도록 전환된 스위치(71)는 단자(71A)를 선택하도록 다시 전환된다.

스위치(71)가 단자(41A)를 선택하도록 전환된 후에는 입력 디바이스(20)는 도 2을 참조하여 설명한 바와 같은, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가, 예를 들어 마이크를 갖는 4극의 기존의 헤드셋 등에 대응하는 기존의 스마트폰 등의, 대응 디바이스가 아닌 디바이스인 경우의 동작을 행한다.

제어부(75)는 스텝 S55에 있어서, 마스터 인증 패턴을 수신하면, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가 대응 디바이스임을 검출하고, 스텝 S56에 있어서, 송신 처리부(78)에, 인증 패턴 출력부(112)로부터의 슬레이브 인증 패턴을 소정 시간만큼 송신시킨다.

송신 처리부(78)에 의하여 송신된 슬레이브 인증 패턴은, 다중화 데이터 신호선 JB 및 단자(71B)를 선택한 스위치(71)를 통하여 플러그(23)의 마이크 단자 TP3으로부터 출력된다.

플러그(23)의 마이크 단자 TP3으로부터 출력된 슬레이브 인증 패턴은, 잭(14)의 마이크 단자 TJ3, (단자(41)을 선택한) 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 패턴 검출부(103)에 송신되고, 상술한 바와 같이 스텝 S47에 있어서 패턴 검출부(103)에서 수신된다.

호스트 디바이스(10)에서는, 패턴 검출부(103)가, 슬레이브 인증 패턴의 수신 후, 상술한 바와 같이 송수신 처리부(47)가 스텝 S48에 있어서, ACK 신호를 다중화 데이터 신호선 JB, 스위치(41) 및 잭(14)의 마이크 단자 TJ3을 통하여 송신해 오므로, 입력 디바이스(20)의 제어부(75)나 PLL(77)에서는, 상술한 바와 같이 잭(14)의 마이크 단자 TJ3을 통하여 송신되고 있는 ACK 신호가, 플러그(23)의 마이크 단자 TP3, 스위치(71) 및 다중화 데이터 신호선 PB를 통하여 수신된다.

그 후, 송신 처리부(78)는 스텝 S57에 있어서, 스위치(80)로부터의 스위치 신호, ADC(84_i)로부터의 디지털 음향 신호 #i, 레지스터(76)로부터 판독된 데이터 및 불휘발성 메모리(85)로부터 판독된 데이터를 다중화하고, 그 결과 얻어지는 다중화 데이터를 다중화 데이터 신호선 PB, 스위치(71), 플러그(23)의 마이크 단자 TP3, 잭(14)의 마이크 단자 TJ3, 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 송수신 처리부(47)에 송신하는 처리를 개시한다.

호스트 디바이스(10)에서는, 스텝 S49에 있어서, 이상과 같이 하여 송신 처리부(78)로부터 송신되어 오는 다중화 데이터가, 잭(14)의 마이크 단자 TJ3, 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 송수신 처리부(47)에서 수신된다.

또한 도 8의 입력 디바이스(20)에서는, 파워 검출부(111)에 있어서, 플러그(23)의 마이크 단자 TP3의 전압이 아니라 전류에 소정의 변화가 발생한 것에 따라, 플러그(23)가 잭에 삽입된 것을 검출할 수 있다.

또한 도 8의 입력 디바이스(20)에서는, 파워 검출부(111)에 있어서, 플러그(23)의 마이크 단자 TP3의 전압이, (거의) 전원 V_D의 전압으로 되었을 경우에만, 디폴트로 단자(71A)를 선택한 스위치(71)를 단자(71B)를 선택하도록 전환하고, 플러그(23)의 마이크 단자 TP3의 전압이 변화되더라도, 그 마이크 단자 TP3의 전압이 (거의) 전원 V_D의 전압에 도달하지 않은 경우에는, 디폴트로 단자(71A)를 선택한 스위치(71)를 전환하지 않고 그대로 단자(71A)의 선택을 유지시킬 수 있으며, 이것에 의하여 이하와 같은 동작이 가능해진다.

지금, 가령, 호스트 디바이스(10)의 스위치(41)가 단자(41A)를 선택하였다고 하면, 플러그(23)의 마이크 단자 TP3은, 잭(14)의 마이크 단자 TJ3 및 스위치(41) 외에, 저항(33)을 통하여 전원 V_D에 접속된다. 이 경우, 플러그(23)의 마이크 단자 TP3의 전압은, 전원 V_D의 전압으로부터 저항(33)에서의 전압 강하 분만큼 저하된 전압으로 되어 전원 V_D의 전압에 도달하지 않으므로, 파워 검출부(111)는 단자(71A)를 선택한 스위치(71)를 전환하지 않고 그대로 단자(71A)의 선택을 유지시킨다.

한편, 호스트 디바이스(10)의 스위치(41)가 단자(41B)를 선택하였다고 하면, 플러그(23)의 마이크 단자 TP3은 잭(14)의 마이크 단자 TJ3 및 스위치(41)를 통하여 전원 V_D에 접속된다. 이 경우, 플러그(23)의 마이크 단자 TP3과 호스트 디바이스(10)의 전원 V_D 사이에 저항(33)과 같은 부하가 존재하지 않기 때문에, 플러그(23)의 마이크 단자 TP3의 전압은 전원 V_D의 전압으로 된다. 그 때문에, 파워 검출부(111)는 단자(71A)를 선택한 스위치(71)를, 단자(71B)를 선택하도록 전환한다.

이상과 같이, 파워 검출부(111)에 있어서, 플러그(23)의 마이크 단자 TP3의 전압이 전원 V_D의 전압으로 되었을 경우에만, 디폴트로 단자(71A)를 선택한 스위치(71)를, 단자(71B)를 선택하도록 전환하는 경우에는, 호스트 디바이스(10)에 있어서 스위치(41)가 단자(41B)를 선택하고 있고, 마스터 인증 패턴이 송수신 처리부(47)로부터 다중화 데이터 신호선 JB 및 스위치(41)를 통하여 잭(14)의 단자 TJ3으로부터 출력되는 경우에만, 스위치(71)가 단자(71A)로부터 단자(71B)로 전환된다.

따라서 호스트 디바이스(10)에 있어서, 스위치(41)가 단자(41B)를 선택하고 잭(14)의 마이크 단자 TJ3에 마스터 인증 패턴이 출력되는 경우에만, 입력 디바이스(20)에서는, 파워 검출부(111)에 있어서 스위치(71)가 단자(71A)로부터 단자(71B)로 전환되므로, 입력 디바이스(20)의 제어부(75)는 스위치(71)가 단자(71B)에 전환된 후에, 호스트 디바이스(10)로부터의 마스터 인증 패턴을 수신할 수 있다.

이상으로부터, 호스트 디바이스(10)와 입력 디바이스(20)가 접속되었을 경우에는, 입력 디바이스(20)에 있어서, 스위치(71)가 단자(71B)를 선택하도록 전환되면, 그 전환 후에 호스트 디바이스(10)로부터의 마스터 인증 패턴을 수신할 수 있다. 따라서 도 8 및 도 9에서 설명한 바와 같이, 입력 디바이스(20)에 있어서, 스위치(71)가 단자(71B)를 선택하도록 전환된 후의 소정 시간 내에 마스터 인증 패턴을 수신하지 못하는 사태는 발생하지 않으므로, 그러한 사태에 따라 단자(71B)를 선택하도록 전환된 스위치(71)를, 단자(71A)를 선택하도록 다시 전환하는 사태도 발생하지 않는다.

<호스트 디바이스(10) 및 입력 디바이스(20)의 제7 상세 구성예>

도 10은 호스트 디바이스(10) 및 입력 디바이스(20)의 제7 상세 구성예를 도시하는 블록도이다.

또한 도면 중, 도 7의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 10에 있어서 호스트 디바이스(10)는, 신호 처리 블록(11), 클럭 생성부(15), DAC(31), 파워 증폭기(32), 레지스터(48) 및 I²C 인터페이스(49)를 갖는 점에서 도 7의 경우와 공통된다.

단, 도 10에 있어서 호스트 디바이스(10)는, 송수신 처리부(47) 대신 수신 처리부(122)가 설치되어 있음과 함께, PLL(121) 및 SRC(Sampling Rate Converter)(123)가 새로이 설치되어 있는 점에서 도 7의 경우와 상이하다.

또한 도 10의 호스트 디바이스(10)에 있어서, 아날로그 음향 인터페이스(12)는 (도 7의 경우와 마찬가지로) DAC(31) 및 파워 증폭기(32)로 구성된다.

또한 도 10의 호스트 디바이스(10)에 있어서, 다중화 데이터 인터페이스(13)는 레지스터(48), I²C 인터페이스(49), PLL(121), 수신 처리부(122) 및 SRC(123)로 구성된다.

또한 도 10에 있어서, 입력 디바이스(20)는, 드라이버(61L 및 61R), LDO(74), 제어부(75), 송신 처리부(78), 스위치(80), 마이크(81₀ 내지 81₄), 증폭기(82₀ 내지 82₄), 저항(83₀ 내지 83₄), ADC(84₀ 내지 84₄) 및 불휘발성 메모리(85)를 갖는 점에서 도 7의 경우와 공통된다.

단, 도 10에 있어서, 입력 디바이스(20)는 PLL(77) 대신 클럭 생성부(132)가 설치되어 있음과 함께, 동기부(131)가 새로이 설치되어 있는 점에서 도 7의 경우와 상이하다.

또한 도 10의 입력 디바이스(20)에 있어서, 아날로그 음향 인터페이스(21)는 (도 7의 경우와 마찬가지로) 드라이버(61L 및 61R)로 구성된다.

또한 도 10의 입력 디바이스(20)에 있어서, 다중화 데이터 인터페이스(22)는, LDO(74), 제어부(75), 송신 처리부(78), 스위치(80), 마이크(81₀ 내지 81₄), 증폭기(82₀ 내지 82₄), 저항(83₀ 내지 83₄), ADC(84₀ 내지 84₄), 불휘발성 메모리(85), 동기부(131) 및 클럭 생성부(132)로 구성된다.

도 10의 호스트 디바이스(10)에 있어서, PLL(121)은, 입력 디바이스(20)로부터, 잭(14)의 마이크 단자 TJ3을 통하여 다중화 데이터 신호선 JB 상에 송신되어 오는 신호(다중화 데이터)로부터 그 신호에 동기한 클럭을 생성하여 수신 처리부(122)에 공급한다.

수신 처리부(122)는 PLL(121)로부터의 클럭에 동기하여 동작하고, 도 7(도 2의 송수신 처리부(47)와 마찬가지로, 입력 디바이스(20)로부터 잭(14)의 마이크 단자 TJ3, 스위치(41) 및 다중화 데이터 신호선 JB를 통하여 공급되는 다중화 데이터를 수신한다.

또한 수신 처리부(122)는 도 7(도 2)의 송수신 처리부(47)와 마찬가지로 다중화 데이터의 다중화를 푸는 등의 다중화 데이터에 적절한 처리를 행하여, 다중화 데이터에 포함되는 본래의 데이터로서의, 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터를 분리하여 SRC(123)에 공급한다.

SRC(123)는, 클럭 생성부(15)로부터 공급되는 클럭(이하, 호스트 클럭이라고도 함)에 동기하여 동작하며, 수신 처리부(122)로부터의 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터를, 클럭 생성부(15)로부터의 클럭에 동기한 데이터로 변환하여 신호 처리 블록(11)에 공급한다.

여기서, 수신 처리부(122)는 PLL(121)로부터의 클럭에 동기하여 동작하지만, PLL(121)로부터의 클럭은, 입력 디바이스(20)로부터 송신되어 오는 신호에 동기한 클럭, 즉, 입력 디바이스(20)가 갖는 후술하는 클럭 생성부(132)가 생성하는 클럭(이하, 디바이스 클럭이라고도 함)에 동기한 클럭으로 되어 있다.

따라서 수신 처리부(122)에서 얻어지는 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터는, 입력 디바이스(20)측의 디바이스 클럭에 동기한 데이터로 되어 있고, SRC(123)에서는, 그러한 입력 디바이스(20)측의 디바이스 클럭에 동기한 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터가, 클럭 생성부(15)가 생성하는, 호스트 디바이스(10)측의 마스터 클럭에 동기한 데이터로 변환된다.

도 10의 입력 디바이스(20)에 있어서, 클럭 생성부(132)는 디바이스 클럭을 생성하여 송신 처리부(78)에 공급한다.

따라서 도 10에서는, 송신 처리부(78)는 도 7(도 2)과 같이, PLL(77)이 생성하는, 마스터 클럭에 동기한 클럭이 아니라, 클럭 생성부(132)가 생성하는 디바이스 클럭에 동기하여 동작한다.

그 결과, 송신 처리부(78)가 송신하는 다중화 데이터는 디바이스 클럭에 동기한 데이터로 된다.

동기부(131)는 송신 처리부(78)에서 얻어지는 다중화 데이터의 단락, 즉, 다중화 데이터에 포함되는 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터의 한 덩어리(예를 들어 후술하는 프레임)의 단락을 나타내는 동기 신호를 생성하여 송신 처리부(78)에 공급한다.

여기서, 송신 처리부(78)에서는, 다중화 데이터의 단락 위치에 동기부(131)로부터의 동기 신호가 포함된다.

그리고 호스트 디바이스(10)의 수신 처리부(122)에서는, 다중화 데이터에 포함되어 있는 동기 신호를, 말하자면 기준으로 하여 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터가 분리된다.

이상과 같이 구성되는 호스트 디바이스(10) 및 입력 디바이스(20)는 비동기로 동작한다.

즉, 상술한 제1 내지 제6 상세 구성예에서는, 호스트 디바이스(10)와 입력 디바이스(20)가 접속되면, 호스트 디바이스(10)는 클럭 생성부(15)가 생성하는 마스터 클럭에 동기하여 동작하고, 입력 디바이스(20)는 PLL(77)(도 7 등)이 생성하는, 마스터 클럭에 동기한 클럭에 동기하여 동작하므로, 호스트 디바이스(10) 및 입력 디바이스(20)는 동기하여 동작한다.

이에 비하여 도 10에서는, 호스트 디바이스(10)는 클럭 생성부(15)가 생성하는 마스터 클럭에 동기하여 동작하고, 입력 디바이스(20)는 클럭 생성부(132)가 생성하는 디바이스 클럭에 동기하여 동작하므로, 호스트 디바이스(10) 및 입력 디바이스(20)는 비동기로 동작한다.

즉, 도 10에 있어서, 호스트 디바이스(10)와 입력 디바이스(20)가 접속되면, 호스트 디바이스(10)의 전원 V_D와 입력 디바이스(20)의 LDO(74)가, 다중화 데이터 신호선 JB, 잭(14)의 마이크 단자 TJ3, 플러그(23)의 마이크 단자 TP3 및 다중화 데이터 신호선 PB를 통하여 접속된다.

호스트 디바이스(10)의 전원 V_D와 입력 디바이스(20)의 LDO(74)가 접속되면, LDO(74)는 입력 디바이스(20)의 증폭기(82_i) 등의 전원이 필요한 블록에, 전원으로 되는 전력의 공급을 개시하고, 이것에 의하여 송신 처리부(78)는 다중화 데이터의 송신을 개시한다.

즉, 송신 처리부(78)는, 클럭 생성부(132)가 생성하는 디바이스 클럭에 동기하여 동작하고, 동기부(131)로부터 공급되는 동기 신호, ADC(84₀ 내지 84₄)로부터 공급되는 디지털 음향 신호 #0 내지 #4 및 불휘발성 메모리(85)에 기억된 디바이스 정보나 스위치(80)가 출력하는 스위치 신호 등인 부가 데이터를 포함하는 다중화 데이터를 생성하여 송신한다.

송신 처리부(78)가 송신하는 다중화 데이터는 다중화 데이터 신호선 PB, 플러그(23)의 마이크 단자 TP3, 잭(14)의 마이크 단자 TJ3 및 다중화 데이터 신호선 JB를 통하여 PLL(121) 및 수신 처리부(122)에 공급된다.

PLL(121)은 송신 처리부(78)로부터의 다중화 데이터를 수신하고, 그 다중화 데이터에 동기한 클럭을 생성하여 수신 처리부(122)에 공급한다.

수신 처리부(122)는 PLL(121)로부터의 클럭에 동기하여 동작하고, 송신 처리부(78)로부터의 다중화 데이터를 수신한다. 그리고 수신 처리부(122)는 다중화 데이터에 포함되는, 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터를 분리하여 SRC(123)에 공급한다.

SRC(123)는 클럭 생성부(15)로부터 공급되는 호스트 클럭에 동기하여 동작하고, 수신 처리부(122)로부터의 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터를, 클럭 생성부(15)로부터의 클럭에 동기한 데이터로 변환하여 신호 처리 블록(11)에 공급한다.

또한 도 10의 비동기로 동작하는 호스트 디바이스(10) 및 입력 디바이스(20)는 도 7의 호스트 디바이스(10) 및 입력 디바이스(20)와 마찬가지로 후방 호환성을 갖지 않는다. 단, 비동기로 동작하는 호스트 디바이스(10) 및 입력 디바이스(20)는 도 2의 호스트 디바이스(10) 및 입력 디바이스(20)와 같이 후방 호환성을 갖도록 구성할 수 있다.

즉, 후방 호환성을 갖는 도 2의 호스트 디바이스(10) 및 입력 디바이스(20)는 도 10에서 설명한 바와 같이 비동기로 동작하도록 구성할 수 있다.

<신호 포맷>

도 11 내지 도 13을 참조하여, 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 교환되는 신호의 신호 포맷에 대하여 설명한다.

또한 여기서는, 상술한 제1 내지 제7 상세 구성예 중, 예를 들어 도 8의 제6 상세 구성예의 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 교환되는 신호를 예로 들어, 그 신호 포맷에 대하여 설명한다.

도 8의 호스트 디바이스(10)로부터 입력 디바이스(20)에 송신되는 신호로서는, 예를 들어 송수신 처리부(47)가 송신하는 마스터 인증 패턴(Authentication 신호)이나 커맨드 등이 있다.

또한 도 8의 입력 디바이스(20)로부터 호스트 디바이스(10)에 송신되는 신호로서는, 예를 들어 송신 처리부(78)가 송신하는 슬레이브 인증 패턴(Authentication 신호)이나 다중화 데이터 등이 있다.

여기서, 호스트 디바이스(10)로부터 입력 디바이스(20)에 송신되는 커맨드로서는, 예를 들어 데이터의 판독을 요구하는 판독 커맨드나, 데이터의 기입을 요구하는 기입 커맨드 등이 있다.

커맨드는 오퍼레이션 코드와 필요한 오퍼랜드로 구성된다.

예를 들어 판독 커맨드는, 데이터의 판독을 나타내는 코드를 오퍼레이션 코드로서 갖고, 데이터를 판독하는 어드레스의 선두의 어드레스(선두 어드레스) 및 선두 어드레스로부터 데이터를 판독하는 어드레스 수(몇 개의 어드레스 분의 데이터를 판독할지)를 오퍼랜드로서 갖는다.

또한 예를 들어 기입 커맨드는 데이터의 기입을 나타내는 코드를 오퍼레이션 코드로서 갖고, 데이터를 기입하는 기입 어드레스 및 그 기입 어드레스에 기입하는 대상의 데이터(기입 데이터)를 오퍼랜드로서 갖는다.

입력 디바이스(20)에서는, 상술한 바와 같이 제어부(75)가, 내장하는 레지스터(76)의 기억값에 따른 처리를 행함으로써, 호스트 디바이스(10)는 기입 커맨드에 의하여 레지스터(76)의 기억값을 재기입함으로써, 입력 디바이스(20)(의 제어부(75))에 다양한 처리(예를 들어 ADC(84_i)의 온과 오프의 전환이나, LDO(74)의 스탠바이(전력 절약) 모드와 통상 모드의 동작 모드의 전환, 그 외의 처리)를 행하게 할 수 있다.

또한 호스트 디바이스(10)에서는, 판독 커맨드에 의하여 입력 디바이스(20)의 불휘발성 메모리(85)로부터 디바이스 정보를 판독할 수 있다.

한편, 입력 디바이스(20)로부터 호스트 디바이스(10)에 송신되는 다중화 데이터에는, 예를 들어 상술한 바와 같이 디지털 음향 신호 #0, #1, #2, #3, #4 및 부가 데이터가 포함된다.

즉, 다중화 데이터에는 최대 5채널의 음향 신호 #0, #1, #2, #3 및 #4가 포함된다. 또한 다중화 데이터에는 부가 데이터가 포함된다.

부가 데이터에는, 상술한 바와 같이 스위치 신호나 디바이스 정보를 포함시킬(채용할) 수 있다. 또한 부가 데이터에는, 입력 디바이스(20)에 있어서, 호스트 디바이스(10)로부터의 판독 커맨드에 따라 판독된 데이터나, 그 데이터에 기억되어 있었던 어드레스 등을 포함시킬(채용할) 수 있다.

또한 도 8의 입력 디바이스(20)에서는, 유저가 조작하는 스위치로서, 스위치(80) 중 1개의 스위치만이 설치되어 있으며, 따라서 도 8에서는, 부가 데이터에 포함되는 스위치 신호는 스위치(80)의 스위치 신호뿐이지만, 부가 데이터에는, 예를 들어 최대 4개 등의 복수의 스위치의 스위치 신호를 포함시킬 수 있다.

도 11은 플러그(23)가 잭(14)에 삽입되고 난 후, 다중화 데이터의 송수신이 가능하게 될 때까지의, 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 교환되는 신호의 예를 나타내는 타이밍 차트이다.

도 11의 A는 호스트 디바이스(10)가 입력 디바이스(20)에 송신하는 클럭을 나타내고 있다.

호스트 디바이스(10)가 입력 디바이스(20)에 송신하는 클럭으로서는, 예를 들어 주파수가 12 내지 15㎒ 정도인 펄스 신호를 채용할 수 있다.

호스트 디바이스(10)에서는, 도 9에서 설명한 바와 같이 스텝 S44에 있어서 클럭의 송신이 개시되지만, 그 클럭의 송신은, 예를 들어 10㎳ 등 소정 시간만큼 계속된다.

여기서, 호스트 디바이스(10)가 입력 디바이스(20)에 송신하는 클럭은 H 레벨과 L 레벨의 기간이 동등한 펄스라고 하고, 그 H 레벨이나 L 레벨의 개개의 기간을 이하, 슬롯이라고도 한다. 또한 이하, 적절히 H 레벨을 "1"로 나타냄과 함께, L 레벨을 "0"으로 나타낸다. 이 경우, 클럭은 "10101010…"으로 표시된다.

도 11의 B는 호스트 디바이스(10)가 입력 디바이스(20)에 송신하는 마스터 인증 패턴을 나타내고 있다.

이제, 예를 들어 10슬롯을 1프레임이라고 하면, 마스터 인증 패턴은, 예를 들어 1프레임의 패턴 "1011100010"으로 할 수 있다.

호스트 디바이스(10)는, 도 9에서 설명한 바와 같이 스텝 S44에 있어서 마스터 인증 패턴의 송신을 개시하지만, 그 마스터 인증 패턴의 송신은, 예를 들어 5㎳ 등의 소정 시간만큼 계속 반복한다.

도 11의 C는 호스트 디바이스(10)가 입력 디바이스(20)에 송신하는 ACK 신호를 나타내고 있다.

ACK 신호로서는 2슬롯의 패턴 "10"을 채용할 수 있다. ACK 신호로서의 2슬롯의 패턴 "10"은 프레임의 최후에 배치되고, 다른 8슬롯의 기간에 대해서는 하이 임피던스(Hi-Z)로 된다(외부에서 본 호스트 디바이스(10)의 잭(14)의 마이크 단자 TJ3의 임피던스가 하이 임피던스로 됨).

호스트 디바이스(10)는, 도 9에서 설명한 바와 같이 스텝 S48에 있어서, ACK 신호를 송신하지만, 그 ACK 신호의 송신은, 예를 들어 5㎳ 등의 소정 시간만큼 계속 반복한다.

또한 입력 디바이스(20)에서는, 도 11의 A의 클럭을 사용하여 PLL(77)의 동기를 취한 후(PLL(77)을 로크 상태로 한 후), ACK 신호로서의 2슬롯의 패턴 "10"을 사용하여 PLL(77)의 동기가 유지된다.

도 11의 D는 입력 디바이스(20)가 호스트 디바이스(10)에 송신하는 슬레이브 인증 패턴을 나타내고 있다.

슬레이브 인증 패턴은 8슬롯의 패턴 "11100010"이고, 프레임의 선두에 배치되며, 다른 2슬롯의 기간에 대해서는 하이 임피던스로 된다(외부에서 본 입력 디바이스(20)의 플러그(23)의 마이크 단자 TP3의 임피던스가 하이 임피던스로 됨).

입력 디바이스(20)는, 도 9에서 설명한 바와 같이 스텝 S56에 있어서 슬레이브 인증 패턴을 송신하지만, 그 슬레이브 인증 패턴의 송신은, 예를 들어 5㎳ 등의 소정 시간만큼 계속 반복한다.

또한 슬레이브 인증 패턴이 입력 디바이스(20)로부터 호스트 디바이스(10)에 송신되는, 1프레임의 선두의 8슬롯 이외의 기간, 즉, 1프레임의 최후의 2슬롯의 기간에서는, 호스트 디바이스(10)로부터 입력 디바이스(20)에 신호(예를 들어 도 11의 C의 ACK 신호 등)가 송신되고, 입력 디바이스(20)에서는, 호스트 디바이스(10)로부터의, 1프레임에 대하여 최후의 2슬롯의 기간에 송신되어 오는 신호를 필요에 따라 사용하여 PLL(77)의 동기가 유지된다.

도 12는 다중화 데이터의 송수신이 가능해진 후의, 호스트 디바이스(10)와 입력 디바이스(20) 사이에서 교환되는 신호의 예를 나타내는 타이밍 차트이다.

도 12의 A는 도 11의 A와 마찬가지의 클럭을 나타내고 있다.

도 12의 B는 프레임의 선두를 나타내는 프레임 동기 신호를 나타내고 있다.

프레임 동기 신호는 펄스 신호이며, 상승 에지가 프레임의 선두의 타이밍을 나타낸다.

여기서, 도 12의 B에 있어서 프레임 동기 신호는, 예를 들어 주파수가 1.2㎒ 정도인 펄스 신호로 되어 있다.

도 12의 C는 호스트 디바이스(이하, 마스터라고도 함)(10)의 신호의 송신의 타이밍과 수신의 타이밍을 나타내고 있다.

호스트 디바이스(10)에서는, 프레임의 최후의 2슬롯에서 입력 디바이스(20)에 신호가 송신되고, 프레임의 최초의 8슬롯에서 입력 디바이스(20)로부터 송신되어 오는 신호가 수신된다.

도 12의 D는 입력 디바이스(이하, 슬레이브라고도 함)(20)의 신호의 송신의 타이밍과 수신의 타이밍을 나타내고 있다.

입력 디바이스(20)에서는, 프레임의 최초의 8슬롯에서 호스트 디바이스(10)에 신호가 송신되고, 프레임의 최후의 2슬롯에서 호스트 디바이스(10)로부터 송신되어 오는 신호가 수신된다.

도 12의 E는 호스트 디바이스(10)가 송신하는 신호를 나타내고 있다.

호스트 디바이스(10)는 프레임의 최후의 2슬롯에 있어서 ACK/R 신호를 송신한다.

ACK/R 신호는 2슬롯의 패턴 "10" 또는 "01"이며, 입력 디바이스(20)에서는, ACK/R 신호를 사용하여 PLL(77)의 동기가 유지된다. 또한 PLL(77)의 동기를 유지하는 데 있어서, 반드시 각 프레임의 ACK/R 신호를 사용할 필요는 없다.

즉, PLL(77)의 동기는, 예를 들어 1프레임 간격 등의 프레임의 ACK/R 신호를 사용하여 유지할 수 있다.

도 12의 F는 입력 디바이스(20)가 송신하는 다중화 데이터를 나타내고 있다.

입력 디바이스(20)는 프레임의 최초의 8슬롯에 있어서 다중화 데이터를 송신한다.

1프레임의 다중화 데이터는 8슬롯의 패턴, 즉, 8비트의 데이터이지만, 도 12에서는, 이 1프레임의 다중화 데이터로서의 8비트의 데이터로서, DC 프리를 위하여, 예를 들어 6비트의 실제 데이터를 6B/8B(6bit/8bit) 변환하여 얻어지는 8비트의 데이터가 채용되어 있다.

즉, 통신 기기 간의 통신에서는, 그 통신 기기 간에서의 전력 이동을 적게 하기 위하여, DC(직류) 성분이 없는 신호로 통신을 행하는 것이 바람직하다. 그 때문에, 다중화 데이터의 DC 성분이 저감되는 DC 프리화를 도모하기 위하여, 도 12에서는, 6비트의 실제 데이터를 6B/8B 변환하여 얻어지는 8비트의 데이터가 1프레임의 다중화 데이터로서 채용되어 있다.

1프레임의 다중화 데이터를 구성하는 6비트의 실제 데이터는, ADC(84₀ 내지 84₄)의 각각이 출력하는 1비트의 음향 신호 0# 내지 #4, 즉, 5채널의 1비트의 음향 신호(D0, D1, D2, D3, D4)와 1비트의 부가 데이터(S)로 구성된다.

여기서, 소정의 수 N이 연속되는 프레임을 슈퍼 프레임이라고 하기로 하면, 슈퍼 프레임의 부가 데이터는 N 비트의 데이터로 되지만, 본 실시 형태에서는, 슈퍼 프레임의 부가 데이터로서의 N 비트의 데이터에 대하여, 부가 데이터로서의 스위치 신호나 디바이스 정보, 그 외의 데이터를 배치하는 위치(프레임)가 미리 할당되어 있다.

이 경우, 부가 데이터는 슈퍼 프레임 단위로 송신된다고 할 수 있다.

또한 도 12에서는, 1프레임의 다중화 데이터로서의 8비트의 데이터로서, DC 프리를 위하여, 6비트의 실제 데이터를 6B/8B 변환하여 얻어지는 8비트의 데이터를 채용하고 있지만, 예를 들어 DC 프리가, 6B/8B 변환이 아닌 어떠한 수단으로 담보되는 경우 등에는, 1프레임의 다중화 데이터로서의 8비트의 데이터로서는, 예를 들어 8비트의 실제 데이터를 그대로 채용할 수 있다.

또한 DC 프리를 위하여 행하는 변환은 6B/8B 변환에 한정되는 것은 아니다.

또한 1프레임의 다중화 데이터에 포함하는 데이터는, 5채널의 1비트의 음향 신호나 1비트의 부가 데이터에 한정되는 것은 아니다.

즉, 1프레임의 다중화 데이터에 포함하는 데이터로서는, 5채널을 초과하는 채널 수의 1비트의 음향 신호나, 복수 비트의 부가 데이터 등을 채용할 수 있다. 이 경우, 1프레임의 다중화 데이터가 8비트를 초과하는 데이터로 될 때는, 예를 들어 클럭의 고속화 등에 의하여 1프레임을, 10슬롯을 초과하는, 필요한 슬롯 수로 구성함으로써, 1프레임의 다중화 데이터로서 8비트를 초과하는 데이터를 채용하는 것이 가능해진다.

도 13은 호스트 디바이스(10)가 입력 디바이스(20)에 송신하는 커맨드로서의 신호의 예를 나타내는 타이밍 차트이다.

도 13의 A는 도 12의 B와 마찬가지의 프레임 동기 신호를 나타내고 있다. 또한 도 13의 A에서는, 도 12의 B와 비교하여 시간축(가로 방향)의 스케일이 작게 (대략적으로) 되어 있다.

도 13의 B는 판독 커맨드를 나타내고 있다.

호스트 디바이스(10)는, 예를 들어 도 13의 B에 나타낸 바와 같이 21프레임의 ACK/R 신호(도 12의 E)를 사용하여 하나의 판독 커맨드를 송신한다.

21프레임의 ACK/R 신호 중, 선두의 2프레임의 ACK/R 신호가 판독 커맨드의 오퍼레이션 코드를 구성하고 있고, 나머지 19프레임의 ACK/R 신호가 판독 커맨드의 오퍼랜드를 구성하고 있다.

판독 커맨드의 오퍼레이션 코드로서는 2비트 "10"이 채용되어 있다.

여기서, 도 12의 E에서 설명한 바와 같이 1프레임(하나)의 ACK/R 신호는 2슬롯의 패턴 "10" 또는 "01"이고, 도 13에서는, ACK/R 신호="10"에는, 커맨드를 구성하는 1비트 "1"이 할당되어 있다. 또한 ACK/R 신호="01"에는, 커맨드를 구성하는 1비트 "0"이 할당되어 있다.

따라서 판독 커맨드의 오퍼레이션 코드로서의 2비트 "10"은, 2프레임의 ACK/R 신호로서의 4슬롯의 패턴 "10", "01"로 표시된다.

판독 커맨드의 오퍼랜드로서는, 10비트의 판독 어드레스(선두 어드레스)와 9비트의 판독 어드레스(레지스터) 수가 채용되어 있다.

판독 커맨드를 수신한 입력 디바이스(20)에서는, 판독 커맨드의 오퍼랜드로서의 10비트의 판독 어드레스를 선두 어드레스로 하고, 그 선두 어드레스로부터, 판독 커맨드의 오퍼랜드로서의 9비트의 판독 어드레스 수가 나타내는 수의 어드레스 데이터가 판독되어, 예를 들어 부가 데이터에 포함시켜 호스트 디바이스(10)에 송신된다.

판독 커맨드의 오퍼랜드로서의 판독 어드레스 및 판독 어드레스 수도, 판독 커맨드의 오퍼레이션 코드와 마찬가지로, 비트 "1"은 ACK/R 신호="10"으로 표시되고, 비트 "0"은 ACK/R 신호="01"로 표시된다. 후술하는 기입 커맨드에 대해서도 마찬가지이다.

도 13의 C는 기입 커맨드를 나타내고 있다.

호스트 디바이스(10)는, 예를 들어 도 13의 C에 나타낸 바와 같이, 도 13의 B의 판독 커맨드와 마찬가지의 21프레임의 ACK/R 신호(도 12의 E)를 사용하여 하나의 기입 커맨드를 송신한다.

21프레임의 ACK/R 신호 중, 선두의 2프레임의 ACK/R 신호가 기입 커맨드의 오퍼레이션 코드를 구성하고 있고, 나머지 19프레임의 ACK/R 신호가 기입 커맨드의 오퍼랜드를 구성하고 있다.

기입 커맨드의 오퍼레이션 코드로서는 2비트 "11"이 채용되어 있다.

기입 커맨드의 오퍼랜드로서는, 10비트의 기입 어드레스, 고정된 1비트 "0" 및 8비트의 기입 데이터가 채용되어 있다.

기입 커맨드를 수신한 입력 디바이스(20)에서는, 기입 커맨드의 오퍼랜드로서의 10비트의 기입 어드레스에, 기입 커맨드의 오퍼랜드로서의 8비트의 기입 데이터가 기입된다.

따라서 본 실시 형태에서는, 입력 디바이스(20)의 어드레스 공간 중 하나의 어드레스의 기억 영역(하나의 어드레스가 나타내는 기억 영역)은 8비트의 기억 영역이다.

또한 입력 디바이스(20)의 어드레스 공간은 1024(=2¹⁰)개(이하)의 어드레스로 표시되는 기억 영역이다.

<호스트 디바이스(10) 및 입력 디바이스(20)의 애플리케이션>

호스트 디바이스(10) 및 입력 디바이스(20)는, 예를 들어 NR(Noise Reduction)을 행하는 시스템이나 빔 포밍을 행하는 시스템, 그 외의 각종 신호 처리를 행하는 시스템에 적용할 수 있다.

여기서, 본 명세서에 있어서, NR에는 NC(Noise Cancel)와 노이즈 억제가 있다.

NC는, 드라이버로부터 실제 공간(공기 중)에 방음된 음향에, 그 실제 공간에서 노이즈가 작용(가산)함으로써, 노이즈가 제거(저감)된 음향(음파)이 얻어지는 기술을 의미한다.

한편, 노이즈 억제는, 음향 신호를 신호 처리함으로써 노이즈가 제거된 음향 신호가 얻어지는 기술을 의미한다.

따라서 NC와 노이즈 억제는, 어느 쪽도 노이즈가 제거되는 점에서는 공통되지만, NC에서는 잡음의 제거가 실제 공간에서 행해지는 데 비하여, 노이즈 억제에서는 잡음의 제거가 신호 처리에 의하여 행해지는 점에서, NC와 노이즈 억제는 상이하다.

호스트 디바이스(10) 및 입력 디바이스(20)를 적용한 애플리케이션에 대하여 설명하기 전에, 그 전 단계의 준비로서 NC와 노이즈 억제에 대하여 설명한다.

NC에는, 예를 들어 FB(피드백) 방식, FF(피드포워드) 방식 및 FF+FB 방식이 있다.

도 14는 FB 방식의 NC를 행하는 FB 방식의 NC 시스템의 구성예를 도시하는 블록도이다.

도 14에서는, 리스너(유저)(1011)가 헤드폰을 장착하고, 리스너(1011)의 우이가 우이용 헤드폰 하우징(하우징부)(1012)에 의하여 덮여 있다.

또한 도 14에 있어서는, 설명의 간단화를 위하여 헤드폰의 리스너(청취자)(11)의 우이측 부분만에 관한 구성을 도시하고 있지만, 좌이측 부분도 마찬가지로 구성된다. 이 점, 후술하는 FF 방식의 NC를 행하는 FF 방식의 NC 시스템, 및 FF+FB 방식의 NC를 행하는 FF+FB 방식의 NC 시스템에 대해서도 마찬가지이다.

헤드폰 하우징(1012)의 내측에는, 전기 신호인 음향 신호를 음향 재생하는 전기-음향 변환 수단으로서의 드라이버(헤드폰 드라이버)(1013)가 설치되어 있다.

도 14에서는, 음향 신호 입력 단부(1014)로부터, 예를 들어 음악(음향) 신호가 이퀄라이저(1015) 및 가산 회로(1016)를 통하여 파워 증폭기(1017)에 공급된다. 파워 증폭기(1017)는 그에 공급되는 음악 신호를 증폭하여 드라이버(1013)에 공급하고, 드라이버(1013)에서는 대응하는 음향이 출력된다. 이것에 의하여 리스너(1011)의 우이에서는 음악 신호의 재생음이 지각된다.

음향 신호 입력 단부(1014)는, 예를 들어 도시하지 않은 음악 플레이어의 헤드폰 잭에 삽입되는 헤드폰 플러그로 구성된다.

도 14의 FB 방식의 NC 시스템에 있어서, 음향 신호 입력 단부(1014)와 드라이버(1013) 사이의 음향 신호 전송로 내에는, 이퀄라이저(1015), 가산 회로(1016), 파워 증폭기(1017)가 설치되어 있다.

또한 도 14의 FB 방식의 NC 시스템은, 음향-전기 변환 수단으로서의 마이크(1021), 마이크 증폭기(1022) 및 FB 필터 회로(1023)를 구비한다.

도 14의 FB 방식의 NC 시스템에서는, 리스너(1011)의 음악 청취 환경에 있어서, 헤드폰 하우징(1012)의 외부의 노이즈원(1018)으로부터, 헤드폰 하우징(1012) 내의 리스너(1011)의, 후술하는 캔슬 포인트 Pc에 인입되는 노이즈를 저감시킨다. 이것에 의하여 리스너(1011)는 음악을 양호한 환경에서 청취할 수 있다.

FB 방식의 NC 시스템에 있어서는, 리스너(1011)의, 음향(음파)을 지각하는 청각 위치로서 의제된, 노이즈와, 드라이버(1013)로부터 출력되는 음향 재생음이 합성되는 캔슬 포인트 Pc에서의 노이즈가, 마이크(1021)로 수음된다.

따라서 FB 방식의 NC 시스템에 있어서는, 마이크(1021)는 노이즈 수음용 마이크로서, 헤드폰 하우징(하우징부)(1012)의 내측으로 되는 캔슬 포인트 Pc에 설치된다. 캔슬 포인트 Pc로서는, 귀에 가까운 위치인, 예를 들어 드라이버(1013)의 진동판 전방면의 위치 등이 채용되며, 그러한 캔슬 포인트 Pc(에 가까운 위치)에 마이크(1021)가 설치된다.

FB 방식의 NC 시스템에 있어서는, 마이크(1021)로 수음한 노이즈의 역상 성분을 NC용 음향 신호로서 생성하고, 그 NC용 음향 신호를 드라이버(11)에 공급하여 음향 재생함으로써, 외부로부터 헤드폰 하우징(1012) 내에 인입된 노이즈를 저감시킨다.

여기서, 노이즈원(1018)에 있어서의 노이즈와, 헤드폰 하우징(1012) 내에 인입된 노이즈(1018')는 동일한 특성이 아니다. FB 방식의 NC 시스템에 있어서는, 헤드폰 하우징(1012) 내에 인입된 노이즈(1018'), 즉, 저감 대상인 노이즈(1018')를 마이크(1021)로 수음한다.

그리고 FB 방식의 NC 시스템에서는, 마이크(1021)에 의하여 캔슬 포인트 Pc에서 수음한 노이즈(1018')를 캔슬하도록 노이즈(1018')의 역상 성분이 생성된다.

도 14에서는, FB 필터 회로(1023)를 사용하여 노이즈(1018')의 역상 성분으로서의 NC용 음향 신호가 생성된다.

FB 필터 회로(1023)는, FB 필터 연산부(1232)와, 그 전단부에 설치되는 ADC(1231)와, 그 후단부에 설치되는 DAC(1233)로 구성된다.

마이크(1021)로 수음된, 얻어진 아날로그 음향 신호는, 마이크 증폭기(1022)를 통하여 FB 필터 회로(1023)에 공급되어, ADC(1231)에 의하여 디지털 음향 신호로 AD 변환된다. 그리고 그 디지털 음향 신호가 FB 필터 연산부(1232)에 공급된다.

FB 필터 연산부(1232)는, 예를 들어 DSP(Digital Signal Processor) 등으로 구성되며, FB 방식의 디지털 NC용 음향 신호를 생성하기 위한 디지털 필터로서의 연산(이하, FB 필터 연산이라고도 함)을 행한다. 이 디지털 필터는, 이것에 입력되는 디지털 음향 신호로부터, 이것에 설정되는 파라미터로서의 필터 계수에 따른 특성의 디지털 NC용 음향 신호를 생성한다. FB 필터 연산부(1232)의 디지털 필터에는 소정의 필터 계수가 설정된다.

FB 필터 연산부(1232)에서 생성된 디지털 NC용 음향 신호는, DAC(1233)에 있어서 아날로그 NC용 음향 신호로 DA 변환된다. 그리고 이 아날로그 NC용 음향 신호가 FB 필터 회로(1023)의 출력 신호로서 가산 회로(1016)에 공급된다.

가산 회로(1016)에는, 헤드폰에 의하여 리스너(1011)가 청취하는 것을 목적으로 하는 입력 음향 신호(음악 신호 등) S가 음향 신호 입력 단부(1014) 및 이퀄라이저(1015)를 통하여 공급된다. 이퀄라이저(1015)는 입력 음향 신호의 주파수 특성을 변경함으로써 음질 보정을 행한다.

가산 회로(1016)는 이퀄라이저(1015)로부터의 입력 음향 신호와 FB 필터 회로(1023)의 출력 신호로서의 NC용 음향 신호를 가산한다.

가산 회로(1016)의 가산 결과의 음향 신호는 파워 증폭기(1017)를 통하여 드라이버(1013)에 공급되어 음향 재생된다. 이 음향 재생되고 드라이버(1013)에 의하여 방음되는 음향에는, FB 필터 회로(1023)에 있어서 생성된 NC용 음향 신호에 의한 음향 재생 성분이 포함된다. 드라이버(1013)에서 음향 재생되고 방음된 음향 중, NC용 음향 신호에 의한 음향 재생 성분과 노이즈(1018')가 음향 합성됨으로써, 캔슬 포인트 Pc에서는 노이즈(1018')가 저감(캔슬)된다.

도 15는 도 14의 FB 방식의 NC 시스템의 전달 함수를 설명하는 도면이다.

이제, 도 15에 도시한 바와 같이, A가 파워 증폭기(1017)의 전달 함수를, D가 드라이버(1013)의 전달 함수를, M이 마이크(1021) 및 마이크 증폭기(1022)의 부분에 대응하는 전달 함수를, -β가 FB 필터 회로(1023)의 전달 함수를, H가 드라이버(1013)로부터 캔슬 포인트(청각 위치) Pc(더 나아가 마이크(1021))까지의 공간의 전달 함수를, E가 이퀄라이저(1015)의 전달 함수를 각각 나타내기로 한다.

또한 N이 외부의 노이즈원(1018)으로부터 헤드폰 하우징(1012) 내의 마이크(1021) 위치 부근에 침입해 온 노이즈를, P가 리스너(1011)의 귀에 미치는 음압으로, 리스너(1011)가 듣는 청취음을 각각 나타내기로 한다.

또한 외부의 노이즈가 헤드폰 하우징(1012) 내에 전달되어 오는 경우로서는, 예를 들어 헤드폰의 이어 패드부의 간극으로부터 음압으로서 누설되어 오는 경우나, 헤드폰 하우징(1012)이 음압을 받아 진동한 결과로서 헤드폰 하우징(1012) 내부로 소리가 전달되는 경우 등이 있다.

도 14의 FB 방식의 NC 시스템의 전달 함수는 식 (1)로 표시된다.

P=(1/(1+ADHMβ))×N+(AHD/(1+ADHMβ))×ES … (1)

이제, 식 (2)가 성립한다고 하면, 식 (1)은 식 (3)으로 표시된다.

E=1+ADHMβ … (2)

P=(1/(1+ADHMβ))×N+ADHS … (3)

식 (3)에 의하면, 노이즈 N은 1/(1+ADHMβ)로 감쇠되어 있다.

따라서 도 14의 FB 방식의 NC 시스템에 의하면, 리스너(1011)는 노이즈를 저감시킨 청취 대상의 음향을 청취할 수 있다.

또한 도 14의 FB 방식의 NC 시스템에 있어서, 충분한 노이즈의 저감을 행하기 위해서는, FB 필터 연산부(1232)로서의 디지털 필터에는, 헤드폰 하우징(1012) 내로 전달된 노이즈(1018')의 특성에 따른 필터 계수가 설정될 필요가 있다. 즉, FB 필터 연산부(1232)의 필터 계수는, 식 (3)으로 표시되는 청취음 P에 포함되는 노이즈 N을 적절히 저감시킬 수 있도록, 예를 들어 마이크(1021) 및 마이크 증폭기(1022)의 특성으로서의 전달 함수 M이나, 드라이버(1013)의 특성으로서의 전달 함수 D 등에 기초하여 설정된다.

도 16은 FF 방식의 NC를 행하는 FF 방식의 NC 시스템의 구성예를 도시하는 블록도이다.

또한 도 16에 있어서, 도 14에 있어서의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 16의 FF 방식의 NC 시스템에 의하면, 리스너(1011)의 음악 청취 환경에 있어서, 헤드폰 하우징(1012)의 외부의 노이즈원(1018)으로부터, 헤드폰 하우징(1012) 내의 리스너(1011)의 캔슬 포인트 Pc에 인입되는 노이즈가 저감된다. 이것에 의하여 리스너(1011)는 음악을 양호한 환경에서 청취할 수 있다.

FF 방식의 NC 시스템에서는, 도 16에 도시한 바와 같이 헤드폰 하우징(1012)의 외부에 마이크(1031)가 설치되어 있다. 그리고 FF 방식의 NC 시스템에서는, 마이크(1031)로 수음한 노이즈(1018)에 대하여 적절한 필터링 처리를 하여 NC용 음향 신호를 생성한다. 또한 FF 방식의 NC 시스템에서는, 이 생성한 NC용 음향 신호를 헤드폰 하우징(1012)의 내부 드라이버(1013)에서 음향 재생하고, 리스너(1011)의 귀에 가까운 곳에서 노이즈(노이즈(1018'))를 캔슬한다.

마이크(1031)로 수음되는 노이즈(18)와, 헤드폰 하우징(1012) 내의 노이즈(1018')는, 양자의 공간적 위치의 차이(헤드폰 하우징(1012)의 안팎의 차이)에 따른 상이한 특성으로 된다. 따라서 FF 방식의 NC 시스템에서는, 마이크(1031)로 수음한 노이즈원(1018)으로부터의 노이즈와, 캔슬 포인트 Pc에 있어서의 노이즈(1018')의 공간 전달 함수의 차이를 고려하여 NC용 음향 신호가 생성된다.

도 16의 FF 방식의 NC 시스템에서는, NC용 음향 신호가, FF 필터 회로(1033)를 사용하여 생성된다.

FF 필터 회로(1033)는, FF 필터 연산부(1332)와, 그 전단부에 설치되는 ADC(1331)와, 그 후단부에 설치되는 DAC(1333)로 구성된다.

마이크(1031)로 수음된, 얻어진 아날로그 음향 신호는 마이크 증폭기(1032)를 통하여 FF 필터 회로(1033)에 공급되고, ADC(1331)에 의하여 디지털 음향 신호로 AD 변환된다. 그리고 그 디지털 음향 신호가 FF 필터 연산부(1332)에 공급된다.

FF 필터 연산부(1332)는, 예를 들어 DSP로 구성되며, 디지털 NC용 음향 신호를 생성하기 위한 디지털 필터로서의 연산(이하, FF 필터 연산이라고도 함)을 행한다. 이 디지털 필터는, 이것에 입력되는 디지털 음향 신호로부터, 이것에 설정되는 파라미터로서의 필터 계수에 따른 특성의 디지털 NC용 음향 신호를 생성한다. FF 필터 연산부(1332)로서의 디지털 필터에는 소정의 필터 계수가 설정된다.

FF 필터 연산부(1332)로서의 디지털 필터에서는, 설정된 필터 계수에 따른 디지털 NC용 음향 신호가 생성된다.

그리고 FF 필터 연산부(1332)에서 생성된 디지털 NC용 음향 신호는, DAC(1333)에 있어서 아날로그 NC용 음향 신호로 DA 변환되어 FF 필터 회로(1033)의 출력 신호로서 가산 회로(1016)에 공급된다.

가산 회로(1016)에는, 헤드폰에 의하여 리스너(1011)가 청취하는 것을 목적으로 하는 입력 음향 신호(음악 신호 등) S가 음향 신호 입력 단부(1014) 및 이퀄라이저(1015)를 통하여 공급된다.

가산 회로(1016)는 입력 음향 신호와 FF 필터 회로(1033)의 출력 신호로서의 NC용 음향 신호를 가산한다.

가산 회로(1016)의 가산 결과의 음향 신호는 파워 증폭기(1017)를 통하여 드라이버(1013)에 공급되어 음향 재생된다. 이 음향 재생되고 드라이버(1013)에 의하여 방음되는 음향에는, FF 필터 회로(1033)에 있어서 생성된 NC용 음향 신호에 의한 음향 재생 성분이 포함된다. 드라이버(1013)에서 음향 재생된 방음된 음향 중, NC용 음향 신호에 의한 음향 재생 성분과 노이즈(1018')가 음향 합성됨으로써, 캔슬 포인트 Pc에서는 노이즈(1018')가 저감(캔슬)된다.

도 17은 도 16의 FF 방식의 NC 시스템의 전달 함수를 설명하는 도면이다.

이제, 도 17에 도시한 바와 같이, A가 파워 증폭기(1017)의 전달 함수를, D가 드라이버(1013)의 전달 함수를, M이 마이크(1031) 및 마이크 증폭기(1032)의 부분에 대응하는 전달 함수를, -α가 FF 필터 회로(1033)의 전달 함수를, H가 드라이버(1013)로부터 캔슬 포인트(청각 위치) Pc까지의 공간의 전달 함수를, E가 이퀄라이저(1015)의 전달 함수를, F가 외부의 노이즈원(1018)으로부터 리스너(1011)의 귀의 캔슬 포인트 Pc의 위치에 이르기까지의 전달 함수를 각각 나타내기로 한다. 또한 여기서는 E=1로 한다.

또한 F'이 노이즈원(1018)으로부터 마이크(1031)까지의 전달 함수를, N이 외부의 노이즈원(1018)의 노이즈를, P가 리스너(1011)가 듣는 청취음을 각각 나타내기로 하면, 도 16의 FF 방식의 NC 시스템의 전달 함수는 식 (4)로 표시된다.

P=-F'ADHMα×N+F×N+AHD×S … (4)

이제, 식 (5)가 성립한다고 하면, 식 (4)는 식 (6)으로 표시된다.

F=F'ADHMα … (5)

P=ADHS … (6)

식 (6)에 의하면, 노이즈 N이 캔슬되어 청취 대상의 음향 신호 S가 남아 있고, 따라서 도 16의 FF 방식의 NC 시스템에 의하면, 리스너(1011)는 노이즈를 저감시킨 청취 대상의 음향을 청취할 수 있다.

FF 필터 연산부(1332)의 필터 계수는, 청취음 P가 식 (6)으로 표시되도록, 즉, 식 (5)가 가능한 한 성립하도록, 예를 들어 마이크(1031) 및 마이크 증폭기(1032)의 특성으로서의 전달 함수 M이나, 드라이버(1013)의 특성으로서의 전달 함수 D 등에 기초하여 설정된다.

또한 FF 방식의 NC 시스템에서는, 발진할 가능성이 낮아 안정도가 높지만 노이즈를 충분히 저감시키는 것이 곤란한 경우가 있다. 한편, FB 방식의 NC 시스템에서는, 노이즈를 충분히 저감시키는 것을 기대할 수 있지만 계의 안정성에 주의할 필요가 있다.

도 18은 FF+FB 방식의 NC를 행하는 FF+FB 방식의 NC 시스템의 구성예를 도시하는 블록도이다.

또한 도면 중, 도 14 또는 도 16의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

또한 FF+FB 방식의 NC 시스템에 대해서는, 일본 특허 제4631939호 명세서에 그 상세가 기재되어 있다.

FF+FB 방식의 NC 시스템에서는, FB 방식의 NC 시스템(도 14)에서 생성되는 NC용 음향 신호와, FF 방식의 NC 시스템(도 16)에서 생성되는 NC용 음향 신호의 양쪽이 노이즈의 저감에 사용된다.

즉, 도 18의 FF+FB 방식의 NC 시스템에서는, 헤드폰 하우징(1012) 내부에 설치되는 마이크(1021)에 있어서, 거기에 입력되는, 예를 들어 노이즈(음향)나, 드라이버(1013)로부터 출력되는 음향 등이 집음된다. 마이크(1021)에서 집음된 음향에 대응하는 음향 신호는 마이크 증폭기(1022)에서 증폭되어 FB 필터 회로(1023)에 공급된다.

FB 필터 회로(1023)에서는, FB 필터 연산부(1232)에 있어서, 마이크(1021)에서 집음된 음향에 대응하는 음향 신호에 대하여, 소정의 필터 계수를 사용한 필터 연산(예를 들어 적화 연산)이 행해지고, 그 결과 얻어지는 음향 신호가 FB 방식의 NC용 음향 신호로서 가산 회로(1016)에 공급된다.

한편, 헤드폰 하우징(1012) 외부에 설치되는 마이크(1031)에서도, 거기에 입력되는, 예를 들어 노이즈(음향) 등이 집음된다. 마이크(1031)에서 집음된 음향에 대응하는 음향 신호는 마이크 증폭기(1032)에서 증폭되어 FF 필터 회로(1033)에 공급된다.

FF 필터 회로(1033)에서는, FF 필터 연산부(1332)에 있어서, 마이크(1031)에서 집음된 음향에 대응하는 음향 신호에 대하여, 소정의 필터 계수를 사용한 필터 연산(예를 들어 곱의 합 연산)이 행해지고, 그 결과 얻어지는 음향 신호가 FF 방식의 NC용 음향 신호로서 가산 회로(1016)에 공급된다.

가산 회로(1016)에서는, FB 필터 회로(1023)로부터의 FB 방식의 NC용 음향 신호, FF 필터 회로(1033)로부터의 FF 방식의 NC용 음향 신호, 및 이퀄라이저(1015)로부터의, 청취 대상의 음향에 대응하는 음향 신호인 입력 음향 신호가 가산되고, 그 가산의 결과 얻어지는 음향 신호가 파워 증폭기(1017)에 공급된다.

파워 증폭기(1017)는 가산 회로(1016)로부터의 음향 신호를 증폭하여 드라이버(1013)에 공급한다. 드라이버(1013)에서는, 파워 증폭기(1017)로부터의 음향 신호에 대응하는 음향이 출력(음향)된다.

드라이버(1013)로부터 출력되는 음향에는, FB 방식의 NC용 음향 신호에 대응하는 음향 및 FF 방식의 NC용 음향 신호에 대응하는 음향이 포함되지만, 그 FB 방식의 NC용 음향 신호에 대응하는 음향 및 FF 방식의 NC용 음향 신호에 대응하는 음향은, 드라이버(1013)로부터 출력되는 음향이 실제 공간에서 전달되어 리스너(1011)가 지각하기까지의 캔슬 포인트 Pc에 있어서, 노이즈와 가산됨으로써 노이즈와 함께 캔슬된다.

그 결과, 리스너(1011)가 들을 수 있는 청취음 P는 노이즈가 적절히 저감된 음향으로 된다.

다음으로, 노이즈 억제에 대하여 설명한다.

도 19는 노이즈 억제를 행하는 노이즈 억제 시스템의 구성예를 도시하는 블록도이다.

도 19의 노이즈 억제 시스템은, 예를 들어 SS(Spectral Subtraction)법에 의하여 노이즈를 저감(제거)한다.

즉, 도 19의 노이즈 억제 시스템에서는, 노이즈 억제의 대상의 음향 신호인 입력 음향 신호가 비음성구간 검출부(1401) 및 FFT(Fast Fourier Transform) 처리부(1042)에 공급된다.

비음성구간 검출부(1401)는 입력 음향 신호로부터 음성 구간이 아닌 구간(비음성구간)을 검출하고, 그 비음성구간을 나타내는 비음성구간 신호를 노이즈 정보 기억부(1407)에 공급한다.

즉, 비음성구간 검출부(1401)는, 예를 들어 소정의 방법으로 입력 음향 신호로부터 음성 구간을 검출하고, 음성 구간 이외의 구간을 비음성구간으로서 검출한다.

FFT 처리부(1402)는 입력 음향 신호의 FFT를 행하고, 그 결과 얻어지는 주파수 영역의 신호인 스펙트럼을, 스펙트럼 평균 처리부(1403) 및 스펙트럼 연산 처리부(1404)에 공급한다.

스펙트럼 평균 처리부(1403)는 FFT 처리부(1402)로부터 공급되는 스펙트럼을 평균화하고, 그 결과 얻어지는 평균 스펙트럼을 노이즈 정보 기억부(1407)에 공급한다.

스펙트럼 연산 처리부(1404)는 FFT 처리부(402)로부터의 스펙트럼으로부터, 노이즈 정보 기억부(1407)에 기억된 노이즈 정보로서의 스펙트럼을 감산하고, 그 감산의 결과 얻어지는 스펙트럼을 뮤지컬 노이즈 제거 필터(1405)에 공급한다.

뮤지컬 노이즈 제거 필터(1405)는 스펙트럼 연산 처리부(1404)로부터의 스펙트럼을 대상으로 하여 뮤지컬 노이즈를 제거하기 위한 필터링을 행하고, 뮤지컬 노이즈의 제거 후의 스펙트럼을 IFFT(역FFT) 처리부(1406)에 공급한다.

IFFT 처리부(1406)는 뮤지컬 노이즈 제거 필터(1405)로부터의 스펙트럼의 IFFT를 행하고, 그 결과 얻어지는 시간 영역의 신호인 음향 신호를 노이즈 억제 후의 출력 음향 신호로서 출력한다.

노이즈 정보 기억부(1407)는 비음성구간 검출부(1401)로부터의 비음성구간 신호에 기초하여 비음성구간을 인식하고, 스펙트럼 평균 처리부(1403)로부터 공급되는 평균 스펙트럼 중, 비음성구간의 평균 스펙트럼을 노이즈의 스펙트럼으로서 기억한다.

이상과 같이 구성되는 노이즈 억제 시스템에서는, 입력 음향 신호가 비음성구간 검출부(1401) 및 FFT 처리부(1042)에 공급된다.

비음성구간 검출부(1401)에서는, 입력 음향 신호로부터 비음성구간이 검출되고, 그 비음성구간을 나타내는 비음성구간 신호가 노이즈 정보 기억부(1407)에 공급된다.

또한 FFT 처리부(1402)에서는, 입력 음향 신호의 FFT가 행해지고, 그 결과 얻어지는 스펙트럼이 스펙트럼 평균 처리부(1403) 및 스펙트럼 연산 처리부(1404)에 공급된다.

스펙트럼 평균 처리부(1403)에서는, FFT 처리부(1402)로부터의 스펙트럼이 평균화되고, 그 결과 얻어지는 평균 스펙트럼이 노이즈 정보 기억부(1407)에 공급된다.

노이즈 정보 기억부(1407)는 비음성구간 검출부(1401)로부터의 비음성구간 신호에 기초하여 비음성구간을 인식하고, 스펙트럼 평균 처리부(1403)로부터의 평균 스펙트럼 중, 비음성구간의 평균 스펙트럼을 노이즈의 스펙트럼으로서 기억한다.

그리고 스펙트럼 연산 처리부(1404)에 있어서, 노이즈 정보 기억부(1407)에 기억된 노이즈 정보로서의 노이즈의 스펙트럼 중 최신의 스펙트럼이 판독되어 FFT 처리부(402)로부터의 스펙트럼으로부터 감산된다. 스펙트럼 연산 처리부(1404)는 그 감산에 의하여 얻어지는 스펙트럼을, 노이즈가 제거된 스펙트럼으로서 뮤지컬 노이즈 제거 필터(1405)에 공급한다.

뮤지컬 노이즈 제거 필터(1405)에서는, 스펙트럼 연산 처리부(1404)로부터의 스펙트럼의 뮤지컬 노이즈가 제거되어 IFFT 처리부(1406)에 공급된다.

IFFT 처리부(1406)에서는, 뮤지컬 노이즈 제거 필터(1405)로부터의 스펙트럼의 IFFT가 행해지고, 그 결과 얻어지는 출력 음향 신호가 출력된다.

이상과 같이 하여 얻어지는 출력 음향 신호는, 예를 들어 입력 음향 신호가 음성을 포함하는 신호인 경우에, 노이즈가 저감되어 음성이 강조된 신호로 된다.

도 20은 호스트 디바이스(10) 및 입력 디바이스(20)를 적용한 애플리케이션 시스템의 외관 구성예를 도시하는 사시도이다.

도 20에 있어서, 호스트 디바이스(10)는 스마트폰에 적용(채용)되어 있으며, 입력 디바이스(20)는 플러그(23)를, 스마트폰인 호스트 디바이스(10)의 잭(14)에 삽입함으로써, 호스트 디바이스(10)에 다양한 데이터를 입력하는 입력 인터페이스에 적용되어 있다.

도 21은 도 20의 애플리케이션 시스템의 전기적인 구성예를 도시하는 블록도이다.

또한 도면 중, 도 2의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

또한 도 21에서는(후술하는 도 24 및 도 26에서도 마찬가지임), 도면이 번잡해지는 것을 회피하기 위하여 도 2의 일부 블록의 도시를 생략하였다.

즉, 도 21에서는 호스트 디바이스(10)에 대하여, 도 2의 클럭 생성부(15)나 저항(33), 콘덴서(43), 마이크 검출부(44), 대응 검출부(45), 인터럽터(46), 레지스터(48) 및 I²C 인터페이스(49)의 블록이 도시되어 있지 않지만, 도 21의 호스트 디바이스(10)는 필요에 따라 이들 블록을 갖는다.

또한 도 21에서는, 입력 디바이스(20)에 대하여, 스위치(80)나 저항(83₀ 내지 83₄), 콘덴서(72), 대응 검출부(73), LDO(74), 제어부(75) 및 PLL(77)의 블록이 도시되어 있지 않지만, 도 21의 입력 디바이스(20)는 필요에 따라 이들 블록을 갖는다.

도 21에서는, 스마트폰인 호스트 디바이스(10)는, 신호 처리 블록(11), 아날로그 음향 인터페이스(12), 다중화 데이터 인터페이스(13), 잭(14) 및 클럭 생성부(15)(도 21에는 도시하지 않음) 외에, DAC/Amp부(201), 드라이버(202), 스토리지(203), 입출력부(204), 통신 기구(205) 및 안테나(208)를 갖는다.

DAC/Amp부(201)는, 예를 들어 도 2의 DAC(31) 및 파워 증폭기(32)에 대응하며, 신호 처리 블록(11)으로부터 공급되는 디지털 음향 신호를 아날로그 음향 신호로 DA 변환하고 증폭하여 잭(14)이나 드라이버(202)에 공급한다.

드라이버(202)는, 스마트폰인 호스트 디바이스(10)에 설치된 음향 출력부(예를 들어 코일과 진동판 등으로 구성되는, 음향 신호를 공기의 진동으로서의 음향(음파)으로 변환하는 트랜스듀서)이며, DAC/Amp부(201)로부터의 음향 신호에 대응하는 음향을 출력(방음)한다.

스토리지(203)는, 예를 들어 하드 디스크나 반도체 메모리 등의 기억 매체이다. 스토리지(203)에는, 신호 처리 블록(11)의 제어에 따라 신호 처리 블록(11)으로부터 공급되는 음향 신호 등이 기억(기록)된다. 또한 스토리지(203)에 기억된 음향 신호 등은 신호 처리 블록(11)의 제어에 따라 판독되어 신호 처리 블록(11)에 공급된다.

입출력부(204)는, 예를 들어 터치 패널이나 물리적인 버튼이며, 유저에 의하여 조작된다. 입력부(204)는 유저의 조작에 대응한 조작 신호를 신호 처리 블록(11)에 공급한다.

또한 입출력부(204)는 신호 처리 블록(11)으로부터의 제어에 따라, 가상적인 버튼 등의 GUI(Graphical User Interface), 그 외의 화상을 표시한다.

통신 기구(205)는 송화 처리부(206) 및 수화 처리부(207)를 갖고, 인터넷 등의 네트워크나, 휴대 전화의 기지국 등과의 통신을 행하는 통신 인터페이스로서 기능한다.

송화 처리부(206)는 신호 처리 블록(11)으로부터 공급되는 음향(음성)신호를 휴대 전화의 기지국에 송신하기 위하여 필요한 처리를 실시하여 안테나(208)에 공급한다.

수화 처리부(207)는, 안테나(208)로부터 공급되는, 휴대 전화의 기지국으로부터 송신되어 오는 전파를 수신함으로써 얻어지는 신호로부터 통화 상대의 음향(음성)신호를 복원하는 데 필요한 처리를 행하고, 그 결과 얻어지는 음향 신호를 신호 처리 블록(11)에 공급한다.

여기서, 입력 디바이스(20)의 불휘발성 메모리(85)에는, 입력 디바이스(20)에 관한 디바이스 정보가 기억되어 있으며, 호스트 디바이스(10)에서는, 입력 디바이스(20)의 불휘발성 메모리(85)에 기억된 디바이스 정보를 판독하고, 신호 처리 블록(11)에 있어서, 입력 디바이스(20)의 디바이스 정보에 기초하여 그 입력 디바이스(20)에 있어서 적절한 신호 처리를 행할 수 있다.

이상과 같이, 호스트 디바이스(10)의 신호 처리 블록(11)에 있어서, 입력 디바이스(20)의 디바이스 정보에 기초하여 입력 디바이스(20)에 있어서 적절한 신호 처리가 행해지는 것에 대하여, NC(Noise Cancel)를 예로 들어 설명한다.

NC 시스템을 구성하는 방법으로서는, 헤드폰 자체에 NC의 처리를 행하는 기능을 실장하는 방법과, 예를 들어 음악 플레이어나 스마트폰, 그 외의, 헤드폰을 접속할 수 있고 또한 음향 신호를 재생하는 음향 신호 재생 장치에, NC의 처리를 행하는 기능을 실장하는 방법이 있다.

NC의 처리를 행하는 기능이 실장된 헤드폰은 그 자체로 NC의 처리를 행할 수 있으므로, 어떠한 음향 신호 재생 장치에 접속하더라도(접속하지 않더라도) NC의 처리를 행할 수 있다.

한편, 음향 신호 재생 장치에 NC의 처리를 행하는 기능을 실장하는 경우에는, 음향 신호 재생 장치에 접속되는 헤드폰(이하, 접속 헤드폰이라고도 함)에 있어서 적절한 FB 필터 연산이나 FF 필터 연산(이하, 양쪽을 통틀어 NC 필터 연산이라고도 함)이 행해지는, 접속 헤드폰에 대응하는 필터 계수를 음향 신호 재생 장치에 기억시켜 둠으로써, 접속 헤드폰에 있어서 적절한 NC의 처리를 행할 수 있다.

또한 필터 계수의 계수 세트로서, 예를 들어 제1 헤드폰에 대응하는 계수 세트 NCHP-1 및 제2 헤드폰에 대응하는 계수 세트 NCHP-2 등의 복수의 계수 세트를 음향 신호 재생 장치에 기억시켜 두고, 음향 신호 재생 장치에 제1 헤드폰이 접속되었을 경우에는, 유저에게 제1 헤드폰에 대응하는 계수 세트 NCHP-1을 선택하게 하고, 음향 신호 재생 장치에 제2 헤드폰이 접속되었을 경우에는, 유저에게 제2 헤드폰에 대응하는 계수 세트 NCHP-2를 선택하게 함으로써, 음향 신호 재생 장치에 제1 및 제2 헤드폰 중 어느 것이 접속되었을 경우에도, 음향 신호 재생 장치에 접속된 헤드폰에 있어서 적절한 NC의 처리를 행할 수 있다.

또한 이상과 같이, 음향 신호 재생 장치에 NC의 처리를 행하는 기능을 실장하는 경우, 헤드폰의 벤더가 새로운 제3 헤드폰을 시판하고 그 제3 헤드폰에 대응하는 계수 세트 NCHP-3을 인터넷 등의 네트워크 상에 공개했을 때는, 음향 신호 재생 장치가, 네트워크에 접속하는 네트워크 접속 기능을 갖고 있으면, 음향 신호 재생 장치에 있어서 네트워크 상의 계수 세트 NCHP-3을 다운로드함으로써, 제3 헤드폰에 있어서 적절한 NC의 처리를 행하는 것이 가능해진다.

단, 음향 신호 재생 장치가 네트워크 접속 기능을 갖지 않는 경우에는, 새로운 제3 헤드폰이 시판되었을 때, 음향 신호 재생 장치는, 새로운 제3 헤드폰에 대응하는 계수 세트 NCHP-3을 다운로드에 의하여 취득할 수 없다.

한편, 호스트 디바이스(10) 및 입력 디바이스(20)를 NC 시스템에 적용하고, 호스트 디바이스(10) 및 입력 디바이스(20)를 각각 음향 신호 재생 장치 및 헤드폰(헤드셋)으로서 구성했을 경우에는, 음향 신호 재생 장치로서의 호스트 디바이스(10)가 가령 네트워크 접속 기능을 갖고 있지 않더라도, 입력 디바이스(20)가 제3 헤드폰으로서 시판되었을 때, 음향 신호 재생 장치로서의 호스트 디바이스(10)는 제3 헤드폰으로서의 입력 디바이스(20)에 대응하는 계수 세트 NCHP-3을 취득할 수 있다.

즉, 헤드폰으로서의 입력 디바이스(20)의 불휘발성 메모리(85)에 기억되어 있는 디바이스 정보에, 그 헤드폰으로서의 입력 디바이스(20)에 대응하는 계수 세트(이하, 대응 계수 세트라고도 함)를 기억시켜 두고, 음향 신호 재생 장치로서의 호스트 디바이스(10)에 있어서, 입력 디바이스(20)의 불휘발성 메모리(85)에 기억된 디바이스 정보를 판독함으로써, 그 디바이스 정보에 포함되는 대응 계수 세트를 취득할 수 있다.

따라서 이 경우, 음향 신호 재생 장치로서의 호스트 디바이스(10)가 네트워크 접속 기능을 갖고 있지 않더라도, 헤드폰으로서의 입력 디바이스(20)에 대응하는 계수 세트(대응 계수 세트)를 취득하여, 그 헤드폰에 적절한 NC의 처리를 행할 수 있다.

또한 헤드폰으로서의 입력 디바이스(20)의 불휘발성 메모리(85)에 기억되어 있는 디바이스 정보에는, 대응 계수 세트 대신, 그 헤드폰으로서의 입력 디바이스(20)를 식별하기 위한 식별 정보를 포함할 수 있다.

또한 디바이스 정보에는 대응 계수 세트와 식별 정보의 양쪽을 포함시킬 수 있다.

여기서, 식별 정보로서는, 예를 들어 USB(Universal Serial Bus) 디바이스의 제조 회사에 할당되는 것과 마찬가지의 벤더 ID와, 제품의 기종이나 모델을 나타내는 프로덕트 ID의 조합이나, UUID(Universally Unique Identifier) 등을 채용할 수 있다.

이제, 음향 신호 재생 장치로서의 호스트 디바이스(10)가 신호 처리 블록(11) 내에, 식별 정보와, 그 식별 정보에 의하여 식별되는 헤드폰 등의 입력 디바이스(20)에 있어서 적절한 NC의 처리를 행하기 위한 계수 세트가 매칭된 데이터베이스인 계수 데이터베이스를 내장하고 있다고 하자.

또한 헤드폰으로서의 입력 디바이스(20)의 불휘발성 메모리(85)에 기억되어 있는 디바이스 정보에는, 대응 계수 세트 및 식별 정보 중, 식별 정보가 적어도 포함되는 것으로 하자.

이 경우, 헤드폰으로서의 입력 디바이스(20)가 음향 신호 재생 장치로서의 호스트 디바이스(10)에 접속되면, 호스트 디바이스(10)는 입력 디바이스(20)로부터 디바이스 정보를 판독하여, 그 디바이스 정보에 포함되는, 입력 디바이스(20)의 식별 정보에 일치하는 식별 정보가, 계수 데이터베이스에 기억되어 있는지 여부를 판정한다.

입력 디바이스(20)의 식별 정보에 일치하는 식별 정보가 호스트 디바이스(10)의 계수 데이터베이스에 기억되어 있는 경우, 음향 신호 재생 장치로서의 호스트 디바이스(10)에서는, 계수 데이터베이스에 있어서, 입력 디바이스(20)의 식별 정보에 일치하는 식별 정보에 매칭되어 있는 계수 세트가, NC 필터 연산을 행하는 디지털 필터에 반영되어, NC의 처리가 행해진다.

이 경우, 음향 신호 재생 장치로서의 호스트 디바이스(10)에 접속된 헤드폰으로서의 입력 디바이스(20)에 있어서 적절한 NC의 처리를 행할 수 있다.

또한 이상과 같은, 헤드폰이 접속된 음향 신호 재생 장치 등의 신호 처리 장치에 있어서, 헤드폰으로부터 헤드폰측 기억 정보를 판독하고, 그 헤드폰측 기억 정보에 기초하여 신호 처리 장치의 신호 처리 특성을 설정하는 기술에 대해서는, 본건 출원인이 먼저 제안한 일본 특허 공개 제2009-232205호 공보에 기재되어 있다.

입력 디바이스(20)의 식별 정보에 일치하는 식별 정보가 호스트 디바이스(10)의 계수 데이터베이스에 기억되어 있지 않은 경우, 음향 신호 재생 장치로서의 호스트 디바이스(10)는 헤드폰으로서의 입력 디바이스(20)로부터 판독한 디바이스 정보에 계수 세트(대응 계수 세트)가 포함되는지 여부를 확인한다.

그리고 디바이스 정보에 계수 세트가 포함되는 경우에는, 호스트 디바이스(10)는 디바이스 정보에 포함되는 계수 세트가, 그 호스트 디바이스(10)에 실장되어 있는 NC의 기능의 플랫폼에 합치하는지 여부를 확인한다.

여기서 NC의 기능의 플랫폼이란, 예를 들어 NC 필터 연산을 행하는 하드웨어인 DSP의 종류나, 그 DSP에서 행해지는 NC 필터 연산의 프로그램(NC 필터 연산을 행하는 디지털 필터의 구성) 등을 의미한다.

입력 디바이스(20)의 디바이스 정보에 포함되는 계수 세트가, 호스트 디바이스(10)에 실장되어 있는 NC의 기능의 플랫폼에 합치하는 것이 확인되었을 경우, 호스트 디바이스(10)에서는, 디바이스 정보에 포함되는 계수 세트가, NC 필터 연산을 행하는 디지털 필터에 반영되어, NC의 처리가 행해진다.

또한 디바이스 정보에 계수 세트가 포함되지 않는 경우나, 디바이스 정보에 계수 세트가 포함되어 있더라도, 그 계수 세트가, 그 호스트 디바이스(10)에 실장되어 있는 NC의 기능의 플랫폼에 합치하지 않는 경우에는, 호스트 디바이스(10)는 NC의 기능을 오프로 한다.

이상 설명한 바와 같이, 헤드폰으로서의 입력 디바이스(20)의 불휘발성 메모리(85)에 기억되어 있는 디바이스 정보에 대응 계수 세트를 포함시켜 둠으로써, 음향 신호 재생 장치로서의 호스트 디바이스(10)에서는, 입력 디바이스(20)의 불휘발성 메모리(85)에 기억된 디바이스 정보를 판독하고, 그 디바이스 정보에 포함되는 대응 계수 세트를 사용하여 NC의 처리를 행할 수 있으므로, 호스트 디바이스(10)는 네트워크 접속 기능을 갖고 있지 않더라도, 헤드폰으로서의 입력 디바이스(20)의 대응 계수 세트를 취득하고, 그 대응 계수 세트를 사용하여 헤드폰으로서의 입력 디바이스(20)에 있어서 적절한 NC의 처리를 행할 수 있다.

또한 상술한 경우에는, 호스트 디바이스(10)에 있어서, 입력 디바이스(20)의 식별 정보에 일치하는 식별 정보가 계수 데이터베이스에 기억되어 있는 경우에는, 계수 데이터베이스에 있어서, 입력 디바이스(20)의 식별 정보에 일치하는 식별 정보에 매칭되어 있는 계수 세트가 사용되고, 디바이스 정보에 포함되는 계수 세트는, 입력 디바이스(20)의 식별 정보에 일치하는 식별 정보가 계수 데이터베이스에 기억되어 있지 않은 경우에 한하여 사용된다.

따라서 계수 데이터베이스에 기억되어 있는 계수 세트는, 디바이스 정보에 포함되는 계수 세트보다도, 말하자면 우선하여 사용된다. 이는, 이하의 이유에 따른다.

즉, 헤드폰으로서의 입력 디바이스(20)에 대해서는, 예를 들어 그 발매 시에, 디바이스 정보에 포함된 대응 계수 세트(이하, 초기 계수 세트라고도 함)보다도, 헤드폰으로서의 입력 디바이스(20)에 있어서, 보다 적절한 NC의 처리를 행하는 대응 계수 세트(이하, 갱신 계수 세트라고도 함)가 개발되는 경우가 있을 수 있다.

그리고 갱신 계수 세트가 네트워크 상에 공개되었을 경우, 음향 신호 재생 장치로서의 호스트 디바이스(10)가 네트워크 접속 기능을 갖고 있을 때는, 호스트 디바이스(10)에 있어서, 갱신 계수 세트를 다운로드하여 계수 데이터베이스를 갱신할 수 있다.

이 경우, 음향 신호 재생 장치로서의 호스트 디바이스(10)에 있어서, 계수 데이터베이스에 기억되어 있는 계수 세트를, 디바이스 정보에 포함되는 계수 세트보다도 우선하여 사용함으로써, 디바이스 정보에 포함되는 초기 계수 세트가 아니라 갱신 계수 세트를 사용한, 보다 적절한 NC의 처리를 행할 수 있다.

또한 음향 신호 재생 장치로서의 호스트 디바이스(10)가 네트워크 접속 기능을 갖고 있지 않지만, 계수 데이터베이스에 초기 계수 세트가 기억되어 있는 경우에는, 호스트 디바이스(10)에서는, 계수 데이터베이스에 기억되어 있는 초기 계수 세트를 사용하여 NC의 처리가 행해진다. 또한 음향 신호 재생 장치로서의 호스트 디바이스(10)가 네트워크 접속 기능을 갖고 있지 않고, 계수 데이터베이스에 초기 계수 세트가 기억되어 있지 않은 경우에는, 호스트 디바이스(10)에서는, 입력 디바이스(20)로부터 판독한 디바이스 정보에 포함되는 초기 계수 세트를 사용하여 NC의 처리가 행해진다.

이상, 음향 신호 재생 장치로서의 호스트 디바이스(10)가 NC의 처리를 행하는 기능을 갖는 경우에 대하여 설명했지만, 호스트 디바이스(10)가 NC의 처리 외에, 예를 들어 음질 보정을 행하는 이퀄라이저나, Virtualphones Technology(등록 상표), 노이즈 억제, 빔 포밍, 그 외의 음향 신호를 처리하는 음향 신호 처리를 행하는 기능을 실장하고 있는 경우에는, 헤드폰으로서의 입력 디바이스(20)에 있어서 적절한 음향 신호 처리를 행하기 위한 처리 정보를 디바이스 정보에 포함시켜 둘 수 있다.

그리고 음향 신호 재생 장치로서의 호스트 디바이스(10)에서는, 헤드폰으로서의 입력 디바이스(20)로부터 디바이스 정보를 판독하고, 그 디바이스 정보에 포함되는 처리 정보에 기초하여 음향 신호 처리의 특성 설정 등을 행함으로써, 헤드폰으로서의 입력 디바이스(20)에 있어서 적절한 음향 신호 처리를 행할 수 있다.

또한 상술한 경우에는, 디바이스 정보에, NC 필터 연산을 행하는 디지털 필터의 필터 계수(계수 세트)을 포함시키는 것으로 했지만, 디바이스 정보에는 필터 계수 대신, NC 필터 연산의 파라미터나, 헤드폰으로서의 입력 디바이스(20)의, 음향에 관한 트랜스듀서, 즉, 마이크(81_i) 및 드라이버(61L 및 61R)의 특성을 나타내는 특성 정보를 포함시킬 수 있다.

여기서, NC 필터 연산의 파라미터로서는, 예를 들어 NC 필터 연산을 행하는 디지털 필터의 종류나 중심 주파수, 게인 등이 있다. 또한 트랜스듀서(마이크(81_i) 및 드라이버(61L 및 61R))의 특성 정보로서는, 예를 들어 마이크(81_i) 및 드라이버(61L 및 61R)의 감도나 주파수 특성(진폭 특성 및 이상 특성) 등이 있다.

디바이스 정보에 NC 필터 연산의 파라미터 또는 트랜스듀서의 특성 정보가 포함되는 경우, 음향 신호 재생 장치로서의 호스트 디바이스(10)에서는, 그 NC 필터 연산의 파라미터 또는 트랜스듀서의 특성 정보로부터, 적절한 NC의 처리를 실행하기 위한 NC 필터 연산을 행하는 디지털 필터의 필터 계수가 구해진다.

또한 디바이스 정보에는, NC 필터 연산을 행하는 디지털 필터를 실현하는 하드웨어로서의, 예를 들어 DSP의 레지스터의 설정값(레지스터 설정값)을 포함시켜 두고, 음향 신호 재생 장치로서의 호스트 디바이스(10)에서는, 디바이스 정보에 포함되는 레지스터 설정값에 따라 NC 필터 연산을 행하는 디지털 필터를 실현하는 하드웨어로서의 DSP의 레지스터를 설정하여, NC의 처리를 행할 수 있다.

이상과 같이, 파라미터 등을 디바이스 정보에 포함시켜 두는 방법은, 예를 들어 이퀄라이저 등의, NC의 처리 이외의 음향 신호 처리를 행하는 경우에도 적용할 수 있다.

그런데 예를 들어 상술한 바와 같이, 헤드폰으로서의 입력 디바이스(20)에 있어서 적절한 NC의 처리를 행하기 위하여, 그 입력 디바이스(20)의 디바이스 정보에 트랜스듀서의 특성 정보나, 그 특성 정보로부터 구해지는, NC의 처리를 위한 필터 계수를 포함시키고, 그 디바이스 정보를 입력 디바이스(20)에 기억시키는 데 있어서는, 입력 디바이스(20)의 소형화, 전력 절약화 및 저비용화가 요청된다.

또한 트랜스듀서의 특성 정보에 대해서는, 그 특성 정보를 측정하는 오퍼레이터에 의한 측정 미스나, 헤드폰으로서의 입력 디바이스(20)의 수리에 수반하는 트랜스듀서(마이크(81_i) 및 드라이버(61L 및 61R))의 교환 등에 기인하여, 트랜스듀서의 특성 정보의 재측정이 행해지는 경우가 있다.

이 경우, 디바이스 정보는 재측정 후의 특성 정보나, 그 재측정 후의 특성 정보로부터 구해지는 필터 계수를 포함하는 디바이스 정보로 갱신할 필요가 있다.

그 외에, 예를 들어 NC 필터 연산을 행하는 디지털 필터의 설계 변경이 있는 경우에도, 디바이스 정보를, 설계 변경 후의 디지털 필터의 필터 계수를 포함하는 디바이스 정보로 갱신할 필요가 있다.

따라서 디바이스 정보를 입력 디바이스(20)에 기억시키는 데 있어서는, 입력 디바이스(20)의 소형화, 전력 절약화 및 저비용화 외에, 디바이스 정보의 갱신이 용이할 것도 요청된다.

디바이스 정보를 입력 디바이스(20)에 기억시키는 데 있어서, 입력 디바이스(20)의 소형화, 전력 절약화 및 저비용화를 도모하는 방법으로서는, 디바이스 정보를 기억시키는 불휘발성 메모리(85)로서, 소형이고 전력 절약형이며 저렴한, 예를 들어 OTP(메모리)나 EPROM을 채용하는 방법이 있다.

여기서, OTP는 한 번의 기입밖에 행할 수 없다(데이터의 기입이 행해진 기억 영역의 데이터를 재기입할 수는 없음).

또한 EPROM은 자외선을 조사함으로써 기억 영역에 기입된 데이터를 소거함으로써 데이터의 재기입이 가능하지만, EPROM이 입력 디바이스(20)에 실장된 상태에서 그 EPROM에 자외선을 조사하는 것은 현실적이지 않기 때문에, EPROM도 실질적으로는 OTP와 마찬가지로 한 번의 기입밖에 행할 수 없는 메모리라고 할 수 있다.

이상과 같은, 한 번의 기입밖에 행할 수 없는 OTP나 EPROM 등이 채용되는 불휘발성 메모리(85)에 기억되는 디바이스 정보에 대해서는, 그 디바이스 정보의 갱신을 용이하게 행하기 위하여, 이하와 같은 디바이스 정보의 갱신 구조를 도입한다.

도 22는 불휘발성 메모리(85)에 기억되는 디바이스 정보의 예를 나타내는 도이다.

불휘발성 메모리(85)에는 디바이스 정보가 청크 구조로 기억된다(기입됨).

청크는 어떠한 기능 등의 하나의 카테고리에 관한 데이터의 한 덩어리(의 구조)이며, 본 실시 형태에서는, 청크의 종류로서 토털 헤더 청크와 기능 데이터 청크가 있다.

토털 헤더 청크에는 입력 디바이스(20)의 기본적인 정보가 등록되고, 기능 데이터 청크에는 소정의 기능에 관한 정보가 등록된다.

청크의 선두에는, 예를 들어 2바이트 등의 소정의 크기의 영역이, 기능 타입(기능 TYPE)과 청크 크기를 등록하는 청크 헤더로서 형성된다.

기능 타입은, 그 기능 타입이 등록된 청크에 어떠한 기능(카테고리)에 관한 데이터가 등록되어 있는지를 나타낸다.

청크 크기는, 예를 들어 청크 헤더를 포함하는 청크의 크기(바이트 수)를 나타낸다.

호스트 디바이스(10)는 입력 디바이스(20)의 불휘발성 메모리(85)에 기억된, 어떠한 기능 타입의 청크 데이터를 갱신하는 경우, 갱신 후의 데이터가 등록된 청크를 불휘발성 메모리(85)의 빈 영역에 추가 기록한다.

이상과 같이, 갱신 후의 데이터가 등록된 청크가 불휘발성 메모리(85)의 빈 영역에 추가 기록되는 경우, 불휘발성 메모리(85)에 동일한 기능 타입의 청크가 복수 존재하는 경우가 있다.

호스트 디바이스(10)는 입력 디바이스(20)의 불휘발성 메모리(85)로부터 판독한 디바이스 정보에 동일한 기능 타입의 청크가 복수 존재하는 경우에는, 그 복수의 동일한 기능 타입의 청크 중, 가장 새로운 청크(최후에 기입된 청크)를 유효한 청크로 하고, 그 유효한 청크에 등록된 데이터를 사용하여 NC나 이퀄라이저의 처리 등의 신호 처리를 행한다.

또한 불휘발성 메모리(85)의 디바이스 정보에, 복수의 동일한 기능 타입의 청크가 존재하는 경우에는, 상술한 바와 같이, 그 복수의 동일한 기능 타입의 청크 중, 가장 새로운 청크를 유효한 청크로 하고 다른 청크를 무시하는 것 외에, 그 복수의 동일한 기능 타입의 청크 중 어느 청크를 유효한 청크로 하고 그 유효한 청크의 데이터를 신호 처리에 사용할지에 대하여 유저에게 선택하게 할 수 있다.

즉, 예를 들어 이퀄라이저를 나타내는 기능 타입의 청크가 복수 존재하는 경우에는, 그 중 어느 청크의 데이터를 이퀄라이저의 처리에 사용할지는 유저에게 선택하게 할 수 있다.

또한 복수의 동일한 기능 타입의 청크 중 어느 청크가 가장 새로운 청크인지는, 예를 들어 청크의 기입 시에 그 청크의 기입 일시를 등록함으로써, 그 기입 일시에 기초하여 인식할 수 있다.

또는, 예를 들어 불휘발성 메모리(85)의 어드레스의 오름차순 등의 소정의 순서로 청크를 기입함으로써, 복수의 동일한 기능 타입의 청크 중 어느 청크가 가장 새로운 청크인지는, 청크가 기입되어 있는 어드레스에 기초하여 인식할 수 있다.

도 22는 이상과 같이 청크 구조로 불휘발성 메모리(85)에 기억된 디바이스 정보의 예를 나타내고 있다.

도 22에서는 청크는, 예를 들어 불휘발성 메모리(85)의 어드레스의 오름차순으로 기입되어 있다.

청크의 선두에는 상술한 바와 같이 2바이트의 청크 헤더가 배치되어 있으며, 청크 헤더에는 기능 타입과 청크 크기가 등록된다.

도 22에서는, 2바이트의 청크 헤더는 그 선두로부터 4비트의 기능 타입, 4비트의 기능 타입 서브 정보(기능 TYPE-Sub 정보) 및 1바이트의 청크 크기를 갖는다.

기능 타입은, 상술한 바와 같이 청크에 어떠한 기능에 관한 데이터가 등록되어 있는지를 나타낸다.

도 22에서는, 기능 타입으로서의 4비트 "0000"은 예약(Rsv(Reserved))되어 있고, 기능 타입으로서의 4비트 "0001"은 청크가 토털 헤더 청크(Total Header)인 것을 나타낸다.

또한 기능 타입으로서의 4비트 "0010"은 청크에, 입력 디바이스(20)가 갖는 마이크(81_i)의 특성 정보 등의, 마이크(81_i)에 관한 데이터(Mic)가 등록되어 있는 것을 나타내고, 기능 타입으로서의 4비트 "0011"은 청크에, 입력 디바이스(20)가 갖는 드라이버(61L 및 61R)의 특성 정보 등의, 드라이버(61L 및 61R)에 관한 데이터(Drv)가 등록되어 있는 것을 나타낸다.

또한 기능 타입으로서의 4비트 "0100"은 청크에 음악용 이퀄라이저에 관한 데이터(EQ_M)가 등록되어 있는 것을 나타내고, 기능 타입으로서의 4비트 "0101"은 청크에, 편평한 주파수 특성을 부여하는 이퀄라이저에 관한 데이터(EQ_F)가 등록되어 있는 것을 나타낸다.

또한 기능 타입으로서는 그 외에, 예를 들어 청크에 NC 등의 각종 신호 처리에 관한 데이터가 등록되어 있는 것을 나타내는 4비트 등을 정의할 수 있다.

기능 타입 서브 정보는 기능 타입의, 말하자면 보조적인 정보이며, 임의의 정보이다.

청크 크기는 상술한 바와 같이, 청크 헤더를 포함하는 청크의 크기를 바이트 수로 나타낸다.

청크 크기는 1바이트의 데이터이고, 그 1바이트의 청크 크기가 나타낼 수 있는 최대의 바이트 수는 255바이트이기 때문에, 1개의 청크의 최대 크기는 255바이트로 된다.

여기서, 기능 타입이 4비트 "0010"으로 되어 있고, 입력 디바이스(20)가 갖는 마이크(81_i)의 특성 정보 등의, 마이크(81_i)에 관한 데이터(Mic)가 등록되어 있는 청크를, 이하, Mic 청크라고도 한다.

또한 기능 타입이 4비트 "0100"으로 되어 있고, 음악용 이퀄라이저에 관한 데이터(EQ_M)가 등록되어 있는 청크를 EQ_M 청크라고도 한다.

또한 NC에 관한 데이터가 등록되어 있는 청크를 NC 청크라고도 한다.

토털 헤더 청크에는, 예를 들어 입력 디바이스(20)가 갖는 기능(헤드폰이라는 취지나 헤드셋이라는 취지 등)이나 벤더 ID, 프로덕트 ID, 입력 디바이스(20)가 갖는, 유저가 조작 가능한 조작부(스위치(80) 등)의 수 등의, 입력 디바이스(20)의 기본적인 정보가 등록된다.

Mic 청크에는, 예를 들어 입력 디바이스(20)가 갖는 마이크(81_i)의 수(Mic Number)나 마이크(81_i)의 특성 정보(특성 데이터) 등이 등록된다.

EQ_M 청크에는, 예를 들어 입력 디바이스(20)가 접속된 호스트 디바이스(10)에 있어서 이퀄라이저의 처리를 행할 때, 그 이퀄라이저의 처리를 행할 수 있는 DSP(대응 DSP)에 관한 정보나, 이퀄라이저의 처리 알고리즘에 관한 알고리즘 정보, 이퀄라이저의 처리에 사용되는 이퀄라이저 계수 등이 등록된다.

NC 청크에는, 예를 들어 입력 디바이스(20)가 접속된 호스트 디바이스(10)에 있어서 NC의 처리를 행할 때, 그 NC의 처리를 행할 수 있는 DSP(대응 DSP)에 관한 정보나, NC의 처리의 알고리즘에 관한 알고리즘 정보, NC의 처리에 사용되는 필터 계수(Noise Canceling Filter 계수) 등이 등록된다.

이상과 같은 청크 구조에서, 디바이스 정보가 기억되는 불휘발성 메모리(85)에 기억된, 어떠한 기능 타입의 청크 데이터를 갱신하는 경우에는, 갱신 후의 데이터가 등록된 청크가 불휘발성 메모리(85)의 빈 영역 중, 예를 들어 어드레스가 보다 작은 빈 영역에 추가 기록된다.

그 후, 입력 디바이스(20)가 호스트 디바이스(10)에 접속되었을 경우, 호스트 디바이스(10)는, 입력 디바이스(20)의 불휘발성 메모리(85)에 기억된 디바이스 정보로서의 청크를 판독한다.

그리고 호스트 디바이스(10)는, 입력 디바이스(20)의 불휘발성 메모리(85)로부터 판독한 디바이스 정보에 동일한 기능 타입의 청크가 복수 존재하는 경우에는, 그 복수의 동일한 기능 타입의 청크 중, 가장 새로운 청크(어드레스가 가장 큰 청크)를 유효한 청크로서 사용하여 신호 처리를 행한다.

따라서 한 번밖에 기입을 행할 수 없는 불휘발성 메모리(85)에 기억되는 디바이스 정보의 갱신을 용이하게 행할 수 있다.

또한 토털 헤더 청크와 기능 데이터 청크는 동일한 구조가 아니라 상이한 구조를 채용할 수 있다. 단, 토털 헤더 청크와 기능 데이터 청크에 대하여 동일한 구조를 채용함으로써, 입력 디바이스(20)의 불휘발성 메모리(85)에 대한 청크의 읽고 쓰기를 행하는 호스트 디바이스(10)에서의, 청크의 읽고 쓰기의 제어의 간략화를 도모할 수 있다.

또한 불휘발성 메모리(85)의 어드레스의 오름차순으로 청크를 기입하는 경우에는, 토털 헤더 청크는, 도 22에 나타낸 바와 같이 불휘발성 메모리(85)의 어드레스의 가장 선두측에 기입할 수 있다. 단, 토털 헤더 청크의 기입은, 불휘발성 메모리(85)의 어드레스의 가장 선두측 이외의 임의의 위치에 기입할 수도 있다.

또한 도 22에서는, 상술한 바와 같이 청크의 최대 크기를 255바이트로 했지만, 청크 내에, 후속 청크가 존재하는 취지의 정보(플래그)를 등록 가능하게 함으로써, 청크의 최대 크기를 실질적으로 255바이트를 초과하는 크기로 할 수 있다.

도 23은 도 20 및 도 21의 애플리케이션 시스템을 적용한 제1 시스템의 외관 구성예를 도시하는 사시도이다.

또한 도면 중, 도 20의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 23에서는, 호스트 디바이스(10)는 음악 재생의 애플리케이션을 실장한 스마트폰에 적용되어 있으며, 입력 디바이스(20)는 헤드셋에 적용되어 있다.

도 24는 도 23의 제1 시스템의 전기적인 구성예를 도시하는 블록도이다.

또한 도면 중, 도 21의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 24에서는, 신호 처리 블록(11)이 시퀀스 제어부(211), 필터/계수 제어부(212), FB 필터 연산부(213), FF 필터 연산부(214), 신호 처리부(215), 이퀄라이저(EQ)(216) 및 가산 회로(217)로서 기능하도록 구성되어 있다.

시퀀스 제어부(211) 및 필터/계수 제어부(212)에는, 다중화 데이터 인터페이스(13)가 입력 디바이스(20)의 불휘발성 메모리(85)로부터 판독한 디바이스 정보(입력 디바이스(20)로부터 호스트 디바이스(10)에 대하여 송신되어 오는 다중화 데이터에 포함되는 디바이스 정보)가 공급된다.

FB 필터 검산부(213) 및 FF 필터 연산부(214)에는, 입력 디바이스(20)로부터 호스트 디바이스(10)에 대하여 송신되어 오는 다중화 데이터에 포함되는, 입력 디바이스(20)의 마이크(81_i)에서 집음된 음향에 대응하는 음향 신호가, 다중화 데이터 인터페이스(13)로부터 공급된다.

신호 처리부(215)에는, 스토리지(203)에 기억된 악곡의 음향 신호가 공급된다.

시퀀스 제어부(211)는 다중화 데이터 인터페이스(13)로부터 공급되는 디바이스 정보에 기초하여 신호 처리 블록(11), 그 외의 블록을 제어한다.

필터/계수 제어부(212)는 다중화 데이터 인터페이스(13)로부터 공급되는 디바이스 정보에 기초하여, FB 필터 연산부(213)에서 행해지는 FB 필터 연산의 필터 계수를 FB 필터 연산부(213)에 설정한다. 또한 필터/계수 제어부(212)는 다중화 데이터 인터페이스(13)로부터 공급되는 디바이스 정보에 기초하여, FF 필터 연산부(214)에서 행해지는 FF 필터 연산의 필터 계수를 FF 필터 연산부(214)에 설정한다.

FB 필터 연산부(213)는 필터/계수 제어부(212)에 의하여 설정되는 필터 계수를 사용하여, 다중화 데이터 인터페이스(13)로부터 공급되는 음향 신호를 대상으로 하여 FB 필터 연산을 행함으로써, 도 18의 FB 필터 연산부(1232)에서 얻어지는 것과 마찬가지의 FB 방식의 NC용 음향 신호를 생성하여 가산 회로(217)에 공급한다.

FF 필터 연산부(214)는 필터/계수 제어부(212)에 의하여 설정되는 필터 계수를 사용하여, 다중화 데이터 인터페이스(13)로부터 공급되는 음향 신호를 대상으로 하여 FF 필터 연산을 행함으로써, 도 18의 FF 필터 연산부(1332)에서 얻어지는 것과 마찬가지의 FF 방식의 NC용 음향 신호를 생성하여 가산 회로(217)에 공급한다.

신호 처리부(215)는 스토리지(203)로부터 공급되는 악곡의 음향 신호에 소정의 신호 처리를 실시하여 이퀄라이저(216)에 공급한다.

이퀄라이저(216)는 신호 처리부(215)로부터의 악곡의 음향 신호의 음질 보정을 행하여 가산 회로(217)에 공급한다.

가산 회로(217)는 FB 필터 연산부(213)로부터의 FB 방식의 NC용 음향 신호, FF 필터 연산부(214)로부터의 FF 방식의 NC용 음향 신호, 및 이퀄라이저(216)로부터의 악곡의 음향 신호를 가산함으로써, 실제 공간에서 노이즈가 작용(가산)함으로써 노이즈가 제거된 음향(음파)으로 되는 노이즈 저감 음향 신호를 구하여 DAC/Amp부(201)에 공급한다. DAC/Amp부(201)에 공급된 노이즈 저감 음향 신호는, 예를 들어 잭(14) 및 플러그(23)를 통하여 드라이버(61L 및 61R)에 공급되고, 이것에 의하여 드라이버(61L 및 61R)로부터는 대응하는 음향이 출력된다.

이상과 같이 구성되는 제1 시스템에서는, 스마트폰으로서의 호스트 디바이스(10) 및 헤드셋으로서의 입력 디바이스(20)는, 입력 디바이스(20)의 플러그(23)가 호스트 디바이스의 잭(14)에 삽입됨으로써 NC의 처리를 행하는 NC 시스템으로서 기능한다.

여기서, 헤드셋으로서의 입력 디바이스(20)에서는, 미리 양산 공정에서 마이크(81_i)나 드라이버(61L 및 61R)의 감도나 주파수 특성(진폭 특성 및 이상 특성) 등의 특성 정보가 디바이스 정보에 포함되어 불휘발성 메모리(85)에 기억된다.

입력 디바이스(20)의 불휘발성 메모리(85)에 기억된 디바이스 정보는, 상술한 바와 같이 입력 디바이스(20)에 접속된 호스트 디바이스(10)에 있어서 판독할 수 있다.

입력 디바이스(20)는 상술한 바와 같이 5개의 마이크(81₀ 내지 81₄)를 가지며, 그 1개의 마이크(81₀)는 음성용 마이크(Speech-Mic)로서 사용할 수 있다.

도 24에서는, 5개의 마이크(81₀ 내지 81₄) 중 나머지 4개의 마이크(81₁ 내지 81₄)는 NC용 마이크로서 NC에 사용된다.

즉, 마이크(81₁)는 도 16의 FF 방식의 NC 시스템에 있어서, 헤드폰 하우징(1012)의 외부에 설치되어 그 외부의 노이즈를 집음하는 마이크(1031)에 상당하며, FF 방식의 NC의 처리에 사용되는, R 채널의 노이즈를 집음하기 위한 마이크(FF-NC-Mic(R))로서 사용된다.

마이크(81₂)는 마이크(81₁)와 한 쌍인 마이크이며, FF 방식의 NC의 처리에 사용되는, L 채널의 노이즈를 집음하기 위한 마이크(FF-NC-Mic(L))로서 사용된다.

마이크(81₃)는 도 14의 FB 방식의 NC 시스템에 있어서, 헤드폰 하우징(1012)의 내부에 설치되어 그 내부의 노이즈를 집음하는 마이크(1021)에 상당하며, FB 방식의 NC의 처리에 사용되는, R 채널의 노이즈를 집음하기 위한 마이크(FB-NC-Mic(R))로서 사용된다.

마이크(81₄)는 마이크(81₃)와 한 쌍인 마이크이며, FB 방식의 NC의 처리에 사용되는, L 채널의 노이즈를 집음하기 위한 마이크(FB-NC-Mic(L))로서 사용된다.

호스트 디바이스(10)에서는, 다중화 데이터 인터페이스(13)가 입력 디바이스(20)의 불휘발성 메모리(85)로부터 디바이스 정보를 판독하여 시퀀스 제어부(211) 및 필터/계수 제어부(212)에 공급한다.

필터/계수 제어부(212)는 디바이스 정보에 포함되는 필터 계수 등에 기초하여, FB 필터 연산부(213)에서 행해지는 FB 필터 연산의 필터 계수 및 FF 필터 연산부(214)에서 행해지는 FF 필터 연산의 필터 계수의 설정을 행한다.

또한 시퀀스 제어부(211)는 디바이스 정보에 포함되는 트랜스듀서의 특성 정보 등에 기초하여, 증폭기(82_i)의 게인(감도)이나 DAC/Amp부(201)의 게인 제어 등을, 입력 디바이스(20)에 있어서 적절한 NC의 처리가 행해지도록 행한다.

이것에 의하여, 제1 시스템에 의하면 다이내믹 레인지를 유효하게 사용하면서 적절한 NC 시스템을 구축할 수 있다.

또한 필터/계수 제어부(212)에는, 입력 디바이스(20)의 식별 정보와, 그 식별 정보에 의하여 식별되는 헤드셋 등의 입력 디바이스(20)에 있어서 적절한 NC의 처리를 행하기 위한 계수 세트가 매칭된 계수 데이터베이스를 내장시켜 둘 수 있다.

이 경우, 필터/계수 제어부(212)에서는, 디바이스 정보에 포함되는 식별 정보에 기초하여, 계수 데이터베이스에 있어서, 그 디바이스 정보에 포함되는 식별 정보와 동일한 식별 정보에 매칭되어 있는 계수 세트를 판독하여, FB 필터 연산부(213) 및 FF 필터 연산부(214)의 필터 계수로서 설정할 수 있다.

이상과 같이, 헤드셋으로서의 입력 디바이스(20)의 디바이스 정보에 포함되는 필터 계수 등에 기초하여 FB 필터 연산의 필터 계수 및 FF 필터 연산의 필터 계수의 설정이 행해지므로, 입력 디바이스(20)의 양산 과정에서는, 특성 정보 등의 측정과, 특성 정보나 그 특성 정보로부터 구해지는 계수 세트(필터 계수) 등의, 불휘발성 메모리(85)에의 기입이 필요해지지만, 입력 디바이스(20)의 트랜스듀서 등의 조정은 불필요해져, 그 조정에 필요한 다대한 비용을 삭감할 수 있다.

즉, NC의 처리를 헤드셋(의 개체)에 관계없이 동일한 필터 계수를 사용하여 행하는 경우에는, 그 필터 계수에 의한 NC의 처리가 효과적으로 행해지도록 헤드셋의 트랜스듀서의 조정을 행할 필요가 있다.

한편, 헤드셋으로서의 입력 디바이스(20)의 디바이스 정보에 포함되는 필터 계수 등에 기초하여 NC의 처리의 필터 계수(FB 필터 연산의 필터 계수 및 FF 필터 연산의 필터 계수)가 설정되는 경우에는, 입력 디바이스(20)의 불휘발성 메모리(85)에, 그 입력 디바이스(20)에 있어서 적절한 NC의 처리가 행해지는 필터 계수 등을 포함하는 디바이스 정보를 불휘발성 메모리(85)에 기입해 두기만 하면, 상술한 바와 같은 트랜스듀서 등의 조정은 불필요해진다.

또한 유저는 스스로 UI(User Interface) 등을 통하여 NC의 처리의 필터 계수를 선택하기 위한 조작을 하지 않고, 헤드셋으로서의 입력 디바이스(20)에 있어서 적절한 NC의 처리의 효과를 향수할 수 있다.

또한 유저가 NC의 처리의 필터 계수를 선택하기 위한 조작을 행하는 경우에는, 유저의 조작 미스나 방심 등에 의하여 입력 디바이스(20)에 적합하지 않은 필터 계수가 선택되었을 때는, NC의 처리의 효과를 충분히 향수할 수 없는 사태나 부주의하게 발진·하울링음이 발생되는 사태가 발생할 수 있지만, 헤드셋으로서의 입력 디바이스(20)의 디바이스 정보에 포함되는 필터 계수 등에 기초하여 NC의 처리의 필터 계수가 설정되는 경우에는, 그러한 사태가 발생하는 것을 회피할 수 있다.

또한 도 24의 제1 시스템에서는, 음악을 헤드셋으로서의 입력 디바이스(20)를 사용하여 듣는 경우에, 적절한 음악 특성으로서의 이퀄라이저(216)의 주파수 특성 등의 설정을 입력 디바이스(20)의 디바이스 정보에 포함시켜 두고, 그 음악 특성에 따라 이퀄라이저(216)의 처리를 행함으로써, 이퀄라이저(216)에 있어서, 음악을 헤드셋으로서의 입력 디바이스(20)를 사용하여 듣는 경우에 적절한 음질 보정을 행할 수 있다.

그 외, 디바이스 정보에는, 헤드셋으로서의 입력 디바이스(20)에 적절한 고음질화 처리(대역 확장, 비트 확장)나, 다이내믹스(Dynamics) 처리(압축기, 리미터), 서라운드 처리 등의 음장계 처리(확장감, 두외 정위)에 관한 처리 정보를 포함할 수 있다.

예를 들어 서라운드 처리에 대해서는, 헤드셋의 헤드폰 음향 출력부의 역특성이 (가상의) 정위감에 크게 작용하므로, 그 역특성을 양산 과정에 있어서 측정하고, 그 역특성이나, 그 역특성으로부터 구해지는 서라운드 처리에 필요한 정보(예를 들어 FIR(Finite Impulse Response) 필터나 IIR(Infinite Impulse Response) 필터의 필터 계수 등)를 처리 정보로서 디바이스 정보에 포함시킬 수 있다.

또한 필터/계수 제어부(212)에는, 입력 디바이스(20)의 식별 정보와, 그 식별 정보에 의하여 식별되는 헤드셋 등의 입력 디바이스(20)에 있어서 적절한 처리를 행하기 위한 처리 정보 등이 매칭된 데이터베이스를 내장시켜 두고, 디바이스 정보에 포함되는 식별 정보와 동일한 식별 정보에 매칭되어 있는 처리 정보 등을 데이터베이스로부터 판독할 수 있다. 이러한 데이터베이스는 필터/계수 제어부(212) 등에 내장시키는 것 외에, 인터넷 등의 네트워크 상에 구축할 수 있다.

도 25는 도 20 및 도 21의 애플리케이션 시스템을 적용한 제2 시스템의 외관 구성예를 도시하는 사시도이다.

또한 도면 중, 도 20의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 25에서는, 호스트 디바이스(10)는 통화의 애플리케이션을 실장한 스마트폰에 적용되어 있으며, 입력 디바이스(20)는 마이크 어레이를 갖는 헤드셋에 적용되어 있다.

도 26은 도 25의 제2 시스템의 전기적인 구성예를 도시하는 블록도이다.

또한 도면 중, 도 21 또는 도 24의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 26에서는, 신호 처리 블록(11)이 시퀀스 제어부(211), 필터/계수 제어부(212) 및 빔 포밍/노이즈 억제부(231)로서 기능하도록 구성되어 있다.

빔 포밍/노이즈 억제부(231)에는, 입력 디바이스(20)로부터 호스트 디바이스(10)에 대하여 송신되어 오는 다중화 데이터에 포함되는, 입력 디바이스(20)의 마이크(81₀ 내지 81₄)에서 집음된 음향에 대응하는 음향 신호 #0 내지 #4가, 다중화 데이터 인터페이스(13)로부터 공급된다.

빔 포밍/노이즈 억제부(231)는 헤드셋으로서의 입력 디바이스(20)의 마이크(81₀ 내지 81₄)에서 집음된 음향에 대응하는 음향 신호 #0 내지 #4를 사용하여, 도 19에서 설명한 바와 같은 노이즈 억제나 빔 포밍을 행함으로써, 헤드셋으로서의 입력 디바이스(20)를 장착한 유저의 음성 신호를 강조한다.

그리고 빔 포밍/노이즈 억제부(231)에서 얻어진 음성 신호는 송화 처리부(206)에 공급되고, 안테나(208)를 통하여 전화의 음성으로서 송신된다.

이상과 같이 구성되는 제2 시스템에서는, 복수 개인, 예를 들어 5개의 마이크(81₀ 내지 81₄)로 구성되는 마이크 어레이를 갖는 헤드셋으로서의 입력 디바이스(20)가 스마트폰으로서의 호스트 디바이스(10)에 접속되면, 디바이스 정보에 기초하여, 호스트 디바이스(10) 및 입력 디바이스(20)는, S/N(Signal to Noise ratio)이 낮은 환경 하에서 고S/N으로 음성을 수음하는 고S/N화 시스템으로서 기능한다.

여기서, 제2 시스템에서는, 헤드셋으로서의 입력 디바이스(20)의 불휘발성 메모리(85)에 기억된 디바이스 정보에는, 입력 디바이스(20)가 빔 포밍(Beam Forming) 대응의 헤드셋인 것이나, 입력 디바이스(20)에 적절한 빔 포밍 등의 처리의 알고리즘 종류, 빔 포밍 등의 처리에 필요한 파라미터의 정보 모두가 포함된다.

또한 디바이스 정보에는, 마이크(81_i) 등의 캘리브레이션(Calibration)에 필요한 마이크(81_i) 등의 특성 정보 등이나, 특성 정보로부터 구해지는, 음향 신호의 처리에 사용되는 필터 계수 등의 정보가 포함된다.

또한 디바이스 정보에 포함되는 정보에 대해서는, 입력 디바이스(20)의 식별 정보와 매칭시킨 데이터베이스(이하, 디바이스 정보 데이터베이스라고도 함)를 구성하고, 그 디바이스 정보 데이터베이스를 신호 처리 블록(11)에 내장시키거나 또는 네트워크 상에 공개해 둘 수 있다. 그리고 호스트 디바이스(10)에 있어서, 입력 디바이스(20)로부터 판독한 디바이스 정보에 포함되는 식별 정보를 키워드로 하여, 디바이스 정보 데이터베이스로부터, 입력 디바이스(20)에 있어서 적절한 처리를 행하기 위한 파라미터 등의 정보를 취득할 수 있다.

예를 들어 4극의 기존의 헤드셋에서는, 1채널 분의 마이크 음향 신호밖에 호스트 디바이스(20)에 송신할 수 없지만, 호스트 디바이스(10) 및 입력 디바이스(20)로 구성되는 제2 시스템에서는, 입력 디바이스(20)로부터 5채널 등의 복수 채널의 마이크 음향 신호를, 풍부한 계산 리소스를 기대할 수 있는 호스트 디바이스(10)에 송신하고, 호스트 디바이스(10)의 신호 처리 블록(11)에 있어서 디바이스 정보에 기초하여, 입력 디바이스(20)로부터의 음향 신호에 대하여, 입력 디바이스(20)에 있어서 적절한 빔 포밍이나 노이즈 억제의 처리 등을 행할 수 있다.

도 27은 도 20 및 도 21의 애플리케이션 시스템을 적용한 제3 시스템의 외관 구성예를 도시하는 사시도이다.

또한 도면 중, 도 20의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

또한 도 27의 제3 시스템의 전기적 구성은, 예를 들어 도 21에 도시한 전기적 구성예와 마찬가지이다.

도 27에서는, 호스트 디바이스(10)는 주위의 음향을 실시간으로 모니터링하는 애플리케이션을 실장한 스마트폰에 적용되어 있으며, 입력 디바이스(20)는 모니터용 마이크로서 4개의 마이크(81₁ 내지 81₄) 등의 복수의 마이크를 갖는 오버 이어 헤드폰에 적용되어 있다.

제3 시스템에서는, 불휘발성 메모리(85)(도 21)에 기억되어 있는 디바이스 정보에는, 입력 디바이스(20)가 주위의 음향을 실시간으로 모니터링하는 기능을 갖는 오버 이어 헤드폰인 것이나, 마이크(81_i) 등의 각 캘리브레이션에 필요한 정보 등의 모두가 포함된다.

스마트폰으로서의 호스트 디바이스(10)에서는, 오버 이어 헤드폰으로서의 입력 디바이스(20)가 접속되면, 신호 처리 블록(11)에 있어서 입력 디바이스(20)의 디바이스 정보나 필요한 유저의 조작에 기초하여, 입력 디바이스(20)에 있어서 적절한 처리를 행하는 기능 블록이 구축된다.

주위의 음향을 실시간으로 모니터링하기 위한 마이크로서, 입력 디바이스(20)의 4개의 마이크(81₁ 내지 81₄)가 사용되는 경우에는, 호스트 디바이스(10)의 신호 처리 블록(11)에서는, 디바이스 정보에 기초하여 입력 디바이스(20)로부터의 4개의 마이크(81₁ 내지 81₄)의 음향 신호에 대하여, 도 25 및 도 26의 제2 시스템의 경우와 마찬가지로 입력 디바이스(20)에 있어서 적절한 빔 포밍이나 노이즈 억제의 처리 등을 행할 수 있다.

신호 처리 블록(11)의 빔 포밍이나 노이즈 억제의 처리에 의하면, 예를 들어 지향성 중시의 음향 신호나, 전체 주위의 음성 신호가 강조된 음향 신호 등을 생성할 수 있다.

또한 제3 시스템에서는, 유저가 주위의 음향을 실시간으로 모니터링하기 때문에, 호스트 디바이스(10)의 신호 처리 블록(11)(도 21)에서 처리된 음향 신호가 DAC/Amp부(201)를 통하여 입력 디바이스(20)에 송신되고, 대응하는 음향이 드라이버(61L 및 61R)로부터 출력된다.

따라서 제3 시스템에서는, 드라이버(61L 및 61R)로부터 출력되는 음향에 대하여 에코나 하울링을 방지하기 위하여, 호스트 디바이스(10)의 신호 처리 블록(11)에서는, 빔 포밍이나 노이즈 억제 외에 에코 캔슬러나 하울링 억제 등의 처리를 행할 수 있다.

또한 제3 시스템에서는, 신호 처리 블록(11)에 있어서, 상술한 FF+FB 방식의 NC의 처리도 행할 수 있다.

도 28은 도 20 및 도 21의 애플리케이션 시스템을 적용한 제4 시스템의 외관 구성예를 도시하는 사시도이다.

또한 도면 중, 도 20의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

또한 도 28의 제4 시스템의 전기적 구성은, 예를 들어 도 21에 도시한 전기적 구성예와 마찬가지이다.

도 28에서는, 호스트 디바이스(10)는 음성(전화) 회의를 행하는 애플리케이션을 실장한 스마트폰에 적용되어 있으며, 입력 디바이스(20)는 5개의 마이크(81₀ 내지 81₄) 등의 복수의 마이크를 갖는, 말하자면 거치형(회의용) 마이크 시스템에 적용되어 있다.

또한 스마트폰으로서의 호스트 디바이스(10)가 카메라를 갖는 경우에는, 제4 시스템에 의하면, 음성 외에 화상도 사용한 텔레비전 회의를 행할 수 있다.

제4 시스템에서는, 호스트 디바이스(10)에 거치형 마이크 시스템으로서의 입력 디바이스(20)가 접속되면, 호스트 디바이스(10)에 있어서, 디바이스 정보에 기초하여 음성 회의를 행하는 애플리케이션이 기동된다.

또한 호스트 디바이스(10)의 신호 처리 블록(11)에 있어서, 디바이스 정보에 기초하여, 입력 디바이스(20)로부터의 음향 신호에 대하여, 입력 디바이스(20)에 있어서 적절한 빔 포밍이나 노이즈 억제, 에코 캔슬러, 하울링 억제 등의 고정밀도의 음향 신호 처리 등이 행해지고, 이것에 의하여 음성의 도미넌트 방향으로의 지향성 추종이나 에코 캔슬 등이 실행된다.

그리고 신호 처리 블록(11)에 있어서, 입력 디바이스(20)로부터의 음향 신호를 처리함으로써 얻어진 음향 신호는, 통신 기구(205)(도 21)로부터 안테나(208)를 통하여 음성 회의의 상대편에게 송신된다.

또한 제4 시스템에서는, 음성 회의의 상대편으로부터 송신되어 오는 음향 신호가 안테나(208)를 통하여 통신 기구(205)에서 수신되어, 신호 처리 블록(11)에 있어서 디바이스 정보에 기초하여, 입력 디바이스(20)에 있어서 적절한 NC 등의 처리가 실시된 후, 입력 디바이스(20)에 공급된다. 입력 디바이스(20)에서는, 신호 처리 블록(11)으로부터의 음향 신호에 대응하는 음향이 드라이버(61L 및 61R)로부터 출력된다.

도 29는 도 20 및 도 21의 애플리케이션 시스템을 적용한 제5 시스템의 외관 구성예를 도시하는 사시도이다.

또한 도면 중, 도 20의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

또한 도 29의 제5 시스템의 전기적 구성은, 예를 들어 도 21에 도시한 전기적 구성예와 마찬가지이다.

도 29에서는, 호스트 디바이스(10)는 5.1ch 등의 기존의 멀티 채널 음성 포맷 등으로 음향 신호를 기록하는 녹음 애플리케이션을 실장한 스마트폰에 적용되어 있으며, 입력 디바이스(20)는 4개의 마이크(81₁ 내지 81₄)나 5개의 마이크(81₀ 내지 81₄) 등의 복수의 마이크를 내장하는, 비디오 카메라의 액세서리 등의 하나로서의 액세서리 마이크 시스템에 적용되어 있다.

제5 시스템에서는, 호스트 디바이스(10)에 액세서리 마이크 시스템로서의 입력 디바이스(20)가 접속되면, 호스트 디바이스(10)는, 디바이스 정보에 기초하여 녹음 애플리케이션을 실행하고 음향 신호를 멀티 채널 음성 포맷으로 기록하는 시스템으로서 기능한다.

그리고 제5 시스템에서는, 호스트 디바이스(10)의 신호 처리 블록(11)에 있어서, 디바이스 정보에 기초하여 입력 디바이스(20)로부터의 음향 신호에 대하여, 입력 디바이스(20)에 있어서 적절한 빔 포밍이나 풍잡음의 저감 등이 필요한 처리가 행해지고, 그 결과 얻어지는 음향 신호가, 예를 들어 멀티 채널 음성 포맷으로 스토리지(203)(도 21)에 기록된다.

또한 스마트폰으로서의 호스트 디바이스(10)가 카메라를 갖는 경우에는, 호스트 디바이스(10)에 있어서, 그 카메라로 촬영된 화상도 스토리지(203)에 기록함으로써, 제5 시스템은 멀티 채널 음성 기록을 할 수 있는 디지털 비디오 카메라로서 기능한다.

도 30은 도 20 및 도 21의 애플리케이션 시스템을 적용한 제6 시스템의 외관 구성예를 도시하는 사시도이다.

또한 도면 중, 도 20의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

또한 도 30의 제6 시스템의 전기적 구성은, 예를 들어 도 21에 도시한 전기적 구성예와 마찬가지이다.

도 30에서는, 호스트 디바이스(10)는 음향 신호의 믹싱을 행하는 믹서 애플리케이션을 실장한 스마트폰에 적용되어 있으며, 입력 디바이스(20)는 라인 레벨에서의 음향 신호의 입력을 접수하는 인풋 장치에 적용되어 있다.

도 30에서는, 이상과 같이 입력 디바이스(20)는 라인 레벨에서의 음향 신호의 입력을 접수하는 인풋 장치이기 때문에, 도 21의 마이크(81_i) 대신, 또는 마이크(81i)와 함께, 라인 레벨에서의 음향 신호를 입력하기 위한 복수의 라인 입력 단자(잭)나, 전기 기타 등에 대응하는 악기 입력 단자가 설치되어 있다.

인풋 장치로서의 입력 디바이스(20)에는, 복수의 악기(마이크를 포함함)의 플러그를 라인 입력 단자 또는 악기 입력 단자에 삽입하고, 그 복수의 악기로부터 플러그를 통하여 출력되는 악기의 음향 신호를 입력할 수 있다. 그리고 인풋 장치로서의 입력 디바이스(20)는, 입력된 악기의 음향 신호를 마이크(81_i)에서 얻어지는 음향 신호와 마찬가지로 하여 호스트 디바이스(20)에 송신할 수 있다.

제6 시스템에서는, 호스트 디바이스(10)에 인풋 장치로서의 입력 디바이스(20)가 접속되면, 호스트 디바이스(10)에 있어서, 디바이스 정보에 기초하여 믹서 애플리케이션이 기동한다.

그리고 호스트 디바이스(10)의 신호 처리 블록(11)에 있어서, 입력 디바이스(20)로부터의 악기의 음향 신호의 믹싱 밸런스를 조정하는 처리나, 개개의 악기 음향 신호에 이펙트를 가하는 처리 등의 신호 처리가 행해진다.

또한 제6 시스템에서는, 입력 디바이스(20)로부터의 악기의 음향 신호(신호 처리 블록(11)에서 신호 처리가 실시된 후의 음향 신호를 포함함)는 스토리지(203)(도 21)에 기록할 수 있다.

도 31은 도 20 및 도 21의 애플리케이션 시스템을 적용한 제7 시스템의 외관 구성예를 도시하는 사시도이다.

또한 도면 중, 도 20의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

또한 도 31의 제7 시스템의 전기적 구성은, 예를 들어 도 21에 도시한 전기적 구성예와 마찬가지이다.

도 31에서는, 호스트 디바이스(10)는 센서가 출력하는 센서 신호를 기록하는 기록 애플리케이션을 실장한 스마트폰에 적용되어 있으며, 입력 디바이스(20)는 생체의 정보를 센싱하는 생체용 센서의 센서 신호의 입력을 접수하는 센서 입력 장치에 적용되어 있다.

도 31에서는, 이상과 같이 입력 디바이스(20)는 센서 입력 장치이기 때문에, 도 21의 마이크(81_i) 대신, 또는 마이크(81_i)와 함께, 센서 신호를 입력하기 위한 복수의 입력 단자(잭)가 설치되어 있다.

센서 입력 장치로서의 입력 디바이스(20)에는, 복수의 생체용 센서(예를 들어 안구 운동을 센싱하는 센서나 뇌파를 센싱하는 센서 등)의 플러그를 입력 단자에 삽입함으로써, 복수의 생체용 센서로부터 플러그를 통하여 출력되는 센서 신호를 입력할 수 있다. 그리고 센서 입력 장치로서의 입력 디바이스(20)는, 입력된 센서 신호를 마이크(81_i)에서 얻어지는 음향 신호와 마찬가지로 하여 호스트 디바이스(20)에 송신할 수 있다.

제7 시스템에서는, 호스트 디바이스(10)에 센서 입력 장치로서의 입력 디바이스(20)가 접속되면, 호스트 디바이스(10)에 있어서, 디바이스 정보에 기초하여 기록 애플리케이션이 기동한다.

그리고 호스트 디바이스(10)의 신호 처리 블록(11)에 있어서, 입력 디바이스(20)로부터의 생체용 센서의 센서 신호에 필요한 처리가 실시되어 스토리지(203)에 기록된다.

이상과 같이 하여, 제7 시스템에 의하면, 복수의 생체용 센서의 센서 신호를, 입력 디바이스(20)의 4극의 플러그(23)와 호스트 디바이스(10)의 4극의 잭(14)을 통하여 호스트 디바이스(10)에 입력하고 기록 등을 행할 수 있다.

또한 제7 시스템에 있어서, 호스트 디바이스(10)에서는, 입력 디바이스(20)로부터의 생체용 센서의 센서 신호를 필요에 따라 클라우드(를 구성하는 컴퓨터)에 송신하는 것이나, 그 클라우드에서 센서 신호를 처리함으로써 얻어지는 피드백 결과를 수신하여 표시, 또는 스토리지(203)에 기록하는 것 등을 할 수 있다.

<호스트 디바이스(10) 및 입력 디바이스(20)의 제8 상세 구성예>

도 32는 호스트 디바이스(10) 및 입력 디바이스(20)의 제8 상세 구성예를 도시하는 블록도이다.

제1 내지 제7 상세 구성예(후방 호환성을 갖지 않는 호스트 디바이스(10)를 제외함)에서는, 설명을 이해하기 쉽게 하기 위하여, 2개의 단자(41A 및 41B) 중 한쪽을 선택하도록 전환 가능한 스위치(41)를 사용하여 호스트 디바이스(10)를 구성하는 것으로 했지만, 호스트 디바이스(10)의 실제 실장에서는 스위치(41)로서는, 예를 들어 아날로그 스위치가 이용된다.

마찬가지로, 제1 내지 제7 상세 구성예(후방 호환성을 갖지 않는 입력 디바이스(20)를 제외함)에서는, 설명을 이해하기 쉽게 하기 위하여, 2개의 단자(71A 및 71B) 중 한쪽을 선택하도록 전환 가능한 스위치(71)를 사용하여 입력 디바이스(20)를 구성하는 것으로 했지만, 입력 디바이스(20)의 실제 실장에서는 스위치(71)로서는, 예를 들어 역시 아날로그 스위치가 이용된다.

따라서 스위치(41 및 71)를 아날로그 스위치를 이용하여 실장하는 경우의 호스트 디바이스(10) 및 입력 디바이스(20)의 구성예에 대하여 설명한다.

도 32는 도 8의 제6 상세 구성예를 대상으로 하여, 그 제6 상세 구성예의 스위치(41 및 71)를 아날로그 스위치를 이용하여 실장하는 경우의 호스트 디바이스(10) 및 입력 디바이스(20)의 구성예를 도시하고 있다.

또한 도 32에 있어서, 도 8의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

여기서, 제6 상세 구성예 이외의 상세 구성예에 대해서도, 스위치(41 및 71)는 아날로그 스위치를 이용하여 실장할 수 있다.

도 32에 있어서 호스트 디바이스(10)는, 신호 처리 블록(11), 클럭 생성부(15), DAC(31), 파워 증폭기(32), 저항(33), 인터럽터(46), 송수신 처리부(47), 레지스터(48), I²C 인터페이스(49), 플러그 검출부(101), 인증 패턴 출력부(102) 및 패턴 검출부(103)를 갖는 점에서 도 8의 경우와 공통된다.

단, 도 32에 있어서 호스트 디바이스(10)는, 스위치(41) 대신 스위치부(401)가 설치되어 있음과 함께, 코일(402) 및 콘덴서(403)가 새로이 설치되어 있는 점에서 도 8의 경우와 상이하다.

또한 도 32의 호스트 디바이스(10)에 있어서, 아날로그 음향 인터페이스(12)는 도 8의 경우와 마찬가지로 구성된다.

또한 도 32의 호스트 디바이스(10)에 있어서, 다중화 데이터 인터페이스(13)는, 인터럽터(46), 송수신 처리부(47), 레지스터(48), I²C 인터페이스(49), 플러그 검출부(101), 인증 패턴 출력부(102), 패턴 검출부(103), 스위치부(401), 코일(402) 및 콘덴서(403)로 구성된다.

또한 도 32에 있어서, 입력 디바이스(20)는 드라이버(61L 및 61R), LDO(74), 제어부(75), PLL(77), 송신 처리부(78), 스위치(80), 마이크(81₀ 내지 81₄), 증폭기(82₀ 내지 82₄), 저항(83₀ 내지 83₄), ADC(84₀ 내지 84₄), 불휘발성 메모리(85), 파워 검출부(111) 및 인증 패턴 출력부(112)를 갖는 점에서 도 8의 경우와 공통된다.

단, 도 32에 있어서, 입력 디바이스(20)는 스위치(71) 대신 스위치부(411)가 설치되어 있음과 함께, 콘덴서(412), 코일(413) 및 콘덴서(414)가 새로이 설치되어 있는 점에서 도 8의 경우와 상이하다.

또한 도 32의 입력 디바이스(20)에 있어서, 아날로그 음향 인터페이스(21)는 도 8의 경우와 마찬가지로 구성된다.

또한 도 32의 입력 디바이스(20)에 있어서, 다중화 데이터 인터페이스(22)는 LDO(74), 제어부(75), PLL(77), 송신 처리부(78), 스위치(80), 마이크(81₀ 내지 81₄), 증폭기(82₀ 내지 82₄), 저항(83₀ 내지 83₄), ADC(84₀ 내지 84₄), 불휘발성 메모리(85), 파워 검출부(111), 인증 패턴 출력부(111), 스위치부(411), 콘덴서(412), 코일(413) 및 콘덴서(414)로 구성된다.

도 32의 호스트 디바이스(10)에 있어서, 스위치부(401)는 아날로그 스위치를 이용하여 구성되어 있으며, 단자 J1, J2, J3, J4를 갖는다.

단자 J1은 전원(소정의 전압)이 부여되어야 하는 전원 단자이며, 도 32에서는 전원 V_D에 접속되어 있다.

단자 J2 및 J3은 온과 오프의 대상으로 되는 단자이며, 스위치부(401)에서는, 단자 J2와 J3 사이가 온(도통 상태) 또는 오프(비도통 상태)로 된다.

도 32에서는, 단자 J2는 음향 신호선 JA, 및 일단부가 전원 V_D에 접속된 저항(33)의 타단부에 접속되어 있고, 단자 J3은 잭(14)의 마이크 단자 TJ3 및 다중화 데이터 신호선 JB에 접속되어 있다.

단자 J4는 단자 J2와 J3 사이의 온 및 오프를 제어하기 위한 제어 단자이며, 스위치부(401)에서는, 단자 J4에 공급되는 신호에 따라 단자 J2와 J3 사이가 온 또는 오프로 된다. 도 32에서는, 단자 J4는 플러그 검출부(101) 및 패턴 검출부(103)에 접속되어 있으며, 따라서 스위치부(401)의 단자 J2와 J3 사이는, 플러그 검출부(101)나 패턴 검출부(103)로부터 단자 J4에 공급되는 신호에 따라 온 또는 오프로 된다.

코일(402)은 다중화 데이터 신호선 JB와 전원 V_D 사이에 직렬로 접속되어, 코일(402)로부터 전원 V_D측으로 흐르는 신호의 교류 성분을 커트한다. 또한 단자 J1은 전원 V_D와 코일(402)의 접속점에 접속되어 있다.

콘덴서(403)의 일단부는 코일(402)과 다중화 데이터 신호선 JB의 접속점에 접속되고, 콘덴서(403)의 타단부는 송수신 처리부(47) 및 패턴 검출부(103)에 접속되어 있다. 콘덴서(403)는 콘덴서(403)로부터 송수신 처리부(47)측 및 패턴 검출부(103)측으로 흐르는 신호의 직류 성분을 커트한다.

도 32의 입력 디바이스(20)에 있어서, 스위치부(411)는 아날로그 스위치를 이용하여 구성되어 있으며, 단자 P1, P2, P3, P4를 갖는다.

스위치부(411)의 단자 P1 내지 P4는 스위치부(401)의 단자 J1 내지 J4에 각각 대응한다.

따라서 스위치부(411)에서는, 단자 P4에 공급되는 신호에 따라 단자 P2와 P3 사이가 온 또는 오프로 된다. 도 32에서는, 단자 P4는 파워 검출부(111)에 접속되어 있으며, 따라서 스위치부(411)의 단자 P2와 P3 사이는 파워 검출부(111)로부터 단자 P4에 공급되는 신호에 따라 온 또는 오프로 된다.

단자 P1은 코일(413)과 LDO(74)의 접속점에 접속되어 있고, 단자 P2는 플러그(23)의 마이크 단자 TP3 및 다중화 데이터 신호선 PB에 접속되어 있다.

단자 P3은 음향 신호선 PA에 접속되어 있고, 단자 P4는 상술한 바와 같이 파워 검출부(111)에 접속되어 있다.

콘덴서(412)는 다중화 데이터 신호선 PB와 송신 처리부(78)(나아가, 제어부(75)나 PLL(77)) 사이에 직렬로 접속되어, 송신 처리부(78)측으로 흐르는 신호의 직류 성분을 커트한다.

코일(413)의 일단부는 플러그(23)의 마이크 단자 TP3과 다중화 데이터 신호선 PB의 접속점에 접속되고, 코일(413)의 타단부는 LDO(74)에 접속되어 있다.

콘덴서(414)의 일단부는 접지되고(접지에 접속되고), 콘덴서(414)의 타단부는 코일(413)과 LDO(74)의 접속점에 접속되어 있다.

코일(413) 및 콘덴서(414)에 의하면, 플러그(23)의 마이크 단자 TP3으로부터 코일(413) 및 콘덴서(414)를 통하여 LDO(74)에 공급되는 신호의 교류 성분이 커트된다.

이상과 같이 구성되는 호스트 디바이스(10)에서는, 스위치부(401)의 단자 J2와 J3 사이가 온으로 되는 것이, 스위치(41)(도 8)가 단자(41A)를 선택하는 것에 상당하고, 스위치부(401)의 단자 J2와 J3 사이가 오프로 되는 것이, 스위치(41)(도 8)가 단자(41B)를 선택하는 것에 상당한다.

또한 입력 디바이스(20)에서는, 스위치부(411)의 단자 P2와 P3 사이가 온으로 되는 것이, 스위치(71)(도 8)가 단자(71A)를 선택하는 것에 상당하고, 스위치부(411)의 단자 P2와 P3 사이가 오프로 되는 것이, 스위치(71)(도 8)가 단자(71B)를 선택하는 것에 상당한다.

도 32에 있어서, 입력 디바이스(20)의 플러그(23)가 호스트 디바이스(10)의 잭(14)에 삽입되면, 호스트 디바이스(10)에서는, 플러그 검출부(101)가 잭(14)에 플러그가 삽입된 것을 검출한다.

플러그 검출부(101)는 잭(14)에 플러그가 삽입된 것을 검출하면, 스위치부(401)의 단자 J4에 제어 신호를 공급함으로써 단자 J2와 J3 사이를 오프로 한다.

그 후, 송수신 처리부(47)는 클럭 생성부(15)로부터의 클럭에 동기하여, 그 클럭(을 포함하는 신호)의 송신을 개시하고, 또한 인증 패턴 출력부(102)에 기억된 마스터 인증 패턴의 송신을 개시한다.

송수신 처리부(47)가 송신하는 클럭 및 마스터 인증 패턴은 콘덴서(403), 다중화 데이터 신호선 JB를 통하여 잭(14)의 마이크 단자 TJ3으로부터 출력된다.

클럭 및 마스터 인증 패턴의 송신 개시 후, 패턴 검출부(103)는 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스로부터 슬레이브 인증 패턴이 송신되어 오는 것을 기다린다.

그리고 패턴 검출부(103)는 소정 시간 동안 슬레이브 인증 패턴이 송신되어 오지 않았을 경우에는, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스가 아닌 것을 검출(인식)하여, 단자 J2와 J3 사이를 온으로 하도록 스위치부(401)의 단자 J4에 제어 신호를 공급한다.

스위치부(401)에 있어서, 단자 J2와 J3 사이가 온으로 되면, 잭(14)의 마이크 단자 TJ3은 스위치부(401)를 통하여 음향 신호선 JA에 접속됨과 함께, 스위치부(401) 및 저항(33)을 통하여 전원 V_D에 접속된다.

그리고 그 후, 호스트 디바이스(10)는, 도 2을 참조하여 설명한 바와 같은, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가, 예를 들어 마이크를 갖는 4극의 기존의 헤드셋 등의, 대응 디바이스가 아닌 디바이스인 경우의 동작(종래 모드 동작)을 행한다.

한편, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스로부터 슬레이브 인증 패턴이 송신되어 왔을 경우, 즉, 예를 들어 대응 디바이스인 입력 디바이스(20)의 플러그(23)가 잭(14)에 삽입되고, 입력 디바이스(20)로부터 잭(14)의 마이크 단자 TJ3, 다중화 데이터 신호선 JB 및 콘덴서(403)를 통하여 패턴 검출부(103)에 슬레이브 인증 패턴이 송신되어 왔을 경우, 패턴 검출부(103)는 그 슬레이브 인증 패턴을 수신하고, 그 슬레이브 인증 패턴의 수신에 의하여, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스임을 검출한다.

잭(14)에 삽입된 플러그를 갖는 플러그 디바이스가 대응 디바이스인 것이 검출되면, 패턴 검출부(103)는 도 8에서 설명한, 스위치(41)가 단자(41B)를 선택하도록 전환된 취지에 상당하는 신호(이하, 대응 디바이스 검출 신호라고도 함)를 인터럽터(46)에 공급한다.

인터럽터(46)는 패턴 검출부(103)로부터 대응 디바이스 검출 신호가 공급되면, 대응 디바이스(의 플러그)가 잭(14)에 삽입된 취지를 신호 처리 블록(11)에 공급한다.

신호 처리 블록(11)에서는, 인터럽터(46)로부터, 대응 디바이스가 잭(14)에 삽입된 취지가 공급되면, 대응 디바이스용 신호 처리가 개시된다.

또한 패턴 검출부(103)가 슬레이브 인증 패턴을 수신하면, 송수신 처리부(47)는 ACK 신호를 콘덴서(403), 다중화 데이터 신호선 JB 및 잭(14)의 마이크 단자 TJ3을 통하여, 잭(14)에 삽입된 플러그를 갖는 플러그 디바이스로서의, 예를 들어 입력 디바이스(20)에 송신(회신)한다.

그 후, 송수신 처리부(47)는 입력 디바이스(20)로부터, 잭(14)의 마이크 단자 TJ3, 다중화 데이터 신호선 JB 및 콘덴서(403)를 통하여 송신되어 오는 다중화 데이터의 수신을 개시한다.

한편, 입력 디바이스(20)에서는, 그 입력 디바이스(20)의 플러그(23)가 호스트 디바이스(10)의 잭(14)에 삽입되면, 파워 검출부(111)가 플러그(23)가 잭(잭(14), 또는 4극의 기존의 잭)에 삽입된 것을 검출한다.

즉, 입력 디바이스(20)의 플러그(23)가 호스트 디바이스(10)의 잭(14)에 삽입되면, 플러그(23)의 마이크 단자 TP3에는, 호스트 디바이스(10)의 저항(33), 단자 J2와 J3 사이가 온으로 되어 있는 스위치부(401), 및 잭(14)의 마이크 단자 TJ3을 통하여, 또는 호스트 디바이스(10)의 코일(402), 다중화 데이터 신호선 JB 및 잭(14)의 마이크 단자 TJ3을 통하여 전원 V_D의 전압이 나타난다.

파워 검출부(111)는 플러그(23)의 마이크 단자 TP3의 전압이 전원 V_D의 전압(에 가까운 전압)으로 변화됨으로써, 플러그(23)가 잭에 삽입된 것을 검출한다.

파워 검출부(111)는 플러그(23)가 잭에 삽입된 것을 검출하면, 스위치부(411)의 단자 P4에 제어 신호를 공급함으로써 단자 P2와 P3 사이를 오프로 한다.

여기서, 도 32에 있어서, 플러그(23)의 마이크 단자 TP3은 코일(413)을 통하여 LDO(74)에 접속되어 있다.

이제, 호스트 디바이스(10)에 있어서, 스위치부(401)의 단자 J2와 J3 사이를 온으로 한 채로 함으로써, 호스트 디바이스(10)는 마이크를 갖는 4극의 기존의 헤드셋을 사용할 수 있는, 대응 디바이스가 아닌 기존의 잭 디바이스로 의제할 수 있다.

기존의 잭 디바이스(로 의제된 호스트 디바이스(10))와 입력 디바이스(20)가 접속되었을 경우, 스위치부(401)의 단자 J2와 J3 사이가 온인 채이므로, 입력 디바이스(20)의 LDO(74)에는 (호스트 디바이스(10)의) 저항(33), 스위치부(401), 잭(14)의 마이크 단자 TJ3, (입력 디바이스(10)의) 플러그(23)의 마이크 단자 TP3 및 코일(413)을 통하여 전원 V_D가 공급된다.

이상과 같이 입력 디바이스(20)의 LDO(74)에는 저항(33)을 통하여 전원 V_D가 공급되므로, 저항(33)에서의 전압 강하에 기인하여, LDO(74)에서는, 충분한 전력(전압)을 제어부(75)나 송신 처리부(78) 등의 다중화 데이터를 송신하기 위한 블록에 공급할 수 없으며, 그 때문에 다중화 데이터를 송신하기 위한 블록은 동작하지 않는다.

다중화 데이터를 송신하기 위한 블록(제어부(75)나 송신 처리부(78) 등)이 동작하지 않는 경우, 파워 검출부(111)는 플러그(23)에 접속된 잭 디바이스가 대응 디바이스가 아닌 것을 검출하여, 스위치부(411)의 단자 P4에 제어 신호를 공급함으로써 단자 P2와 P3 사이를 온으로 한다.

스위치부(411)의 단자 P2와 P3 사이가 온으로 됨으로써, 플러그(23)의 마이크 단자 T3은 스위치부(411)를 통하여 음향 신호선 PA와 접속된다.

그리고 입력 디바이스(20)는 도 2을 참조하여 설명한 바와 같은, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가, 예를 들어 마이크를 갖는 4극의 기존의 헤드셋 등에 대응하는 기존의 스마트폰 등의, 대응 디바이스가 아닌 기존의 잭 디바이스인 경우의 동작을 행한다.

한편, 입력 디바이스(20)에 접속된 잭 디바이스가, 대응 디바이스인 호스트 디바이스(10)인 경우에는, 상술한 바와 같이, 호스트 디바이스(10)에 있어서, 스위치부(401)의 단자 J2와 J3 사이가 오프로 된다.

스위치부(401)의 단자 J2와 J3 사이가 오프인 경우, 입력 디바이스(20)의 LDO(74)에는 코일(402), 잭(14)의 마이크 단자 TJ3, 플러그(23)의 마이크 단자 TP3 및 코일(413)을 통하여 전원 V_D가 공급된다.

이 경우, 스위치부(401)의 단자 J2와 J3 사이가 온으로 되어 있는 경우와 같이 저항(33)에서의 전압 강하는 발생하지 않으므로, 입력 디바이스(20)의 LDO(74)에서는, 전원 V_D로부터 충분한 전력(전압)을 얻어, 제어부(75)나 송신 처리부(78) 등의 다중화 데이터를 송신하기 위한 블록에 공급할 수 있으며, 이것에 의하여, 다중화 데이터를 송신하기 위한 블록을 정상 동작시킬 수 있다.

입력 디바이스(20)에서는, 그 후, 상술한 바와 같이 하여, 호스트 디바이스(10)의 송수신 처리부(47)로부터, 콘덴서(403), 다중화 데이터 신호선 JB 및 잭(14)의 마이크 단자 TJ3을 통하여 송신되어 오는 클럭 및 마스터 인증 패턴이 수신된다.

즉, 입력 디바이스(20)에서는, PLL(77)이, 플러그(23)의 마이크 단자 TP3, 다중화 데이터 신호선 PB 및 콘덴서(412)를 통하여 호스트 디바이스(10)로부터 송신되어 오는 클럭을 수신하여 동작을 개시한다. 그리고 PLL(77)은, 소위 로크 상태로 되면, 송수신 처리부(47)로부터의 클럭에 동기한 클럭을 송신 처리부(78) 등에 공급한다.

송신 처리부(78)는 PLL(77)로부터의 클럭에 동기하여 동작을 개시한다.

또한 입력 디바이스(20)에서는, 제어부(75)가 플러그(23)의 마이크 단자 TP3, 다중화 데이터 신호선 PB 및 콘덴서(412)를 통하여 호스트 디바이스(10)로부터 송신되어 오는 마스터 인증 패턴을 수신한다.

제어부(75)는 마스터 인증 패턴을 수신하면, 플러그(23)가 삽입된 잭을 갖는 잭 디바이스가 대응 디바이스임을 검출하여, 송신 처리부(78)에 인증 패턴 출력부(112)로부터의 슬레이브 인증 패턴을 소정 시간만큼 송신시킨다.

송신 처리부(78)에 의하여 송신된 슬레이브 인증 패턴은 콘덴서(412) 및 다중화 데이터 신호선 JB를 통하여 플러그(23)의 마이크 단자 TP3으로부터 출력된다.

플러그(23)의 마이크 단자 TP3으로부터 출력된 슬레이브 인증 패턴은 잭(14)의 마이크 단자 TJ3, 다중화 데이터 신호선 JB 및 콘덴서(403)를 통하여, 상술한 바와 같이 패턴 검출부(103)에서 수신된다.

호스트 디바이스(10)에서는, 패턴 검출부(103)가 슬레이브 인증 패턴의 수신 후, 상술한 바와 같이 송수신 처리부(47)가 ACK 신호를 콘덴서(403), 다중화 데이터 신호선 JB 및 잭(14)의 마이크 단자 TJ3을 통하여 송신해 오므로, 입력 디바이스(20)의 제어부(75)에서는, 그와 같이 잭(14)의 마이크 단자 TJ3을 통하여 송신되고 있는 ACK 신호가 플러그(23)의 마이크 단자 TP3, 다중화 데이터 신호선 PB 및 콘덴서(412)를 통하여 수신된다.

그리고 송신 처리부(78)는, 스위치(80)로부터의 스위치 신호, ADC(84_i)로부터의 디지털 음향 신호 #i, 레지스터(76)로부터 판독된 데이터 및 불휘발성 메모리(85)로부터 판독된 데이터를 다중화하고, 그 결과 얻어지는 다중화 데이터를 콘덴서(412), 다중화 데이터 신호선 PB, 플러그(23)의 마이크 단자 TP3, 잭(14)의 마이크 단자 TJ3, 다중화 데이터 신호선 JB 및 콘덴서(403)를 통하여 송수신 처리부(47)에 송신하는 처리를 개시한다.

호스트 디바이스(10)에서는, 이상과 같이 하여 송신 처리부(78)로부터 송신되어 오는 다중화 데이터가 송수신 처리부(47)에서 수신된다.

도 33은 도 32의 스위치부(401)의 구성예를 도시하는 회로도이다.

스위치부(401)는 아날로그 스위치인 FET(Field Effect Transistor) 스위치(431)를 갖는다.

FET 스위치(431)는 FET(441 및 442), 저항(443 및 444) 및 인버터(445)를 갖는다.

FET(441)는 nMOS(n-channel Metal Oxide Semiconductor)의 FET이며, 그 게이트는 저항(443)의 일단부에 접속되어 있다. 또한 FET(441)의 드레인은 FET(442)의 소스와 접속되어 있고, FET(441)의 소스는 FET(442)의 드레인과 접속되어 있다.

FET(442)는 pMOS(p-channelMOS)의 FET이며, 그 게이트는 저항(444)의 일단부에 접속되어 있다. 또한 상술한 바와 같이 FET(442)의 소스는 FET(441)의 드레인과 접속되고, FET(442)의 드레인은 FET(441)의 소스와 접속되어 있다.

FET(441)의 드레인과 FET(442)의 소스의 접속점은 단자 J2에 접속되어 있고, FET(441)의 소스와 FET(442)의 드레인의 접속점은 단자 J3에 접속되어 있다.

저항(443)의 일단부는, 상술한 바와 같이 FET(441)의 게이트에 접속되어 있고, 저항(443)의 타단부는 단자 J1에 접속되어 있다.

저항(444)의 일단부는, 상술한 바와 같이 FET(442)의 게이트에 접속되어 있고, 저항(444)의 타단부는 접지되어 있다.

인버터(445)의 입력 단자는 단자 J4, 및 FET(442)의 게이트와 저항(444)의 접속점에 접속되어 있다. 인버터(445)의 출력 단자는 FET(441)의 게이트와 저항(443)의 접속점에 접속되어 있다.

이상과 같이 구성되는 FET 스위치(431)에서는, 단자 J1의 전압을 전원으로 하여 동작하며, 단자 J4의 전압이 H 레벨인 경우에는, FET(442)의 게이트에는 H 레벨이 인가되고, FET(441)의 게이트에는 인버터(445)를 통하여 L 레벨이 인가된다.

그 결과, FET(441 및 442)는 어느 쪽도 오프되어, 단자 J2와 J3 사이는 오프(비도통 상태)로 된다.

한편, 단자 J4의 전압이 L 레벨인 경우에는, FET(442)의 게이트에는 L 레벨이 인가되고, FET(441)의 게이트에는 인버터(445)를 통하여 H 레벨이 인가된다.

그 결과, FET(441 및 442)는 어느 쪽도 온되어, 단자 J2와 J3 사이는 온(도통 상태)으로 된다.

이상과 같이, FET 스위치(431)에서는, 단자 J4에 공급되는 신호(제어 신호)에 따라 단자 J2와 J3 사이를 온 또는 오프로 할 수 있다.

또한 일반적으로 전자 회로에 대해서는, 과전압(과전류)로부터의 보호를 위하여 보호 다이오드가 적절히 설치되지만, 도 33에서는, 도면이 번잡해지는 것을 회피하기 위하여 보호 다이오드의 도시를 생략하였다.

도 34는 보호 다이오드를 설치했을 경우의 스위치부(401)의 구성예를 도시하는 회로도이다.

또한 도면 중, 도 33의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 34에서는, 단자 J1과 접지 사이의 단자 J2측에 다이오드(451)가, 단자 J1과 접지 사이의 단자 J3측에 다이오드(452)가, 단자 J2와 접지 사이에 다이오드(453)가, 단자 J3과 접지 사이에 다이오드(454)가, 단자 J1과 J2 사이에 다이오드(455)가, 단자 J1과 J3 사이에 다이오드(456)가 각각 보호 다이오드로서 설치되어 있다.

도 35는 도 32의 스위치부(411)의 구성예를 도시하는 회로도이다.

스위치부(411)는 아날로그 스위치인 FET 스위치(461)를 갖는다.

또한 스위치부(411)는 다이오드(491) 및 콘덴서(492)도 갖는다.

FET 스위치(461)는 FET(471 및 472), 저항(473 및 474) 및 인버터(475)를 갖고, 도 33의 FET 스위치(431)와 마찬가지로 구성되어 있다.

즉, FET(471)는 nMOS의 FET이며, 그 게이트는 저항(473)의 일단부에 접속되어 있다. 또한 FET(471)의 드레인은 pMOS의 FET인 FET(472)의 소스와 접속되어 있고, FET(471)의 소스는 FET(472)의 드레인과 접속되어 있다.

FET(472)의 게이트는, 일단부가 접지되어 있는 저항(474)의 타단부에 접속되어 있다. 또한 FET(471)의 드레인과 FET(472)의 소스의 접속점은 단자 P2에 접속되어 있고, FET(471)의 소스와 FET(472)의 드레인의 접속점은 단자 P3에 접속되어 있다.

인버터(475)의 입력 단자는 단자 P4, 및 FET(472)의 게이트와 저항(474)의 접속점에 접속되어 있다. 인버터(475)의 출력 단자는 FET(471)의 게이트와 저항(473)의 접속점에 접속되어 있다.

또한 일단부가 FET(471)의 게이트에 접속되어 있는 저항(473)의 타단부는 다이오드(491)를 통하여 단자 P1에 접속되어 있다.

이상과 같이 구성되는 FET 스위치(461)에서는, 단자 P1로부터 다이오드(491)를 통하여 공급되는 전압을 전원으로 하여 동작하며, 단자 P4의 전압이 H 레벨인 경우에는, FET(472)의 게이트에는 H 레벨이 인가되고, FET(471)의 게이트에는 인버터(475)를 통하여 L 레벨이 인가된다.

그 결과, FET(471 및 472)는 어느 쪽도 오프되어, 단자 P2와 P3 사이는 오프(비도통 상태)로 된다.

한편, 단자 P4의 전압이 L 레벨인 경우에는, FET(472)의 게이트에는 L 레벨이 인가되고, FET(471)의 게이트에는 인버터(475)를 통하여 H 레벨이 인가된다.

그 결과, FET(471 및 472)는 모두 온되어, 단자 P2와 P3 사이는 온(도통 상태)으로 된다.

이상과 같이, FET 스위치(461)에서는, 단자 P4에 공급되는 신호(제어 신호)에 따라 단자 P2와 P3 사이를 온 또는 오프로 할 수 있다.

그런데 스위치부(411)는 FET 스위치(461) 외에 다이오드(491) 및 콘덴서(492)를 갖는다.

다이오드(491)의 애노드는 단자 P1에 접속되어 있고, 다이오드(491)의 캐소드는, 일단부가 FET(471)의 게이트에 접속되어 있는 저항(473)의 타단부에 접속되어 있다.

또한 다이오드(491)의 캐소드는, 일단부가 접지되어 있는 콘덴서(492)에도 접속되어 있다.

입력 디바이스(20)의 스위치부(411)가 FET 스위치(461) 외에, 이상과 같은 다이오드(491) 및 콘덴서(492)도 갖는 것은, 이하와 같은 이유에 따른다.

즉, 입력 디바이스(20)(도 32)에 있어서, 스위치(80)가 조작되었을 경우에, 접속점 PS가 접지에 쇼트되도록 스위치(80)가 구성되어 있을 때는, 스위치(80)가 조작되면, 스위치부(411)의 단자 P3은, 접속점 PS에 접속되어 있는 음향 신호선 PA, 접속점 PS 및 스위치(80)를 통하여 거의 0Ω으로 접지에 접속된다.

한편, 입력 디바이스(20)에, 대응 디바이스가 아닌 기존의 스마트폰 등의 기존의 잭 디바이스가 접속되었을 경우, 도 32에서 설명한 바와 같이, 스위치부(411)의 단자 P2와 P3 사이는 온으로 된다(온으로 할 필요가 있음).

이제, 스위치부(411)가 다이오드(491) 및 콘덴서(492)를 갖고 있지 않고, 단자 P1이 FET 스위치(461)의 저항(473)에 직접 접속되어 있다고 하면, 스위치부(411)의 단자 P1은, 입력 디바이스(20)(도 32)의 코일(413)을 통하여 플러그(23)의 마이크 단자 TP3에 접속되어 있으므로, FET 스위치(461)는 호스트 디바이스(10)로부터, 플러그(23)의 마이크 단자 TP3 및 코일(413)을 통하여 스위치부(411)의 단자 P1에 공급되는 신호를 전원으로서 동작한다.

입력 디바이스(20)에, 대응 디바이스가 아닌 기존의 잭 디바이스가 접속되면, 도 32에서 설명한 바와 같이 입력 디바이스(20)에서는, 스위치부(411)의 단자 P2와 P3 사이가 온으로 된다.

이 경우, 스위치(80)가 조작되어 스위치부(411)의 단자 P3이 접지에 접속되면(쇼트되면), 온으로 되어 있는 스위치부(411)의 단자 P2와 P3의 사이를 통하여 잭(23)의 마이크 단자 TP3의 전압이 크게 강하한다.

잭(23)의 마이크 단자 TP3의 전압이 강하하면, 그 마이크 단자 TP3으로부터 스위치부(411)의 단자 P1에 공급되는 전압도 강하하고, FET 스위치(461)에서는, nMOS의 FET(471)의 게이트와 소스 사이의 전압 V_GS를, FET(471)의 온을 유지하도록 확보하는 것이 곤란해진다.

그 결과, FET 스위치(461)에서는, FET(471)이 오프(오픈)로 되어, 스위치부(411)의 단자 P2와 P3 사이를 온으로 유지하는 것이 곤란해지고, 단자 P2와 P3 사이는 오프로 된다.

스위치부(411)의 단자 P2와 P3 사이가 오프로 되면, 플러그(23)의 마이크 단자 TP3과 음향 신호선 PA의 전기적 접속이 절단되기 때문에, 입력 디바이스(20)에 접속된 기존의 잭 디바이스에 스위치(80)의 스위치 신호나 마이크(81₀)의 음향 신호를 송신할 수 없게 된다.

이상과 같이, 입력 디바이스(20)에 기존의 잭 디바이스가 접속되었을 경우에, 스위치(80)의 조작에 의하여 스위치부(411)의 단자 P2와 P3 사이가 오프로 되어, 입력 디바이스(20)에 접속된 기존의 잭 디바이스에 스위치(80)의 스위치 신호나 마이크(81₀)의 음향 신호를 송신할 수 없게 되는 것을 방지하기 위하여, 스위치부(411)에는 다이오드(491) 및 콘덴서(492)가 설치되어 있다.

즉, 애노드가 단자 P1에 접속된 다이오드(491)와, 일단부가 접지되고 또한 타단부가 다이오드(491)의 캐소드에 접속된 콘덴서(492)를 포함하는 회로는, FET 스위치(461)에 전원을 공급하는 전원 회로를 구성한다.

이러한, 다이오드(491)와 콘덴서(492)를 포함하는 전원 회로는, 제어부(75)나 송신 처리부(78)에 전원을 공급하는 LDO(74)와는 별도의 계통의 전원이다.

다이오드(491)와 콘덴서(492)를 포함하는 전원 회로에서는, 다이오드(491)에 있어서, 스위치부(411)의 단자 P1로부터 공급되는 신호가 정류되고, 그 정류 후의 신호에 의하여 콘덴서(492)가 충전된다. 그리고 충전이 된 콘덴서(492)에 의하여 FET 스위치(461)에 전원이 공급된다.

따라서 상술한 바와 같이 스위치(80)가 조작됨으로써, 잭(23)의 마이크 단자 TP3의 전압이 강하하더라도, 콘덴서(492)에 의하여 nMOS의 FET(471)의 게이트 전압, 더 나아가 게이트와 소스 사이의 전압 V_GS를 유지하고, FET(471)이 오프로 되는 것을 방지할 수 있다.

그 결과, 입력 디바이스(20)에 기존의 잭 디바이스가 접속되었을 경우에, 스위치(80)의 조작에 의하여, 스위치부(411)의 단자 P2와 P3 사이가 오프로 되는 것을 방지할 수 있고, 더 나아가 입력 디바이스(20)에 접속된 기존의 잭 디바이스에 스위치(80)의 스위치 신호나 마이크(81₀)의 음향 신호를 송신할 수 없게 되는 것을 방지할 수 있다.

여기서, 다이오드(491)와 콘덴서(492)를 포함하는 전원 회로에 대해서는, 스위치부(411)의 소비 전류로서, 다이오드(491)의 역방향 바이어스 전류, 콘덴서(492)의 누설 전류 및 FET(471)의 게이트 전류이지만, 어느 전류도 극히 작다.

따라서 다이오드(491)와 콘덴서(492)를 포함하는 전원 회로(의 콘덴서(492))에서는, 스위치(80)가 조작되고 있는 시간에 비하여 충분히 긴 시간, FET 스위치(461)를 동작시키기 위하여 필요한 전압을 유지할 수 있다.

또한 호스트 디바이스(10)의 스위치부(401)(도 33)에 대해서는, 스위치(80)의 조작에 의하여 FET(441)의 게이트와 소스 사이의 전압을 유지할 수 없게 되는 경우는 없으므로, 다이오드(491)와 콘덴서(492)를 포함하는 전원 회로와 같은 별도의 계통의 전원을 설치할 필요는 없다.

단, 스위치부(401)(도 33)에 대해서도, 스위치부(411)(도 35)와 마찬가지로, 다이오드(491)와 콘덴서(492)를 포함하는 전원 회로와 같은 별도의 계통의 전원을 설치할 수 있다.

여기서, 도 35의 스위치부(411)에 있어서, 다이오드(491)는 단자 P1에의 전류의 역류를 방지하는 역할도 갖는다.

또한 도 35에서는, 도 33의 경우와 마찬가지로, 도면이 번잡해지는 것을 회피하기 위하여 보호 다이오드의 도시를 생략하였다.

도 36은 보호 다이오드를 설치했을 경우의 스위치부(411)의 구성예를 도시하는 회로도이다.

또한 도면 중, 도 35의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙였으며, 이하에서는 그 설명은 적절히 생략한다.

도 36에서는, 단자 P1과 접지 사이의 단자 P2측에 다이오드(481)가, 단자 P1과 접지 사이의 단자 P3측에 다이오드(482)가, 단자 P2와 접지 사이에 다이오드(483)가, 단자 P3과 접지 사이에 다이오드(484)가, 단자 P1과 P2 사이에 다이오드(485)가, 단자 P1과 P3 사이에 다이오드(486)가 각각 보호 다이오드로서 설치되어 있다.

<본 기술을 적용한 컴퓨터의 설명>

다음으로, 상술한 처리(의 일부)는 필요에 따라 하드웨어에 의하여 행할 수도 있고, 소프트웨어에 의하여 행할 수도 있다. 상술한 처리를 소프트웨어에 의하여 행하는 경우에는, 그 소프트웨어를 구성하는 프로그램이 컴퓨터 등에 인스톨된다.

도 37은 상술한 처리를 실행하는 프로그램이 인스톨되는 컴퓨터의 일 실시 형태의 구성예를 도시하고 있다.

프로그램은, 컴퓨터에 내장되어 있는 기록 매체로서의 하드 디스크(305)나 ROM(303)에 미리 기록해 둘 수 있다.

또는, 또한 프로그램은 리무버블 기록 매체(311)에 저장(기록)해 둘 수 있다. 이러한 리무버블 기록 매체(311)는 소위 패키지 소프트웨어로서 제공할 수 있다. 여기서, 리무버블 기록 매체(311)로서는, 예를 들어 플렉시블 디스크, CD-ROM(Compact Disc Read Only Memory), MO(Magneto Optical) 디스크, DVD(Digital Versatile Disc), 자기 디스크, 반도체 메모리 등이 있다.

또한 프로그램은, 상술한 바와 같은 리무버블 기록 매체(311)로부터 컴퓨터에 인스톨하는 것 외에, 통신망이나 방송망을 통하여 컴퓨터에 다운로드하여, 내장하는 하드 디스크(305)에 인스톨할 수 있다. 즉, 프로그램은, 예를 들어 다운로드 사이트로부터 디지털 위성 방송용 인공 위성을 통하여 컴퓨터에 무선으로 전송하거나, LAN(Local Area Network), 인터넷 등의 네트워크를 통하여 컴퓨터에 유선으로 전송할 수 있다.

컴퓨터는, CPU(Central Processing Unit)(302)를 내장하고 있으며, CPU(302)에는 버스(301)를 통하여 입출력 인터페이스(310)가 접속되어 있다.

CPU(302)는, 입출력 인터페이스(310)를 통하여 유저에 의하여, 입력부(307)이 조작되거나 함으로써 명령이 입력되면, 그에 따라 ROM(Read Only Memory)(303)에 저장되어 있는 프로그램을 실행한다. 또는 CPU(302)는 하드 디스크(305)에 저장된 프로그램을 RAM(Random Access Memory)(304)에 로드하여 실행한다.

이것에 의하여, CPU(302)는 상술한 흐름도에 따른 처리, 또는 상술한 블록도의 구성에 의하여 행해지는 처리를 행한다. 그리고 CPU(302)는 그 처리 결과를 필요에 따라, 예를 들어 입출력 인터페이스(310)를 통하여 출력부(306)로부터 출력시키거나, 또는 통신부(308)로부터 송신시키거나, 나아가 하드 디스크(305)에 기록시키거나 한다.

또한 입력부(307)는 키보드나 마우스, 마이크 등으로 구성된다. 또한 출력부(306)는 LCD(Liquid Crystal Display)나 스피커 등으로 구성된다.

여기서, 본 명세서에 있어서, 컴퓨터가 프로그램에 따라 행하는 처리는, 반드시 흐름도로서 기재된 순서에 따라 시계열로 행해질 필요는 없다. 즉, 컴퓨터가 프로그램에 따라 행하는 처리는 병렬적 또는 개별적으로 실행되는 처리(예를 들어 병렬 처리 또는 오브젝트에 의한 처리)도 포함한다.

또한 프로그램은 하나의 컴퓨터(프로세서)에 의하여 처리되는 것이어도 되고, 복수의 컴퓨터에 의하여 분산 처리되는 것이어도 된다. 또한 프로그램은 먼 곳의 컴퓨터에 전송되어 실행되는 것이어도 된다.

또한 본 명세서에 있어서 시스템이란, 복수의 구성 요소(장치, 모듈(부품) 등)의 집합을 의미하며, 모든 구성 요소가 동일한 하우징 내에 있는지 여부는 불문한다. 따라서 별개의 하우징에 수납되고 네트워크를 통하여 접속되어 있는 복수의 장치, 및 하나의 하우징 내에 복수의 모듈이 수납되어 있는 하나의 장치는, 어느 것도 시스템이다.

또한 본 기술의 실시 형태는 상술한 실시 형태에 한정되는 것은 아니며, 본 기술의 요지를 일탈하지 않는 범위에서 다양한 변경이 가능하다.

예를 들어 본 기술은, 하나의 기능을 네트워크를 통하여 복수의 장치에서 분담하여 공동으로 처리하는 클라우드 컴퓨팅의 구성을 취할 수 있다.

또한 상술한 흐름도에서 설명한 각 스텝은 하나의 장치에서 실행하는 것 외에, 복수의 장치에서 분담하여 실행할 수 있다.

또한 하나의 스텝에 복수의 처리가 포함되는 경우에는, 그 하나의 스텝에 포함되는 복수의 처리는 하나의 장치에서 실행하는 것 외에, 복수의 장치에서 분담하여 실행할 수 있다.

또한 본 기술은 이하와 같은 구성을 취할 수 있다.

<1>

잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와,

물리량을 전기 신호로 변환하는 복수의 변환부와,

상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하는 검출부와,

상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 송신 처리부

를 구비하는 입력 디바이스.

<2>

상기 입력 디바이스에 관한 디바이스 정보를 기억하는 기억부를 더 갖고,

상기 다중화 데이터는 상기 디바이스 정보도 포함하는,

<1>에 기재된 입력 디바이스.

<3>

상기 잭 디바이스로부터 전원의 공급을 받아 동작하는,

<1> 또는 <2>에 기재된 입력 디바이스.

<4>

상기 잭 디바이스로부터 송신되어 오는 음향 신호에 대응하는 음향을 출력하는 음향 출력부를 더 구비하는,

<1> 내지 <3> 중 어느 하나에 기재된 입력 디바이스.

<5>

상기 변환부는 음향을 음향 신호로 변환하는 마이크이고,

상기 플러그는,

접지에 접속되는 접지 단자와,

상기 음향 출력부로부터 출력하는 음향에 대응하는 2채널의 음향 신호의 입력을 받는 2개의 음향 신호 단자와,

상기 복수의 변환부인 복수의 마이크 중 소정의 1개의 마이크가 출력하는 음향 신호를 상기 잭 디바이스에 출력하기 위한 1개의 마이크 단자

를 갖는 플러그이며,

상기 송신 처리부는 상기 다중화 데이터를 상기 마이크 단자로부터 송신하는,

<4>에 기재된 입력 디바이스.

<6>

상기 소정의 1개의 마이크가 출력하는 음향 신호를 송신하기 위한 음향 신호선, 및 상기 송신 처리부가 출력하는 상기 다중화 데이터를 송신하기 위한 다중화 데이터 신호선 중 한쪽을 선택하여, 상기 마이크 단자에 접속하는 선택부를 더 구비하는,

<5>에 기재된 입력 디바이스.

<7>

상기 검출부는,

상기 마이크 단자를 통하여 소정의 신호를 수신했을 경우에, 상기 잭 디바이스가 상기 대응 디바이스임을 검출하고,

상기 음향 신호선을 선택한 선택부를, 상기 다중화 데이터 신호선을 선택하도록 전환하며,

상기 송신 처리부는 상기 다중화 데이터를 상기 다중화 데이터 신호선 및 상기 마이크 단자를 통하여 송신하는,

<6>에 기재된 입력 디바이스.

<8>

상기 마이크 단자의 신호에 소정의 변화가 발생했을 경우에, 상기 음향 신호선을 선택한 선택부가 상기 다중화 데이터 신호선을 선택하도록 전환되고,

상기 검출부는 상기 마이크 단자 및 상기 다중화 데이터 신호선을 통하여 소정의 신호를 수신했을 경우에, 상기 잭 디바이스가 상기 대응 디바이스임을 검출하며,

상기 송신 처리부는 상기 다중화 데이터를 상기 다중화 데이터 신호선 및 상기 마이크 단자를 통하여 송신하는,

<6>에 기재된 입력 디바이스.

<9>

잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와,

물리량을 전기 신호로 변환하는 복수의 변환부

를 갖는 입력 디바이스가,

상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여,

상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는

스텝을 포함하는 상기 입력 디바이스의 송신 방법.

<10>

플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭과,

상기 플러그 디바이스가, 물리량을 전기 신호로 변환하는 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하는 검출부와,

상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 수신 처리부

를 구비하는 호스트 디바이스.

<11>

상기 다중화 데이터는, 상기 대응 디바이스인 상기 플러그 디바이스에 관한 디바이스 정보도 포함하고,

상기 디바이스 정보에 따른 신호 처리를 행하는 신호 처리부를 더 구비하는,

<10>에 기재된 호스트 디바이스.

<12>

상기 플러그 디바이스에 전원을 공급하는,

<10> 또는 <11>에 기재된 호스트 디바이스.

<13>

상기 플러그 디바이스에 음향 신호를 송신하는 음향 인터페이스를 더 구비하는,

<10> 내지 <12> 중 어느 하나에 기재된 호스트 디바이스.

<14>

상기 대응 디바이스인 상기 플러그 디바이스는 상기 복수의 변환부를 갖고,

상기 변환부는 음향을 음향 신호로 변환하는 마이크이며,

상기 잭은,

접지에 접속되는 접지 단자와,

상기 음향 인터페이스로부터 출력되는 2채널의 음향 신호를 출력하는 2개의 음향 신호 단자와,

상기 복수의 변환부인 복수의 마이크 중 소정의 1개의 마이크가 출력하는 음향 신호의 입력을 받기 위한 1개의 마이크 단자

를 갖는 잭이고,

상기 수신 처리부는 상기 다중화 데이터를 상기 마이크 단자를 통하여 수신하는,

<13>에 기재된 호스트 디바이스.

<15>

상기 소정의 1개의 마이크가 출력하는 음향 신호를 수신하기 위한 음향 신호선, 및 상기 다중화 데이터를 수신하기 위한 다중화 데이터 신호선 중 한쪽을 선택하여, 상기 마이크 단자에 접속하는 선택부를 더 구비하는,

<14>에 기재된 호스트 디바이스.

<16>

상기 검출부는,

상기 마이크 단자를 통하여 소정의 신호를 수신했을 경우에, 상기 플러그 디바이스가 상기 대응 디바이스임을 검출하고,

상기 음향 신호선을 선택한 선택부를, 상기 다중화 데이터 신호선을 선택하도록 전환하며,

상기 수신 처리부는 상기 다중화 데이터를 상기 마이크 단자 및 상기 다중화 데이터 신호선을 통하여 수신하는,

<15>에 기재된 호스트 디바이스.

<17>

상기 잭에 상기 플러그가 삽입되었을 경우에, 상기 음향 신호선을 선택한 선택부가 상기 다중화 데이터 신호선을 선택하도록 전환되고,

상기 검출부는 상기 마이크 단자 및 상기 다중화 데이터 신호선을 통하여 소정의 신호를 수신했을 경우에, 상기 플러그 디바이스가 상기 대응 디바이스임을 검출하며,

상기 수신 처리부는 상기 다중화 데이터를 상기 마이크 단자 및 상기 다중화 데이터 신호선을 통하여 수신하는,

<15>에 기재된 호스트 디바이스.

<18>

플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭을 갖는 호스트 디바이스가,

상기 플러그 디바이스가, 물리량을 전기 신호로 변환하는 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여,

상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는

스텝을 포함하는 상기 호스트 디바이스의 수신 방법.

<19>

잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와,

물리량을 전기 신호로 변환하는 복수의 변환부와,

상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하는 검출부와,

상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 송신 처리부

를 갖는 입력 디바이스와,

플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭과,

상기 플러그 디바이스가 상기 대응 디바이스인지 여부를 검출하는 다른 검출부와,

상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 수신 처리부

를 갖는 호스트 디바이스

를 구비하는 신호 처리 시스템.

<20>

잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와,

물리량을 전기 신호로 변환하는 복수의 변환부

를 갖는 입력 디바이스가,

상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여,

상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는

스텝과,

플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭을 갖는 호스트 디바이스가,

상기 플러그 디바이스가 상기 대응 디바이스인지 여부를 검출하여,

상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는

스텝

을 포함하는 송수신 방법.

10: 호스트 디바이스
11: 신호 처리 블록
12: 아날로그 음향 인터페이스
13: 다중화 데이터 인터페이스
14: 잭
15: 클럭 생성부
20: 입력 디바이스
21: 아날로그 음향 인터페이스
22: 다중화 데이터 인터페이스
23: 플러그
31: DAC
32: 파워 증폭기
33: 저항
41: 스위치
41A, 41B: 단자
43: 콘덴서
44: 마이크 검출부
45: 대응 검출부
46: 인터럽터
47: 송수신 처리부
48: 레지스터
49: I²C 인터페이스
61L, 61R: 드라이버
71: 스위치
71A, 71B: 단자
72: 콘덴서
73: 대응 검출부
74: LDO
75: 제어부
76: 레지스터
77: PLL
78: 송신 처리부
80: 스위치
81₁ 내지 81₄: 마이크
82₁ 내지 82₄: 증폭기
83₁ 내지 83₄: 저항
84₁ 내지 84₄: aDC
85: 불휘발성 메모리
101: 플러그 검출부
102: 인증 패턴 출력부
103: 패턴 검출부
111: 파워 검출부
112: 인증 패턴 출력부
121: PLL
122: 수신 처리부
123: SRC
131: 동기부
132: 클럭 생성부
301: 버스
302: CPU
303: ROM
304: RAM
305: 하드 디스크
306: 출력부
307: 입력부
308: 통신부
309: 드라이브
310: 입출력 인터페이스
311: 리무버블 기록 매체

Claims (20)

1. 잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와,
   물리량을 전기 신호로 변환하는 복수의 변환부와,
   상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하는 검출부와,
   상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 송신 처리부
   를 구비하는, 입력 디바이스.
2. 제1항에 있어서,
   상기 입력 디바이스에 관한 디바이스 정보를 기억하는 기억부를 더 갖고,
   상기 다중화 데이터는 상기 디바이스 정보도 포함하는, 입력 디바이스.
3. 제2항에 있어서,
   상기 잭 디바이스로부터 전원의 공급을 받아 동작하는, 입력 디바이스.
4. 제3항에 있어서,
   상기 잭 디바이스로부터 송신되어 오는 음향 신호에 대응하는 음향을 출력하는 음향 출력부를 더 구비하는, 입력 디바이스.
5. 제4항에 있어서,
   상기 변환부는 음향을 음향 신호로 변환하는 마이크이고,
   상기 플러그는,
   접지에 접속되는 접지 단자와,
   상기 음향 출력부로부터 출력하는 음향에 대응하는 2채널의 음향 신호의 입력을 받는 2개의 음향 신호 단자와,
   상기 복수의 변환부인 복수의 마이크 중 소정의 1개의 마이크가 출력하는 음향 신호를 상기 잭 디바이스에 출력하기 위한 1개의 마이크 단자
   를 갖는 플러그이며,
   상기 송신 처리부는 상기 다중화 데이터를 상기 마이크 단자로부터 송신하는, 입력 디바이스.
6. 제5항에 있어서,
   상기 소정의 1개의 마이크가 출력하는 음향 신호를 송신하기 위한 음향 신호선, 및 상기 송신 처리부가 출력하는 상기 다중화 데이터를 송신하기 위한 다중화 데이터 신호선 중 한쪽을 선택하여, 상기 마이크 단자에 접속하는 선택부를 더 구비하는, 입력 디바이스.
7. 제6항에 있어서,
   상기 검출부는,
   상기 마이크 단자를 통하여 소정의 신호를 수신했을 경우에, 상기 잭 디바이스가 상기 대응 디바이스임을 검출하고,
   상기 음향 신호선을 선택한 선택부를, 상기 다중화 데이터 신호선을 선택하도록 전환하며,
   상기 송신 처리부는 상기 다중화 데이터를 상기 다중화 데이터 신호선 및 상기 마이크 단자를 통하여 송신하는, 입력 디바이스.
8. 제6항에 있어서,
   상기 마이크 단자의 신호에 소정의 변화가 발생했을 경우에, 상기 음향 신호선을 선택한 선택부가 상기 다중화 데이터 신호선을 선택하도록 전환되고,
   상기 검출부는 상기 마이크 단자 및 상기 다중화 데이터 신호선을 통하여 소정의 신호를 수신했을 경우에, 상기 잭 디바이스가 상기 대응 디바이스임을 검출하며,
   상기 송신 처리부는 상기 다중화 데이터를 상기 다중화 데이터 신호선 및 상기 마이크 단자를 통하여 송신하는, 입력 디바이스.
9. 잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와,
   물리량을 전기 신호로 변환하는 복수의 변환부
   를 갖는 입력 디바이스가,
   상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여,
   상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 스텝
   을 포함하는, 입력 디바이스의 송신 방법.
10. 플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭과,
    상기 플러그 디바이스가, 물리량을 전기 신호로 변환하는 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하는 검출부와,
    상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 수신 처리부
    를 구비하는, 호스트 디바이스.
11. 제10항에 있어서,
    상기 다중화 데이터는, 상기 대응 디바이스인 상기 플러그 디바이스에 관한 디바이스 정보도 포함하고,
    상기 디바이스 정보에 따른 신호 처리를 행하는 신호 처리부를 더 구비하는, 호스트 디바이스.
12. 제11항에 있어서,
    상기 플러그 디바이스에 전원을 공급하는, 호스트 디바이스.
13. 제12항에 있어서,
    상기 플러그 디바이스에, 음향 신호를 송신하는 음향 인터페이스를 더 구비하는, 호스트 디바이스.
14. 제13항에 있어서,
    상기 대응 디바이스인 상기 플러그 디바이스는 상기 복수의 변환부를 갖고,
    상기 변환부는 음향을 음향 신호로 변환하는 마이크이며,
    상기 잭은,
    접지에 접속되는 접지 단자와,
    상기 음향 인터페이스로부터 출력되는 2채널의 음향 신호를 출력하는 2개의 음향 신호 단자와,
    상기 복수의 변환부인 복수의 마이크 중 소정의 1개의 마이크가 출력하는 음향 신호의 입력을 받기 위한 1개의 마이크 단자
    를 갖는 잭이고,
    상기 수신 처리부는 상기 다중화 데이터를 상기 마이크 단자를 통하여 수신하는, 호스트 디바이스.
15. 제14항에 있어서,
    상기 소정의 1개의 마이크가 출력하는 음향 신호를 수신하기 위한 음향 신호선, 및 상기 다중화 데이터를 수신하기 위한 다중화 데이터 신호선 중 한쪽을 선택하여, 상기 마이크 단자에 접속하는 선택부를 더 구비하는, 호스트 디바이스.
16. 제15항에 있어서,
    상기 검출부는,
    상기 마이크 단자를 통하여 소정의 신호를 수신했을 경우에, 상기 플러그 디바이스가 상기 대응 디바이스임을 검출하고,
    상기 음향 신호선을 선택한 선택부를, 상기 다중화 데이터 신호선을 선택하도록 전환하며,
    상기 수신 처리부는 상기 다중화 데이터를 상기 마이크 단자 및 상기 다중화 데이터 신호선을 통하여 수신하는, 호스트 디바이스.
17. 제15항에 있어서,
    상기 잭에 상기 플러그가 삽입되었을 경우에, 상기 음향 신호선을 선택한 선택부가 상기 다중화 데이터 신호선을 선택하도록 전환되고,
    상기 검출부는 상기 마이크 단자 및 상기 다중화 데이터 신호선을 통하여 소정의 신호를 수신했을 경우에, 상기 플러그 디바이스가 상기 대응 디바이스임을 검출하며,
    상기 수신 처리부는 상기 다중화 데이터를 상기 마이크 단자 및 상기 다중화 데이터 신호선을 통하여 수신하는, 호스트 디바이스.
18. 플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭을 갖는 호스트 디바이스가,
    상기 플러그 디바이스가, 물리량을 전기 신호로 변환하는 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여,
    상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 스텝
    을 포함하는, 호스트 디바이스의 수신 방법.
19. 잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와,
    물리량을 전기 신호로 변환하는 복수의 변환부와,
    상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하는 검출부와,
    상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 송신 처리부
    를 갖는 입력 디바이스와,
    플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭과,
    상기 플러그 디바이스가 상기 대응 디바이스인지 여부를 검출하는 다른 검출부와,
    상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 수신 처리부
    를 갖는 호스트 디바이스
    를 구비하는, 신호 처리 시스템.
20. 잭을 갖는 잭 디바이스의 상기 잭에 삽입되는 플러그와,
    물리량을 전기 신호로 변환하는 복수의 변환부
    를 갖는 입력 디바이스가,
    상기 잭 디바이스가, 상기 복수의 변환부가 출력하는 상기 전기 신호를 다중화한 다중화 데이터를 취급할 수 있는 대응 디바이스인지 여부를 검출하여,
    상기 잭 디바이스가 상기 대응 디바이스인 경우에 상기 다중화 데이터를 상기 플러그를 통하여 송신하는 스텝과,
    플러그를 갖는 플러그 디바이스의 상기 플러그가 삽입되는 잭을 갖는 호스트 디바이스가,
    상기 플러그 디바이스가 상기 대응 디바이스인지 여부를 검출하여,
    상기 플러그 디바이스가 상기 대응 디바이스인 경우에, 상기 대응 디바이스인 상기 플러그 디바이스로부터 송신되어 오는 상기 다중화 데이터를 상기 잭을 통하여 수신하는 스텝
    을 포함하는, 송수신 방법.

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