KR20160015998A - 반도체 장치와 이를 위한 제조 방법 - Google Patents
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Abstract
반도체 장치와 이를 위한 제조 방법이 제공된다. 상기 반도체 장치는 입사되는 광에 의해 전하를 출력하는 수광 소자, 및 상기 수광 소자의 출력에 게이팅되어 상기 입사되는 광에 비례하는 소오스-드레인 전류를 발생시키는 구동 트랜지스터를 포함하되, 상기 구동 트랜지스터는, 제1 게이트 전극과, 상기 제1 게이트 전극의 하부에 배치되는 제1 채널 영역과, 상기 제1 채널 영역의 양단에 배치되고 제1 도전형을 갖는 제1 소오스-드레인 영역과, 상기 제1 채널 영역의 일측에 배치되고, 상기 수광 소자와 상기 제1 채널 영역을 분리시키며, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 채널 정지 영역을 포함한다.
Description
본 발명은 반도체 장치와 이를 위한 제조 방법에 관한 것이다.
트랜지스터는 반도체 장치에서 광범위하게 이용되는 소자이다. 예를 들어, 단일 집적 회로(IC) 상에는 수백만 개의 트랜지스터가 존재할 수 있다. 반도체 장치 제조에 이용되는 공통 유형의 트랜지스터는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)이다. 초기에 MOSFET 공정은 양의 채널 트랜지스터 또는 음의 채널 트랜지스터 중 어느 하나를 생성하기 위해 한 유형의 도핑을 이용하였다. 이와 달리, 상보형 MOS(CMOS) 장치는 상보형 구성에 양의 채널 장치 및 음의 채널 장치 모두를 이용한다.
CMOS 공정을 이용하여 제조될 수 있는 장치의 한 유형은, CMOS 이미지 센서(CIS)일 수 있다. CMOS 이미지 센서가 직면하는 한 문제는 픽셀의 소스 플로어 트랜지스터에서 RTS(random telegraph signal) 노이즈의 양이 매우 높다는 것이고, 이는 이미지 센서 감도를 감소시킬 수 있다. RTS 노이즈는 소스 플로어 트랜지스터의 채널과 접하는 STI 에지(edge)에서 발생하는 전자 트랩 현상(charge trap/de-trap)에 의해 유발될 수 있다. RTS 노이즈는 대개 CMOS 이미지 센서에서 확대된 소스 플로어 트랜지스터를 포함함으로써 감소될 수 있지만, 이와 같은 큰 장치를 포함하는 것은 일부 설계에서는 실현 가능하지 않을 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 트랜지스터 내의 STI 에지를 최소화하여 RTS 노이즈를 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 트랜지스터 내의 STI 에지를 최소화하여 RTS 노이즈를 감소시킬 수 있는 반도체 장치 제조 방법를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 일 면(aspect)은, 입사되는 광에 의해 전하를 출력하는 수광 소자, 및 상기 수광 소자의 출력에 게이팅되어 상기 입사되는 광에 비례하는 소오스-드레인 전류를 발생시키는 구동 트랜지스터를 포함하되, 상기 구동 트랜지스터는, 제1 게이트 전극과, 상기 제1 게이트 전극의 하부에 배치되는 제1 채널 영역과, 상기 제1 채널 영역의 양단에 배치되고 제1 도전형을 갖는 제1 소오스-드레인 영역과, 상기 제1 채널 영역의 일측에 배치되고, 상기 수광 소자와 상기 제1 채널 영역을 분리시키며, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 채널 정지 영역(channel stop region)을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 소오스-드레인 영역은 제1 농도의 제1 도펀트를 포함하고, 상기 제1 채널 정지 영역은 제2 농도의 제2 도펀트을 포함하되, 상기 제1 농도는 상기 제2 농도보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도펀트은 p-type의 도펀트를 포함하고, 상기 제2 도펀트는 P 또는 As를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도펀트은 n-type의 도펀트를 포함하고, 상기 제2 도펀트는 B를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 채널 영역은 상기 제1 게이트 전극 하부에 제1 방향에서 상기 제1 방향과 교차하는 제2 방향으로 벤딩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극은 상기 제1 채널 정지 영역 및 상기 제1 채널 영역에 전부 오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 채널 정지 영역의 일측에는 상기 제1 채널 영역이 형성되고, 상기 제1 채널 정지 영역의 타측에는 STI(Shallow Trench Isolation)가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 채널 정지 영역은 상기 제1 채널 영역의 일측에만 형성되고, 상기 제1 채널 영역의 타측에는 STI가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 채널 정지 영역의 제1 깊이는 상기 STI의 제2 깊이보다 작게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 선택 라인에 의해 게이팅되어, 상기 구동 트랜지스터의 출력을 컬럼 라인에 제공하는 선택 트랜지스터를 더 포함하되, 상기 선택 트랜지스터는, 제2 게이트 전극과, 상기 제2 게이트 전극의 하부에 배치되는 제2 채널 영역과, 상기 제2 채널 영역의 양단에 배치되고 제1 도전형을 갖는 제2 소오스-드레인 영역과, 상기 제2 채널 영역의 일측에 배치되고, 상기 수광 소자와 상기 제2 채널 영역을 분리시키는 제2 채널 정지 영역을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 채널 정지 영역은 STI를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 채널 정지 영역은 상기 제1 도전형과 반대되는 제2 도전형를 갖고, 상기 제2 채널 영역의 양측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 채널 정지 영역은 상기 제2 채널 영역의 일측에만 형성되고, 상기 제2 채널 영역의 타측에는 STI 또는 DTI(Deep Trench Isolation)가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 채널 정지 영역의 일측에는 상기 제2 채널 영역이 형성되고, 상기 제2 채널 정지 영역의 타측에는 STI가 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 다른 면은, 기판 내에 형성되고, 제1 방향에서 상기 제1 방향과 교차하는 제2 방향으로 벤딩되는 제1 채널 영역, 상기 제1 채널 영역과 연결되고, 상기 제2 방향에서 상기 제2 방향과 교차하는 제3 방향으로 벤딩되는 제2 채널 영역, 상기 제1 채널 영역 상에 배치되는 제1 게이트 전극, 상기 제2 채널 영역 상에 상기 제1 게이트 전극과 이격되어 배치되는 제2 게이트 전극, 상기 제1 및 제2 채널 영역의 양측에 배치되고 제1 도전형을 갖는 소오스-드레인 영역, 및 상기 제1 채널 영역의 벤딩 부분의 일측에 배치되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 채널 정지 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 채널 영역의 벤딩 부분의 일측에 배치되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 채널 정지 영역을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 채널 정지 영역과 상기 제2 채널 정지 영역은 일체로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 또는 제2 채널 정지 영역은 상기 제1 또는 제2 채널 영역의 일측에만 형성되고, 상기 제1 또는 제2 채널 영역의 타측에는 STI 또는 DTI가 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극은 상기 제1 채널 영역보다 크게 형성되고, 상기 제1 게이트 전극은 상기 제1 채널 영역 및 상기 제1 채널 정지 영역에 전부 오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스-드레인 영역은 p-type의 도펀트를 포함하고, 상기 제1 채널 정지 영역은 P 또는 As를 포함할 수 있다.
본 발명의 몇몇 실시예에서,
상기 소오스-드레인 영역은 n-type의 도펀트를 포함하고, 상기 제1 채널 정지 영역은 B를 포함할 수 있다.
본 발명의 몇몇 실시예에서,
입사되는 광에 의해 전하를 출력하는 수광 소자를 더 포함하고, 상기 수광 소자의 출력부와 상기 제1 게이트 전극은 전기적으로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법의 일 면은, 기판 내에 제1 방향에서 상기 제1 방향과 교차하는 제2 방향으로 벤딩되는 제1 채널 영역과, 상기 제1 채널 영역과 연결되고 상기 제2 방향에서 상기 제2 방향과 교차하는 제3 방향으로 벤딩되는 제2 채널 영역을 형성하고, 상기 제1 및 제2 채널 영역의 양단에 제1 도펀트를 도핑하여 소오스-드레인 영역을 형성하고, 상기 제1 채널 영역의 일측에 상기 제1 도펀트와 반대되는 도전형의 제2 도펀트를 도핑하여 제1 채널 정지 영역을 형성하고, 상기 제1 또는 제2 채널 영역 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극을 형성하는 것은, 상기 제1 채널 영역 상에 배치되는 제1 게이트 전극과, 상기 제2 채널 영역 상에 배치되는 제2 게이트 전극을 형성하는 것을 포함하고, 상기 제1 게이트 전극은 상기 제2 게이트 전극과 이격되어 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 채널 정지 영역의 타측에 리세스를 형성하고, 상기 리세스 내에 STI 또는 DTI를 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 리세스의 깊이는 상기 제1 채널 정지 영역의 깊이보다 깊게 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 촬상 장치의 블록도이다.
도 2는 도 1의 픽셀 어레이에 포함된 픽셀에 대한 회로도들이다.
도 3은 도 1의 픽셀 어레이에 포함된 픽셀에 대한 레이아웃을 나타낸 도면이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 5는 도 4의 A-A선을 따라 절단한 단면도이다
도 6은 도 4의 B-B선을 따라 절단한 단면도이다
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 8은 도 7의 A-A선을 따라 절단한 단면도이다
도 9는 도 7의 B-B선을 따라 절단한 단면도이다
도 10은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 13은 도 12의 C-C선과 D-D선을 따라 절단한 단면도이다
도 14는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 15는 도 14의 C-C선과 D-D선을 따라 절단한 단면도이다
도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 17은 도 14의 C-C선과 D-D선을 따라 절단한 단면도이다
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 RTS 노이즈를 설명하기 위한 도면이다.
도 19는 본 발명의 다른 실시예에 따른 이미지 촬상 장치의 블록도이다.
도 20은 본 발명의 실시예들에 따른 이미지 촬상 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 21은 도 20의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 2는 도 1의 픽셀 어레이에 포함된 픽셀에 대한 회로도들이다.
도 3은 도 1의 픽셀 어레이에 포함된 픽셀에 대한 레이아웃을 나타낸 도면이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 5는 도 4의 A-A선을 따라 절단한 단면도이다
도 6은 도 4의 B-B선을 따라 절단한 단면도이다
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 8은 도 7의 A-A선을 따라 절단한 단면도이다
도 9는 도 7의 B-B선을 따라 절단한 단면도이다
도 10은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 13은 도 12의 C-C선과 D-D선을 따라 절단한 단면도이다
도 14는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 15는 도 14의 C-C선과 D-D선을 따라 절단한 단면도이다
도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다.
도 17은 도 14의 C-C선과 D-D선을 따라 절단한 단면도이다
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 RTS 노이즈를 설명하기 위한 도면이다.
도 19는 본 발명의 다른 실시예에 따른 이미지 촬상 장치의 블록도이다.
도 20은 본 발명의 실시예들에 따른 이미지 촬상 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 21은 도 20의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 18을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치와 이를 위한 제조 방법에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 촬상 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 이미지 촬상 장치(10)는 이미지 센서(811)와 화상신호 처리부(813)를 포함할 수 있다. 상기 이미지 센서(811)는 광전 변환 소자를 포함하는 픽셀들이 이차원적으로 배열되어 이루어진 액티브 픽셀 센서(Active Pixel Sensor; 이하, APS) 어레이(810), 타이밍 발생기(timing generator)(820), 행 디코더(row decoder)(830), 행 드라이버(row driver)(840), 상관 이중 샘플러(Correlated Double Sampler, CDS)(850), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(860), 래치부(latch)(870), 열 디코더(column decoder)(880) 등을 포함한다.
APS 어레이(810)는 2차원적으로 배열된 다수의 단위 픽셀들을 포함한다. 다수의 단위 픽셀들은 광학 영상을 전기적인 출력 신호로 변환하는 역할을 한다. APS 어레이(810)는 행 드라이버(840)로부터 행 선택 신호, 리셋 신호, 전하 전송 신호 등 다수의 구동 신호를 수신하여 구동될 수 있다. 또한, 변환된 전기적인 출력 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(850)에 제공될 수 있다.
APS 어레이(810)는 CMOS 타입의 이미지 픽셀을 포함할 수 있다. 도면에 명확히 나타내지는 않았으나, APS 어레이(810) 내에 배치된 픽셀은 베이어 패턴(Bayer pattern) 또는 체스 모자이크(chess mosaic) 형태로 배치될 수 있다. 베이어 패턴 기술을 채용하는 경우, 액티브 APS 어레이(810) 내의 픽셀은 각각 적색 광, 녹색광 및 청색 광을 수광하도록 배치될 수 있다. 하지만, 본 발명의 사상이 이에 제한되는 것은 아니며, APS 어레이(810) 내에 배치된 복수의 액티브 픽셀에 대한 구성은 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, APS 어레이(810) 내에 배치된 복수의 액티브 픽셀은 마젠타(Mg)광, 옐로우(Y)광, 사이언(Cy)광 및/또는 화이트(W)광을 수광하도록 배치될 수도 있다.
타이밍 발생기(820)는 행 디코더(830) 및 열 디코더(880)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다
행 드라이버(840)는 행 디코더(830)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(810)에 제공할 수 있다. 일반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행별로 구동 신호를 제공할 수 있다.
상관 이중 샘플러(850)는 액티브 픽셀 센서 어레이(810)에 형성된 출력 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링할 수 있다. 즉, 특정한 잡음 레벨(noise level)과, 상기 출력 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(860)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
래치부(870)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(880)에서 디코딩 결과에 따라 순차적으로 화상신호 처리부(813; Image Signal Processor; ISP)로 전송할 수 있다.
화상신호 처리부(813)는 도 1을 참조하여 설명한 화상신호 처리부(13)와 실질적으로 동일하게 형성될 수 있다. 화상신호 처리부(813)는 이미지 센서(811)로부터 출력된 전기신호에 대해, 광량의 게인 보정이나 화이트 밸런스의 조정할 수 있다. 화상 신호 처리부(813)는 촬영한 화상의 노광 데이터(즉, 이미지 신호)를 수신하고, 수신된 이미지 신호에 포함된 노이즈를 보정을 통하여 제거할 수 있다.
데이터 인터페이스(801)는 이미지 센서와 화상신호 처리부의 중간 위치하며, 이미지 센서(811)로부터 전달받은 제1 및 제2 이미지 신호를 화상신호 처리부(813)에 전달할 수 있다.
도 2는 도 1의 픽셀 어레이에 포함된 픽셀에 대한 회로도들이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 로우 선택 라인(SEL)에 접속된 픽셀(예를 들어, 픽셀(P1))은, 포토 다이오드(Photo Diode)(PD1), 전달 트랜지스터(Transfer Transitor)(TR1), 리셋 트랜지스터(Reset Transitor)(TR2), 구동 트랜지스터(Drive Transitor)(TR3), 및 선택 트랜지스터(Select Transitor)(TR4)를 포함할 수 있다. 이하에서는, 도시된 것과 같이 4-트랜지스터 구조를 갖는 픽셀을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다. 앞서 설명한 것과 같이 픽셀의 구조는 이와 달리 3-트랜지스터 구조, 5-트랜지스터 구조, 6-트랜지스터 구조 등으로 얼마든지 변형될 수 있다.
포토 다이오드(PD1)는 외부의 광학 영상을 입력받는 수광부로, 입사되는 빛에 비례하여 광전하를 생성할 수 있다. 비록 도 3a에서는 수광 소자의 예로 포토 다이오드(PD1)를 도시하였으나, 본 발명이 이에 제한되는 것은 아니며, 수광 소자의 형태는 얼마든지 변형될 수 있다.
이러한 포토 다이오드(PD1)는 전달 트랜지스터(TR1)와 접지단(GND) 사이에 접속될 수 있다.
전달 트랜지스터(TR1)는 포토 다이오드(PD1)에서 발생된 광전하를 플로팅 확산(Floating Diffusion) 노드(FD)를 거쳐 구동 트랜지스터(TR3)의 게이트 단에 전달하는 역할을 할 수 있다. 이를 위해, 전달 트랜지스터(TR1)는, 드레인 단이 플로팅 확산 노드(FD)에 접속되고, 소오스 단이 포토 다이오드(PD1)에 접속되며, 게이트 단이 행 드라이버(도 1의 840)에 접속될 수 있다. 행 드라이버(도 1의 840)로부터 전달 제어신호(TG(i))가 제공되면, 전달 트랜지스터(TR1)가 턴온(turn on)되어, 포토 다이오드(PD1)의 출력이 플로팅 확산 노드(FD)에 제공될 수 있다.
리셋 트랜지스터(TR2)는 구동 트랜지스터(TR3)의 게이트 단에 리셋 전압을 인가할 수 있다. 이를 위해, 리셋 트랜지스터(TR2)는, 드레인 단이 구동 전원단(VDD)에 접속되고, 소오스 단은 플로팅 확산 노드(FD)에 접속되며, 게이트 단이 행 드라이버(도 1의 840)에 접속될 수 있다. 행 드라이버(도 1의 840)로부터 리셋 제어 신호(RS)가 제공되면, 리셋 트랜지스터(TR2)가 턴온되어, 전원단(VDD)의 출력이 구동 트랜지스터(TR3)의 게이트 단에 제공될 수 있다. 이렇게 구동 트랜지스터(TR3)의 게이트 단에 전원단(VDD)의 출력이 제공될 경우, 구동 트랜지스터(TR3)가 완전히 턴온되어 구동 트랜지스터(TR3)의 출력이 리셋될 수 있다.
구동 트랜지스터(TR3)는 게이트 단으로 인가된 광 전하의 크기에 비례하여 소오스-드레인 전류를 발생한다. 구체적으로, 플로팅 확산 노드(FD)에는 포토 다이오드(PD1)로부터 생성된 광 전하의 크기에 비례하는 플로팅 확산 전압(VFD)이 생성되며, 이러한 플로팅 확산 전압(VFD)이 구동 트랜지스터(TR3)의 게이트 단에 인가됨으로써, 광 전하의 크기에 비례하는 소오스-드레인 전류가 발생될 수 있다.
이러한 동작을 위해, 구동 트랜지스터(TR3)는 드레인 단이 전원단(VDD)에 접속되고, 소오스 단이 선택 트랜지스터(TR4)의 드레인 단자에 접속되며, 게이트 단이 전달 트랜지스터(TR1)의 드레인 단과 리셋 트랜지스터(TR2)의 소오스 단의 공통 단인 플로팅 확산 노드(FD)에 접속될 수 있다.
선택 트랜지스터(TR4)는 구동 트랜지스터(TR3)에서 생성된 전류를 컬럼 라인에 전달할 수 있다. 이를 위해, 선택 트랜지스터(TR4)는 드레인 단이 구동 트랜지스터(TR3)의 소오스 단에 접속되고, 소오스 단이 컬럼 라인(C1)에 접속되며, 게이트 단은 로우 선택 라인(SEL)에 접속 될 수 있다. 이와 같은 구성에 의해, 선택 트랜지스터(TR4)는 제1 로우 선택 라인(SEL)에 인가되는 신호에 게이팅되어 구동 트랜지스터(TR3)가 생성한 소오스-드레인 전류(여기서, 이는 이미지 신호일 수 있다)를 컬럼 라인(C1)에 출력할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 3은 도 1의 픽셀 어레이에 포함된 픽셀에 대한 레이아웃을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 픽셀 어레이(도 1의 810)의 픽셀(예를 들어, 픽셀(P1))은 직사각형의 셀 내에 전달 트랜지스터(TR1), 구동 트랜지스터(TR3), 선택 트랜지스터(TR4) 및 접지(GND)를 포함할 수 있다. 도면에 명확하게 도시하지는 않았으나, 픽셀(P1)은 셀 내에 포토 다이오드(Photo Diode)(PD1), 리셋 트랜지스터(Reset Transitor)(TR2)를 더 포함할 수 있다.
픽셀(P1)은 복수의 게이트 영역(150, 152, 154), 채널 영역(120, 122, 124), 소오스-드레인 영역(110, 112, 114, 116, 118), 소자 분리막(Shallow Trench Isolation; 이하 STI) 영역(105), 채널 정지 영역(channel stop region) (130), 그라운드(GND) 영역을 포함할 수 있다.
채널 영역(120, 122, 124)은 제1 채널 영역(120), 제2 채널 영역(122), 제3 채널 영역(124)을 포함할 수 있다. 채널 영역(120, 122, 124)은 기판 내에 형성될 수 있다.
제1 채널 영역(120)은 도 2를 참조하여 설명한 구동 트랜지스터(TR3)의 채널이 될 수 있다. 제1 채널 영역(120)은 제1 방향에서 상기 제1 방향과 교차하는 제2 방향으로 벤딩되도록 형성될 수 있다. 예를 들어, 제1 채널 영역(120)은 직각으로 벤딩되도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 채널 영역(120)의 양단에는 소오스-드레인 영역(110, 112)이 배치될 수 있고, 벤딩되는 제1 채널 영역(120)의 일측(예를 들어, 내측)에는 제1 채널 정지 영역(132)이 배치될 수 있다. 제1 채널 정지 영역(132)은 소오스-드레인 영역(110, 112)에 대해 카운터 도핑된 영역에 해당한다. 즉, 제1 채널 정지 영역(132)은 소오스-드레인 영역(110, 112)과 다른 도전형을 가질 수 있다. 이에 대한 자세한 설명은 후술하도록 한다. 벤딩되는 제1 채널 영역(120)의 타측에는 STI 영역(105) 또는 DTI(Deep Trench Isolation) 영역이 배치될 수 있다. 제1 채널 영역(120)은 일정한 폭으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
벤딩되는 제1 채널 영역(120)의 일측(예를 들어, 외측)에는 제2 채널 정지 영역(134)이 배치될 수 있다. 제2 채널 정지 영역(134)은 제1 채널 정지 영역(132)과 실질적으로 동일하게 형성될 수 있다. 즉, 제2 채널 정지 영역(134)은 소오스-드레인 영역(110, 112)과 다른 도전형을 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제2 채널 정지 영역(134)은 STI 또는 DTI를 포함할 수 있다.
제2 채널 영역(122)은 도 2를 참조하여 설명한 선택 트랜지스터(TR4)의 채널이 될 수 있다. 제2 채널 영역(122)은 제1 채널 영역(120)과 전기적으로 연결되도록 형성될 수 있다. 제2 채널 영역(122)은 제2 방향에서 상기 제2 방향과 교차하는 제3 방향으로 벤딩되도록 형성될 수 있다. 예를 들어, 제1 채널 영역(120)은 직각으로 벤딩되도록 형성될 수 있다. 또한, 제3 방향은 제1 방향과 평행하게 배치될 수 있다. 따라서, 제1 채널 영역(120)과 제2 채널 영역(122)은 'ㄷ'자 형으로 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 채널 영역(122)의 양단에는 소오스-드레인 영역(112, 114)이 배치될 수 있고, 벤딩되는 제2 채널 영역(122)의 양측에는 STI 영역(105) 또는 DTI(Deep Trench Isolation) 영역이 배치될 수 있다. 제2 채널 영역(122)은 일정한 폭으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제3 채널 영역(124)은 도 2를 참조하여 설명한 전달 트랜지스터(TR1)의 채널이 될 수 있다. 제3 채널 영역(124)은 제1 채널 영역(120) 또는 제2 채널 영역(122)과 이격되어 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 채널 영역(120) 또는 제2 채널 영역(122)과 연결되도록 배치될 수 있다. 제3 채널 영역(124)의 양단에는 소오스-드레인 영역(116, 118)이 배치될 수 있다. 도면에 명확하게 도시하지는 않았으나, 소오스 영역(118)은 입사되는 광에 의해 전하를 출력하는 수광 소자(도 2의 PD1)와 연결될 수 있고, 수광 소자(도 2의 PD1)로부터 발생된 광전하는 제3 채널 영역(124)을 통하여 드레인 영역(116)으로 전달될 수 있다. 드레인 영역(116)은 컨택(195)을 통하여 드레인 영역(116) 상부에 위치한 연결라인(190)과 연결되고, 연결라인(190)은 컨택(193)을 통해 제1 게이트 전극(150)과 연결될 수 있다. 즉, 수광 소자(미도시)로부터 발생된 광전하는 제3 채널 영역(124)을 통하여 제1 게이트 전극으로 전달될 수 있다. 연결라인(190)은 직선 또는 복수 번 벤딩된 형태로 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
게이트 영역(150, 152, 154)은 제1 게이트 전극(150), 제2 게이트 전극(152), 제3 게이트 전극(154)을 포함할 수 있다. 제1 게이트 전극(150), 제2 게이트 전극(152) 및 제3 게이트 전극(154)은 서로 이격되도록 배치될 수 있다.
제1 게이트 전극(150)은 제1 채널 영역(120) 상에 배치될 수 있고, 제1 채널 영역(120)을 완전히 오버랩할 수 있다. 제1 게이트 전극(150)은 입사되는 광에 의해 전하를 출력하는 수광 소자(도 2의 PD1)의 출력에 의해 게이팅 될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 게이트 전극(152)은 제2 채널 영역(122) 상에 제1 게이트 전극(150)과 이격되어 배치될 수 있고, 제2 채널 영역(122)을 완전히 오버랩할 수 있다. 마찬가지로, 제3 게이트 전극(154)은 제3 채널 영역(124) 상에 제1 게이트 전극(150) 및 제2 게이트 전극(152)과 이격되어 배치될 수 있고, 제3 채널 영역(124)을 완전히 오버랩할 수 있다.
구동 트랜지스터(TR3)의 소오스-드레인 영역(110, 112)은 제1 게이트 전극(150)의 일측 또는 제1 채널 영역(120)의 양단에 배치될 수 있다. 소오스-드레인 영역(110, 112)은 제1 채널 영역(120)과 같은 레이어 상에 배치될 수 있다. 마찬가지로, 선택 트랜지스터(TR4)의 소오스-드레인 영역(112, 114)은 제2 게이트 전극(152)의 일측 또는 제2 채널 영역(122)의 양단에 배치될 수 있고, 제2 채널 영역(122)과 같은 레이어 상에 배치될 수 있다. 전달 트랜지스터(TR1)의 소오스-드레인 영역(116, 118)은 제3 게이트 전극(154)의 일측 또는 제3 채널 영역(124)의 양단에 배치될 수 있고, 제2 채널 영역(122)과 같은 레이어 상에 배치될 수 있다.
그라운드(GND) 영역은 픽셀(P1)의 일측에 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
각각의 트랜지스터(TR1, TR3, TR4) 사이에는 STI 영역(105)이 배치될 수 있다. 픽셀(P1)의 외곽에는 DTI 영역(미도시)이 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
채널 정지 영역(130)에 대한 설명은 이후에 도면을 참조하여 자세히 설명하도록 한다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다. 도 5는 도 4의 A-A선을 따라 절단한 단면도이다. 도 6은 도 4의 B-B선을 따라 절단한 단면도이다.
도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 벤딩된 형태의 채널 영역(120)을 포함한다.
본 발명의 일 실시에에 따른 반도체 장치(1)는 수광 소자(도 2의 P1)의 출력에 게이팅되어 상기 입사되는 광에 비례하는 소오스-드레인 전류를 발생시키는 구동 트랜지스터(TR3)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
반도체 장치(1)는 기판(100), 채널 영역(120), 소오스-드레인 영역(110), 채널 정지 영역(130), 게이트 절연막(140), 게이트 전극(150), 소오스-드레인 컨택(170)을 포함한다.
기판(100)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판(100)은 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물을 포함할 수 있다. 또한, 필요에 따라서는 반도체 기판이 아닌 유기(organic) 플라스틱 기판일 수도 있다. 이하에서는, 기판(100)이 실리콘으로 이루어져 있는 것으로 설명한다.
기판(100) P형일 수도 있고, N형일 수도 있다. 한편, 본 발명의 몇몇 실시예에서, 기판(100)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 트랜지스터의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
채널 영역(120)은 게이트 전극(150)의 하부에 배치되고, 소오스-드레인 영역(110) 사이에 배치될 수 있다. 채널 영역(120)은 기판(100) 내에 형성될 수 있다. 채널 영역(120)은 제1 방향에서 상기 제1 방향과 교차하는 제2 방향으로 벤딩되도록 형성될 수 있다. 예를 들어, 제1 채널 영역(120)은 직각으로 벤딩되도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
채널 영역(120)의 일측(예를 들어, 양측)에는 채널 정지 영역(130)이 배치될 수 있다. 채널 정지 영역(130)은 소오스-드레인 영역(110)에 대해 카운터 도핑된 영역에 해당한다. 즉, 채널 정지 영역(130)은 소오스-드레인 영역(110)과 다른 도전형을 가질 수 있다. 구체적으로, 소오스-드레인 영역(110)은 제1 농도의 제1 도펀트를 포함하고, 채널 정지 영역(130)은 제2 농도의 제2 도펀트을 포함할 수 있다. 예를 들어, 기판(100)이 N형 기판인 경우, 제1 도펀트은 P-type의 도펀트를 포함하고, 제2 도펀트는 P 또는 As를 포함할 수 있다.또한, 기판(100)이 P형 기판인 경우, 제1 도펀트은 N-type의 도펀트를 포함하고, 제2 도펀트는 B를 포함할 수 있다. 이때, 제1 농도는 제2 농도보다 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
소오스-드레인 영역(110)은 채널 영역(120)의 양단에 배치되고 제1 도전형을 가질 수 있다. 소오스-드레인 영역(110)은 소오스-드레인 컨택(170)과 접할 수 있다. 소오스-드레인 영역(110)은 채널 영역(120)보다 깊게 형성될 수 있다. 소오스-드레인 영역(110) 상에는 제1 층간 절연막(160)이 형성될 수 있다.
채널 정지 영역(130)은 채널 영역(120)의 일측에 배치되고, 소오스-드레인 영역(110)의 제1 도전형과 다른 제2 도전형을 가질 수 있다. 채널 정지 영역(130)은 제1 채널 정지 영역(132)과 제2 채널 정지 영역(134)을 포함할 수 있다.
제1 채널 정지 영역(132)과 제2 채널 정지 영역(134)은 채널 영역(120)의 양측에 배치되고, 양 측면과 접할 수 있다.
제1 채널 정지 영역(132)은 벤딩된 채널 영역(120)의 내측에 배치될 수 있다. 제1 채널 정지 영역(132)은 채널 영역(120)보다 깊게 형성될 수 있으며, 소오스-드레인 영역(110)과 동일하거나 더 깊게 형성될 수 있다. 다만, STI 영역(105)보다는 얕게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 채널 정지 영역(132)은 직사격형으로 형성될 수 있다. 제1 채널 정지 영역(132)의 일부는 게이트 전극(150)과 오버랩 될 수 있으며, 다른 일부는 게이트 전극(150)과 오버랩되지 않을 수 있다. 도면에는 명확하게 도시하지는 않았으나, 제1 채널 정지 영역(132)의 일측에는 채널 영역(120)이 형성되고, 상기 제1 채널 정지 영역(132)의 타측에는 STI 영역(105)이 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 채널 정지 영역(134)은 벤딩된 채널 영역(120)의 외측에 배치될 수 있다. 제2 채널 정지 영역(134)은 채널 영역(120)보다 깊게 형성될 수 있으며, 소오스-드레인 영역(110)과 동일하거나 더 깊게 형성될 수 있다. 다만, STI 영역(105)보다는 얕게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제2 채널 정지 영역(134)은 'ㄱ'자 형으로 형성될 수 있으며, 채널 영역(120)와 같이 제1 방향에서 상기 제1 방향과 교차하는 제2 방향으로 벤딩될 수 있다. 제1 채널 정지 영역(132)의 일부는 게이트 전극(150)과 오버랩 될 수 있으며, 다른 일부는 게이트 전극(150)과 오버랩되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 채널 정지 영역(132)과 제2 채널 정지 영역(134)은 채널 영역(120)을 경로를 정의할 수 있다. 제1 채널 정지 영역(132)과 제2 채널 정지 영역(134)은 채널 영역(120)의 측면에 접할 수 있다. 채널 정지 영역(130)은 STI 영역(105)과 비교하여 전압 문턱값을 증가시킬 수 있고, 이는 반도체 장치(1)의 동작 동안에 에지 영역에서의 전류 흐름을 금지하거나 줄여서 RTS 노이즈을 줄일 수 있다. 즉, 본 발명의 반도체 장치(1)는 STI 영역(105)과 채널 영역(120)이 접하는 경우와 비교하여, 반도체 장치(1) 내의 RTS 노이즈를 감소시킬 수 있다.
도 6을 참조하면, 제1 채널 정지 영역(132)과 제2 채널 정지 영역(134)의 단면은 모서리 부분이 둥근 사각형으로 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 채널 정지 영역(132)과 제2 채널 정지 영역(134)의 단면은 테이퍼진(tapered) 형상으로 될 수 있고, 사격형의 형상을 가질 수도 있다.
채널 영역(120) 또는 채널 정지 영역(130) 상에는 게이트 절연막(140)이 형성될 수 있다. 게이트 절연막(140)은 게이트 전극(150) 하부에 배치될 수 있다. 게이트 절연막(140)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(140)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록 상세하게 도시하지는 않았으나, 게이트 절연막(140)과 채널 영역(120) 사이에는, 게이트 절연막(140)과 채널 영역(120) 사이의 불량 계면을 방지하는 역할을 하는 인터페이스막이 추가로 더 배치될 수도 있다. 이러한, 인터페이스막은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
게이트 전극(150)은 게이트 절연막(140) 상에 배치될 수 있다. 게이트 전극(150)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(150)은 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 게이트 전극(150)은 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다.
제1 층간 절연막(160)은 반도체 기판(100) 상에 형성될 수 있다. 또한, 제1 층간 절연막(160)은 소오스-드레인 영역(110) 또는 채널 정지 영역(130) 상에 형성될 수 있다. 제1 층간 절연막(160)은 게이트 전극(150)과 동일한 레이어 내에 배치될 수 있다. 제1 층간 절연막(160)은 제1 층간 절연막(160)의 하부에 있는 반도체 소자들과 제1 층간 절연막(160)의 상부에 있는 반도체 소자의 전기적 절연을 담당할 수 있다. 제1 층간 절연막(160)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
제2 층간 절연막(180)은 제1 층간 절연막(160) 또는 게이트 전극(150) 상에 형성될 수 있다. 제2 층간 절연막(180)은 제1 층간 절연막(160)과 마찬가지로, 제2 층간 절연막(180)의 하부에 있는 반도체 소자들과 제2 층간 절연막(180)의 상부에 있는 반도체 소자의 전기적 절연을 담당할 수 있다. 제2 층간 절연막(180)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
소오스-드레인 컨택(170)은 소오스-드레인 영역(110)과 전기적으로 접속되도록 형성될 수 있다. 소오스-드레인 컨택(170)은 제1 층간 절연막(160) 및 제2 층간 절연막(180)을 관통하여 소오스-드레인 영역(110)과 접하도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다. 도 8은 도 7의 A-A선을 따라 절단한 단면도이다. 도 9는 도 7의 B-B선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 7 내지 도 9를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)는 벤딩된 형태의 채널 영역(120)을 포함한다. 본 발명의 다른 실시예에 따른 반도체 장치(2)는 도 4 내지 도 6을 참조하여 설명한 트랜지스터 (1)와 실질적으로 동일하게 형성될 수 있다. 반도체 장치(2)는 기판(100), 채널 영역(120), 소오스-드레인 영역(110), 채널 정지 영역(132), 게이트 절연막(140), 게이트 전극(150), 소오스-드레인 컨택(170)을 포함한다.
상기 반도체 장치(2)의 채널 정지 영역(132)은 제1 채널 영역(120)의 일측에만 형성되고, 채널 영역(120)의 타측에는 STI 영역(105)가 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 채널 영역(120)의 타측에는 STI 영역(105) 대신 DTI 영역이 형성될 수 있다.
구체적으로, 채널 정지 영역(132)은 소오스-드레인 영역(110)의 제1 도전형과 다른 제2 도전형을 가질 수 있다. 채널 정지 영역(132)은 벤딩된 채널 영역(120)의 내측에만 배치될 수 있다. 채널 정지 영역(132)은 채널 영역(120)보다 깊게 형성될 수 있으며, 소오스-드레인 영역(110)과 동일하거나 더 깊게 형성될 수 있다. 다만, 채널 영역(120)의 타측에 배치되는 STI 영역(105) 영역보다는 얕게 형성될 수 있다. 예를 들어, 채널 정지 영역(132)은 제1 깊이(h1)로 형성되고, STI 영역(105)는 제2 깊이(h2)로 형성되며, 제1 깊이(h1)는 제2 깊이(h2)보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 깊이(h1)는 제2 깊이(h2)와 동일하게 형성될 수 있다. 채널 정지 영역(132)은 직사격형으로 형성될 수 있다. 채널 정지 영역(132)의 일부는 게이트 전극(150)과 오버랩 될 수 있으며, 다른 일부는 게이트 전극(150)과 오버랩되지 않을 수 있다.
STI 영역(105)는 기판(100) 내에 형성되어, 활성 영역을 정의한다. STI 영역(105)는 채널 영역(120)과 접하도록 형성될 수 있다. STI 영역(105)는 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. STI 영역(105)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. STI 영역(105)는 도면에서는 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, STI 영역(105)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, STI 영역(105)의 단면 형상은 모서리 부분이 둥글게 된 형상일 수 있다.
채널 정지 영역(132)과 STI 영역(105)는 채널 영역(120)을 경로를 정의할 수 있다. 채널 정지 영역(132)과 STI 영역(105)는 채널 영역(120)의 측면에 접할 수 있다. 채널 정지 영역(132)과 채널 영역(120)이 접하는 부분은 STI 영역(105) 영역과 접하는 부분과 비교하여 전압 문턱값이 증가될 수 있고, 이는 반도체 장치(2)의 동작 동안에 에지 영역에서의 전류 흐름을 금지하거나 줄여서 반도체 장치(2) 내의 RTS 노이즈을 줄일 수 있다.
도 10은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(3)는 직선 형태의 채널 영역(120)을 포함한다. 상기 반도체 장치(3)는 기판(100), 채널 영역(120), 소오스-드레인 영역(110), 채널 정지 영역(230), 게이트 절연막(140), 게이트 전극(150), 소오스-드레인 컨택(170)을 포함한다. 상기 반도체 장치(3)의 A-A선을 따라 절단한 단면도는 도 5와 실질적으로 동일할 수 있다. 마찬가지로, 상기 반도체 장치(3)의 B-B선을 따라 절단한 단면도는 도 6과 실질적으로 동일할 수 있다.
채널 영역(120)은 게이트 전극(150)의 하부에 배치되고, 소오스-드레인 영역(110) 사이에 배치될 수 있다. 채널 영역(120)은 기판(100) 내에 직선 형태로 형성될 수 있다. 채널 영역(120)의 양측에는 채널 정지 영역(230)이 배치될 수 있다.
채널 정지 영역(230)은 소오스-드레인 영역(110)에 대해 카운터 도핑된 영역에 해당한다. 즉, 채널 정지 영역(230)은 소오스-드레인 영역(110)과 다른 도전형을 가질 수 있다. 구체적으로, 소오스-드레인 영역(110)은 제1 농도의 제1 도펀트를 포함하고, 채널 정지 영역(230)은 제2 농도의 제2 도펀트을 포함할 수 있다. 예를 들어, 기판(100)이 N형 기판(100)인 경우, 제1 도펀트은 P-type의 도펀트를 포함하고, 제2 도펀트는 P 또는 As를 포함할 수 있다. 또한, 기판(100)이 P형 기판(100)인 경우, 제1 도펀트은 N-type의 도펀트를 포함하고, 제2 도펀트는 B를 포함할 수 있다.
채널 정지 영역(230)은 제1 채널 정지 영역(232)과 제2 채널 정지 영역(234)을 포함할 수 있다. 제1 채널 정지 영역(232)은 직선인 채널 영역(120)의 일측에 배치되고, 제2 채널 정지 영역(234)은 채널 영역(120)의 타측에 배치될 수 있다. 제1 채널 정지 영역(232)과 제2 채널 정지 영역(234)은 동일한 크기로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 채널 정지 영역(232) 및 제2 채널 정지 영역(234)의 일부는 게이트 전극(150)과 오버랩 될 수 있으며, 다른 일부는 게이트 전극(150)과 오버랩되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(4)는 직선 형태의 채널 영역(120)을 포함한다. 본 발명의 다른 실시예에 따른 반도체 장치(4)는 도 10을 참조하여 설명한 반도체 장치(3)와 실질적으로 동일하게 형성될 수 있다. 상기 반도체 장치(4)의 A-A선을 따라 절단한 단면도는 도 8과 실질적으로 동일할 수 있다. 마찬가지로, 상기 반도체 장치(4)의 B-B선을 따라 절단한 단면도는 도 9와 실질적으로 동일할 수 있다.
상기 반도체 장치(4)는 기판(100), 채널 영역(120), 소오스-드레인 영역(110), 채널 정지 영역(232), 게이트 절연막(140), 게이트 전극(150), 소오스-드레인 컨택(170)을 포함한다.
상기 반도체 장치(4)의 채널 정지 영역(232)은 제1 채널 영역(120)의 일측에만 형성되고, 채널 영역(120)의 타측에는 STI 영역(105)가 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 채널 영역(120)의 타측에는 STI 영역(105) 대신 DTI 영역이 형성될 수 있다.
구체적으로, 채널 정지 영역(232)은 소오스-드레인 영역(110)의 제1 도전형과 다른 제2 도전형을 가질 수 있다. 채널 정지 영역(232)은 벤딩된 채널 영역(120)의 일측에만 배치될 수 있다. 채널 정지 영역(232)은 채널 영역(120)보다 깊게 형성될 수 있으며, 소오스-드레인 영역(110)과 동일하거나 더 깊게 형성될 수 있다. 다만, 채널 영역(120)의 타측에 배치되는 STI 영역(105) 영역보다는 얕게 형성될 수 있다. 채널 정지 영역(232)은 직사격형으로 형성될 수 있다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다. 도 13은 도 12의 C-C선과 D-D선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 12 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 구동 트랜지스터(TR3)와 선택 트랜지스터(TR4)를 포함한다.
구동 트랜지스터(TR3)는, 제1 게이트 전극(350)과, 상기 제1 게이트 전극(350)의 하부에 배치되는 제1 채널 영역(320)과, 상기 제1 채널 영역(320)의 양단에 배치되고 제1 도전형을 갖는 제1 소오스-드레인 영역(310)과, 상기 제1 채널 영역(320)의 일측에 배치되고, 상기 수광 소자(도 2의 P1)와 상기 제1 채널 영역(320)을 분리시키며, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 채널 정지 영역(330)을 포함할 수 있다. 구동 트랜지스터(TR3)는 본 발명의 몇몇 실시예에 따른 트랜지스터(1~4)와 실질적으로 동일하게 형성될 수 있다.
구동 트랜지스터(TR3)의 제1 채널 영역(320)은 제1 방향에서 상기 제1 방향과 교차하는 제2 방향으로 벤딩되도록 형성될 수 있다. 예를 들어, 제1 채널 영역(320)은 직각으로 벤딩되도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 채널 영역(320)의 양단에는 제1 도전형을 갖는 소오스-드레인 영역(310, 312)이 배치될 수 있고, 벤딩되는 제1 채널 영역(320)의 일측(예를 들어, 내측)에는 제1 채널 정지 영역(330)이 배치될 수 있다. 제1 채널 정지 영역(330)은 소오스-드레인 영역(310, 312)에 대해 카운터 도핑된 영역에 해당한다. 즉, 제1 채널 정지 영역(330)은 소오스-드레인 영역(310)과 다른 도전형을 가질 수 있다. 벤딩되는 제1 채널 영역(320)의 타측에는 STI 영역(105) 또는 DTI 영역이 배치될 수 있다.
제1 채널 정지 영역(330)의 일측에는 STI 영역(105)가 이격되어 배치되고 타측에는 제1 채널 영역(320)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 도면에 명확하게 도시되지는 않았으나, 제1 채널 정지 영역(330)과 STI 영역(105)는 접하도록 배치될 수 있다.
선택 트랜지스터(TR4)는 선택 라인에 의해 게이팅되어, 상기 구동 트랜지스터(TR3)의 출력을 컬럼 라인에 제공할 수 있다. 상기 선택 트랜지스터(TR4)는 제2 게이트 전극(352), 제2 채널 영역(322), 제2 소오스-드레인 영역(312, 314)을 포함한다.
제2 채널 영역(322)은 제2 게이트 전극(352)의 하부에 배치될 수 있다. 제2 채널 영역(322)은 제1 채널 영역(320)과 전기적으로 연결되어 형성될 수 있다. 제2 채널 영역(322)은 제2 방향에서 상기 제2 방향과 교차하는 제3 방향으로 벤딩되도록 형성될 수 있다. 예를 들어, 제1 채널 영역(320)은 직각으로 벤딩되도록 형성될 수 있다. 또한, 제3 방향은 제1 방향과 평행하게 배치될 수 있다. 따라서, 제1 채널 영역(320)과 제2 채널 영역(322)은 'ㄷ'자 형으로 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제2 채널 영역(322)의 양단에는 소오스-드레인 영역(312, 314)이 배치될 수 있다. 벤딩되는 제2 채널 영역(322)의 일측(예를 들어, 내측) 또는 타측에는 STI 영역(105) 또는 DTI 영역이 배치될 수 있다. 즉, 제2 채널 영역(322)의 양측 모두에 STI 영역(105) 또는 DTI 영역이 배치될 수 있다. STI 영역(105) 또는 DTI 영역은 수광 소자(도 2의 P1)와 제2 채널 영역(322)을 분리시킬 수 있다. 제1 채널 정지 영역(330)의 일측에 배치되는 STI 영역(105)와 제2 채널 영역(322)의 일측에 배치되는 STI 영역(105)는 일체로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 게이트 전극(352)은 제2 채널 영역(322) 상에 위치하고, 제1 게이트 전극(352)과 이격되어 배치될 수 있다. 제2 게이트 전극(352)은 제2 채널 영역(322)을 완전히 오버랩할 수 있다.
제2 소오스-드레인 영역(312, 314)은 제2 채널 영역(322)의 양단에 배치되고 제1 도전형을 가질 수 있다. 제2 소오스-드레인 영역(312, 314)은 제2 채널 영역(322)보다 깊게 형성될 수 있다.
도 14는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다. 도 15는 도 14의 C-C선과 D-D선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 14 및 도 15를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(6)는 구동 트랜지스터(TR3)와 선택 트랜지스터(TR4)를 포함한다. 본 발명의 다른 실시예에 따른 반도체 장치(6)의 구동 트랜지스터(TR3)는 도 12 및 도 13을 참조하여 설명한 반도체 장치(5)의 구동 트랜지스터(TR3)와 실질적으로 동일하게 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치(6)의 선택 트랜지스터(TR5)는 구동 트랜지스터(TR3)와 실질적으로 동일하게 형성될 수 있다. 즉, 선택 트랜지스터(TR5)는 제2 게이트 전극(352), 제2 채널 영역(322), 제2 소오스-드레인 영역(312, 314), 제2 채널 정지 영역(332)을 포함한다.
구동 트랜지스터(TR3)의 제1 채널 영역(320)과 선택 트랜지스터(TR5)의 제2 채널 영역(322)은 'ㄷ'자 형으로 배치될 수 있다. 제2 방향에서 제3 방향으로 벤딩되도록 형성되는 제2 채널 영역(322)은 제2 게이트 전극(352) 하부에 배치된다. 제2 채널 영역(322)의 양단에는 제1 도전형을 갖는 소오스-드레인 영역(312, 314)이 배치될 수 있다. 벤딩되는 제2 채널 영역(322)의 일측(예를 들어, 내측)에는 제2 채널 정지 영역(332)이 배치될 수 있고, 상기 제2 채널 정지 영역(332)은 소오스-드레인 영역(312, 314)에 대해 카운터 도핑된 영역에 해당할 수 있다. 즉, 제2 채널 정지 영역(332)은 소오스-드레인 영역(312, 314)과 다른 도전형을 가질 수 있다. 제2 채널 정지 영역(332)은 수광 소자(도 2의 P1)와 제2 채널 영역(322)을 분리시킬 수 있다.
도 14에서 도시된 것처럼, 구동 트랜지스터(TR3)의 채널 정지 영역(332)과 선택 트랜지스터(TR5)의 채널 정지 영역(332)은 일체로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 채널 정지 영역(332)의 일측에는 STI 영역(105)가 이격되어 배치되고 타측에는 제2 채널 영역(322)이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 도면에 명확하게 도시되지는 않았으나, 제2 채널 정지 영역(332)과 STI 영역(105)는 접하도록 배치될 수 있다.
벤딩되는 제2 채널 영역(322)의 타측에는 STI 영역(105) 또는 DTI 영역이 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃을 나타낸 도면이다. 도 17은 도 14의 C-C선과 D-D선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 16 및 도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(7)는 구동 트랜지스터(TR3)와 선택 트랜지스터(TR6)를 포함한다. 본 발명의 다른 실시예에 따른 반도체 장치(7)의 구동 트랜지스터(TR3)는 도 12 및 도 13을 참조하여 설명한 반도체 장치(5)의 구동 트랜지스터(TR3)와 실질적으로 동일하게 형성될 수 있다. 또한, 본 발명의 다른 실시예에 따른 반도체 장치(7)의 선택 트랜지스터(TR6)는 구동 트랜지스터(TR3)와 실질적으로 동일하게 형성될 수 있다. 다만, 선택 트랜지스터(TR6)의 제1 채널 영역(320)과 구동 트랜지스터(TR3)의 제2 채널 영역(322)의 내측에는 채널 정지 영역(334)만이 존재하고(즉, STI 영역(105)가 존재하지 않고), 선택 트랜지스터(TR6)의 채널 정지 영역(334)과 구동 트랜지스터(TR3)의 채널 정지 영역(334)은 일체로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 RTS 노이즈를 설명하기 위한 도면이다.
도 18을 참조하면, 도 18의 그래프의 X축은 code 또는 LSB를 나타내고 Y축은 정규화된 arbitrary unit을 나타낸다. 상기 그래프의 실선은 채널 영역(도 3의 120)의 양측에 STI 영역(도 3의 105)가 존재하는 반도체 장치를 나타내며, 상기 그래프의 점선은 채널 영역(도 3의 120)의 양측에 STI free한, 즉, 채널 영역(도 3의 120)의 일측에 소오스-드레인 영역(도 3의 110)과 다른 도전형으로 카운터 도핑된 채널 정지 영역(도 3의 130)이 존재하는 반도체 장치를 나타낸다. 그래프를 살펴보면, STI 영역(도 3의 105)가 존재하는 반도체 장치의 경우, RTS 노이즈에 의해, 양단으로 갈수록 정규분포의 곡선이 아닌 특정한 값을 지니는 것으로 나타난다. 이에 반해, STI free한 반도체 장치의 경우, 양단으로 갈수록 STI 영역(도 3의 105)가 존재하는 반도체 장치에 비하여 RTS 노이즈가 적기 때문에 정규분포에 가까운 그래프를 보인다.
아래의 테이블을 참조하면, STI 영역(도 3의 105)이 존재하는 반도체 장치의 경우, 약 4.06%의 RTS 노이즈가 발생하는 반면, STI free한 반도체 장치는 이보다 작은 RTS 노이즈가 발생한다. 구체적으로, 카운터 도핑 농도가 8e12(cm^2)인 경우, RTS 노이즈는 1.85%로 감소되고, 카운터 도핑 농도가 2e12(cm^2)인 경우, RTS 노이즈는 0.93%까지 감소될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
결론적으로, 본 발명의 몇몇 실시예에 따른 STI free한 반도체 장치(1~7)는 STI 영역이 존재하는 반도체 장치보다 감소된 RTS 노이즈 값을 가질 수 있다.
도 19는 본 발명의 다른 실시예에 따른 이미지 촬상 장치의 블록도이다.
도 19를 참조하면, 본 발명의 다른 실시예에 따른 이미지 촬상 장치 (900)는 렌즈(910), 이미지 센서(920), 모터부(930), 및 엔진부(940)를 포함할 수 있다. 여기서, 이미지 센서(920)는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~7)를 포함할 수 있다.
렌즈(910)는, 이미지 센서(920)의 수광 영역으로 입사광을 집광시킨다. 이미지 센서(920)는 렌즈(910)를 통하여 입사된 광에 기초하여 베이어 패턴(Bayer pattern)의 RGB 데이터(RGB)를 생성할 수 있다. 이미지 센서(920)는 클럭 신호 (CLK)에 기초하여 RGB 데이터(RGB)를 제공할 수 있다.
본 발명의 몇몇 실시예에서, 이미지 센서(920)는 MIPI(Mobile Industry Processor Interface) 및/또는 CSI(Camera Serial Interface)를 통하여 엔진부(940)와 인터페이싱할 수 있다.
모터부(930)는 엔진부(940)로부터 수신된 제어 신호(CTRL)에 응답하여 렌즈 (910)의 포커스를 조절하거나, 셔터링(Shuttering)을 수행할 수 있다. 엔진부(940)는 이미지 센서(920) 및 모터부(930)를 제어할 수 있다. 또한, 엔진부(940)는 이미지 센서(920)로부터 수신된 RGB 데이터(RGB)에 기초하여 휘도 성분, 상기 휘도 성분과 청색성분의 차, 및 상기 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터(YUV)를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다.
엔진부(940)는 호스트/어플리케이션(950)에 연결될 수 있으며, 엔진부(940)는 마스터 클럭(MCLK)에 기초하여YUV 데이터(YUV) 또는 JPEG 데이터를 호스트/어플리케이션(950)에 제공할 수 있다. 또한, 엔진부(940)는 SPI(Serial Peripheral Interface) 및/또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(950)과 인터페이싱할 수 있다.
도 20은 본 발명의 실시예들에 따른 이미지 촬상 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(1000)은, 프로세서(1010), 메모리 장치 (1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050), 및 이미지 센서(1060)를 포함할 수 있다.
여기서, 이미지 센서(1060)로는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~7)가 사용될 수 있다. 한편, 도 20에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.
프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030) 및 입출력 장치(1040)와 통신을 수행할 수 있다.
실시예에 따라, 프로세서(1010)는 주변 구성요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1020)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다.
예를 들어, 메모리 장치(1020)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive(SSD)), 하드 디스크 드라이브(Hard Disk Drive(HDD)), CD-ROM 등을 포함할 수 있다.
입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단, 및 프린터와 디스플레이 등과 같은 출력수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(1060)는 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 이미지 센서(1060)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른칩에 각각 집적될 수도 있다.
여기서, 컴퓨팅 시스템(1000)은 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트폰(Smart Phone), 태블릿 PC 등을 포함할 수 있다.
또한, 본 발명의 몇몇 실시예에서, 컴퓨팅 시스템(1000)은, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등을 포함할 수도 있다.
도 21은 도 20의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 21를 참조하면, 컴퓨팅 시스템(1100)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.
어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다.
본 발명의 몇몇 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서 (1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다.
본 발명의 몇몇 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 컴퓨팅 시스템 (1100)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다.
또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다. 한편, 컴퓨팅 시스템(1100)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 이러한 컴퓨팅 시스템(1100)의 구조 및 인터페이스는 하나의 예시로서 본 발명이 이에 한정되는 것이 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 기판
105 : STI 영역
110 : 소오스-드레인 영역 120 : 채널 영역
130 : 채널 정지 영역 150 : 게이트 전극
110 : 소오스-드레인 영역 120 : 채널 영역
130 : 채널 정지 영역 150 : 게이트 전극
Claims (10)
- 입사되는 광에 의해 전하를 출력하는 수광 소자; 및
상기 수광 소자의 출력에 게이팅되어 상기 입사되는 광에 비례하는 소오스-드레인 전류를 발생시키는 구동 트랜지스터를 포함하되,
상기 구동 트랜지스터는,
제1 게이트 전극과,
상기 제1 게이트 전극의 하부에 배치되는 제1 채널 영역과,
상기 제1 채널 영역의 양단에 배치되고 제1 도전형을 갖는 제1 소오스-드레인 영역과,
상기 제1 채널 영역의 일측에 배치되고, 상기 수광 소자와 상기 제1 채널 영역을 분리시키며, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 채널 정지 영역(channel stop region)을 포함하는 반도체 장치. - 제 1항에 있어서,
상기 제1 소오스-드레인 영역은 제1 농도의 제1 도펀트를 포함하고,
상기 제1 채널 정지 영역은 제2 농도의 제2 도펀트을 포함하되,
상기 제1 농도는 상기 제2 농도보다 높게 형성되는 반도체 장치. - 제 2항에 있어서,
상기 제1 도펀트은 p-type의 도펀트를 포함하고,
상기 제2 도펀트는 P 또는 As를 포함하는 반도체 장치. - 제 2항에 있어서,
상기 제1 도펀트은 n-type의 도펀트를 포함하고,
상기 제2 도펀트는 B를 포함하는 반도체 장치. - 제 1항에 있어서,
상기 제1 채널 영역은 상기 제1 게이트 전극 하부에 제1 방향에서 상기 제1 방향과 교차하는 제2 방향으로 벤딩되는 반도체 장치. - 제 1항에 있어서,
상기 제1 채널 정지 영역은 상기 제1 채널 영역의 일측에만 형성되고,
상기 제1 채널 영역의 타측에는 STI가 형성되고,
상기 제1 채널 정지 영역의 제1 깊이는 상기 STI의 제2 깊이보다 작게 형성되는 반도체 장치. - 제 1항에 있어서,
선택 라인에 의해 게이팅되어, 상기 구동 트랜지스터의 출력을 컬럼 라인에 제공하는 선택 트랜지스터를 더 포함하되,
상기 선택 트랜지스터는,
제2 게이트 전극과,
상기 제2 게이트 전극의 하부에 배치되는 제2 채널 영역과,
상기 제2 채널 영역의 양단에 배치되고 제1 도전형을 갖는 제2 소오스-드레인 영역과,
상기 제2 채널 영역의 일측에 배치되고, 상기 수광 소자와 상기 제2 채널 영역을 분리시키는 제2 채널 정지 영역을 포함하는 반도체 장치. - 제 7항에 있어서,
상기 제2 채널 정지 영역은 상기 제2 채널 영역의 일측에만 형성되고,
상기 제2 채널 영역의 타측에는 STI 또는 DTI(Deep Trench Isolation)가 형성되는 반도체 장치. - 기판 내에 형성되고, 제1 방향에서 상기 제1 방향과 교차하는 제2 방향으로 벤딩되는 제1 채널 영역;
상기 제1 채널 영역과 연결되고, 상기 제2 방향에서 상기 제2 방향과 교차하는 제3 방향으로 벤딩되는 제2 채널 영역;
상기 제1 채널 영역 상에 배치되는 제1 게이트 전극;
상기 제2 채널 영역 상에 상기 제1 게이트 전극과 이격되어 배치되는 제2 게이트 전극;
상기 제1 및 제2 채널 영역의 양측에 배치되고 제1 도전형을 갖는 소오스-드레인 영역; 및
상기 제1 채널 영역의 벤딩 부분의 일측에 배치되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제1 채널 정지 영역을 포함하는 반도체 장치. - 제 9항에 있어서,
상기 제2 채널 영역의 벤딩 부분의 일측에 배치되고, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 채널 정지 영역을 포함하는 반도체 장치.
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| GRNT | Written decision to grant |