KR20160001459A - 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치 - Google Patents

게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치 Download PDF

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Abstract

본 발명의 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치는 펄스 제어신호를 공급받아 게이트 바이어스 전압을 제어하여 생성되는 제1 신호를 증폭기에 공급하는 펄스 생성부를 포함하여 구성됨으로써, RF펄스가 공급되는 동안만 전력이 소비되도록 하여 증폭기의 평균 소비전력을 줄일 수 있다.

Description

게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치{High-power amplifier controls the gate bias voltage of the pulse generating circuit device}
본 발명은 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치에 관한 것으로 더욱 상세하게는 평균 소모전력을 절감시킬 수 있는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치에 관한 것이다.
현재, RF CMOS(complementary metal-oxide semiconductor)를 이용한 고주파 단일 집적회로 공정기술이 개발되어 적용되고 있다
또한, MMIC(Monolithic microwave integrated circuit)는 하나의 반도체 기판위에 능동소자와 수동소자를 일괄적으로 제작한 집적회로로써, 다양한 통신시스템 내에서 신호의 증폭, 주파수 변환 등의 역할을 수행하는 부품이다.
하나의 칩 위에 다양한 기능을 구현하는 회로를 집적하여 대량생산할 수 있기 때문에 저면적, 저가격, 경량화의 장점을 이룬다. 또한, 일괄적인 공정단계를 적용하기 때문에 사용하는 능동소자 및 수동소자의 개수가 증가하여도 제작 단가가 증가하지 않으나 소모전력이 증가되는 문제점이 있었다.
선행기술 문헌 1 : 대한민국등록특허 제10-1042266호(출원인 : 한국과학기술원, 고주파 단일 집적회로 제작을 위한 다층구조 공정방법)
따라서, 본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 창출된 것으로서, RF펄스가 공급되는 동안만 전력이 소비되도록 하여 증폭기의 평균 소비전력을 줄일 수 있는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치를 제공하는데 그 목적이 있다.
그러나, 본 발명의 목적들은 상기에 언급된 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 본 발명의 목적은, 펄스 제어신호를 공급받아 게이트 바이어스 전압을 제어하여 생성되는 제1 신호를 증폭기에 공급하는 펄스 생성부를 포함하는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 동작 회로 장치를 제공함으로써 달성될 수 있다.
또한, 펄스 생성부는 펄스 제어신호를 공급받아 펄스 제어신호와 동일한 위상을 가지는 제2 신호와 펄스 제어신호와 반대의 위상을 가지는 제3 신호로 분배하는 분배부와 제2 신호 또는 제3 신호를 동시에 공급받아 게이트 바이어스 전압을 제어하여 제1 신호가 생성되도록 스위칭하는 스위칭부를 포함하는 것을 특징으로 한다.
또한, 분배부는 펄스 제어신호를 공급받아 펄스 제어신호의 전류 이득을 크게 하여 스위칭부에 펄스 제어신호의 전압 파형의 왜곡 없는 제1 신호를 공급하는 버퍼부와 펄스 제어신호를 공급받아 펄스 제어신호와 반대되는 위상이 되도록 펄스 제어신호의 위상을 변화시킨 제2 신호를 스위칭부에 공급하는 인버터부를 포함하는 것을 특징으로 한다.
또한, 스위칭부는 제2 신호 또는 제3 신호를 공급받아 게이트 바이어스 전압의 하이레벨을 제어하는 제1 스위치부와 제2 신호 또는 제3 신호를 공급받아 게이트 바이어스 전압의 로우레벨을 제어하는 제2 스위치부를 포함하는 것을 특징으로 한다.
또한, 게이트 바이어스 전압의 하이레벨이 입력되는 하이입력단 및 게이트 바이어스 전압의 로우레벨에 입력되는 로우입력단과 스위칭부의 일단 사이에 배치되어 스위칭부가 스위칭되는 동안 과전류가 흐르는 것을 방지하는 과전류보호부를 포함하는 것을 특징으로 한다.
또한, 스위칭부의 타단에 배치되어 특정주파수의 공진에 의해 발생되는 오버슈트를 차단하는 오버슈트방지부를 포함하는 것을 특징으로 한다.
또한, 분배부와 스위칭부 사이에 배치되어 제2 신호와 제3 신호를 지연시키는 신호지연부를 포함하는 것을 특징으로 한다.
전술한 바와 같은 본 발명에 의하면 RF펄스가 공급되는 동안만 전력이 소비되도록 하여 증폭기의 평균 소비전력을 줄일 수 있는 효과가 있다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시 예를 예시하는 것이며, 발명의 상세한 설명과 함께 본 발명의 기술적 사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석 되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치의 블럭도이고,
도 2는 본 발명의 실시 예에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치의 간략도이고,
도 3은 본 발명의 실시 예에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치에 입력신호의 로우레벨이 입력되어 동작하는 것을 나타낸 것이고,
도 4는 본 발명의 실시 예에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치에 입력신호의 하이레벨이 입력되어 동작하는 것을 나타낸 것이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시 예에 대해서 설명한다. 또한, 이하에 설명하는 실시 예는 특허청구범위에 기재된 본 발명의 내용을 부당하게 한정하지 않으며, 본 발명의 실시 예에서 설명되는 구성 전체가 본 발명의 해결 수단으로서 필수적이라고는 할 수 없다.
본 발명에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치는 RF펄스가 공급되는 동안만 전력이 소비되도록 하여 증폭기의 평균 소비전력을 줄일 수 있다. 이하에서는 첨부된 도면을 참조하여 본 발명에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치에 대해 상세히 설명하기로 한다.
<구성>
도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치는 펄스 제어신호(Pulse)를 공급받아 게이트 바이어스 전압(Vg)을 제어하여 생성되는 제1 신호를 증폭기에 공급하는 펄스 생성부(110)를 포함한다.
펄스 생성부(110)는 펄스 제어신호 입력단(101)을 통해 입력되는 펄스 제어신호(Pulse)를 공급받아 펄스 제어신호(Pulse)와 동일한 위상을 가지는 제2 신호와 펄스 제어신호(Pulse)와 반대의 위상을 가지는 제3 신호로 분배하는 분배부(130)와 분배부(130)로부터 제2 신호 또는 제3 신호를 공급받아 제1 신호가 생성되도록 게이트 바이어스 전압(Vg)을 제어하는 스위칭부(120)를 포함한다.
여기서 펄스 제어신호는 펄스신호 또는 컨티뉴어스 웨이브 신호(이하 CW 신호라 한다.)를 포함할 수 있다. 이때 펄스신호 또는 CW 신호는 주기적 신호 또는 비주기적 신호의 파형을 형성할 수 있다. 펄스 제어신호는 상황에 따라 기설정될 수 있다.
분배부(130)는 펄스 제어신호(Pulse)를 공급받아 펄스 제어신호(Pulse)의 전류 이득을 크게 하여 스위칭부(120)에 펄스 제어신호(Pulse)의 전압 파형의 왜곡 없는 제2 신호를 공급하는 버퍼부(131)와 펄스 제어신호(Pulse)를 공급받아 펄스 제어신호(Pulse)와 반대되는 위상이 되도록 펄스 제어신호(Pulse)의 위상을 변화시킨 제3 신호를 스위칭부(120)에 공급하는 인버터부(132)를 포함한다.
이와 같이, 버퍼부(131)가 배치됨으로써 노이즈(noise)를 감쇄시키거나, 임피던스 매칭을 용이하게 할 수 있다. 이뿐만 아니라 버퍼부(131)는 완충적인 기능도 할 수 있다.
여기서 버퍼부(131)와 인버터부(132)는 적어도 하나 이상의 MOSFET 소자(Q5 내지 Q10)로 포함할 수 있다. 이때 복수의 MOSFET 소자(Q5 내지 Q10)는 p-channel MOSFET 소자(Q5,Q6,Q9)와 n-channel MOSFET 소자(Q7,Q8,Q10)와 각각 대칭적으로 연결될 수 있다.
지금까지 설명한 바와 같이, 버퍼부(131)와 인버터부(132)가 동시에 배치됨으로써, 펄스 제어신호 입력단(101)을 통해 입력되는 펄스 제어신호(Pulse)를 스위칭부(120)에서 용이하게 제어할 수 있는 적합한 상호 반전된 두개의 신호(제2 신호와 제3 신호)로 변환시킬 수 있다.
스위칭부(120)는 제2 신호 또는 제3 신호를 공급받아 게이트 바이어스 전압(Vg)의 하이레벨(High)을 제어하는 제1 스위치부(121)와 제2 신호 또는 제3 신호를 공급받아 게이트 바이어스 전압(Vg)의 로우레벨(Low)을 제어하는 제2 스위치부(122)를 포함한다. 이러한 스위칭부(120)는 턴 온(turn on) 또는 턴 오프(turn off) 동작을 하면서 게이트 바이어스 전압(Vg)을 공급하거나 차단하도록 스위칭하여 제1 신호를 생성할 수 있다.
즉, 제1 스위치부(121)는 게이트 바이어스 전압(Vg)의 하이레벨 입력단(102)과 전기적으로 연결되고, 제2 신호 또는 제3 신호를 공급받아 턴 온(turn on) 또는 턴 오프(turn off)하면서 게이트 바이어스 전압(Vg)의 하이레벨(High)을 증폭기에 공급하거나 차단할 수 있다.
또는 제2 스위치부(122)는 게이트 바이어스 전압(Vg)의 로우레벨 입력단(103)과 전기적으로 연결되고, 제2 신호 또는 제3 신호를 공급받아 턴 온(turn on) 또는 턴 오프(turn off)하면서 게이트 바이어스 전압(Vg)의 로우레벨(Low)을 증폭기에 공급하거나 차단할 수 있다.
이에 따라, 게이트 바이어스 전압(Vg)의 하이레벨(High)과 게이트 바이어스 전압(Vg)의 로우레벨(Low)을 가지는 제1 신호를 생성하여 증폭기에 공급할 수 있다. 이러한 제1 신호가 증폭기에 공급될 때, 제1 신호의 게이트 바이어스 전압(Vg)의 하이레벨(High)이 공급되는 동안 드레인 바이어스 전류(Idq)가 흐르고, 제1 신호의 게이트 바이어스 전압(Vg)의 로우레벨(Low)이 공급되는 동안 드레인 바이어스 전류(Idoff)가 흐르지 않을 수 있다.
또한, 제1 스위치부(121)와 제2 스위치부(122)는 복수의 MOSFET 소자(Q1 내지 Q4)로 형성되며, p-channel MOSFET 소자(Q2,Q4)와 n-channel MOSFET 소자(Q1,Q3)가 각각 대칭적으로 연결될 수 있다.
이와 같이, 대칭적으로 연결되어 배치됨으로써, 제1 스위치부(121)의 p-channel MOSFET 소자(Q2)는 버퍼부(131)와 연결되어 제2 신호를 공급받고, 제1 스위치부(121)의 n-channel MOSFET 소자(Q1)는 인버터부(132)와 연결되어 제3 신호를 공급받을 수 있고, 제2 스위치부(122)의 n-channel MOSFET 소자(Q3)는 버퍼부(131)와 연결되어 제2 신호를 공급받고, 제2 스위치부(122)의 p-channel MOSFET 소자(Q1)는 인버터부(132)와 연결되어 제3 신호를 공급받을 수 있다.
즉, 높은 전압에 대해서는 p-channel MOSFET 소자가 상대적으로 정확하게 동작하고, 낮은 전압에 대해서는 n-channel MOSFET 소자가 상대적으로 정확하게 동작할 수 있다.
이에 따라, 높은 전압 또는 낮은 전압 중 어떠한 전압의 신호가 인가되더라도 서로 보완하면서 정확하게 스위칭 동작을 할 수 있기 때문에 오동작되는 것을 방지할 수 있다.
과전류보호부(140)는 게이트 바이어스 전압(Vg)의 하이레벨 입력단(102)과 스위칭부(120)의 일단 사이에 배치되어 스위칭부(120)가 스위칭되는 동안 과전류가 흐르는 것을 방지한다. 이러한 과전류보호부(140)는 제1 과전류보호단(140a)과 제2 과전류보호단(140b)으로 구성될 수 있다. 즉, 제1 과전류보호단(140a)은 게이트 바이어스 전압(Vg)의 하이레벨 입력단(102)과 제1 스위치부(121)의 사이에 배치되면서, 제1 스위치부(121)의 일단과 연결되고, 제2 과전류보호단(140b)은 게이트 바이어스 전압(Vg)의 로우레벨 입력단(103)과 제2 스위치부(122)의 사이에 배치되면서, 제2 스위치부(122)의 일단과 연결된다.
제1 과전류보호단(140a)은 제1 저항 소자(R1)로 형성되고, 제2 과전류보호단(140b)은 제2 저항 소자(R2)로 형성될 수 있다. 이와 같이, 제1 저항 소자(R1)와 제2 저항 소자(R2)로 형성됨으로써, 제1 스위치부(121)와 제2 스위치부(122)가 동작되어 게이트 바이어스 전압(Vg)의 하이레벨 입력단(102)과 게이트 바이어스 전압(Vg)의 로우레벨 입력단(103)이 단락되는 동안 상호 간의 과전류가 흐르는 것을 방지할 수 있다. 이에 따라, 스위칭부(120)와 기기를 안전하게 보호할 수 있다.
게다가, 스위칭부(120)의 타단에 배치되는 제3 커패시터 소자(C3)에 충전 또는 방전하는 전류까지 제어할 수 있어 스위칭부(120)와 기기를 더욱 안전하게 보호할 수 있다.
또한, 제1 과전류보호단(140a)과 게이트 바이어스 전압(Vg)의 하이레벨 입력단(102) 사이에는 제1 커패시터 소자(C1)가 배치되고, 제2 과전류보호단(140b)과 게이트 바이어스 전압(Vg)의 로우레벨 입력단(103) 사이에는 제2 커패시터 소자(C2)가 배치되어 전기에너지를 충전할 수 있다.
이와 같이, 제1 커패시터 소자(C1)와 제2 커패시터 소자(C2)가 배치됨으로써, 스위칭부(120)가 동작시 제1 커패시터 소자(C1) 또는 제2 커패시터 소자(C2)에 충전된 전기에너지를 이용할 수 있다.
오버슈트방지부(150)는 스위칭부(120)의 타단에 배치되어 특정주파수에서 발생되는 공진에 의해 오버슈트가 발생되는 것을 차단한다. 이러한 오버슈트방지부(150)는 스위칭부(120)와 제3 커패시터 소자(C3) 사이에 배치되며, 제3 저항 소자(R3)로 형성될 수 있다.
즉, 스위칭부(120)와 제3 커패시터 소자(C3)가 전기적으로 연결되는 전송선로에 의해 인덕터 성분이 발생하고, 발생되는 인덕터 성분과 제3 커패시터 소자(C3)가 특정주파수에서 공진이 발생되어 오버슈트가 발생될 수 있다. 이러한 오버슈트를 방지하기 위해 스위칭부(120)와 제3 커패시터 소자(C3) 사이에 제3 저항 소자(R3)를 포함하는 오버슈트방지부(150)를 배치하는 것이다.
또는 오버슈트가 발생되는 것을 방지하기 위해 제3 커패시터 소자(C3)가 스위칭부(120)와 전기적으로 연결하되, 짧은 간격으로 배치되는 것이 바람직하다. 이와 같이, 전송선로가 짧게 배치됨으로써, 인덕터 성분이 적게 발생되어 제3 커패시터 소자(C3)에 함께 특정주파수에서 공진이 발생되는 확률을 낮출 수 있다.
신호지연부(미도시)는 분배부(130)와 스위칭부(120) 사이에 배치되어 제2 신호와 제3 신호를 지연시킨다. 이러한 신호지연부(미도시)가 배치될 경우 BBM(Break Before Make) 또는 MBB( Make Before Break)으로 운용될 수 있다. 이때 BBM(Break Before Make)는 제2 신호 또는 제3 신호가 공급되면, 제2 신호 또는 제3 신호를 모두 차단시킨 후 다시 제2 신호 또는 제3 신호를 연결하는 것이다. 이와 같이, 기존의 신호를 모두 차단한 후 새로운 신호로 다시 연결함으로써, 신호 간의 간섭을 미연에 방지할 수 있다. 이와 달리 MBB( Make Before Break)는 BBM(Break Before Make)와 반대로 동작함으로 자세한 설명은 생략하기로 한다.
지금까지 설명한 본 발명의 실시 예에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치는 스위칭부(120)의 게이트 바이어스 전압(Vg)을 제어하여 드레인 바이어스 전류(Idq)가 흐르는 전압에서 전류가 흐르지 않는 전압으로 변경하거나 드레인 바이어스 전류(Idq)가 흐르지 않는 전압에서 전류가 흐르는 전압으로 용이하게 변경할 수 있다.
이와 같이, 드레인 바이어스 전류(Idq)를 고속으로 공급 또는 차단하도록 변화시킴으로써, 소정의 펄스를 가지는 제1 신호인 출력신호가 용이하게 출력될 수 있다. 게다가, 전류가 낮은 게이트 바이어스 전압(Vg)을 변경시킬 수 있기 때문에 낮은 전류에 의해 스위칭부(120)의 동작속도를 빠르게 할 수 있다.
따라서, 본 발명의 일실시 예의 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치는 낮은 전류를 통해 스위칭부(120)의 동작속도를 빠르게 하면서 생성되는 제1 신호를 증폭기에 공급하고, 증폭기는 제1 신호가 공급되는 동안만 전력이 소모될 수 있어 증폭기의 평균 소모전력을 줄일 수 있다.
<동작>
도 3 및 도 4에 도시된 바와 같이, 본 발명에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치의 동작은 다음과 같다.
먼저, 펄스 제어신호 입력단(101)을 통해 펄스 제어신호(Pulse)가 공급된다. 이러한 펄스 제어신호(Pulse)는 펄스 신호 또는 CW 신호일 수 있다.
펄스 제어신호(Pulse) 중 로우레벨(Low)이 버퍼부(131)에 입력되면, 버퍼부(131)에 배치되는 제5 MOSFET(Q5)와 제6 MOSFET(Q6)가 턴 오프(turn off)되고, 제7 MOSFET(Q7)와 제8 MOSFET(Q8)가 턴 온(turn on)되어 제2 신호의 로우레벨(Low)이 스위칭부(120)에 공급된다. 이에 따라, 도 3에 도시된 바와 같이, a1와 같은 전류의 경로가 생성된다.
이와 동시에 인버터부(132)에 배치되는 제9 MOSFET(Q9)가 턴 오프(turn off)되고, 제10 MOSFET(Q10)가 턴 온(turn on)되면서 펄스 제어신호(Pulse)와 반대 위상을 가지는 제2 신호가 스위칭부(120)에 공급된다. 이에 따라, b1와 같은 전류의 경로가 생성된다.
이와 같이 동작함으로써, c1와 같은 전류의 경로가 생성되어 제3 신호의 하이레벨(High)이 스위칭부(120)에 공급된다.
제2 신호의 로우레벨(Low)이 제1 스위치부(121)의 제2 MOSFET(Q2)와 제2 스위치부(122)의 제3 MOSFET(Q3)에 공급됨으로써, 제1 스위치부(121)의 제2 MOSFET(Q2)는 턴 오프(turn off)되고, 제2 스위치부(122)의 제3 MOSFET(Q3)는 턴 온(turn on)된다.
이와 동시에 제3 신호의 하이레벨(High)이 제1 스위치부(121)의 제1 MOSFET(Q1)와 제2 스위치부(122)의 제4 MOSFET(Q4)에 공급됨으로써, 제1 스위치부(121)의 제1 MOSFET(Q1)는 턴 오프(turn off)되고, 제2 스위치부(122)의 제3 MOSFET(Q3)는 턴 온(turn on)된다. 이에 따라, d1와 같은 전류의 경로가 생성된다.
이와 같이 동작함으로써, 제2 스위치부(122)가 턴 온(turn on)되어 e1와 같은 전류의 경로가 생성되어 제2 스위치부(122)와 연결되는 게이트 바이어스 전압(Vg)의 로우레벨(Low)이 출력된다. 이에 따라, 제1 신호의 로우레벨(Low)이 생성되어 출력단(104)을 통해 출력될 수 있다.
또한, 도 4에 도시된 바와 같이, 순차적으로 펄스 제어신호(Pulse) 중 하이레벨(High)이 버퍼부(131)에 입력되면, 버퍼부(131)에 배치되는 제5 MOSFET(Q5)와 제6 MOSFET(Q6)가 턴 온(turn on)되고, 제7 MOSFET(Q7)와 제8 MOSFET(Q8)가 턴 오프(turn off)되어 제2 신호의 하이레벨(High)이 스위칭부(120)에 공급된다. 이에 따라, a2와 같은 전류의 경로가 생성된다.
이와 동시에 인버터부(132)에 배치되는 제9 MOSFET(Q9)가 턴 온(turn on)되고, 제10 MOSFET(Q10)가 턴 오프(turn off)되면서 펄스 제어신호(Pulse)와 반대 위상을 가지는 제3 신호가 스위칭부(120)에 공급된다. 이에 따라, b2와 같은 전류의 경로가 생성된다.
이에 같이 동작함으로써, c2와 같은 전류의 경로가 생성되어 제3 신호의 로우레벨(Low)이 스위칭부(120)에 공급된다.
제2 신호의 하이레벨(High)이 제1 스위치부(121)의 제2 MOSFET(Q2)와 제2 스위치부(122)의 제3 MOSFET(Q3)에 공급됨으로써, 제1 스위치부(121)의 제2 MOSFET(Q2)는 턴 온(turn on)되고, 제2 스위치부(122)의 제3 MOSFET(Q3)는 턴 오프(turn off)된다.
이와 동시에 제3 신호의 로우레벨(Low)이 제1 스위치부(121)의 제1 MOSFET(Q1)와 제2 스위치부(122)의 제4 MOSFET(Q4)에 공급됨으로써, 제1 스위치부(121)의 제1 MOSFET(Q1)는 턴 온(turn on)되고, 제2 스위치부(122)의 제3 MOSFET(Q3)는 턴 오프(turn off)된다. 이에 따라, d2와 같은 전류의 경로가 생성된다.
이와 같이 동작함으로써, 제1 스위치부(121)가 턴 온(turn on)되어 e2와 같은 전류의 경로가 생성되어 제1 스위치부(121)와 연결되는 게이트 바이어스 전압(Vg)의 하이레벨(High)이 출력된다. 이에 따라, 제1 신호의 하이레벨(High)이 생성되어 출력단(104)을 통해 출력될 수 있다.
따라서, 게이트 바이어스 전압(Vg)의 하이레벨(High)과 게이트 바이어스 전압(Vg)의 로우레벨(Low)을 가지는 제1 신호를 생성하여 증폭기에 공급할 수 있다.
지금까지 설명한 본 발명의 실시 예에 따른 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치의 동작은 스위칭부(120)의 게이트 바이어스 전압(Vg)을 제어하여 드레인 바이어스 전류(Idq)가 흐르는 전압에서 전류가 흐르지 않는 전압으로 고속 변경하거나 드레인 바이어스 전류(Idq)가 흐르지 않는 전압에서 전류가 흐르는 전압으로 고속 변경할 수 있다. 즉, 스위칭부의 동작이 전류가 낮은 게이트 바이어스 전압(Vg)을 이용하기 때문에 동작속도가 빨라질 수 있다.
이러한 과정을 거치면서 생성되는 제1 신호를 공급받는 증폭기는 제1 신호의 하이레벨(High)이 공급되는 동안만 전력이 소모될 수 있어 증폭기의 평균 소모전력을 현저하게 줄일 수 있다.
이상, 본 발명의 실시 예를 참조하여 설명했지만, 본 발명이 이것에 한정되지는 않으며, 다양한 변형 및 응용이 가능하다. 즉, 본 발명의 요지를 일탈하지 않는 범위에서 많은 변형이 가능한 것을 당업자는 용이하게 이해할 수 있을 것이다.
110: 펄스 생성부
120: 스위칭부
121: 제1 스위치부
122: 제2 스위치부
130: 분배부
131: 버퍼부
132: 인버터부
140: 과전류방지부
140a: 제1 과전류방지단
140b: 제2 과전류방지단
150: 오버슈트방지부

Claims (7)

  1. 펄스 제어신호를 공급받아 게이트 바이어스 전압을 제어하여 생성되는 제1 신호를 증폭기에 공급하는 펄스 생성부를 포함하는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 동작 회로 장치.
  2. 제1 항에 있어서,
    상기 펄스 생성부는
    상기 펄스 제어신호를 공급받아 상기 펄스 제어신호와 동일한 위상을 가지는 제2 신호와 상기 펄스 제어신호와 반대의 위상을 가지는 제3 신호로 분배하는 분배부;와 상기 제2 신호 또는 상기 제3 신호를 동시에 공급받아 상기 게이트 바이어스 전압을 제어하여 상기 제1 신호가 생성되도록 스위칭하는 스위칭부;를 포함하는 것을 특징으로 하는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치.
  3. 제2 항에 있어서,
    상기 분배부는
    상기 펄스 제어신호를 공급받아 상기 펄스 제어신호의 전류 이득을 크게 하여 상기 스위칭부에 상기 펄스 제어신호의 전압 파형의 왜곡 없는 상기 제1 신호를 공급하는 버퍼부;와 상기 펄스 제어신호를 공급받아 상기 펄스 제어신호와 반대되는 위상이 되도록 상기 펄스 제어신호의 위상을 변화시킨 상기 제2 신호를 상기 스위칭부에 공급하는 인버터부;를 포함하는 것을 특징으로 하는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치.
  4. 제3 항에 있어서,
    상기 스위칭부는
    상기 제2 신호 또는 상기 제3 신호를 공급받아 상기 게이트 바이어스 전압의 하이레벨을 제어하는 제1 스위치부와 상기 제2 신호 또는 상기 제3 신호를 공급받아 상기 게이트 바이어스 전압의 로우레벨을 제어하는 제2 스위치부를 포함하는 것을 특징으로 하는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치.
  5. 제4 항에 있어서,
    상기 게이트 바이어스 전압의 하이레벨이 입력되는 하이입력단 및 상기 게이트 바이어스 전압의 로우레벨에 입력되는 로우입력단과 상기 스위칭부의 일단 사이에 배치되어 상기 스위칭부가 스위칭되는 동안 과전류가 흐르는 것을 방지하는 과전류보호부를 포함하는 것을 특징으로 하는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치.
  6. 제5 항에 있어서,
    상기 스위칭부의 타단에 배치되어 특정주파수의 공진에 의해 발생되는 오버슈트를 차단하는 오버슈트방지부를 포함하는 것을 특징으로 하는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치.
  7. 제2 항에 있어서,
    상기 분배부와 상기 스위칭부 사이에 배치되어 상기 제2 신호와 상기 제3 신호를 지연시키는 신호지연부를 포함하는 것을 특징으로 하는 게이트 바이어스 전원을 고속 제어하는 증폭기의 펄스 생성 회로장치.
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