KR20160000666A - 대기전력 저감모드를 가지는 클록생성회로 및 이를 이용한 플라이백 컨버터 - Google Patents

대기전력 저감모드를 가지는 클록생성회로 및 이를 이용한 플라이백 컨버터 Download PDF

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Abstract

본 발명은 대기전력 소비를 최소화하기 위한 게이트 오프구간을 최대한 늘리고, 전자기기의 종류에 적합한 슬립모드 주파수를 용이하게 조절할 수 있도록 하는 대기전력 저감모드를 가지는 클록생성회로에 관한 것으로, 외부로부터 대기전력을 저감하기 위한 슬립모드 신호를 입력받으면 기설정된 듀티비에 따라 다발성 묶음 주파수를 생성하여 트랜지스터의 게이트를 대기전력 저감모드로 구동시키는 클록생성회로에 있어서, 기설정된 주기로 분주된 제1클록을 제공하는 메인클록부와; 상기 제1클록을 이용하여 상기 제1클록의 주파수보다 낮은 주파수를 생성 및 제공하는 보조클록부와; 상기 제1클록의 주파수에 따라 기설정된 제1비트부터 상기 제1비트보다 큰 제2비트까지 카운팅 연산하는 스텝카운터와; 셋(Set) 입력은 상기 제1멀티플렉서의 출력과 연결되고 리셋(Reset) 입력은 상기 스텝카운터의 출력과 연결되어, 상기 스텝카운터의 제2비트까지 카운팅되는 경우 리셋 동작하는 래치부; 및 상기 제1클록 및 상기 래치부의 출력에 따라 다발성 묶음 주파수를 출력하는 출력부;를 포함하는 것을 기술적 요지로 한다.

Description

대기전력 저감모드를 가지는 클록생성회로 및 이를 이용한 플라이백 컨버터{CLOCK GENERATING CIRCUIT OF REDUCING MODE THE STANDBY POWER AND FLYBACK CONVERTER THEREOF}
본 발명은 대기전력 저감모드를 가지는 클록생성회로 및 이를 이용한 플라이백 컨버터에 관한 것으로서, 더욱 상세하게는 40W 이하급 소형 전원공급장치에 적용되는 플라이백 컨버터에서 딥 슬립 모드(deep sleep mode)를 구현하기 위한 것이다.
일반적으로 텔레비전, 컴퓨터, 세탁기 등의 전자기기들은 많은 전력을 소비하는 일반동작모드(normal operation mode)와, 정상동작을 기다리며 저전력을 소모하는 대기모드(standby mode)의 두 가지 상태로 작동한다.
대부분의 전자제품에는 소형화에 유리하고 효율이 높아서 전자제품의 경량화 및 소형화에 적합한 스위치모드 전원공급장치(SMPS;Switch Mode Power Supply)가 주력 전원 공급 장치로 자리 잡고 있다.
상기 스위치모드 전원공급장치는 회로 방식 및 입출력 전원의 종류에 따라 여러 가지로 구분되는데, 회로 방식 가운데 최신 기술로 꼽히는 것은 공진형(resonant) 방식이고, 전원의 종류별로는 110V나 220V로 공급되는 교류(AC) 전기를 5~48V의 직류(DC)로 변환해 주는 AC/DC 변환기와 이를 다시 3.3~48V의 DC로 변환해 주는 DC/DC 변환기가 가장 많이 쓰이고 있다.
이와 같은 스위치모드 전원공급장치는 외부로부터 공급되는 전기를 컴퓨터, 컬러 텔레비전, 비디오 카트리지 녹화기(VCR), 교환기, 무선 통신 기기 등 각종 전기 기기에 맞도록 변환시켜 주는 모듈형의 전원 공급 장치로서, 반도체 스위칭 특성을 이용해 상용 주파수 이상의 고주파에 단속 제어를 하고 충격을 완화시켜 주는 역할을 한다.
일반적으로 전원공급장치를 개발할 경우 전력변환효율 및 역률, regulation 특성 등을 형상하는데 목적을 두고 개발한다. 최근 전력수급 불균형 등의 문제로 인해 블랙아웃이 발생되면서 전기기기의 에너지효율 뿐만 아니라 대기전력에 대한 관심도 높아지고 있으며, 국내외적으로 미국의 에너지스타, 유럽의 에너지 레이블 프로그램, 일본의 Top runner 프로그램, 국내의 효율등급제도, 대기전력 저감 프로그램 등의 자발적 또는 강제적인 규제를 통해 에너지 저감을 유도하고 있다.
최근 대기전력을 저감하기 위한 40W 이하급 소형 전원장치의 경우 PSR(Primary Side Regulation) 플라이백(flyback) 컨버터를 적용하여 개발하고 있다. 상기 PSR 플라이백 컨버터의 경우 출력 전압 또는 전류의 정보를 2차측에서 가져오지 않고 1차측에서 간접 센싱하여 제어하는 컨버터로서 2차측 센싱회로에 의한 전류손실을 제거하여 대기전력을 저감한 기술이다.
대기전력을 저감하기 위한 다른 기술로써 부하에서 전력을 사용하지 않거나 매우 적게 사용하는 대기상태에서 게이트 스위칭 횟수를 줄여 스위칭 손실을 저감하는 기술이 개발되고 있다.
이러한 기술로는 종래에 스킵모드제어방식이 적용된 스위치모드 전원공급장치가 제안된바 있다.
종래의 스킵모드제어방식이 적용된 스위치모드 전원공급장치는 스위치 역할을 하는 MOSFET의 게이트 신호를 PWM 신호발생기를 이용하여 제어함으로써 그 기능을 수행하고, 대기전력을 절감시키기 위해 부하측에서 넘어오는 피드백 신호 또는 MOSFET의 소스전류의 변화에 따라 PWM 신호를 기존의 펄스폭 조절보다 큰 주기로 신호를 발생시키지 않도록 하는 신호의 스킵(건너뜀) 방식을 이용하여 스위칭 횟수를 줄임으로써 전력 소모량을 줄이는 기술을 이용하였다.
그러나, 종래의 기술은 대기전력 저감에는 효과가 있으나 일정 크기 이하로는 낮추기 힘들며, 일정 간격으로 스위칭이 유지되고, 스위칭제어부의 동작 주파수가 빠를 경우 필요 이상의 스위칭 손실이 지속적으로 발생하는 문제점이 있었다.
한편, 상기한 문제점을 해결하기 위한 것으로 본 발명인은 2008년 03월20일자로 등록특허 제10-0817104호 'PWM IC 전원제어를 이용한 SMPS 대기전력절감장치'를 등록받은 바 있으며, 이에 대한 대표 도면을 도1에 도시하고 있다.
도1은 종래기술에 따른 대기전력절감장치를 도시하는 블록도이다.
상기 PWM IC 전원제어를 이용한 SMPS 대기전력절감장치는, 교류 전류를 직류전류로 변환하는 정류부, 상기 정류부로부터의 상기 직류 전류를 기기에 연결된 부하단에 필요한 직류 전원으로 만드는 변압기, 상기 정류부로부터의 상기 직류 전류에 의해 동작하여 상기 변압기에 흐르는 전류량을 조절하기 위한 펄스폭 변조 신호를 발생하는 PWM 컨트롤러, 상기 변압기로부터의 상기 직류 전류의 상기 부하단으로의 공급을 스위칭하는 트랜지스터를 포함하는 SMPS에 있어서, 상기 부하단에서 넘어오는 부하변동신호의 크기를 상기 기기의 대기모드 판별용 기준전압과 비교하여 비교결과에 따른 대기모드 판별 신호를 발생하는 대기모드 판별부와, 상기 대기모드 판별부로부터의 상기 대기모드 판별 신호에 따라 입력 기준 클럭을 카운팅하여 카운팅 값을 출력하는 카운터와, 상기 카운터로부터의 상기 카운팅 값을 입력 클럭으로 인가받고, 상기 대기모드 판별부로부터의 상기 대기모드 판별 신호가 일정시간 동안 연속하여 유지함을 비교하여 바교 결과에 따른 슬립모드 판별 신호를 발생하는 슬립모드 판별부와, 상기 슬립모드 판별부로부터의 상기 슬립모드 판별 신호에 따라 상기 PWM 컨트롤러의 상기 직류 전류의 공급을 제어하는 전원 제어부를 포함하는 것을 특징으로 한다.
상기한 바와 같은 종래기술에 의하면, 부하단에 연결된 기기의 대기모드 상태가 일정시간 이상으로 유지될 경우 SMPS 내의 MOSFET 게이트 드라이브 신호가 발생하지 않는 슬립모드 상태로 변경되도록 함으로써 대기모드 상태의 전력소모를 줄여줄 수 있도록 한다. 즉, 게이트를 구동하지 않는 오프구간을 만들어 대기전력 소비를 저감하는 것이다.
그러나, 종래기술의 경우 대기전력 소비를 최소화하기 위해 게이트가 구동하지 않는 오프구간을 일정 구간 이상으로 늘리면 전원이 죽어버리는 현상이 발생하기 때문에 단순 슬립모드로는 대기전력을 저감시키는 데에 한계가 있는 실정이다.
한편, 전자기기마다 대기모드시 소모되는 전류의 양이 다르기 때문에 전자기기의 종류에 적합한 주파수를 선택하여야 하나, 종래기술의 경우 이를 조절하지 못해 전자기기별로 대기전력 슬립모드를 최적화하기 힘든 문제점이 있다.
KR 10-1357727 B1 KR 10-2014-0001674 A
앞선 배경기술에서 도출된 문제점을 해결하기 위한 본 발명의 목적은, 대기전력 소비를 최소화하기 위한 게이트 오프구간을 최대한 늘리고, 전자기기의 종류에 적합한 슬립모드 주파수를 용이하게 조절할 수 있도록 하는 대기전력 저감모드를 가지는 클록생성회로 및 이를 이용한 플라이백 컨버터를 제공하는것이다.
상기한 목적은, 본 발명의 실시예에 따라, 외부로부터 대기전력을 저감하기 위한 슬립모드 신호를 입력받으면 기설정된 듀티비에 따라 다발성 묶음 주파수를 생성하여 트랜지스터의 게이트를 대기전력 저감모드로 구동시키는 클록생성회로에 있어서, 기설정된 주기로 분주된 제1클록을 제공하는 메인클록부와; 상기 제1클록을 이용하여 상기 제1클록의 주파수보다 낮은 주파수를 생성 및 제공하는 보조클록부와; 상기 제1클록의 주파수에 따라 기설정된 제1비트부터 상기 제1비트보다 큰 제2비트까지 카운팅 연산하는 스텝카운터와; 셋(Set) 입력은 상기 제1멀티플렉서의 출력과 연결되고 리셋(Reset) 입력은 상기 스텝카운터의 출력과 연결되어, 상기 스텝카운터의 제2비트까지 카운팅되는 경우 리셋 동작하는 래치부; 및 상기 제1클록 및 상기 래치부의 출력에 따라 다발성 묶음 주파수를 출력하는 출력부;를 포함하는 것을 특징으로 하는 대기전력 저감모드를 가지는 클록생성회로에 의해 달성된다.
여기서, 상기 보조클록부는, 상기 제1클록을 이용하여 상기 제1클록의 주파수보다 낮은 복수개의 주파수를 생성하는 클록디바이더와, 주파수 선택 신호의 입력에 따라 상기 복수개의 주파수 중 어느 하나의 주파수를 선택하여 선택된 주파수의 제2클록을 출력하는 제1멀티플렉서를 포함할 수 있다.
그리고, 상기 묶음 주파수의 다발수는 상기 스텝카운터의 기설정된 비트수에 의해 조절된다.
한편, 상기한 목적은, 본 발명의 다른 실시예에 따라, 교류전류를 직류전류로 변환하는 정류부와, 상기 정류부에서 변환된 직류전류를 부하단에 필요한 직류전원으로 변압하는 변압부와, 상기 변압부로 흐르는 직류전류를 스위칭하는 트랜지스터를 포함하는 플라이백 컨버터에 있어서, 상기 변압부의 1차측 보조권선 전압을 샘플링하여 출력전압을 감지하는 샘플홀드부와; 상기 샘플홀드부의 출력단에 연결된 저항 및 비교기로 이루어진 에러엠프의 출력값을 이용하여 슬립모드를 판단하는 슬립모드 판별부; 및 전술한 실시예에 따른 대기전력 저감모드를 가지는 클록생성회로;를 포함하는 것을 특징으로 하는 플라이백 컨버터에 의해 달성된다.
상기한 실시예에 따른 본 발명은, 슬립모드(sleep mode)시 게이트 오프 주기마다 묶음 주파수를 생성함으로써 게이트가 구동하지 않는 오프구간을 더욱 늘리는 딥슬립모드(deep sleep mode)가 가능해지므로 대기전력 소비를 최소화할 수 있는 효과가 있다.
또한, 다발성 묶음 주파수를 생성하는 클록생성회로를 통해 다양한 전자기기의 특성에 적합한 슬립모드 주파수를 용이하게 조절할 수 있는 효과가 있다.
뿐만 아니라, 딥슬립모드 진입시 20Hz 내지 20kHz의 가청 주파수 대역에서 동작하는 것을 피할 수 있어 전원장치의 소음 문제를 해결할 수 있는 효과가 있다.
도1은 종래기술에 따른 대기전력절감장치를 도시하는 블록도이고,
도2는 본 발명의 실시예에 따른 대기전력 저감모드를 가지는 클록생성회로를 도시하는 회로도이고,
도3은 본 발명의 실시예에 따른 딥슬립모드에서의 게이트 구동 신호 파형을 나타내는 그래프이고,
도4는 도3의 게이트 구동 신호 파형이 출력되는 원리를 설명하기 위한 그래프이고,
도5는 본 발명의 다른 실시예에 따라 도2의 클록생성회로가 적용된 플라이백 컨버터를 도시하는 블록도이다.
이하, 첨부된 도면들을 참조하면서 본 발명의 바람직한 실시예에 대해 상세히 설명하기로 한다. 한편, 해당 기술분야의 통상적인 지식을 가진자로부터 용이하게 알 수 있는 구성과 그에 대한 작용 및 효과에 대한 도시 및 상세한 설명은 간략히 하거나 생략하고 본 발명과 관련된 부분들을 중심으로 상세히 설명하도록 한다.
본 발명의 실시예에 따른 대기전력 저감모드를 가지는 클록생성회로는, 도2에 도시된 바와 같이, 메인클록부(610), 보조클록부(620), 스텝카운터(630), 래치부(640) 및 출력부(650)을 포함한다. 이러한 구성의 클록생성회로는 외부로부터 대기전력을 저감하기 위한 슬립모드 신호를 입력받으면 기설정된 듀티비에 따라 다발성 묶음 주파수를 생성하여 트랜지스터의 게이트를 대기전력 저감모드로 구동시키게 된다.
상기 메인클록부(610)는 기설정된 주기로 분주된 제1클록을 제공하는 것으로, 제1출력은 보조클록부(620)와 연결되고 제2출력은 제2멀티플렉서(660)와 연결된다.
상기 보조클록부(620)는 제1클록을 이용하여 상기 제1클록의 주파수보다 낮은 주파수를 생성 및 제공한다. 이러한 보조클록부(620)는 상기 메인클록부(610)와 같이 단일의 유닛이 배치될 수 있으며, 다르게는 본 실시예에서와 같이 클록디바이더(622)와 제1멀티플렉서(624)로 구성될 수 있다. 여기서, 상기 클록디바이더(622)는 상기 제1클록을 이용하여 상기 제1클록의 주파수보다 낮은 복수개의 주파수를 생성하고, 상기 제1멀티플렉서(624)는 주파수 선택 신호의 입력에 따라 상기 복수개의 주파수 중 어느 하나의 주파수를 선택하여 선택된 주파수의 제2클록을 출력하게 된다. 이러한 제1멀티플렉서(624)에는 딥슬립모드(deep sleep mode)를 위한 주파수 제어 신호(CN)가 외부에서 입력될 수 있다.
상기 스텝카운터(630)는 상기 제1클록의 주파수에 따라 기설정된 제1비트부터 상기 제1비트보다 큰 제2비트까지 카운팅 연산한다. 이러한 스텝카운터(630)는 소정 비트(bit)수가 기설정되어 상기 묶음 주파수의 다발수를 결정하게 되는데, 본 실시예에서는 4비트로 설정된 스텝카운터(630)에 의해 16개를 한 다발로 하는 묶음 주파수가 생성된다. 따라서, 묶음 주파수 사이의 오프구간을 늘려 전원공급용 콘덴서의 충전 주기를 대폭 늘릴 수 있으며, 이로 인해 게이트를 구동하지 않는 오프구간을 대폭 늘려 대기전력 소비를 크게 낮추면서도 전원이 죽지 않고 정상적으로 작동하도록 유지할 수 있다. 즉, 전자기기마다 오프구간에서 소모하는 전류의 양이 다르기 때문에 외부 제어 신호(CN)를 이용하여 딥슬립모드 주파수를 선택할 수 있도록 한다. 이러한 스텝카운터(630)는 제1입력이 래치부(640)의 리셋 출력과 연결되고, 제2입력은 상기 메인클록부(610)와 제2멀티플렉서(660) 사이의 접점에 연결된다.
상기 래치부(640)는 셋(Set) 입력이 상기 보조클록부(620)의 출력과 연결되고 리셋(Reset) 입력은 상기 스텝카운터(630)의 출력과 연결되어, 상기 스텝카운터(630)의 제2비트까지 카운팅되는 경우 리셋 동작한다. 이러한 래치부(640)의 동작에 의해 주파수 다발의 두께가 결정됨과 동시에 상기 스텝카운터(630)와 연동하여 한 다발에 뭉쳐지는 주파수 개수가 결정된다.
상기 출력부(650)는 상기 제1클록 및 상기 래치부(640)의 출력에 따라 도3과 같은 다발성 묶음 주파수를 출력한다. 이러한 출력부(650)는 제1입력이 상기 래치부(640)의 Q출력과 연결되고, 제2입력은 상기 메인클록부(610)와 제2멀티플렉서(660) 사이의 접점에 연결된다. 이와 같은 출력부(650)는 본 실시예에서와 같이 AND게이트로 이루어질 수 있으며, 제1입력에 입력되는 제1클록 신호 및 제2입력에 입력되는 주파수 다발 신호를 곱연산하여 도3과 같이 주파수가 다발로 뭉쳐질 수 있도록 한다.
상기 출력부(650)의 출력은 제2멀티플렉서(660)의 제1입력에 연결되고, 상기 제2멀티플렉서(660)의 제2입력에는 상기 메인클록부(610)의 제2출력과 연결될 수 있다. 여기서, 상기 제2멀티플렉서(660)는 전원장치가 대기모드 또는 정상모드인지에 따라 상기 출력부(650)의 출력신호 또는 상기 메인클록부(610)의 출력신호 중 하나를 선택하여 출력하게 된다.
도4는 도3의 게이트 구동 신호 파형이 출력되는 원리를 설명하기 위한 그래프이다.
먼저, 메인클록부(610)에서 출력되는 제1클록은 정상모드시 트랜지스터의 게이트에 인가되는 것으로서 주전원 공급을 위한 높은 주파수의 출력파형을 나타낸다. 그리고, 보조클럭부(620)에서 출력되는 제2클록은 상기 메인클록부(610)의 제1클록을 이용하여 상기 제1클록의 주파수보다 낮은 주파수의 출력파형을 나타낸다. 여기서, 상기 보조클록부(620)의 제2클록은 래치부(640)를 셋시켜 Q 출력이 1이 되도록 하여 하이신호를 하이가 되도록 유지하게 되는데, 이때 스텝카운터(630)가 기설정된 비트수에 따라 초기화되면 상기 래치부(640)를 리셋시켜 Q 출력이 0이 되도록 하여 상기 Q 출력의 하이신호가 일정 구간만 유지되도록 한다. 이에 따라, 출력부(650)는 상기 제1클록과 상기 래치부(640)의 Q 출력의 하이신호 구간이 곱연산되도록 하여 주기적으로 다발성 묶음 주파수가 출력되도록 한다.
한편, 본 발명의 다른 실시예에 따라, 상술한 클록생성회로(600)는 도5에 도시된 바와 같이 플라이백 컨버터에 적용될 수 있다.
상기 플라이백 컨버터는, 교류전류를 직류전류로 변환하는 정류부와, 상기 정류부에서 변환된 직류전류를 부하단에 필요한 직류전원으로 변압하는 변압부와, 상기 변압부로 흐르는 직류전류를 스위칭하는 트랜지스터(10)를 포함하는 것을 전제로 하며, 도5에 도시된 바와 같이, 상기 변압부의 1차측 보조권선 전압을 샘플링하여 출력전압을 감지하는 샘플홀드부(200)와, 상기 샘플홀드부(200)의 출력단에 연결된 저항 및 비교기로 이루어진 에러엠프의 출력값을 이용하여 슬립모드를 판단하는 슬립모드 판별부(400)와, 앞선 실시예에서 설명한 클록생성회로(600)를 포함한다.
여기서, 상기 샘플홀드부(200)는 1차측 보조권선에 직렬로 연결된 두 저항 사이의 접점에 연결되는 것으로, 상기 보조권선에 연결된 두 저항에 의해 분배된 전압이 입력된다. 이러한 샘플홀드부(200)는 상기 보조권선의 전압을 콘덴서에 샘플링 충전하여 출력전압 정보를 획득한다.
그리고, 상기 슬립모드 판별부(400)는 저항 및 비교기로 구성되어 비교전압을 기준으로 슬립모드를 판단하는 신호를 출력하는 것으로, 슬립모드 식별을 위한 다양한 회로가 설계될 수 있음은 물론이다.
지금까지 설명한 본 발명의 실시예에 의하면, 슬립모드(sleep mode)시 게이트 오프 주기마다 묶음 주파수를 생성함으로써 게이트가 구동하지 않는 오프구간을 더욱 늘리는 딥슬립모드(deep sleep mode)가 가능해지므로 대기전력 소비를 최소화할 수 있는 효과가 있다. 또한, 다발성 묶음 주파수를 생성하는 클록생성회로를 통해 다양한 전자기기의 특성에 적합한 슬립모드 주파수를 용이하게 조절할 수 있는 효과가 있다. 뿐만 아니라, 딥슬립모드 진입시 20Hz 내지 20kHz의 가청 주파수 대역에서 동작하는 것을 피할 수 있어 전원장치의 소음 문제를 해결할 수 있는 효과가 있다.
전술한 내용은 후술할 발명의 청구범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 상술하였다. 상술한 실시예들은 해당 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상의 범위에서 다양한 수정 및 변경이 가능할 것이다. 이러한 다양한 수정 및 변경 또한 본 발명의 기술적 사상의 범위 내라면 하기에서 기술되는 본 발명의 청구범위에 속한다 할 것이다.
10: 트랜지스터 200: 샘플홀드부
400: 슬립모드 판별부 600: 클록생성회로
610: 메인클록부 620: 보조클록부
622: 클록디바이더 624: 제1멀티플렉서
630: 스텝카운터 640: 래치부
650: 출력부 660: 제2멀티플렉서

Claims (4)

  1. 외부로부터 대기전력을 저감하기 위한 슬립모드 신호를 입력받으면 기설정된 듀티비에 따라 다발성 묶음 주파수를 생성하여 트랜지스터의 게이트를 대기전력 저감모드로 구동시키는 클록생성회로에 있어서,
    기설정된 주기로 분주된 제1클록을 제공하는 메인클록부;
    상기 제1클록을 이용하여 상기 제1클록의 주파수보다 낮은 주파수를 생성 및 제공하는 보조클록부;
    상기 제1클록의 주파수에 따라 기설정된 제1비트부터 상기 제1비트보다 큰 제2비트까지 카운팅 연산하는 스텝카운터;
    셋(Set) 입력은 상기 제1멀티플렉서의 출력과 연결되고 리셋(Reset) 입력은 상기 스텝카운터의 출력과 연결되어, 상기 스텝카운터의 제2비트까지 카운팅되는 경우 리셋 동작하는 래치부; 및
    상기 제1클록 및 상기 래치부의 출력에 따라 다발성 묶음 주파수를 출력하는 출력부;
    를 포함하는 것을 특징으로 하는 대기전력 저감모드를 가지는 클록생성회로.
  2. 제1항에 있어서,
    상기 보조클록부는,
    상기 제1클록을 이용하여 상기 제1클록의 주파수보다 낮은 복수개의 주파수를 생성하는 클록디바이더와,
    주파수 선택 신호의 입력에 따라 상기 복수개의 주파수 중 어느 하나의 주파수를 선택하여 선택된 주파수의 제2클록을 출력하는 제1멀티플렉서를 포함하는 것을 특징으로 하는 대기전력 저감모드를 가지는 클록생성회로.
  3. 제1항에 있어서,
    상기 묶음 주파수의 다발수는 상기 스텝카운터의 기설정된 비트수에 의해 조절되는 것을 특징으로 하는 대기전력 저감모드를 가지는 클록생성회로.
  4. 교류전류를 직류전류로 변환하는 정류부와, 상기 정류부에서 변환된 직류전류를 부하단에 필요한 직류전원으로 변압하는 변압부와, 상기 변압부로 흐르는 직류전류를 스위칭하는 트랜지스터를 포함하는 플라이백 컨버터에 있어서,
    상기 변압부의 1차측 보조권선 전압을 샘플링하여 출력전압을 감지하는 샘플홀드부;
    상기 샘플홀드부의 출력단에 연결된 저항 및 비교기로 이루어진 에러엠프의 출력값을 이용하여 슬립모드를 판단하는 슬립모드 판별부; 및
    제1항 내지 제3항 중 어느 한 항에 따른 대기전력 저감모드를 가지는 클록생성회로;
    를 포함하는 것을 특징으로 하는 플라이백 컨버터.
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