KR20150132431A - 추론을 지원하는 게스트 반환 주소 스택 에뮬레이션을 위한 방법 및 장치 - Google Patents

추론을 지원하는 게스트 반환 주소 스택 에뮬레이션을 위한 방법 및 장치 Download PDF

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Abstract

비순차적 마이크로프로세서 파이프라인 내에 게스트 반환 주소 스택을 유지하기 위한 마이크로프로세서 구현 방법이 개시된다. 이 방법은 게스트 주소 공간 내의 복수의 명령어를 고유 주소 공간 내의 대응하는 복수의 명령어로 맵핑하는 단계를 포함한다. 실행 동안 인출된 고유 주소 공간 내의 각각의 함수 호출 명령어에 대해, 이 방법은 (a) 함수 호출에 응답하여 현재 엔트리를 게스트 반환 주소 스택(GRAS) 내로 푸시하는 단계 - GRAS는 파이프라인의 인출 스테이지에 유지되고, 현재 엔트리는 함수 호출과 관련된 게스트 타겟 반환 주소 및 대응하는 고유 타겟 반환 주소 양자에 관한 정보를 포함함 -; (b) 반환 명령어의 처리에 응답하여 GRAS로부터 현재 엔트리를 팝핑하는 단계; 및 (c) GRAS로부터의 팝핑 후에 현재 엔트리 내의 고유 타겟 반환 주소로부터 명령어들을 인출하는 단계를 수행하는 단계도 포함한다.

Description

추론을 지원하는 게스트 반환 주소 스택 에뮬레이션을 위한 방법 및 장치{METHOD AND APPARATUS FOR GUEST RETURN ADDRESS STACK EMULATION SUPPORTING SPECULATION}
본 발명에 따른 실시예들은 일반적으로 마이크로프로세서 아키텍처에 관한 것으로서, 더 구체적으로는 비순차적(OOO; Out-Of-Order) 마이크로프로세서에 대한 에뮬레이션된 아키텍처(emulated architecture)에 관한 것이다.
많은 타입의 디지털 컴퓨터 시스템은 코드 변형/변환 또는 에뮬레이션을 이용하여 소프트웨어 기반 기능을 구현한다. 일반적으로, 변환 및 에뮬레이션 양자는 소프트웨어 명령어들의 프로그램을 검사하고, 명령어들이 컴퓨터 시스템에 "고유(native)"하지 않은 경우에도 소프트웨어 명령어들에 의해 지시되는 기능들 및 액션들을 수행하는 것을 포함한다. 예를 들어, 에뮬레이션된 아키텍처에서, 비-고유(또는 게스트) 명령어들은 컴퓨터 시스템의 하드웨어 상에 실행되도록 설계되는 고유 명령어들의 형태로 맵핑될 수 있다.
2012년 1월 27일자로 출원된 관련 미국 특허 출원 제13/359,767호, "GUEST INSTRUCTION TO NATIVE INSTRUCTION RANGE BASED MAPPING USING A CONERSION LOOK ASIDE BUFFER OF A PROCESSOR", Attorney Docket SMII-0030, Mohammad Abdallah(이하, "출원 제13/359,767호"로서 지칭됨)에 상세히 설명된 바와 같이, 에뮬레이션된 아키텍처에서 게스트 명령어 블록들은 고유 변환 블록들로 변환 또는 맵핑된다. 출원 제13/359,767호에 설명된 바와 같이, 에뮬레이션된 아키텍처 내의 게스트 명령어들은 다수의 상이한 게스트 명령어 아키텍처(예로서, Java, x86, MIPS 등)로부터 유래할 수 있으며, 다수의 게스트 명령어 블록은 하나 이상의 대응하는 고유 변환 블록으로 변환될 수 있다. 이러한 변환은 명령어별로(on a per instruction basis) 발생한다. 예를 들어, 게스트 코드의 블록은 여러 개의 대응하는 고유 코드의 명령어 시퀀스로 변환될 수 있다.
또한, 출원 제13/359,767호에 설명된 바와 같이, 에뮬레이션된 아키텍처들에서 게스트 주소들과 고유 주소들 간의 맵핑을 제공하기 위해 변환 색인 버퍼(CLB; Conversion Lookaside Buffer)와 같은 구조체가 일반적으로 사용된다. 통상적으로 변환 색인 버퍼는 게스트 및 고유 블록들 간의 주소 맵핑들을 캐싱하는 데 사용되며, 따라서 가장 자주 만나는 고유 변환 블록들은 프로세서에 대한 저지연 가용성을 통해 액세스된다. CLB의 사용은 고유 프로세서 상에서의 실행을 위해 게스트 명령어 아키텍처로부터의 게스트 명령어들을 고유 명령어 아키텍처의 고유 명령어들로 변환하는 프로세스를 가속화한다. 게스트 명령어들은 CLB를 이용하여 고유 명령어들로 빠르게 변환되고, 빠른 실행을 위해 고유 프로세서 하드웨어로 파이프라이닝된다.
소정 예들에서, CLB는 게스트 공간 내의 동일 함수에 대한 함수 호출들로 인해 너무 많은 엔트리로 일시 범람(flood)할 수 있다. 함수 호출은 명령어 시퀀스 내로부터의 함수에 대한 호출 및 함수가 실행된 후의 명령어 시퀀스로의 반환 양자를 포함한다. 이어서, 게스트 공간 내의 함수로부터의 호출에 이어지는 각각의 반환(이하, "함수 반환"으로 지칭됨)을 위해, 새로운 대응하는 명령어 시퀀스가 통상적으로 고유 공간에서 함수의 반환 주소로부터 시작된다. 따라서, 각각의 그러한 반환을 위해 새로운 맵핑이 CLB 내에 생성되어야 할 것이다. 게스트 코드의 블록 내로부터 다수의 장소로부터 함수가 호출될 수 있으므로, 이것은 CLB 내의 함수에 대한 여러 개의 게스트 대 고유 맵핑(guest-to-native mapping)을 유발한다. 이것은 프로세서 파이프라인 내의 귀중한 자원인 CLB의 일시 범람을 유발하며, 이는 CLB 구조체의 매우 비효율적인 사용이다.
따라서, 게스트 코드 내의 함수 반환들을 위한 게스트 대 고유 맵핑들을 캐싱하기 위한 더 효율적이고 유연한 접근법을 생성하기 위한 방법 및 장치에 대한 필요성이 존재한다. 일 실시예에서, 게스트 반환 주소 스택(GRAS; Guest Return Address Stack)이라고 하는 전용 하드웨어 구조체를 이용하여 함수 반환들을 위한 맵핑들을 추론적으로 캐싱하며, GRAS 구조체는 함수 반환을 위한 게스트 주소 및 고유 주소 양자를 캐싱하고, GRAS 구조체는 프로세서 파이프라인의 프론트엔드에, 예로서 인출 스테이지(fetch stage)에 존재한다. 맵핑이 생성된 후, 코드 내에서 함수를 만날 때, 함수 반환의 타겟에 대한 예측을 결정하기 위해 GRAS가 탐색된다. 따라서, 이것은 CLB가 동일 함수로부터의 함수 반환들과 관련된 다수의 엔트리로 범람하는 것을 방지하며, CLB 내의 귀중한 공간을 유리하게 보존한다.
본 발명의 일 실시예에서, GRAS는 하드웨어로 구현되며, 함수 반환의 타겟을 예측하는 데 사용된다. 따라서, 일 실시예에서, 스택 동작(stack operation)들은 비순차적(OOO) 마이크로프로세서의 인출 유닛 내에서 추론적으로 수행된다. 그러나, 깊고 넓은 수퍼스칼라 프로세서에서는, 실행 동안 코드 내에서 만날 수 있는 많은 호출 및 반환이 존재할 수 있다. GRAS 내에서 생성되는 맵핑들 중 일부는 예측 실패 경로(mispredicted path) 상의 함수들과 관련될 수 있으므로(예로서, 추론(speculation)이 부정확할 수 있으므로), GRAS 내의 스택 정보는 손상될 수 있다.
본 발명의 일 실시예에서, GRAS는 스택의 손상을 방지하기 위해 연결 리스트 구조체(linked list structure)와 유사하게 유지 및 갱신된다. 예를 들어, GRAS는 각각의 엔트리가 이전 엔트리에 대한 포인터를 지니는 순환 버퍼를 이용하여 구현될 수 있다. 또한, 일 실시예에서, 2개의 전역 변수가 유지되며, 그 중 하나는 스택의 정상을 가리키고, 다른 하나는 GRAS 내의 다음 가용 엔트리를 가리킨다. 함수 호출과 관련된 새로운 맵핑이 다음 가용 엔트리 내에 삽입되며, 따라서 어떠한 엔트리도 겹쳐쓰기되지 않는다. 따라서, 예측 실패(misprediction)의 경우에, GRAS 내의 엔트리들을 계속 추적하는 데 사용되는 포인터들을 간단히 조정하여 이전 상태를 복구할 수 있다. 어떠한 엔트리도 겹쳐쓰기되지 않으므로, GRAS 구조체의 연결 리스트 구현은 예측 실패의 경우에 스택의 손상을 방지한다.
일 실시예에서, 비순차적 마이크로프로세서 파이프라인 내에 게스트 반환 주소 스택을 유지하기 위한 마이크로프로세서 구현 방법이 제공된다. 이 방법은 게스트 주소 공간 내의 복수의 명령어를 고유 주소 공간 내의 대응하는 복수의 명령어로 맵핑하는 단계를 포함한다. 실행 동안 인출된 고유 주소 공간 내의 각각의 함수 호출 명령어에 대해, 이 방법은 (a) 함수 호출에 응답하여 현재 엔트리를 게스트 반환 주소 스택(GRAS) 내로 푸시(push)하는 단계 - GRAS는 파이프라인의 인출 스테이지에 유지되고, 현재 엔트리는 함수 호출과 관련된 게스트 타겟 반환 주소 및 대응하는 고유 타겟 반환 주소 양자에 관한 정보를 포함함 -; (b) 반환 명령어의 처리에 응답하여 GRAS로부터 현재 엔트리를 팝핑(popping)하는 단계; 및 (c) GRAS로부터의 팝핑 후에 현재 엔트리 내의 고유 타겟 반환 주소로부터 명령어들을 인출하는 단계를 수행하는 단계도 포함한다.
아래의 상세한 설명은 첨부 도면들과 함께 본 발명의 특징 및 장점들의 보다 양호한 이해를 제공할 것이다.
본 발명의 실시예들은 첨부 도면들 내에 한정이 아니라 예시적으로 도시되며, 도면들에서 동일한 참조 번호들은 유사한 요소들을 지시한다.
도 1은 본 발명의 실시예들에 따른 예시적인 컴퓨터 시스템이다.
도 2는 본 발명의 일 실시예에 따른, 본 발명의 실시예들이 구현될 수 있는 비순차적 마이크로프로세서에 대한 파이프라인의 파이프 스테이지들의 예시적인 도면이다.
도 3a는 게스트 주소 공간 내의 함수들의 예시적인 시리즈를 나타낸다.
도 3b는 게스트 주소 공간에 존재하는 도 3a의 함수들의 고유 주소 공간으로의 맵핑으로부터 생성되는 각각의 명령어 시퀀스를 나타낸다.
도 4a는 동일 함수를 여러 번 인보크(invoke)하는 게스트 주소 공간 내의 명령어들의 예시적인 시퀀스를 나타낸다.
도 4b 및 4c는 본 발명의 실시예들에 따른, GRAS를 갱신하는 방식을 나타낸다.
도 5는 본 발명의 실시예들에 따른, GRAS를 갱신하는 방식의 다른 예를 나타낸다.
도 6은 GRAS가 정규 스택으로서 유지되는 경우에 손상될 수 있는 방식의 일례를 나타낸다.
도 7은 본 발명의 일 실시예에 따른, 도 6에 도시된 명령어 시퀀스에 응답하여 GRAS의 연결 리스트 구현이 추론적으로 갱신되는 방식을 나타낸다.
도 8은 본 발명의 일 실시예에 따른, 분기 예측 실패에 응답하여 GRAS의 연결 리스트 구현이 갱신되는 방식을 나타낸다.
도 9는 본 발명의 실시예들에 따른, 게스트 반환 주소 스택을 유지하기 위한 예시적인 컴퓨터 제어 프로세스에 대한 흐름도(900)를 나타낸다.
이제, 본 개시 내용의 다양한 실시예들이 더 상세히 참조되며, 그 예들은 첨부 도면들에 도시된다. 이들 실시예와 관련하여 설명되지만, 그들은 본 개시 내용을 이들 실시예로 한정하도록 의도되지 않는다는 것을 이해할 것이다. 이와 달리, 본 개시 내용은 첨부된 청구항들에 의해 정의되는 바와 같은 본 개시 내용의 사상 및 범위 내에 포함될 수 있는 대안들, 변경들 및 균등물들을 커버하도록 의도된다. 더구나, 본 개시 내용의 아래의 상세한 설명에서는, 본 개시 내용의 충분한 이해를 제공하기 위해 다양한 특정 상세들이 설명된다. 그러나, 본 개시 내용은 이러한 특정 상세들 없이도 실시될 수 있다는 것을 이해할 것이다. 다른 예들에서는, 본 개시 내용의 양태들을 불필요하게 불명확하게 하지 않기 위해 공지 방법들, 절차들, 컴포넌트들 및 회로들은 상세히 설명되지 않았다.
표기법 및 명명법
아래의 상세한 설명들 중 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 동작들의 절차들, 로직 블록들, 처리 및 다른 심벌 표현들과 관련하여 제공된다. 이러한 설명들 및 표현들은 데이터 처리 분야의 기술자들이 그들의 연구의 내용을 그 분야의 다른 기술자들에게 가장 효과적으로 전달하는 데 사용하는 수단들이다. 본원에서, 절차, 로직 블록, 프로세스 등은 원하는 결과를 유도하는 단계들 또는 명령어들의 일관된 시퀀스인 것으로 간주된다. 단계들은 물리적인 양들의 물리적인 조작들을 이용하는 단계들이다. 통상적으로, 반드시 그렇지는 않지만, 이러한 양들은 컴퓨터 시스템에서 저장, 전송, 결합, 비교 및 달리 조작될 수 있는 전기 또는 자기 신호들의 형태를 취한다. 때때로, 주로 일반적인 사용의 이유로, 이러한 신호들을 트랜잭션, 비트, 값, 요소, 심벌, 문자, 샘플, 픽셀 등으로서 지칭하는 것이 편리한 것으로 입증되었다.
그러나, 이들 및 유사한 용어들 모두는 적절한 물리적인 양들과 관련되어야 하며, 이러한 양들에 적용되는 편리한 라벨들일 뿐이라는 것을 기억해야 한다. 구체적으로 달리 설명되지 않는 한, 아래의 설명으로부터 명백한 바와 같이, 본 개시 내용 전반에서 "맵핑(mapping)", "푸싱(pushing)", "팝핑(popping)", "인출(fetching)" 및 "결정(determining)" 등과 같은 용어들을 사용하는 설명들은 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스 또는 프로세서(예로서, 도 1의 시스템(110))의 액션들 및 프로세스들(예로서, 도 9의 흐름도(900))을 참조하는 것으로 인식된다. 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스는 컴퓨터 시스템 메모리들, 레지스터들 또는 다른 그러한 정보 저장, 전송 또는 디스플레이 디바이스들 내에 물리적(전자적) 양들로서 표현되는 데이터를 조작하고 변환한다.
본 명세서에서 설명되는 실시예들은 하나 이상의 컴퓨터 또는 다른 디바이스에 의해 실행되는, 프로그램 모듈들과 같은, 소정 형태의 컴퓨터 판독 가능 저장 매체 상에 상주하는 컴퓨터 실행 가능 명령어들의 일반적인 상황에서 설명될 수 있다. 한정이 아니라 예로서, 컴퓨터 판독 가능 저장 매체는 비일시적 컴퓨터 판독 가능 저장 매체 및 통신 매체를 포함하고, 비일시적 컴퓨터 판독 가능 저장 매체는 일시적 전파 신호를 제외한 모든 컴퓨터 판독 가능 매체를 포함한다. 일반적으로, 프로그램 모듈들은 특정 작업들을 수행하거나 특정 추상 데이터 타입들을 구현하는 루틴, 프로그램, 객체, 컴포넌트, 데이터 구조 등을 포함한다. 프로그램 모듈들의 기능은 다양한 실시예들에서 요구되는 바에 따라 결합 또는 분산될 수 있다.
컴퓨터 저장 매체는 컴퓨터 판독 가능 명령어, 데이터 구조, 프로그램 모듈 또는 다른 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현되는 휘발성 및 비휘발성, 이동식 및 비이동식 매체를 포함한다. 컴퓨터 저장 매체는 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), EEPROM(electrically erasable programmable ROM), 플래시 메모리 또는 다른 메모리 기술, 컴팩트 디스크 ROM(CD-ROM), DVD(digital versatile disk) 또는 다른 광학 저장 장치, 자기 카세트, 자기 테이프, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스, 또는 원하는 정보를 저장하는 데 사용될 수 있고, 그러한 정보를 검색하도록 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이에 한정되지 않는다.
통신 매체는 컴퓨터 실행 가능 명령어, 데이터 구조 및 프로그램 모듈을 구현할 수 있으며, 임의의 정보 전달 매체를 포함한다. 한정이 아니라 예로서, 통신 매체는 유선 네트워크 또는 직접 유선 접속과 같은 유선 매체, 및 음향, 무선 주파수(RF), 적외선 및 다른 무선 매체와 같은 무선 매체를 포함한다. 전술한 임의의 것들의 조합들도 컴퓨터 판독 가능 매체의 범위 내에 포함될 수 있다.
도 1은 본 개시 내용의 일 실시예의 프로세서(114)와 통합될 수 있는 컴퓨팅 시스템(110)의 일례의 블록도이다. 컴퓨팅 시스템(110)은 컴퓨터 판독 가능 명령어를 실행할 수 있는 임의의 단일 또는 다중 프로세서 컴퓨팅 디바이스 또는 시스템을 광범위하게 나타낸다. 컴퓨팅 시스템(110)의 예는 워크스테이션, 랩탑, 클라이언트 측 단말기, 서버, 분산 컴퓨팅 시스템, 핸드헬드 디바이스 또는 임의의 다른 컴퓨팅 시스템 또는 디바이스를 포함하지만 이에 한정되지 않는다. 컴퓨팅 시스템(110)은 그의 가장 기본적인 구성에서 본 발명의 일 실시예의 적어도 하나의 프로세서(114), 및 시스템 메모리(116)를 포함할 수 있다.
프로세서(114)는 본 발명의 실시예들을 포함하며, 일반적으로 데이터를 처리하거나 명령어를 해석 및 실행할 수 있는 임의 타입 또는 형태의 처리 유닛을 나타낸다. 소정 실시예들에서, 프로세서(114)는 소프트웨어 애플리케이션 또는 모듈로부터 명령어를 수신할 수 있다. 이러한 명령어는 프로세서(114)가 본 명세서에서 설명 및/또는 예시되는 실시예들 중 하나 이상의 기능을 수행하게 할 수 있다. 일 실시예에서, 프로세서(114)는 비순차적 마이크로프로세서일 수 있다. 다른 실시예에서, 프로세서(114)는 수퍼스칼라 프로세서일 수 있다. 또 다른 실시예에서, 프로세서(114)는 병렬로 동작하는 다수의 프로세서를 포함할 수 있다.
시스템 메모리(116)는 일반적으로 데이터 및/또는 다른 컴퓨터 판독 가능 명령어를 저장할 수 있는 임의 타입 또는 형태의 휘발성 또는 비휘발성 저장 디바이스 또는 매체를 나타낸다. 시스템 메모리(116)의 예는 RAM, ROM, 플래시 메모리 또는 임의의 다른 적절한 메모리 디바이스를 포함하지만 이에 한정되지 않는다. 필요한 것은 아니지만, 소정 실시예들에서, 컴퓨팅 시스템(110)은 (예를 들어, 시스템 메모리(116)와 같은) 휘발성 메모리 유닛 및 (예로서, 주 저장 디바이스(132)와 같은) 비휘발성 저장 디바이스 양자를 포함할 수 있다.
컴퓨팅 시스템(110)은 프로세서(114) 및 시스템 메모리(116)에 더하여 하나 이상의 컴포넌트 또는 요소도 포함할 수 있다. 예를 들어, 도 1의 실시예에서, 컴퓨팅 시스템(110)은 메모리 제어기(118), 입출력(I/O) 제어기(120) 및 통신 인터페이스(122)를 포함하며, 이들 각각은 통신 기반구조(112)를 통해 상호접속될 수 있다. 통신 기반구조(112)는 일반적으로 컴퓨팅 디바이스의 하나 이상의 컴포넌트 사이의 통신을 용이하게 할 수 있는 임의 타입 또는 형태의 기반구조를 나타낸다. 통신 기반구조(112)의 예는 (ISA(Industry Standard Architecture), PCI(Peripheral Component Interconnect), PCIe(PCI Express) 또는 유사한 버스와 같은) 통신 버스 및 네트워크를 포함하지만 이에 한정되지 않는다.
메모리 제어기(118)는 일반적으로 메모리 또는 데이터를 처리하거나 컴퓨팅 시스템(110)의 하나 이상의 컴포넌트 간의 통신을 제어할 수 있는 임의 타입 또는 형태의 디바이스를 나타낸다. 예를 들어, 메모리 제어기(118)는 통신 기반구조(112)를 통한 프로세서(114), 시스템 메모리(116) 및 I/O 제어기(120) 간의 통신을 제어할 수 있다.
I/O 제어기(120)는 일반적으로 컴퓨팅 디바이스의 입력 및 출력 기능들을 조정 및/또는 제어할 수 있는 임의 타입 또는 형태의 모듈을 나타낸다. 예를 들어, I/O 제어기(120)는 컴퓨팅 시스템(110)의 하나 이상의 요소, 예로서 프로세서(114), 시스템 메모리(116), 통신 인터페이스(122), 디스플레이 어댑터(126), 입력 인터페이스(130) 및 저장 인터페이스(134) 사이의 데이터의 전송을 제어 또는 촉진할 수 있다.
통신 인터페이스(122)는 예시적인 컴퓨팅 시스템(110)과 하나 이상의 추가 디바이스 간의 통신을 촉진할 수 있는 임의 타입 또는 형태의 통신 디바이스 또는 어댑터를 광범위하게 나타낸다. 예를 들어, 통신 인터페이스(122)는 컴퓨팅 시스템(110)과 추가적인 컴퓨팅 시스템들을 포함하는 비공개 또는 공개 네트워크 간의 통신을 촉진할 수 있다. 통신 인터페이스(122)의 예는 (네트워크 인터페이스 카드와 같은) 유선 네트워크 인터페이스, (무선 네트워크 인터페이스 카드와 같은) 무선 네트워크 인터페이스, 모뎀 및 임의의 다른 적절한 인터페이스를 포함하지만 이에 한정되지 않는다. 일 실시예에서, 통신 인터페이스(122)는 인터넷과 같은 네트워크에 대한 직접 링크를 통해 원격 서버에 대한 직접 접속을 제공한다. 통신 인터페이스(122)는 또한 그러한 접속을 임의의 다른 적절한 접속을 통해 간접적으로 제공할 수 있다.
통신 인터페이스(122)는 또한 외부 버스 또는 통신 채널을 통한 컴퓨팅 시스템(110)과 하나 이상의 추가적인 네트워크 또는 저장 디바이스 간의 통신을 촉진하도록 구성되는 호스트 어댑터를 나타낼 수 있다. 호스트 어댑터의 예는 SCSI(Small Computer System Interface) 호스트 어댑터, USB(Universal Serial Bus) 호스트 어댑터, IEEE(Institute of Electrical and Electronics Engineers) 1394 호스트 어댑터, SATA(Serial Advanced Technology Attachment) 및 eSATA(External SATA) 호스트 어댑터, ATA(Advanced Technology Attachment) 및 PATA(Parallel ATA) 호스트 어댑터, 광섬유 채널 인터페이스 어댑터, 이더넷 어댑터 등을 포함하지만 이에 한정되지 않는다. 통신 인터페이스(122)는 또한 컴퓨팅 시스템(110)이 분산 또는 원격 컴퓨팅에 참여(engage)하는 것을 가능하게 할 수 있다. 예를 들어, 통신 인터페이스(122)는 원격 디바이스로부터 명령어를 수신하거나, 실행을 위해 명령어를 원격 디바이스로 전송할 수 있다.
도 1에 도시된 바와 같이, 컴퓨팅 시스템(110)은 디스플레이 어댑터(126)를 통해 통신 기반구조(112)에 결합된 적어도 하나의 디스플레이 디바이스(124)도 포함할 수 있다. 디스플레이 디바이스(124)는 일반적으로 디스플레이 어댑터(126)에 의해 전달되는 정보를 시각적으로 표시할 수 있는 임의 타입 또는 형태의 디바이스를 나타낸다. 유사하게, 디스플레이 어댑터(126)는 일반적으로 디스플레이 디바이스(124) 상에서의 표시를 위해 그래픽, 텍스트 및 다른 데이터를 전달하도록 구성되는 임의 타입 또는 형태의 디바이스를 나타낸다.
도 1에 도시된 바와 같이, 컴퓨팅 시스템(110)은 입력 인터페이스(130)를 통해 통신 기반구조(112)에 결합된 적어도 하나의 입력 디바이스(128)도 포함할 수 있다. 입력 디바이스(128)는 일반적으로 컴퓨터 또는 사람에 의해 생성되는 입력을 컴퓨팅 시스템(110)에 제공할 수 있는 임의 타입 또는 형태의 입력 디바이스를 나타낸다. 입력 디바이스(128)의 예는 키보드, 포인팅 디바이스, 음성 인식 디바이스 또는 임의의 다른 입력 디바이스를 포함하지만 이에 한정되지 않는다.
도 1에 도시된 바와 같이, 컴퓨팅 시스템(110)은 저장 인터페이스(134)를 통해 통신 기반구조(112)에 결합된 주 저장 디바이스(132) 및 백업 저장 디바이스(133)도 포함할 수 있다. 저장 디바이스들(132, 133)은 일반적으로 데이터 및/또는 다른 컴퓨터 판독 가능 명령어를 저장할 수 있는 임의 타입 또는 형태의 저장 디바이스 또는 매체를 나타낸다. 예를 들어, 저장 디바이스들(132, 133)은 자기 디스크 드라이브(예로서, 소위 하드 드라이브), 플로피 디스크 드라이브, 자기 테이프 드라이브, 광 디스크 드라이브, 플래시 드라이브 등일 수 있다. 저장 인터페이스(134)는 일반적으로 컴퓨팅 시스템(110)의 저장 디바이스들(132, 133)과 다른 컴포넌트들 사이에 데이터를 전송하기 위한 임의 타입 또는 형태의 인터페이스 또는 디바이스를 나타낸다.
일례에서는, 데이터베이스들(140)이 주 저장 디바이스(132) 내에 저장될 수 있다. 데이터베이스들(140)은 단일 데이터베이스 또는 컴퓨팅 디바이스의 부분들을 나타낼 수 있거나, 다수의 데이터베이스 또는 컴퓨팅 디바이스를 나타낼 수 있다. 예를 들어, 데이터베이스들(140)은 컴퓨팅 시스템(110)의 일부를 나타낼 수 있다(그에 저장될 수 있다). 대안으로서, 데이터베이스들(140)은 컴퓨팅 시스템(110)과 같은 컴퓨팅 디바이스에 의해 액세스될 수 있는 하나 이상의 물리적으로 분리된 디바이스를 나타낼 수 있다(그에 저장될 수 있다).
도 1을 계속 참조하면, 저장 디바이스들(132, 133)은 컴퓨터 소프트웨어, 데이터 또는 다른 컴퓨터 판독 가능 정보를 저장하도록 구성되는 이동식 저장 유닛으로부터 판독하고/하거나 그에 기입하도록 구성될 수 있다. 적절한 이동식 저장 유닛의 예는 플로피 디스크, 자기 테이프, 광 디스크, 플래시 메모리 디바이스 등을 포함하지만 이에 한정되지 않는다. 저장 디바이스들(132, 133)은 컴퓨터 소프트웨어, 데이터 또는 다른 컴퓨터 판독 가능 명령어가 컴퓨팅 시스템(110) 내에 로딩되는 것을 가능하게 하기 위한 다른 유사한 구조들 또는 디바이스들도 포함할 수 있다. 예를 들어, 저장 디바이스들(132, 133)은 소프트웨어, 데이터 또는 다른 컴퓨터 판독 가능 명령어를 판독 및 기입하도록 구성될 수 있다. 저장 디바이스들(132, 133)은 컴퓨팅 시스템(110)의 일부일 수도 있거나, 다른 인터페이스 시스템들을 통해 액세스되는 개별 디바이스들일 수 있다.
많은 다른 디바이스 또는 서브시스템이 컴퓨팅 시스템(110)에 접속될 수 있다. 이와 달리, 본 명세서에서 설명되는 실시예들을 실시하기 위해 도 1에 도시된 컴포넌트들 및 디바이스들 모두가 존재할 필요는 없다. 전술한 디바이스들 및 서브시스템들은 도 1에 도시된 것과 다른 방식들로 상호접속될 수도 있다. 컴퓨팅 시스템(110)은 또한 임의 수의 소프트웨어, 펌웨어 및/또는 하드웨어 구성을 이용할 수 있다. 예를 들어, 본 명세서에서 개시되는 실시예들은 컴퓨터 판독 가능 매체 상에 (컴퓨터 소프트웨어, 소프트웨어 애플리케이션, 컴퓨터 판독 가능 명령어 또는 컴퓨터 제어 로직으로도 지칭되는) 컴퓨터 프로그램으로서 인코딩될 수 있다.
컴퓨터 프로그램을 포함하는 컴퓨터 판독 가능 매체가 컴퓨팅 시스템(110) 내에 로딩될 수 있다. 이어서, 컴퓨터 판독 가능 매체 상에 저장된 컴퓨터 프로그램의 전부 또는 일부가 시스템 메모리(116) 및/또는 저장 디바이스들(132, 133)의 다양한 부분들 내에 저장될 수 있다. 프로세서(114)에 의해 실행될 때, 컴퓨팅 시스템(110) 내에 로딩된 컴퓨터 프로그램은 프로세서(114)가 본 명세서에서 설명 및/또는 예시되는 실시예들의 기능들을 수행하게 하고/하거나 수행하기 위한 수단이 되게 할 수 있다. 추가로 또는 대안으로서, 본 명세서에서 설명 및/또는 예시되는 실시예들은 펌웨어 및/또는 하드웨어에서 구현될 수 있다.
추론을 지원하는 게스트 반환 주소 스택 에뮬레이션을 위한 방법 및 장치
2012년 1월 27일자로 출원되고 본 명세서에 참고로 포함되는 관련 미국 특허 출원 제13/359,767호, "GUEST INSTRUCTION TO NATIVE INSTRUCTION RANGE BASED MAPPING USING A CONERSION LOOK ASIDE BUFFER OF A PROCESSOR", Attorney Docket SMII-0030, Mohammad Abdallah(이하, "출원 제13/359,767호"로서 지칭됨)에 상세히 설명된 바와 같이, 에뮬레이션된 아키텍처들에서 게스트 주소들과 고유 주소들 간의 맵핑을 제공하기 위해 변환 색인 버퍼(CLB)와 같은 구조체가 일반적으로 사용된다. 통상적으로 변환 색인 버퍼는 게스트 및 고유 블록들 간의 주소 맵핑들을 캐싱하는 데 사용되며, 따라서 가장 자주 만나는 고유 변환 블록들은 프로세서에 대한 저지연 가용성을 통해 액세스된다.
소정 상황들에서, 변환 색인 버퍼(CLB)는 게스트 공간 내의 동일 함수에 대한 함수 호출들로 인해 너무 많은 엔트리로 일시 범람할 수 있다. 함수 호출은 명령어 시퀀스 내로부터의 함수에 대한 호출 및 함수가 실행된 후의 명령어 시퀀스로의 역분기(branch back)인 반환 양자를 포함한다. 호출에 이어지는 각각의 반환(이하, "함수 반환"으로 지칭됨)을 위해, 새로운 대응하는 명령어 시퀀스가 통상적으로 고유 공간에서 함수의 반환 주소로부터 시작된다. 따라서, 각각의 그러한 반환을 위해 (게스트 주소로부터 대응하는 고유 반환 주소로의) 새로운 맵핑이 CLB 내에 생성되어야 할 것이다. 게스트 코드의 블록 내로부터 다수의 장소로부터 함수가 호출될 수 있으므로, 함수 반환의 각각의 인스턴스를 위한 새로운 맵핑의 생성은 CLB 내의 함수에 대한 여러 개의 게스트 대 고유 맵핑을 유발한다. 이것은 프로세서 파이프라인 내의 귀중한 자원인 CLB의 일시 범람을 유발하며, 이는 CLB 구조체의 매우 비효율적인 사용이다.
본 발명의 실시예들은 게스트 코드 내의 함수 반환들을 위한 게스트 대 고유 맵핑들을 캐싱하기 위한 더 효율적이고 유연한 접근법을 생성하기 위한 방법 및 장치를 제공한다. 일 실시예에서, 게스트 반환 주소 스택(GRAS)이라고 하는 전용 하드웨어 구조체를 이용하여, 프로세서 파이프라인의 프론트엔드에서 함수 반환들을 위한 맵핑들을 캐싱하며, GRAS 구조체는 함수 반환을 위한 게스트 주소 및 고유 주소 양자를 캐싱한다. 맵핑이 생성된 후, 코드 내에서 동일 함수를 만날 때, 함수 반환의 타겟에 대한 예측을 결정하기 위해 GRAS가 탐색된다. 따라서, 이것은 CLB가 동일 함수로부터의 함수 반환들과 관련된 다수의 엔트리로 범람하는 것을 방지하며, CLB 내의 귀중한 공간을 유리하게 보존한다.
본 발명의 일 실시예에서, GRAS는 하드웨어로 구현되며, 함수 반환의 타겟을 예측하는 데 사용된다. 따라서, 일 실시예에서, 스택 동작들은 통상적으로 비순차적(OOO) 마이크로프로세서의 인출 유닛 내에서 추론적으로 수행된다. 그러나, 깊고 넓은 수퍼스칼라 프로세서에서는, 실행 동안 코드 내에서 만날 수 있는 많은 호출 및 반환이 존재할 수 있다. GRAS 내에서 생성되는 맵핑들 중 일부는 예측 실패 경로 상의 함수들과 관련될 수 있으므로, GRAS 내의 스택 정보는 손상될 수 있다.
본 발명의 일 실시예에서, GRAS는 스택의 손상을 방지하기 위해 연결 리스트 구조체와 유사하게 유지 및 갱신된다. 예를 들어, GRAS는 각각의 엔트리가 이전 엔트리에 대한 포인터를 지니는 순환 버퍼를 이용하여 구현된다. 또한, 일 실시예에서, 스택의 정상을 가리키는 제1 전역 변수가 유지되고, GRAS 내의 다음 가용 엔트리를 가리키는 제2 전역 변수가 유지된다. 함수 호출과 관련된 새로운 맵핑이 다음 가용 엔트리 내에 삽입되며, 따라서 어떠한 엔트리도 겹쳐쓰기되지 않는다. 따라서, 예측 실패의 경우에, GRAS 내의 엔트리들을 계속 추적하는 데 사용되는 포인터들을 간단히 조정하여 이전 상태를 복구할 수 있다. 어떠한 엔트리도 겹쳐쓰기되지 않으므로, GRAS 구조체의 연결 리스트 구현은 예측 실패의 경우에 스택의 손상을 방지한다.
도 2는 본 발명의 실시예들에 따른 OOO 마이크로프로세서에 대한 예시적인 파이프라인의 파이프 스테이지들의 블록도이다.
명령어들이 인출 스테이지(202)에서 인출되고, 인출 스테이지(202) 내의 명령어 인출 큐(IFQ; instruction fetch queue)(미도시) 내에 배치된다. 명령어들은 일반적으로 실행 가능 프로그램 내에서 발견되는 오리지널 어셈블리 명령어들이다. 이러한 명령어들은 레지스터 파일(210) 내에 저장되는 아키텍처 레지스터(architectural register)들을 참조한다. 처음 인출된 명령어가 인터럽트되거나 예외를 생성하는 경우, 아키텍처 레지스터 파일(210)은 그 시점까지의 모든 명령어들의 결과들을 저장한다. 즉, 아키텍처 레지스터 파일은 디버깅 또는 다른 경우 동안 프로그램 중지점(program break point)으로 복귀하기 위해 저장 및 복원되어야 하는 상태를 저장한다.
OOO 마이크로프로세서에서, 명령어들은 데이터 종속성 제약들을 여전히 유지하면서 비순차적으로 실행된다. 명령어들은 임의의 순서로 종료될 수 있으므로, 아키텍처 레지스터 파일(210)은 비순차적 명령어들이 종료될 때의 그들의 결과들에 의해 변경될 수 없는데, 그 이유는 예외 또는 인터럽트의 경우에 그들의 값들을 정확하게 복원하는 것이 어렵기 때문이다. 따라서, 파이프라인에 들어가는 모든 명령어는 그의 결과를 저장할 수 있는 임시 레지스터를 제공받는다. 임시 레지스터들은 결국 관련 명령어가 리타이어(retire)될 때 프로그램 순서대로 아키텍처 레지스터 파일 내에 기입된다. 따라서, 명령어들이 비순차적으로 실행되는 경우에도, 아키텍처 레지스터 파일의 내용들은 명령어들이 프로그램 순서대로 실행되고 있는 것처럼 변경된다.
ROB(208)는 명령어 리타이어먼트(instruction retirement)의 프로세스를 용이하게 한다. 명령어들이 인출 유닛(202)으로부터 디스패치된 후, 그들은 디코드 모듈(204)에 의해 디코딩되어, R0B(208) 및 발행 큐(issue queue)(206)(IQ) 내에 배치된다. R0B(208) 및 IQ(206)는 스케줄러 모듈(272)의 일부일 수 있다. 명령어들이 IQ(206)로부터 비순차적으로 발행됨에 따라, 그들은 실행 모듈(212)에 의해 실행된다. 212에서의 명령어 실행은 데이터 종속성들이 유지되는 한은 비순차적인 것이 허용된다.
일 실시예에서, 라이트백(write back) 모듈(214)은 이러한 명령어들로부터의 결과적인 값들을 R0B(208) 내의 임시 레지스터들에 기입하고, R0B(208)에 의존하여 명령어들을 순차적으로 커미트(committing) 또는 "리타이어(retiring)"하는 것을 용이하게 할 것이다. 그러나, 상이한 실시예에서, 라이트백 모듈(214)은 명령어 실행으로부터 생성되는 값들을 분류 없이 직접 레지스터 파일(210) 내에 기입한다. 정렬되지 않은 요소들은 물리 메모리 내에 레지스터 파일(210)에 정렬되지 않은 방식으로 추가되고 나서, R0B 개시 프로토콜을 이용하여 리타이어먼트 스테이지에서 순차적으로 아키텍처 파일들로 리타이어된다.
IQ(206)로부터 비순차적으로 발행되는 명령어들은 로드들 및 저장들도 포함할 수 있다. 전술한 바와 같이, 로드들 및 저장들이 IQ(206)로부터 비순차적으로 발행될 때, 그러한 명령어들이 커미트될 수 있기 전에 해결(resolve)되어야 하는 그들 간의 메모리 종속성들이 존재한다. 따라서, 저장 명령어들은 로드 저장 큐(LSQ; Load Store Queue)(216) 내에 순차적으로 저장되는 한편, 로드들과 저장들 간의 종속성들은 R0B(208)의 도움으로 해결된다.
도 3a는 게스트 주소 공간 내의 함수들의 예시적인 시리즈를 나타낸다. 메인 함수(351)는 함수 A(354)에 대한 호출을 포함한다. 함수 A(354)는 함수 B(356)에 대한 호출을 포함한다. 메인 함수(351) 내의 함수 A에 대한 호출에 이어지는 명령어는 L0(321)이고, 따라서 L0(321)은 함수 A(354)로부터의 반환 주소이다. 함수 A(354) 내의 함수 B에 대한 호출에 이어지는 명령어는 L1(322)이고, 따라서 L1(322)은 함수 B(356)로부터의 반환 주소이다.
출원 제13/359,767호에 설명된 바와 같이, 에뮬레이션된 아키텍처에서 게스트 명령어 블록들은 고유 변환 블록들로 변환 또는 맵핑된다. 출원 제13/359,767호에 설명된 바와 같이, 에뮬레이션된 아키텍처 내의 게스트 명령어들은 다수의 상이한 게스트 명령어 아키텍처(예로서, Java, x86, MIPS 등)로부터 유래할 수 있으며, 다수의 게스트 명령어 블록은 하나 이상의 대응하는 고유 변환 블록으로 변환될 수 있다. 이러한 변환은 명령어별로 발생한다.
또한, 출원 제13/359,767호에 설명된 바와 같이, 일 실시예에서, 모든 명령어 블록은 원거리 분기(far branch)로 종료된다. (출원 제13/359,767호에서 근거리 분기(near branch)들과 원거리 분기들 간의 차이가 상술되지만, 본 발명의 실시예들의 목적을 위해, 원거리 분기들이 예들로서 사용되며, 이하 "분기들"로서 지칭될 것이다.) 예를 들어, 게스트 공간 내의 함수 호출은 게스트 분기를 유발할 것이고, 따라서 그가 발생한 명령어 시퀀스를 종료할 것이다. 함수 호출의 반환으로부터 새로운 명령어 시퀀스가 시작될 것이다.
도 3b는 게스트 주소 공간 내에 존재하는 도 3a의 함수들의 고유 주소 공간으로의 맵핑으로부터 생성되는 각각의 명령어 시퀀스를 나타낸다. 고유 공간 내의 시퀀스 0(371)은 메인 함수(351)의 처음에서 시작되고 메인 함수(351) 내의 함수 A에 대한 호출에서 종료되는 시퀀스에 대응한다. 시퀀스 3은 함수 A에 대한 호출로부터의 반환 주소이기도 한 L0 라벨(321)에서 시작되는 시퀀스에 대응한다.
고유 공간 내의 시퀀스 1(375)은 함수 A(354)의 처음에서 시작되고 함수A(354) 내의 함수 B에 대한 호출에서 종료되는 시퀀스에 대응한다. 시퀀스 3은 함수 B에 대한 호출로부터의 반환 주소이기도 한 L1 라벨(322)에서 시작되는 시퀀스에 대응한다.
시퀀스 2(376)는 함수 B(356)에 대응한다.
통상적으로, CLB 내의 호출로부터의 각각의 반환 주소에 대해 개별 맵핑이 생성될 필요가 있을 것이다. 예를 들어, 고유 주소 공간 내의 시퀀스 3(378)으로 맵핑되는 게스트 주소 공간 내의 L0(321)에 대해 개별 맵핑이 생성될 것이다. 또한, 고유 주소 공간 내의 시퀀스 4(379)로 맵핑되는 게스트 주소 공간 내의 L1(322)에 대해 개별 맵핑이 생성될 것이다. CLB 맵핑에서 생성된 2개의 엔트리는 함수 B(356)가 (시퀀스 4(379) 엔트리에 대응하는) 함수 A(354) 내의 동일 주소로부터 호출되는 경우에 그리고 함수 A(354)가 (시퀀스 3(378) 엔트리에 대응하는) 함수 메인 A 내의 동일 주소로부터 호출되는 경우에만 유용하다.
통상적인 함수는 프로그램 내의 여러 개의 상이한 주소로부터 호출되므로, 각각의 함수 호출에 대해, 각각의 함수 호출로부터 반환 주소를 위해 새로운 맵핑이 생성된다. 이것은 반환 주소가 대응하는 호출이 행해진 위치의 함수이고, 따라서 CLB 내의 대응하는 엔트리가 함수 반환의 어떠한 다른 인스턴스에 의해서도 재사용될 수 없기 때문이다. 전술한 바와 같이, 이것은 귀중한 자원인 CLB의 일시 범람을 유발하며, 이는 CLB의 매우 비효율적인 사용이다.
전통적인 비-에뮬레이션된 아키텍처들에서는 이러한 문제가 발생하지 않는데, 그 이유는 고유 공간 내의 반환 주소를 결정하기 위해 호출의 주소에 오프셋 주소가 간단히 추가될 수 있기 때문이다. 예를 들어, 도 3a의 게스트 주소 공간 내의 명령어들이 고유 주소 공간 내의 대응하는 명령어 세트로 맵핑될 필요가 없는 경우, 호출, 예로서 호출 A에 오프셋을 추가하여, 호출의 반환 주소, 예로서 (호출 A에 대한 대응하는 반환 주소인) L0(321)을 결정할 수 있다.
통상적으로, 전통적인 비-에뮬레이션된 아키텍처들에서는 고유 공간 내의 반환 주소 스택(RAS)이 소프트웨어 또는 하드웨어 내에 유지될 수 있다. RAS는 함수 반환의 타겟을 예측하기 위해 통상적으로 사용되는 구조체이다. 코드 내에서 호출을 만날 때, 호출 명령어의 프로그램 카운터(PC) + (명령어 크기와 동일한) 오프셋이 RAS 내에 삽입될 것이다. 즉, (호출 명령어의 PC + 오프셋으로서 계산되는) 반환 주소의 PC가 RAS 내에 삽입(또는 푸시)될 것이다. 피호출 함수로부터의 반환은 결과적으로 스택이 저장된 주소를 다음 PC 주소로 사용하여 팝핑(pop)되게 할 것이다.
본 발명의 실시예들은 게스트 주소 공간에서 소프트웨어 반환 주소 스택을 에뮬레이션하기 위해 하드웨어에서 파이프라인의 프론트엔드에 게스트 반환 주소 스택(GRAS)을 유지한다. 본 발명의 GRAS는 전통적인 RAS의 구조체를 에뮬레이션하며, RAS와 같이, 함수 반환의 타겟을 예측하는 데에도 사용된다. GRAS는 기계의 백엔드에 유지되는 소프트웨어 RAS를 대체하는 것이 아니라, 기계의 프론트엔드에서 함수들에 대한 반환 주소들을 추론적으로 결정하기 위해 그에 더하여 유지된다는 점에 유의해야 한다. RAS와 달리, GRAS는 함수 반환 주소들의 게스트 타겟들 및 대응하는 고유 타겟들 양자를 저장한다.
게스트 타겟 및 고유 타겟 양자를 저장함으로써, 본 발명의 GRAS는 함수 반환의 모든 인스턴스에 대해 CLB에 엔트리를 추가하는 것을 유리하게 배제한다. 대신, GRAS로부터 정보가 획득된다.
GRAS 구조체는 파이프라인의 프론트엔드에 추론적으로 유지된다는 점에 유의해야 한다. 예를 들어, GRAS에 대한 스택 동작은 통상적으로 인출 유닛에서 수행된다. GRAS가 추론적으로 유지되므로, 그 안의 엔트리들은 프로그램 코드의 제어 흐름 내의 예측 실패의 경우에 가끔 클리어(clear) 또는 플러시(flush)되는 것이 필요할 수 있다. 따라서, 본 발명의 실시예들은 하드웨어 GRAS에 의해 예측되는 반환 주소들을 비교 및 검증하기 위해 기계의 백엔드에 소프트웨어 RAS를 계속 유지하는 것을 필요로 한다.
도 4a는 동일 함수를 여러 번 인보크하는 게스트 주소 공간 내의 명령어들의 예시적인 시퀀스를 나타낸다. 함수 foo(452)는 게스트 코드 내의 3개의 인스턴스에서, 예를 들어 주소 471, 434 및 476에서 인보크(또는 호출)된다. 예를 들어, 호출 471은 고유 주소 공간 내의 시퀀스 T2로 맵핑되는 0xA의 반환 주소를 갖는다. 예를 들어, 호출 434는 고유 주소 공간 내의 시퀀스 T4로 맵핑되는 0xB의 반환 주소를 갖는다. 그리고, 예를 들어, 호출 476은 고유 주소 공간 내의 시퀀스 T5로 맵핑되는 0xC의 반환 주소를 갖는다.
CLB 내의 함수 foo의 인보크들(invocations) 각각에 대한 대응하는 반환 주소를 위한 맵핑을 저장하는 대신에, 본 발명의 실시예들은 GRAS를 제공하며, 새로운 엔트리들이 함수 인보크(function invocation)에 응답하여 호출의 반환 주소와 함께 스택 내로 푸시될 수 있다. 엔트리가 스택 내로 푸시될 때, 함수 반환과 관련된 게스트 주소 및 대응하는 고유 주소 양자가 스택 내로 푸시된다. 또한, 엔트리는 게스트 코드 내의 반환시에 스택으로부터 팝핑될 수 있으며, 팝핑된 엔트리에 대응하는 고유 주소는 명령어들을 인출하기 위해 기계의 프론트엔드를 재지향(redirect)시키는 데 사용될 수 있다. GRAS 내에 게스트 주소 및 대응하는 고유 주소 양자를 유지함으로써, 함수 반환의 각각의 인스턴스를 위한 개별 맵핑이 CLB 내에 저장될 필요가 없다.
새로운 엔트리를 스택 내로 푸시하고, 게스트 코드 내의 반환에 응답하여 스택으로부터 엔트리를 팝핑하는 것은 GRAS가 맵핑들을 저장하기 위한 임시 공간으로 사용되는 것을 가능하게 한다. 이것은 게스트 공간 내의 반환 주소에 대해 CLB를 탐색할 필요성을 제거한다. 대신, 게스트 및 고유 반환 주소들 양자가 GRAS로부터 팝핑된다. 획득된 대응하는 고유 주소는 고유 주소 공간 내의 함수 반환에 이어지는 다음 명령어를 인출하기 위해 기계의 프론트엔드를 재지향시키는 데 사용될 수 있다.
도 4b 및 4c는 본 발명의 실시예들에 따른, GRAS를 갱신하는 방식을 나타낸다. 도 4b는 함수 foo의 호출(471)에 응답하여 GRAS를 갱신하는 방식의 일례를 제공한다. 실행 동안 코드 내에서 함수 foo(452)에 대한 함수 호출(471)을 만날 때, 게스트 반환 주소(0xA) 및 대응하는 고유 반환 주소(T2)가 엔트리(491)에서 GRAS(490) 내로 푸시된다. 이어서, 함수 foo가 실행 및 반환된 후, 엔트리(491)가 GRAS(490)로부터 팝핑되며, 명령어들을 인출하기 위해 기계의 프론트엔드를 고유 시퀀스(T2)로 재지향시키는 데 사용된다.
도 4c는 GRAS를 함수 foo의 호출(434)에 응답하여 갱신하는 방식의 일례를 제공한다. 실행 동안 코드 내에서 함수 foo(452)에 대한 함수 호출(434)을 만날 때, 게스트 반환 주소(0xB) 및 대응하는 고유 반환 주소(T4)가 엔트리(492)에서 GRAS(490) 내로 푸시된다. 이어서, 함수 foo가 실행 및 반환된 후, 엔트리(492)가 GRAS(490)로부터 팝핑되며, 명령어들을 인출하기 위해 기계의 프론트엔드를 고유 시퀀스(T4)로 재지향시키는 데 사용된다.
함수 foo에 대한 인스턴스화(instantiation)(476)는 실행 동안 처리될 때 호출들(471, 434)과 유사한 방식으로 처리된다.
전술한 바와 같이, (호출에 응답하여) 새로운 엔트리를 스택 내로 푸시하고, 게스트 코드 내의 반환에 응답하여 엔트리를 스택으로부터 팝핑하는 것은 GRAS가 게스트 공간과 주소 공간 사이의 함수 반환들을 위한 맵핑들을 저장하기 위한 임시공간으로 사용되는 것을 가능하게 한다. 이것은 게스트 공간 내의 반환 주소들에 대해 CLB를 탐색할 필요성을 제거한다. 대신, 게스트 및 고유 반환 주소들 양자가 GRAS로부터 동시에 팝핑된다. 이어서, 고유 주소는 전술한 바와 같이 명령어들을 인출하기 위해 프론트엔드를 재지향시키는 데 사용된다.
일 실시예에서, 코드의 실행 전에 처음에 게스트 대 고유 맵핑이 소프트웨어에서 생성될 때, 게스트 호출-반환 거동을 에뮬레이션하기 위해 맵핑 동안 소정의 명령어들이 도입된다. 예를 들어, 아래에 더 설명되는 바와 같이, 게스트 코드 내의 함수 호출이 "G.BRN" 명령어가 뒤따르는 "GRAS.PUSH" 명령어로 변환될 수 있다. 또한, 아래에 또한 더 설명되는 바와 같이, 게스트 코드 내의 함수 반환이 "G.BRN.RTN" 명령어로 변환될 수 있다.
A) GRAS.PUSH disp32： 맵핑 프로세스 동안, "G.BRN" 명령어가 뒤따르는 "GRAS.PUSH" 명령어를 이용하여 게스트 코드 내의 함수 호출이 에뮬레이션된다. GRAS.PUSH 명령어는 반환 주소(게스트 및 대응하는 고유 반환 주소 양자)를 스택 상으로 푸시한다. disp32는 현재 호출 함수의 처음으로부터의 변위(displacement)이다. GRAS.PUSH를 이용하여, 게스트 공간 내의 반환 주소가 현재 호출 함수의 주소 + 변위를 이용하여 계산될 수 있다. 이어서, 이러한 계산된 반환 주소는 소프트웨어에 의해 맵핑 프로세스 동안 명령어 GRAS.PUSH로 또한 인코딩되는 대응하는 고유 주소와 함께 스택 내로 푸시된다. "G.BRN" 명령어는 각각의 반환 주소들이 GRAS 내로 푸시되면 피호출 함수로 점프하는 분기 명령어이다.
전술한 바와 같이, 스택으로 푸시되는 반환 주소는 고유 및 게스트 주소 컴포넌트들 양자를 포함한다. 명령어는 반환 주소가 하드웨어 GRAS 상으로 푸시되는 것을 가능하게 하기 위해 기계 내에서 일찍(early) 디코딩된다.
B) G.BRN.RTN： 맵핑 프로세스 동안, "G.BRN.RTN" 명령어를 이용하여 게스트코드 내의 함수 반환이 에뮬레이션된다. G.BRN.RTN은 스택을 팝핑하며, 고유 공간내의 팝핑된 주소로 점프한다. 이어서, 기계의 프론트엔드는 이 고유 주소로부터 인출을 시작한다.
GRAS가 유한한 크기를 가지므로 그리고 하드웨어 스택에 대한 동작들이 기계의 프론트엔드에서 추론적으로 수행되므로, 그들의 정확성이 보증되지 않는다. 따라서, 이것은 GRAS로부터 팝핑된 엔트리의 추가적인 검증을 필요로 한다. GRAS로부터 팝핑된 내용들은 통상적으로 "G.BRN.RTN" 명령어와 함께 첨부되어 파이프라인을 따라 전송된다. 검증은 소프트웨어 RAS로부터 대응하는 엔트리를 팝핑하고 2개의 엔트리를 비교함으로써 행해진다. 즉, GRAS로부터 팝핑된 엔트리가 기계의 백엔드에서 소프트웨어 RAS로부터 팝핑된 엔트리와 비교된다. 불일치(mismatch) 시에, 소프트웨어 스택 내의 엔트리는 우선권을 가지며, 기계의 프론트엔드를 재지향시키는 데 사용될 수 있다.
도 5는 본 발명의 실시예들에 따른, GRAS를 갱신하는 방식의 다른 예를 나타낸다. 명령어 시퀀스들(571)로부터 실행이 시작된다. 함수 A(575)에 대한 호출(572)이 수행될 때, 호출 A(572)에 대응하는 반환 주소가 엔트리(502)에서 스택 내로 푸시 된다. 엔트리(502)는 게스트 반환 주소(호출 A의 PC + 4) 및 고유 반환주소(미도시) 양자를 포함한다. 이어서, 함수 B(576)에 대해 호출(573)이 수행될 때, 호출 B(573)에 대응하는 반환 주소가 엔트리(501)에서 스택 내로 푸시 된다. 엔트리(501)는 게스트 반환 주소(호출 B의 PC + 4) 및 고유 반환 주소(미도시) 양자를 포함한다. 이제, GRAS는 2개의 엔트리를 포함한다.
함수 B(576) 내의 반환(577)을 만날 때, 스택 정상(top of stack: TOS) 포인터(590)는 반환의 타겟을 예측하는 데 사용될 것이며, 스택은 팝핑될 것이다. 함수 A(575) 내의 반환(578)을 만날 때, 다시(이제, 엔트리(502)를 가리키는) T0S는 반환의 타겟을 예측하는 데 사용될 것이며, 스택은 팝핑될 것이다. 반환들(577, 578) 후에, GRAS는 비워질 것이다.
도 5에 도시된 간단한 스택 동작은 넓고 깊은 수퍼스칼라 프로세서에서는 충분하지 못할 수 있으며, 실행중인(in flight) 여러 개의 호출 및 반환을 만날 수 있다. 이러한 호출들 중 일부는 잘못된(예측 실패) 경로 내에 있고, T0S가 올바르게 복원되는 경우에도 스택 정보를 손상시킬 수 있다.
도 6은 GRAS가 정규 스택으로서 유지되는 경우에 손상될 수 있는 방식의 일례를 나타낸다. 예를 들어, 명령어 시퀀스(675)는 OOO 프로세서가 따르는 추론 경로(speculative path)를 포함하는 반면, 명령어 시퀀스(676)는 파이프라인의 백엔드에서 실제로 커미트되는 명령어들을 포함한다. 실행 동안 추론 경로 상에서 호출 A 및 호출 B를 만날 때, 호출들에 대응하는 반환 주소들이 각각 엔트리들(673, 671)에서 GRAS(650)내로 푸시된다. 분기 C가 추론 경로 상에 취해지지 않음(NT: Not Taken)으로서 잘못 예측된 경우, 명령어 반환 D 및 반환 E는 스택을 두 번 팝핑할 것이며, 호출 A 및 호출 B에 대한 엔트리들은 (호출 A 및 호출 B에 대응하는 엔트리들을 팝핑한 후에 스택 상으로 푸시되는) 호출 F 및 호출 G에 대응하는 새로운 엔트리들에 의해 겹쳐쓰기될 것이다.
그러나, 전술한 바와 같이, 분기 C는 예측 실패되었고, 따라서 명령어 반환 D 이상은 모두 분기 C의 예측 실패 그림자(mispredict shadow)의 영향을 받을 것이다. 분기가 예측 실패되면, TOS 포인터(651)는 소프트웨어에서 스택 엔트리(671)로 복원될 수 있다. 그러나, 스택 엔트리(673, 671) 양자의 내용들은 겹쳐쓰기 및 손상되었다. 호출 A 및 호출 B에 대한 엔트리들은 겹쳐쓰기되었으므로 복원될 수 없다. 결과적으로, 커미트된 경로 상에서 명령어 반환 H 및 반환 I에 응답하여 스택을 팝핑하는 것은 잘못된 주소들을 생성할 것이다.
본 발명의 일 실시예에서, GRAS는 스택의 손상을 방지하기 위해 연결 리스트 구조체와 유사하게 유지 및 갱신된다. 예를 들어, GRAS는 각각의 엔트리가 이전 엔트리에 대한 포인터를 지니는 순환 버퍼를 이용하여 구현된다. 또한, 일 실시예에서, 스택의 정상을 가리키는 전역 변수 및 GRAS 내의 다음 가용 엔트리를 가리키는 다른 전역 변수가 유지된다. 함수 호출과 관련된 새로운 맵핑이 다음 가용 엔트리 내에 삽입되며, 따라서 어떠한 엔트리도 겹쳐쓰기되지 않는다. 따라서, 예측 실패의 경우에, GRAS 내의 엔트리들을 계속 추적하는 데 사용되는 포인터들을 간단히 조정하여 이전 상태를 복구할 수 있다. 어떠한 엔트리도 겹쳐쓰기되지 않으므로, GRAS 구조체의 연결 리스트 구현은 예측 실패의 경우에 스택의 손상을 방지한다.
연결 리스트 구조체는 본 발명의 GRAS와 연계하여 게스트 공간 내의 추론과 관련된 문제들을 해결하는 데 사용되지만, 고유 공간 내의 전통적인 RAS와 연계하여 사용될 수도 있다는 점에 유의해야 한다.
전술한 바와 같이, 순환 GRAS 내의 각각의 엔트리는 스택 시맨틱(stack semantics)을 유지하기 위해 이전 포인터를 유지한다. 스택 엔트리들은 더 이상 연속적일 필요가 없으므로, 각각의 엔트리는 엔트리가 삽입될 때 TOS였던 이전 스택 엔트리를 가리키기 위한 포인터를 유지한다. 도 7 및 8과 관련하여 설명되는 예는 각각의 스택 엔트리에 대한 이전 포인터가 동작하는 방식을 명확하게 할 것이다.
GRAS 내의 다음 가용 엔트리를 순환 방식으로 가리키기 위한 전역적인 다음포인터 변수가 유지된다. 일 실시예에서, 다음 포인터는 항상 증가되며, 결코 감소되지 않는다. 따라서, 호출이 다음 가용 엔트리 내에 삽입되며, 따라서 어떠한 엔트리도 겹쳐쓰기되지 않는다.
도 7은 본 발명의 일 실시예에 따른, 도 6에 도시된 명령어 시퀀스에 응답하여 GRAS의 연결 리스트 구현을 추론적으로 갱신하는 방식을 나타낸다. 도 7은 (도 7에 시퀀스(750)로도 도시되는) 도 6의 시퀀스(675) 내의 분기 C가 취해지지 않음인 것으로 잘못 예측된다는 것을 가정하여 GRAS를 갱신하는 방식을 나타낼 것이다.
호출 A에 앞서, 다음 포인터 및 스택 정상(T0S) 포인터 양자가 0의 값으로 초기화될 수 있다. 함수 A에 대한 호출 후에, 호출 A에 대한 반환 주소(게스트 주소 및 고유 맵핑 양자)가 표 771에 표시된 바와 같이 위치 1에서 GRAS 내로 푸시된다. 또한, 이전 포인터 값이 0의 값으로 갱신되며, 이 값은 호출 A에 대한 엔트리가 삽입될 때 T0S 변수가 가졌던 값이다. 호출 A에 대한 엔트리를 삽입한 후, TOS에 대한 포인터가 1의 값으로 갱신되며, 다음 포인터는 스택 내의 다음 가용 엔트리 2를 가리키도록 갱신된다.
함수 B에 대한 호출에 이어서, 호출 B에 대한 대응하는 엔트리가 표 772에 표시된 바와 같이 위치 2에서 GRAS 내로 푸시된다. 엔트리 2에 대한 이전 포인터 값은 1의 값으로 갱신되며, 이 값은 호출 B에 대한 엔트리가 삽입될 때 TOS 변수가 가졌던 값이다. 호출 B에 대한 엔트리를 삽입한 후, TOS에 대한 포인터가 2의 값으로 갱신되며, 다음 포인터는 스택 내의 다음 가용 엔트리 3을 가리키도록 갱신된다.
분기 C가 취해지지 않음(NT)으로서 예측 실패되는 경우, 명령어 반환 D 및 반환 E가 후속 처리될 것이다. 반환 D는 테이블 773에 표시된 바와 같이 호출 B와 관련된 엔트리를 팝핑하지만, 이 엔트리는 하드웨어에서 삭제도 겹쳐쓰기도 되지 않는다. 대신, 본 발명의 연결 리스트 구현에서, TOS 포인터는 위치 2의 엔트리가 팝핑되었다는 것을 지시하기 위해 위치 1을 가리키도록 갱신된다. 그러나, 다음 포인터 값은 다음 가용 위치인 3의 값으로 여전히 유지된다. 다음 포인터를 위치 3을 가리키도록 유지하는 것은 엔트리들(1, 2)이 겹쳐쓰기되지 않는 것을 보증한다.
명령어 반환 E는 표 774에 표시된 바와 같이 호출 A와 관련된 엔트리를 팝핑한다. 다시, 호출 A와 관련된 엔트리는 겹쳐쓰기 또는 삭제되지 않는다. TOS 포인터는 위치 1의 엔트리가 팝핑되었다는 것을 지시하는 0의 값으로 간단히 갱신된다. 한편, 다음 포인터는 3으로 여전히 유지된다.
명령어 시퀀스(750)에서 호출 F를 만날 때, 호출 F에 대응하는 엔트리가 표 775에 표시된 바와 같이 위치 3에 입력된다. 전술한 바와 같이 다음 포인터는 호출 A 및 B에 대응하는 엔트리들이 팝핑된 경우에도 위치 3을 가리켰다. 호출 F 엔트리에 대한 대응하는 이전 포인터 값은 현재 엔트리 전의 TOS의 값을 취하므로 0이다. 한편, T0S는 3으로 갱신되며, 다음 포인터는 4의 값으로 갱신된다.
마지막으로, 호출 G에 대해, 호출 G에 대응하는 엔트리가 표 776에 표시된 바와 같이 위치 4에 입력된다. 위치 4의 호출 G 엔트리에 대한 대응하는 이전 포인터 값은 3인데, 그 이유는 그 값이 호출 G에 대한 엔트리로 GRAS를 갱신하기 전의 TOS의 값이기 때문이다. TOS는 4로 갱신되며, 다음 포인터는 GRAS 내의 다음 가용 엔트리인 5의 값으로 갱신된다.
도 8은 본 발명의 일 실시예에 따른, 분기 예측 실패에 응답하여 GRAS의 연결 리스트 구현이 갱신되는 방식을 나타낸다. 도 8은 도 6 및 7로부터의 예를 이용하여, 올바른 제어 경로가 취해지고 있는 (도 8에서 시퀀스(850)로도 도시되는) 도 6의 시퀀스(676) 내의 분기 C를 포함한다는 것을 가정하여 GRAS가 갱신되는 방식을 설명한다.
분기 C가 예측 실패되는 경우, 호출 G 및 호출 F에 대한 엔트리들이 GRAS로부터 팝핑되는 것이 필요하고, GRAS는 그가 분기 C 예측 실패 전에 있었던 상태로 복원되는 것이 필요하다. GRAS를 그의 이전 상태로 복원하기 위해, TOS는 2의 값으로 복구된다. 다음 포인터에 대한 어떠한 변경도 행해지지 않는다. TOS가 복구되는데, 그 이유는 각각의 분기가 상태 정보, 예로서 예측이 행해진 시간에서의 TOS의 값에 관한 정보를 운반하기 때문이다. 이것은 분기 예측 실패의 경우에 TOS 값이 복구되는 것을 가능하게 한다. TOS를 2로 설정하는 것은 사실상 스택을 (다음 포인터가 이제 5를 가리킨다는 것을 제외하고) 표 772에 의해 반영되는 바와 같이 그가 있었던 상태로 복원한다. 시퀀스(850)에서 명령어 반환 H 및 반환 I를 만날 때, 호출 B 및 호출 A에 대한 대응하는 엔트리들이 도 8에 도시된 바와 같이 팝핑된다.
도 9는 본 발명의 실시예들에 따른, 게스트 반환 주소 스택을 유지하기 위한 예시적인 컴퓨터 제어 프로세스에 대한 흐름도(900)를 나타낸다. 이 흐름도 내의 다양한 단계들은 순차적으로 제공되고 설명되지만, 통상의 기술자는 단계들 중 일부 또는 전부가 상이한 순서들로 실행될 수 있고, 단계들 중 일부 또는 전부가 병렬로 실행될 수 있다는 것을 알 것이다. 또한, 본 발명의 하나 이상의 실시예에서, 후술하는 단계들 중 하나 이상이 생략되고, 반복되고/되거나, 상이한 순서로 수행될 수 있다. 따라서, 도 9에 도시된 단계들의 특정 배열은 본 발명의 범위를 한정하는 것으로 해석되지 않아야 한다. 오히려, 관련 분야(들)의 기술자들에게는 본 명세서에서 제공되는 교시 내용들로부터 다른 기능 흐름들이 본 발명의 범위 및 사상 내에 있다는 것이 명백할 것이다. 흐름도(900)는 전술한 예시적인 실시예들을 계속 참조하여 설명될 수 있지만, 방법은 그러한 실시예들로 한정되지 않는다. 프로세스(900)는 하드웨어로도 구현될 수 있다.
단계 902에서, 복수의 명령어를 게스트 주소 공간으로부터 고유 주소 공간으로 맵핑한다.
단계 904에서, 고유 주소 공간 내의 명령어들을 실행하기 시작한다. 처리되는 각각의 함수 호출 명령어에 대해, 엔트리가 게스트 반환 주소 스택(GRAS) 내로 푸시되며, 전술한 바와 같이 그리고 도 4b, 4c 및 5에 도시된 바와 같이, 엔트리는 함수 호출과 관련된 게스트 타겟 반환 주소 및 대응하는 고유 타겟 반환 주소를 포함한다. 또한, 게스트 반환 주소 스택은 기계의 프론트엔드에서, 예로서 파이프라인의 인출 스테이지에서 추론적으로 갱신된다.
단계 906에서, 함수 호출과 관련된 엔트리가 반환 명령어의 처리에 응답하여 팝핑된다. 도 4b 및 4c와 관련하여 설명된 바와 같이, 팝핑된 엔트리는 프로그램의 제어 흐름이 점프할 예측된 고유 타겟 반환 주소를 포함한다.
단계 908에서, 게스트 반환 주소 스택 내의 팝핑된 엔트리로부터 획득된 고유 타겟 반환 주소로부터 명령어들이 추론적으로 인출된다.
위의 개시 내용은 특정 블록도들, 흐름도들 및 예들을 이용하여 다양한 실시예들을 설명하지만, 본 명세서에서 설명 및/또는 예시된 각각의 블록도 컴포넌트, 흐름도 단계, 동작 및/또는 컴포넌트는 광범위한 하드웨어, 소프트웨어 또는 펌웨어(또는 이들의 임의 조합) 구성들을 이용하여 개별적으로 그리고/또는 공동으로 구현될 수 있다. 게다가, 다른 컴포넌트들 내에 포함된 컴포넌트들의 임의의 개시 내용은 예들로서 간주되어야 하는데, 그 이유는 많은 다른 아키텍처들이 동일한 기능을 달성하도록 구현될 수 있기 때문이다.
본 명세서에서 설명 및/또는 예시된 프로세스 파라미터들 및 단계들의 시퀀스는 예시적으로 제공될 뿐이다. 예를 들어, 본 명세서에서 설명 및/또는 예시된 단계들은 특정 순서로 예시 또는 설명될 수 있지만, 이러한 단계들은 도시되거나 설명된 순서로 반드시 수행될 필요는 없다. 본 명세서에서 설명 및/또는 예시된 다양한 예시적인 방법들은 또한 본 명세서에서 설명 또는 예시된 단계들 중 하나 이상을 생략할 수 있거나, 개시된 것들에 더하여 추가적인 단계들을 포함할 수 있다.
본 명세서에서는 다양한 실시예들이 완전히 기능적인 컴퓨팅 시스템들과 관련하여 설명 및/또는 예시되었지만, 이러한 예시적인 실시예들 중 하나 이상은 배포를 실제로 수행하는 데 사용되는 특정 타입의 컴퓨터 판독 가능 매체에 관계없이 다양한 형태의 프로그램 제품으로서 배포될 수 있다. 본 명세서에서 개시된 실시예들은 또한 특정 작업들을 수행하는 소프트웨어 모듈들을 이용하여 구현될 수 있다. 이러한 소프트웨어 모듈들은 컴퓨터 판독 가능 저장 매체 상에 또는 컴퓨팅 시스템 내에 저장될 수 있는 스크립트, 배치(batch) 또는 다른 실행 가능 파일들을 포함할 수 있다. 이러한 소프트웨어 모듈들은 본 명세서에서 개시된 예시적인 실시예들 중 하나 이상을 수행하도록 컴퓨팅 시스템을 구성할 수 있다. 본 명세서에서 개시되는 소프트웨어 모듈들 중 하나 이상은 클라우드 컴퓨팅 환경에서 구현될 수 있다. 클라우드 컴퓨팅 환경들은 인터넷을 통해 다양한 서비스들 및 애플리케이션들을 제공할 수 있다. 이러한 클라우드 기반 서비스들(예로서, 서비스로서의 소프트웨어, 서비스로서의 플랫폼, 서비스로서의 기반구조 등)은 웹 브라우저 또는 다른 원격 인터페이스를 통해 액세스될 수 있다. 본 명세서에서 설명되는 다양한 기능들은 원격 데스크톱 환경 또는 임의의 다른 클라우드 기반 컴퓨팅 환경을 통해 제공될 수 있다.
위의 설명은 설명의 목적을 위해 특정 실시예들을 참조하여 설명되었다. 그러나, 위의 예시적인 설명들은 포괄적이거나, 본 발명을 개시된 바로 그 형태들로 한정하는 것을 의도하지 않는다. 위의 가르침들에 비추어 많은 변경들 및 변형들이 가능하다. 실시예들은 본 발명의 원리들 및 그의 실용적인 응용들을 최상으로 설명하여 이 분야의 다른 통상의 기술자들이 고려되는 특정 사용에 적합할 수 있는 바와 같은 다양한 변경들과 더불어 본 발명 및 다양한 실시예들을 최상으로 이용하는 것을 가능하게 하도록 선택되고 설명되었다.
이와 같이, 본 발명에 따른 실시예들이 설명되었다. 본 개시 내용은 특정 실시예들에서 설명되었지만, 본 발명은 그러한 실시예들에 의해 한정되는 것으로 해석되지 않아야 하며, 아래의 청구항들에 따라 해석되어야 한다는 것을 알아야 한다.

Claims (21)

  1. 비순차적 마이크로프로세서 파이프라인 내에 게스트 반환 주소 스택을 추론적으로(speculatively) 유지하기 위한 마이크로프로세서로 구현된 방법으로서,
    게스트 주소 공간(guest address space) 내의 복수의 명령어를 고유 주소 공간(native address space) 내의 대응하는 복수의 명령어로 맵핑하는 단계; 및
    실행 동안 인출된 상기 고유 주소 공간 내의 각각의 함수 호출 명령어에 대해,
    함수 호출에 응답하여 현재 엔트리를 게스트 반환 주소 스택(GRAS; guest return address stack) 내로 푸시(push)하는 단계 - 상기 GRAS는 상기 파이프라인의 인출 스테이지(fetch stage)에서 유지되고, 상기 현재 엔트리는 상기 함수 호출과 관련된 게스트 타겟 반환 주소 및 대응하는 고유 타겟 반환 주소 양자에 관한 정보를 포함함 -;
    반환 명령어의 처리에 응답하여 상기 GRAS로부터 상기 현재 엔트리를 팝핑(popping)하는 단계; 및
    상기 팝핑하는 단계 후에 상기 현재 엔트리 내의 상기 고유 타겟 반환 주소로부터 명령어들을 인출하는 단계
    를 수행하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 반환 명령어는 상기 함수 호출로부터의 반환에 대응하는 방법.
  3. 제1항에 있어서,
    상기 맵핑하는 단계는 상기 게스트 주소 공간 내의 함수 호출을 상기 고유 주소 공간 내의 대응하는 명령어로 맵핑하는 단계를 포함하고, 상기 대응하는 명령어는 실행 동안 상기 고유 주소 공간에서 처리될 때 상기 푸시하는 단계를 수행하는 방법.
  4. 제3항에 있어서,
    상기 맵핑하는 단계는 반환 명령어를 상기 고유 주소 공간 내의 대응하는 명령어로 맵핑하는 단계를 더 포함하고, 상기 반환 명령어는 실행 동안 상기 고유 주소 공간에서 처리될 때 상기 팝핑하는 단계를 수행하는 방법.
  5. 제1항에 있어서,
    상기 GRAS는 순환 버퍼이고,
    상기 순환 버퍼는
    전역적인 다음 포인터 값(global next pointer value) - 상기 전역적인 다음 포인터 값은 상기 GRAS 내의 다음 가용 엔트리(next available entry)의 위치를 지시함 -; 및
    상기 GRAS 내의 각각의 엔트리에 대한 이전 포인터 값 - 상기 이전 포인터 값은 상기 GRAS 내의 이전 엔트리를 가리킴 -
    을 유지하는 방법.
  6. 제5항에 있어서,
    상기 푸시하는 단계는
    전역 스택 정상(top of stack: TOS) 값을 증가시키는 단계 - 상기 전역 스택 정상 값은 상기 GRAS의 스택 정상 위치(a top of stack location)를 지시함 -;
    상기 GRAS 내의 다음 가용 엔트리를 가리키도록 상기 전역적인 다음 포인터 값을 증가시키는 단계; 및
    상기 푸시하는 단계 이전의 TOS 값으로 상기 현재 엔트리에 대한 이전 포인터를 갱신하는 단계
    를 더 포함하는 방법.
  7. 제6항에 있어서,
    상기 팝핑하는 단계는
    상기 전역 TOS 값을 감소시키는 단계; 및
    상기 팝핑하는 단계 이전의 TOS 값으로 상기 현재 엔트리에 대한 이전 포인터를 갱신하는 단계
    를 더 포함하는 방법.
  8. 비순차적 마이크로프로세서 파이프라인 내에 게스트 반환 주소 스택을 추론적으로 유지하기 위한 방법을 수행하도록 구성되는 프로세서 유닛으로서,
    상기 방법은
    게스트 주소 공간 내의 복수의 명령어를 고유 주소 공간 내의 대응하는 복수의 명령어로 맵핑하는 단계; 및
    실행 동안 인출된 상기 고유 주소 공간 내의 각각의 함수 호출 명령어에 대해,
    함수 호출에 응답하여 현재 엔트리를 게스트 반환 주소 스택(GRAS) 내로 푸시하는 단계 - 상기 GRAS는 상기 파이프라인의 인출 스테이지에서 유지되고, 상기 현재 엔트리는 상기 함수 호출과 관련된 게스트 타겟 반환 주소 및 대응하는 고유 타겟 반환 주소 양자에 관한 정보를 포함함 -;
    반환 명령어의 처리에 응답하여 상기 GRAS로부터 상기 현재 엔트리를 팝핑(popping)하는 단계; 및
    상기 팝핑하는 단계 후에 상기 현재 엔트리 내의 상기 고유 타겟 반환 주소로부터 명령어들을 인출하는 단계
    를 수행하는 단계
    를 포함하는 프로세서 유닛.
  9. 제8항에 있어서,
    상기 반환 명령어는 상기 함수 호출로부터의 반환에 대응하는 프로세서 유닛.
  10. 제8항에 있어서,
    상기 맵핑하는 단계는 상기 게스트 주소 공간 내의 함수 호출을 상기 고유 주소 공간 내의 대응하는 명령어로 맵핑하는 단계를 포함하고, 상기 대응하는 명령어는 실행 동안 상기 고유 주소 공간에서 처리될 때 상기 푸시하는 단계를 수행하는 프로세서 유닛.
  11. 제10항에 있어서,
    상기 맵핑하는 단계는 반환 명령어를 상기 고유 주소 공간 내의 대응하는 명령어로 맵핑하는 단계를 더 포함하고, 상기 반환 명령어는 실행 동안 상기 고유 주소 공간에서 처리될 때 상기 팝핑하는 단계를 수행하는 프로세서 유닛.
  12. 제8항에 있어서,
    상기 GRAS는 순환 버퍼이고,
    상기 순환 버퍼는
    전역적인 다음 포인터 값 - 상기 전역적인 다음 포인터 값은 상기 GRAS 내의 다음 가용 엔트리의 위치를 지시함 -; 및
    상기 GRAS 내의 각각의 엔트리에 대한 이전 포인터 값 - 상기 이전 포인터 값은 상기 GRAS 내의 이전 엔트리를 가리킴 -
    을 유지하는 프로세서 유닛.
  13. 제12항에 있어서,
    상기 푸시하는 단계는
    전역 스택 정상(top of stack: TOS) 값을 증가시키는 단계 - 상기 전역 스택 정상 값은 상기 GRAS의 스택 정상 위치를 지시함 -;
    상기 GRAS 내의 다음 가용 엔트리를 가리키도록 상기 전역적인 다음 포인터 값을 증가시키는 단계; 및
    상기 푸시하는 단계 이전의 TOS 값으로 상기 현재 엔트리에 대한 이전 포인터를 갱신하는 단계
    를 더 포함하는 프로세서 유닛.
  14. 제13항에 있어서,
    상기 팝핑하는 단계는
    상기 전역 TOS 값을 감소시키는 단계; 및
    상기 팝핑하는 단계 이전의 TOS 값으로 상기 현재 엔트리에 대한 이전 포인터를 갱신하는 단계
    를 더 포함하는 프로세서 유닛.
  15. 비순차적 마이크로프로세서 파이프라인 내에 게스트 반환 주소 스택을 추론적으로 유지하기 위한 방법을 수행하도록 구성되는 장치로서,
    메모리; 및
    상기 메모리에 통신적으로 결합되는 프로세서
    를 포함하고,
    상기 프로세서는 명령어들을 비순차적으로 처리하도록 구성되고,
    또한 상기 프로세서는
    게스트 주소 공간 내의 복수의 명령어를 고유 주소 공간 내의 대응하는 복수의 명령어로 맵핑하는 단계; 및
    실행 동안 인출된 상기 고유 주소 공간 내의 각각의 함수 호출 명령어에 대해,
    함수 호출에 응답하여 현재 엔트리를 게스트 반환 주소 스택(GRAS) 내로 푸시하는 단계 - 상기 GRAS는 상기 파이프라인의 인출 스테이지에서 유지되고, 상기 현재 엔트리는 상기 함수 호출과 관련된 게스트 타겟 반환 주소 및 대응하는 고유 타겟 반환 주소 양자에 관한 정보를 포함함 -;
    반환 명령어의 처리에 응답하여 상기 GRAS로부터 상기 현재 엔트리를 팝핑(popping)하는 단계; 및
    상기 GRAS로부터 상기 팝핑하는 단계 후에 상기 현재 엔트리 내의 상기 고유 타겟 반환 주소로부터 명령어들을 인출하는 단계
    를 수행하는 단계
    를 포함하는 방법을 수행하도록 구성되는 장치.
  16. 제15항에 있어서,
    상기 반환 명령어는 상기 함수 호출로부터의 반환에 대응하는 장치.
  17. 제15항에 있어서,
    상기 맵핑하는 단계는 상기 게스트 주소 공간 내의 함수 호출을 상기 고유 주소 공간 내의 대응하는 명령어로 맵핑하는 단계를 포함하고, 상기 대응하는 명령어는 실행 동안 상기 고유 주소 공간에서 처리될 때 상기 푸시하는 단계를 수행하는 장치.
  18. 제17항에 있어서,
    상기 맵핑하는 단계는 반환 명령어를 상기 고유 주소 공간 내의 대응하는 명령어로 맵핑하는 단계를 더 포함하고, 상기 반환 명령어는 실행 동안 상기 고유 주소 공간에서 처리될 때 상기 팝핑하는 단계를 수행하는 장치.
  19. 제15항에 있어서,
    상기 GRAS는 순환 버퍼이고,
    상기 순환 버퍼는
    전역적인 다음 포인터 값 - 상기 전역적인 다음 포인터 값은 상기 GRAS 내의 다음 가용 엔트리의 위치를 지시함 -; 및
    상기 GRAS 내의 각각의 엔트리에 대한 이전 포인터 값 - 상기 이전 포인터 값은 상기 GRAS 내의 이전 엔트리를 가리킴 -
    을 유지하는 장치.
  20. 제19항에 있어서,
    상기 푸시하는 단계는
    전역 스택 정상(top of stack: TOS) 값을 증가시키는 단계 - 상기 전역 스택 정상 값은 상기 GRAS의 스택 정상 위치를 지시함 -;
    상기 GRAS 내의 다음 가용 엔트리를 가리키도록 상기 전역적인 다음 포인터 값을 증가시키는 단계; 및
    상기 푸시하는 단계 이전의 TOS 값으로 상기 현재 엔트리에 대한 이전 포인터를 갱신하는 단계
    를 더 포함하는 장치.
  21. 제20항에 있어서,
    상기 팝핑하는 단계는
    상기 전역 TOS 값을 감소시키는 단계; 및
    상기 팝핑하는 단계 이전의 TOS 값으로 상기 현재 엔트리에 대한 이전 포인터를 갱신하는 단계
    를 더 포함하는 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220017184A (ko) * 2020-08-04 2022-02-11 경북대학교 산학협력단 세그먼트의 분리 저장을 위한 코드 삽입 모듈 및 방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012103367A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Guest to native block address mappings and management of native code storage
WO2012103253A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Multilevel conversion table cache for translating guest instructions to native instructions
CN103620547B (zh) 2011-01-27 2018-07-10 英特尔公司 使用处理器的转换后备缓冲器的基于客户指令到本机指令范围的映射
WO2012103359A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Hardware acceleration components for translating guest instructions to native instructions
WO2012103245A2 (en) 2011-01-27 2012-08-02 Soft Machines Inc. Guest instruction block with near branching and far branching sequence construction to native instruction block
WO2014151691A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. Method and apparatus for guest return address stack emulation supporting speculation
WO2014151652A1 (en) 2013-03-15 2014-09-25 Soft Machines Inc Method and apparatus to allow early dependency resolution and data forwarding in a microprocessor
US20140281116A1 (en) 2013-03-15 2014-09-18 Soft Machines, Inc. Method and Apparatus to Speed up the Load Access and Data Return Speed Path Using Early Lower Address Bits
US9436476B2 (en) 2013-03-15 2016-09-06 Soft Machines Inc. Method and apparatus for sorting elements in hardware structures
US9627038B2 (en) 2013-03-15 2017-04-18 Intel Corporation Multiport memory cell having improved density area
US9582322B2 (en) 2013-03-15 2017-02-28 Soft Machines Inc. Method and apparatus to avoid deadlock during instruction scheduling using dynamic port remapping
US9946538B2 (en) 2014-05-12 2018-04-17 Intel Corporation Method and apparatus for providing hardware support for self-modifying code
US10394556B2 (en) 2015-12-20 2019-08-27 Intel Corporation Hardware apparatuses and methods to switch shadow stack pointers
US10095517B2 (en) * 2015-12-22 2018-10-09 Intel Corporation Apparatus and method for retrieving elements from a linked structure
US10430580B2 (en) * 2016-02-04 2019-10-01 Intel Corporation Processor extensions to protect stacks during ring transitions
JP7049335B2 (ja) 2016-10-27 2022-04-06 デュアリタス リミテッド ディスプレイドライバを動作させる方法
JP6528820B2 (ja) * 2017-09-19 2019-06-12 カシオ計算機株式会社 コンピュータ、情報機器、これらを動作させるプログラム、情報処理システム、及び情報処理システムの制御方法
KR102467842B1 (ko) * 2017-10-13 2022-11-16 삼성전자주식회사 인스트럭션을 실행하는 코어 및 그것을 포함하는 시스템

Family Cites Families (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053952A (en) * 1987-06-05 1991-10-01 Wisc Technologies, Inc. Stack-memory-based writable instruction set computer having a single data bus
JP3015493B2 (ja) 1991-04-26 2000-03-06 株式会社東芝 半導体連想記憶装置
US5438668A (en) 1992-03-31 1995-08-01 Seiko Epson Corporation System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer
AU6701594A (en) 1993-05-07 1994-12-12 Apple Computer, Inc. Method for decoding sequences of guest instructions for a host computer
US5761467A (en) 1993-09-28 1998-06-02 Mitsubishi Denki Kabushiki Kaisha System for committing execution results when branch conditions coincide with predetermined commit conditions specified in the instruction field
JPH07271672A (ja) 1994-03-30 1995-10-20 Toshiba Corp マルチウェイセットアソシアティブキャッシュシステム
EP1278125A2 (en) 1994-10-14 2003-01-22 MIPS Technologies, Inc. Indexing and multiplexing of interleaved cache memory arrays
US5644742A (en) 1995-02-14 1997-07-01 Hal Computer Systems, Inc. Processor structure and method for a time-out checkpoint
US5742802A (en) 1996-02-16 1998-04-21 International Business Machines Corporation Method and system for efficiently mapping guest instruction in an emulation assist unit
US5784638A (en) * 1996-02-22 1998-07-21 International Business Machines Corporation Computer system supporting control transfers between two architectures
US5892934A (en) * 1996-04-02 1999-04-06 Advanced Micro Devices, Inc. Microprocessor configured to detect a branch to a DSP routine and to direct a DSP to execute said routine
US5961639A (en) 1996-12-16 1999-10-05 International Business Machines Corporation Processor and method for dynamically inserting auxiliary instructions within an instruction stream during execution
US5893121A (en) 1997-04-23 1999-04-06 Sun Microsystems, Inc. System and method for swapping blocks of tagged stack entries between a tagged stack cache and an untagged main memory storage
US6142682A (en) 1997-06-13 2000-11-07 Telefonaktiebolaget Lm Ericsson Simulation of computer processor
US5995743A (en) 1997-09-22 1999-11-30 International Business Machines Corporation Method and system for interrupt handling during emulation in a data processing system
US5953520A (en) * 1997-09-22 1999-09-14 International Business Machines Corporation Address translation buffer for data processing system emulation mode
US5870575A (en) 1997-09-22 1999-02-09 International Business Machines Corporation Indirect unconditional branches in data processing system emulation mode
US5956495A (en) 1997-09-22 1999-09-21 International Business Machines Corporation Method and system for processing branch instructions during emulation in a data processing system
US6202127B1 (en) 1997-11-26 2001-03-13 Compaq Computer Corporation Apparatus for spatial and temporal sampling in a computer memory system
US5974525A (en) 1997-12-05 1999-10-26 Intel Corporation System for allowing multiple instructions to use the same logical registers by remapping them to separate physical segment registers when the first is being utilized
US6138225A (en) 1997-12-24 2000-10-24 Intel Corporation Address translation system having first and second translation look aside buffers
JP3246438B2 (ja) 1998-04-01 2002-01-15 日本電気株式会社 可変ターゲットコンパイル処理方法、その処理装置、そのプログラムの記憶媒体および変換テーブルの記憶媒体
JPH11296381A (ja) 1998-04-08 1999-10-29 Matsushita Electric Ind Co Ltd 仮想マシン及びコンパイラ
US6205545B1 (en) 1998-04-30 2001-03-20 Hewlett-Packard Company Method and apparatus for using static branch predictions hints with dynamically translated code traces to improve performance
US6463582B1 (en) 1998-10-21 2002-10-08 Fujitsu Limited Dynamic optimizing object code translator for architecture emulation and dynamic optimizing object code translation method
GB9825102D0 (en) 1998-11-16 1999-01-13 Insignia Solutions Plc Computer system
US7225436B1 (en) 1998-12-08 2007-05-29 Nazomi Communications Inc. Java hardware accelerator using microcode engine
US6332215B1 (en) 1998-12-08 2001-12-18 Nazomi Communications, Inc. Java virtual machine hardware for RISC and CISC processors
US6460114B1 (en) 1999-07-29 2002-10-01 Micron Technology, Inc. Storing a flushed cache line in a memory buffer of a controller
US6928641B1 (en) 1999-10-08 2005-08-09 Texas Instruments Incorporated Method and system for far branch and call instructions
US7418580B1 (en) 1999-12-02 2008-08-26 International Business Machines Corporation Dynamic object-level code transaction for improved performance of a computer
JP3556556B2 (ja) 2000-02-08 2004-08-18 株式会社東芝 命令コード変換装置及び情報処理システム
US20020066081A1 (en) 2000-02-09 2002-05-30 Evelyn Duesterwald Speculative caching scheme for fast emulation through statically predicted execution traces in a caching dynamic translator
US20010037492A1 (en) 2000-03-16 2001-11-01 Holzmann Gerard J. Method and apparatus for automatically extracting verification models
JP2001273138A (ja) 2000-03-24 2001-10-05 Fujitsu Ltd プログラム変換装置および方法
US20020100022A1 (en) 2000-05-08 2002-07-25 Holzmann Gerard J. Method and apparatus for automatic verification of properties of a concurrent software system
US6615300B1 (en) * 2000-06-19 2003-09-02 Transmeta Corporation Fast look-up of indirect branch destination in a dynamic translation system
US7107437B1 (en) 2000-06-30 2006-09-12 Intel Corporation Branch target buffer (BTB) including a speculative BTB (SBTB) and an architectural BTB (ABTB)
US6711672B1 (en) * 2000-09-22 2004-03-23 Vmware, Inc. Method and system for implementing subroutine calls and returns in binary translation sub-systems of computers
GB2367651B (en) 2000-10-05 2004-12-29 Advanced Risc Mach Ltd Hardware instruction translation within a processor pipeline
JP2002215387A (ja) 2001-01-22 2002-08-02 Mitsubishi Electric Corp 命令トランスレータを備えたデータ処理装置およびメモリインタフェース装置
US7487330B2 (en) 2001-05-02 2009-02-03 International Business Machines Corporations Method and apparatus for transferring control in a computer system with dynamic compilation capability
US7200740B2 (en) * 2001-05-04 2007-04-03 Ip-First, Llc Apparatus and method for speculatively performing a return instruction in a microprocessor
US7165169B2 (en) 2001-05-04 2007-01-16 Ip-First, Llc Speculative branch target address cache with selective override by secondary predictor based on branch instruction type
US6826681B2 (en) * 2001-06-18 2004-11-30 Mips Technologies, Inc. Instruction specified register value saving in allocated caller stack or not yet allocated callee stack
JP4027620B2 (ja) 2001-06-20 2007-12-26 富士通株式会社 分岐予測装置、プロセッサ、及び分岐予測方法
US6832307B2 (en) 2001-07-19 2004-12-14 Stmicroelectronics, Inc. Instruction fetch buffer stack fold decoder for generating foldable instruction status information
US6898699B2 (en) * 2001-12-21 2005-05-24 Intel Corporation Return address stack including speculative return address buffer with back pointers
US7577944B2 (en) 2002-03-18 2009-08-18 Hewlett-Packard Development Company, L.P. Unbundling, translation and rebundling of instruction bundles in an instruction stream
US20060117308A1 (en) 2002-08-30 2006-06-01 Renesas Technology Corp. Data processing apparatus and ic card
WO2004059472A2 (en) 2002-12-24 2004-07-15 Sun Microsystems, Inc. Method and apparatus for generating prefetches
US20040128658A1 (en) 2002-12-27 2004-07-01 Guei-Yuan Lueh Exception handling with stack trace cache
US7203932B1 (en) 2002-12-30 2007-04-10 Transmeta Corporation Method and system for using idiom recognition during a software translation process
US6810473B2 (en) 2003-01-06 2004-10-26 Sun Microsystems, Inc. Replacement algorithm for a replicated fully associative translation look-aside buffer
US7191291B2 (en) 2003-01-16 2007-03-13 Ip-First, Llc Microprocessor with variable latency stack cache
JP3896087B2 (ja) 2003-01-28 2007-03-22 松下電器産業株式会社 コンパイラ装置およびコンパイル方法
US7069413B1 (en) 2003-01-29 2006-06-27 Vmware, Inc. Method and system for performing virtual to physical address translations in a virtual machine monitor
US7278030B1 (en) 2003-03-03 2007-10-02 Vmware, Inc. Virtualization system for computers having multiple protection mechanisms
US7111145B1 (en) 2003-03-25 2006-09-19 Vmware, Inc. TLB miss fault handler and method for accessing multiple page tables
GB0316531D0 (en) * 2003-07-15 2003-08-20 Transitive Ltd Method and apparatus for performing native binding
US7290253B1 (en) * 2003-09-30 2007-10-30 Vmware, Inc. Prediction mechanism for subroutine returns in binary translation sub-systems of computers
US7590982B1 (en) 2003-12-17 2009-09-15 Vmware, Inc. System and method for virtualizing processor and interrupt priorities
US7237067B2 (en) 2004-04-22 2007-06-26 Hewlett-Packard Development Company, L.P. Managing a multi-way associative cache
JP4520790B2 (ja) 2004-07-30 2010-08-11 富士通株式会社 情報処理装置およびソフトウェアプリフェッチ制御方法
US8443171B2 (en) 2004-07-30 2013-05-14 Hewlett-Packard Development Company, L.P. Run-time updating of prediction hint instructions
US7571090B2 (en) 2004-09-30 2009-08-04 Intel Corporation Emulating a host architecture in guest firmware
US7496735B2 (en) 2004-11-22 2009-02-24 Strandera Corporation Method and apparatus for incremental commitment to architectural state in a microprocessor
US7428626B2 (en) 2005-03-08 2008-09-23 Microsoft Corporation Method and system for a second level address translation in a virtual machine environment
US8370819B2 (en) 2005-03-25 2013-02-05 Microsoft Corporation Mechanism to store information describing a virtual machine in a virtual disk image
US7383374B2 (en) 2005-03-31 2008-06-03 Intel Corporation Method and apparatus for managing virtual addresses
US7734895B1 (en) 2005-04-28 2010-06-08 Massachusetts Institute Of Technology Configuring sets of processor cores for processing instructions
TWI306215B (en) 2005-04-29 2009-02-11 Ind Tech Res Inst Method and corresponding apparatus for compiling high-level languages into specific processor architectures
US20070006178A1 (en) 2005-05-12 2007-01-04 Microsoft Corporation Function-level just-in-time translation engine with multiple pass optimization
US20060282821A1 (en) * 2005-06-10 2006-12-14 Renno Erik K Efficient subprogram return in microprocessors
US7703088B2 (en) 2005-09-30 2010-04-20 Intel Corporation Compressing “warm” code in a dynamic binary translation environment
US9003421B2 (en) 2005-11-28 2015-04-07 Intel Corporation Acceleration threads on idle OS-visible thread execution units
US20070174717A1 (en) 2006-01-10 2007-07-26 Sun Microsystems, Inc. Approach for testing instruction TLB using user/application level techniques
TWI287801B (en) 2006-01-13 2007-10-01 Optimum Care Int Tech Inc Memory module having address transforming function and method for controlling memory
US8099730B2 (en) 2006-03-30 2012-01-17 Intel Corporation Heterogeneous virtualization of host and guest OS having different register sizes using translation layer to extract device port numbers for host OS system memory addresses
JP5010164B2 (ja) 2006-03-31 2012-08-29 株式会社日立製作所 サーバ装置及び仮想計算機の制御プログラム
US7568189B2 (en) 2006-05-03 2009-07-28 Sony Computer Entertainment Inc. Code translation and pipeline optimization
US7752417B2 (en) 2006-06-05 2010-07-06 Oracle America, Inc. Dynamic selection of memory virtualization techniques
US7478228B2 (en) * 2006-08-31 2009-01-13 Qualcomm Incorporated Apparatus for generating return address predictions for implicit and explicit subroutine calls
US7617493B2 (en) 2007-01-23 2009-11-10 International Business Machines Corporation Defining memory indifferent trace handles
US8190664B2 (en) 2007-04-26 2012-05-29 International Business Machines Corporation Employing a mask field of an instruction to encode a sign of a result of the instruction
US8688920B2 (en) 2007-05-14 2014-04-01 International Business Machines Corporation Computing system with guest code support of transactional memory
JP2008299795A (ja) * 2007-06-04 2008-12-11 Nec Electronics Corp 分岐予測制御装置及びその方法
US8205194B2 (en) 2007-06-29 2012-06-19 Microsoft Corporation Updating offline virtual machines or VM images
KR101498673B1 (ko) 2007-08-14 2015-03-09 삼성전자주식회사 반도체 드라이브, 그것의 데이터 저장 방법, 그리고 그것을포함한 컴퓨팅 시스템
CN100478915C (zh) * 2007-09-20 2009-04-15 福建星网锐捷网络有限公司 一种基于mips架构cpu的异常点定位诊断方法
JP2009087028A (ja) 2007-09-28 2009-04-23 Toshiba Corp メモリシステム及びメモリの読出し方法並びにプログラム
US7971044B2 (en) * 2007-10-05 2011-06-28 Qualcomm Incorporated Link stack repair of erroneous speculative update
US7844954B2 (en) 2007-11-06 2010-11-30 Vmware, Inc. Using branch instruction counts to facilitate replay of virtual machine instruction execution
JP5091655B2 (ja) 2007-12-21 2012-12-05 株式会社日立製作所 計算機仮想化装置、そのプログラム、及びその方法
CN101470661B (zh) 2007-12-28 2012-03-14 鸿富锦精密工业（深圳）有限公司 计算机程序除错系统及方法
US20090182985A1 (en) 2008-01-11 2009-07-16 International Business Machines Corporation Move Facility and Instructions Therefore
US8041922B2 (en) 2008-01-11 2011-10-18 International Business Machines Corporation Enhanced dynamic address translation with load real address function
US8151085B2 (en) 2008-01-17 2012-04-03 International Business Machines Corporation Method for address translation in virtual machines
US8099541B2 (en) 2008-01-22 2012-01-17 Globalfoundries Inc. Minivisor entry point in virtual machine monitor address space
US8819647B2 (en) 2008-01-25 2014-08-26 International Business Machines Corporation Performance improvements for nested virtual machines
US8832682B2 (en) 2008-03-28 2014-09-09 Vmware, Inc. Trace collection for a virtual machine
US8086822B2 (en) 2008-05-30 2011-12-27 Vmware, Inc. In-place shadow tables for virtualization
US8275971B2 (en) 2008-08-27 2012-09-25 International Business Machines Corporation Method and apparatus for managing software controlled cache of translating the physical memory access of a virtual machine between different levels of translation entities
US8473930B2 (en) 2008-11-05 2013-06-25 Oracle America, Inc. Handling signals and exceptions in a dynamic translation environment
CN101751345B (zh) 2008-12-10 2012-04-11 国际商业机器公司 在主机中运行客户机的程序的模拟器和模拟方法
US8078854B2 (en) 2008-12-12 2011-12-13 Oracle America, Inc. Using register rename maps to facilitate precise exception semantics
US8959277B2 (en) 2008-12-12 2015-02-17 Oracle America, Inc. Facilitating gated stores without data bypass
US8561040B2 (en) 2009-03-10 2013-10-15 Oracle America, Inc. One-pass compilation of virtual instructions
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8103894B2 (en) 2009-04-24 2012-01-24 International Business Machines Corporation Power conservation in vertically-striped NUCA caches
US8140758B2 (en) 2009-04-24 2012-03-20 International Business Machines Corporation Data reorganization in non-uniform cache access caches
US8799879B2 (en) 2009-06-30 2014-08-05 Oracle America, Inc. Method and apparatus for protecting translated code in a virtual machine
US8386745B2 (en) 2009-07-24 2013-02-26 Advanced Micro Devices, Inc. I/O memory management unit including multilevel address translation for I/O and computation offload
US8428930B2 (en) 2009-09-18 2013-04-23 International Business Machines Corporation Page mapped spatially aware emulation of a computer instruction set
US8301434B2 (en) 2009-09-18 2012-10-30 International Buisness Machines Corporation Host cell spatially aware emulation of a guest wild branch
US8447583B2 (en) 2009-09-18 2013-05-21 International Business Machines Corporation Self initialized host cell spatially aware emulation of a computer instruction set
US9158566B2 (en) 2009-09-18 2015-10-13 International Business Machines Corporation Page mapped spatially aware emulation of computer instruction set
US8612731B2 (en) 2009-11-06 2013-12-17 International Business Machines Corporation Branch target buffer for emulation environments
US8364461B2 (en) 2009-11-09 2013-01-29 International Business Machines Corporation Reusing invalidated traces in a system emulator
EP2507700A1 (en) 2009-12-04 2012-10-10 Marvell World Trade Ltd. Virtualization of storage devices
KR101247259B1 (ko) 2009-12-17 2013-04-01 한국전자통신연구원 가상화 장치 및 그 처리 방법
US8438334B2 (en) 2009-12-22 2013-05-07 International Business Machines Corporation Hybrid storage subsystem with mixed placement of file contents
US8775153B2 (en) 2009-12-23 2014-07-08 Intel Corporation Transitioning from source instruction set architecture (ISA) code to translated code in a partial emulation environment
JP2011198091A (ja) 2010-03-19 2011-10-06 Toshiba Corp 仮想アドレスキャッシュメモリ、プロセッサ及びマルチプロセッサシステム
US20110238962A1 (en) 2010-03-23 2011-09-29 International Business Machines Corporation Register Checkpointing for Speculative Modes of Execution in Out-of-Order Processors
US8572635B2 (en) 2010-06-23 2013-10-29 International Business Machines Corporation Converting a message signaled interruption into an I/O adapter event notification
US8650337B2 (en) 2010-06-23 2014-02-11 International Business Machines Corporation Runtime determination of translation formats for adapter functions
WO2012103253A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Multilevel conversion table cache for translating guest instructions to native instructions
CN103620547B (zh) 2011-01-27 2018-07-10 英特尔公司 使用处理器的转换后备缓冲器的基于客户指令到本机指令范围的映射
WO2012103373A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Variable caching structure for managing physical storage
WO2012103367A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Guest to native block address mappings and management of native code storage
WO2012103359A2 (en) 2011-01-27 2012-08-02 Soft Machines, Inc. Hardware acceleration components for translating guest instructions to native instructions
WO2012103245A2 (en) 2011-01-27 2012-08-02 Soft Machines Inc. Guest instruction block with near branching and far branching sequence construction to native instruction block
US9495183B2 (en) 2011-05-16 2016-11-15 Microsoft Technology Licensing, Llc Instruction set emulation for guest operating systems
US8645633B2 (en) 2011-05-17 2014-02-04 International Business Machines Corporation Facilitating data coherency using in-memory tag bits and faulting stores
US9354886B2 (en) * 2011-11-28 2016-05-31 Apple Inc. Maintaining the integrity of an execution return address stack
US9280347B2 (en) 2012-03-15 2016-03-08 International Business Machines Corporation Transforming non-contiguous instruction specifiers to contiguous instruction specifiers
US10656945B2 (en) 2012-06-15 2020-05-19 International Business Machines Corporation Next instruction access intent instruction for indicating usage of a storage operand by one or more instructions subsequent to a next sequential instruction
US8819648B2 (en) 2012-07-20 2014-08-26 International Business Machines Corporation Control flow management for execution of dynamically translated non-native code in a virtual hosting environment
US20140258696A1 (en) 2013-03-05 2014-09-11 Qualcomm Incorporated Strided target address predictor (stap) for indirect branches
WO2014151652A1 (en) 2013-03-15 2014-09-25 Soft Machines Inc Method and apparatus to allow early dependency resolution and data forwarding in a microprocessor
WO2014151691A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. Method and apparatus for guest return address stack emulation supporting speculation
CN104679480A (zh) 2013-11-27 2015-06-03 上海芯豪微电子有限公司 一种指令集转换系统和方法
US9477453B1 (en) * 2015-06-24 2016-10-25 Intel Corporation Technologies for shadow stack manipulation for binary translation systems

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220017184A (ko) * 2020-08-04 2022-02-11 경북대학교 산학협력단 세그먼트의 분리 저장을 위한 코드 삽입 모듈 및 방법

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