KR20150117458A - 반도체 패키지 기판 - Google Patents

반도체 패키지 기판 Download PDF

Info

Publication number
KR20150117458A
KR20150117458A KR1020140042929A KR20140042929A KR20150117458A KR 20150117458 A KR20150117458 A KR 20150117458A KR 1020140042929 A KR1020140042929 A KR 1020140042929A KR 20140042929 A KR20140042929 A KR 20140042929A KR 20150117458 A KR20150117458 A KR 20150117458A
Authority
KR
South Korea
Prior art keywords
pattern
region
dummy region
substrate
dummy
Prior art date
Application number
KR1020140042929A
Other languages
English (en)
Inventor
노광일
한동훈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140042929A priority Critical patent/KR20150117458A/ko
Priority to US14/537,657 priority patent/US20150294932A1/en
Publication of KR20150117458A publication Critical patent/KR20150117458A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)

Abstract

본 발명은 반도체 패키지 기판에 관한 것으로, 보다 자세하게는 기판 영역과 더미 영역 또는 더미 영역 상, 하면의 구리 잔존율 차이를 최소화하여 휨 발생을 방지하고, 더미 영역에 형성된 패턴에 의해 기판 영역에 도포되는 몰딩재가 더미 영역으로 유입되는 것을 방지할 수 있는 반도체 패키지 기판에 관한 것이다.

Description

반도체 패키지 기판{Substrate for semiconductor pakage}
본 발명은 반도체 패키지 기판에 관한 것으로, 보다 자세하게는 휨 제어가 용이한 반도체 패키지 기판에 관한 것이다.
최근, 반도체 패키지 기판이 소형화, 고밀도화 및 고집적화 됨에 의해서 패키지 기판의 조립 및 제조 업체에서는 초정밀 실장 기술에 많은 관심을 기울이고 있다. 특히, 패키지 기판이 점차 얇아짐에 따라 반도체 패키지 기판의 제조 공정과 메인 보드 상에 패키지 기판을 전기적으로 접합시키는 솔더링(soldering) 공정에서 기판의 휨(warpage)을 개선하는 것이 갈수록 중요해지고 있다.
반도체 패키지 기판은 반도체 칩이 개별적으로 실장되는 단위 기판이 유닛(unit) 형태로 구분된 기판 영역과 기판 영역의 주변에 형성된 더미(dummy) 영역으로 구성될 수 있다. 이때, 반도체 패키지 기판의 휨 현상은 더미 영역에 의해 영향을 받을 수 있는데, 테두리 부의 더미 영역의 휨을 최소화하여 기판 전체의 휨을 제어하는 것이 효과적일 수 있다.
예를 들어, 반도체 패키지 기판의 기판 영역에 패턴이 밀집되고, 더미 영역에 형성되지 않은 경우, 더미 영역의 패턴 밀집도가 기판 영역의 패턴 밀집도와 현저한 차이가 있을 경우, 기판 전체에 휨이 과도하게 발생할 수 있다.
통상적으로 기판 영역과 더미 영역의 패턴 재질로 사용되는 구리의 열팽창계수(CTE)는 약 10~20ppm/℃이고, 패턴이 형성되는 수지재의 열팽창계수는 약 70~100ppm/℃임에 따라 양 부재의 열팽창계수 차이와 수지재 상에 패턴의 밀집도 차이에 의한 구리 잔존율의 차이로 인하여 패키지 기판의 휨 제어가 어려운 문제점이 제기될 수 있다.
대한민국 공개특허공보 제2010-0088336호
따라서, 본 발명은 종래 반도체 패키지 기판에서 제기될 수 있는 상기의 문제점을 해결하기 위하여 창안된 것으로서, 패키지 기판의 기판 영역과 더미 영역 또는 더미 영역 상, 하면의 구리 잔존율 차이를 최소화하여 휨 발생을 방지할 수 있는 반도체 패키지 기판이 제공됨에 발명의 목적이 있다.
또한, 본 발명의 다른 목적은 더미 영역에 형성된 패턴에 의해 기판 영역에 도포되는 몰딩재가 더미 영역으로 유입되는 것을 방지할 수 있는 반도체 패키지 기판이 제공됨에 있다.
본 발명의 상기 목적은, 단위 기판이 격자 구조로 배열된 기판 영역; 및 상기 기판 영역의 외곽에 형성된 더미 영역;을 포함하고, 상기 더미 영역은 개구부가 형성된 패턴이 다수 형성되고, 상기 패턴의 개구부가 대응되게 배치되되, 상기 개구부가 엇갈린 형태로 대응되게 배열되는 반도체 패키지 기판이 제공됨에 의해서 달성될 수 있다.
이때, 상기 패턴은 수평부 및 상기 수평부의 양단부에서 절곡된 한 쌍의 수직부로 구성되어 상기 수평부와 대향되는 위치에 상기 개구부가 형성될 수 있다.
상기 기판 영역은 테두리 부에 상기 패턴의 수평부가 나란하게 위치하도록 배치될 수 있다.
상기 더미 영역은 상기 다수의 패턴이 복수 열로 배열되고, 상기 패턴의 개구부 내에 상기 수직부의 단부가 위치하도록 배치될 수 있으며, 상기 패턴의 두께와 간격의 조절에 의해서 구리 잔존율이 조절될 수 있다.
또한, 상기 더미 영역은 상, 하면에 각각 상기 패턴이 배열되고, 상기 패턴의 개구부가 상기 더미 영역의 상면과 하면에서 다른 방향으로 개방되게 배열되되, 상, 하면의 동일 위치에서 상호 교차되는 방향으로 배열될 수 있다.
또한, 상기 더미 영역은 상면과 하면 중 어느 한 면에 테두리 패턴이 선택적으로 형성될 수 있다.
본 발명의 다른 목적은, 단위 기판 상에 회로패턴이 형성된 기판 영역; 및 상기 기판 영역의 외곽에 구비되며, 개구부가 형성된 다수의 패턴이 형성된 더미 영역; 을 포함하고, 상기 더미 영역에 상기 패턴의 개구부가 엇갈린 형태로 대응되게 배열됨에 의해서 상기 기판 영역의 구리 잔존율에 대한 상기 더미 영역의 구리 잔존율이 조절되는 반도체 패키지 기판이 제공됨에 의해서 달성될 수 있다.
이때, 상기 패턴은 수평부 및 상기 수평부의 양단부에서 절곡된 한 쌍의 수직부로 구성되어 상기 수평부와 대향되는 위치에 상기 개구부가 형성될 수 있다.
상기 기판 영역은 테두리 부에 상기 패턴의 수평부가 나란하게 위치하도록 배치될 수 있다.
상기 더미 영역은 상기 다수의 패턴이 복수 열로 배열되고, 상기 패턴의 개구부 내에 상기 수직부의 단부가 위치하도록 배치될 수 있으며, 상면과 하면에 형성된 상기 패턴의 두께와 간격의 조절에 의해서 상기 상면과 하면의 구리 잔존율이 조절될 수 있다.
또한, 상기 더미 영역은 상, 하면에 형성된 상기 패턴의 배열 방향이 직교하도록 배열되고, 하면의 외곽부에 테두리 패턴이 형성될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 패키지 기판은, 기판 영역과 더미 영역 또는 더미 영역 상, 하면의 구리 잔존율 차이를 최소화하여 휨 발생을 방지할 수 있다.
또한, 본 발명은 반도체 패키지 기판의 더미 영역에 형성된 패턴에 의해 기판 영역에 도포되는 몰딩재가 더미 영역으로 유입되는 것을 방지할 수 있다.
도 1은 본 발명에 따른 반도체 패키지 기판의 평면도.
도 2는 본 발명에 따른 반도체 패키지 기판의 더미 영역 상면 확대도.
도 3은 본 발명에 따른 반도체 패키지 기판의 더미 영역 하면 확대도.
도 4는 본 발명에 따른 반도체 패키지 기판의 더미 영역에 형성된 패턴의 일실시예 확대도.
도 5는 본 발명에 따른 반도체 패키지 기판의 더미 영역 상, 하면 패턴의 배치 관계를 도시한 확대도.
본 발명의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명에 따른 반도체 패키지 기판의 평면도이다.
도시된 바와 같이, 본 실시예의 반도체 패키지 기판(100)은 기판 영역(110)과 기판 영역(110)을 둘러싸고 있는 더미 영역(120)으로 구성될 수 있다.
상기 기판 영역(110)에는 반도체 칩이 개별적으로 실장되는 복수 개의 단위 기판(111)이 유닛 형태로 횡방향 또는 종방향으로 격자 구조를 이루어 배치될 수 있다.
또한, 기판 영역(110)은 상면에 몰딩재가 도포되어 단위 기판(111)에 실장된 반도체 칩이 보호되도록 하고, 몰딩재 경화 후 다이싱 라인(L)을 따라 절단됨에 의해서 단위 기판(111)이 제작될 수 있다.
상기 단위 기판(111)은 상면에 개별적으로 실장되는 반도체 칩과 전기적으로 연결되는 회로패턴(도면 미도시)이 형성될 수 있으며, 회로패턴은 반도체 칩의 기능 구현을 위해 다양한 설계 패턴을 가지고 디자인될 수 있다.
한편, 상기 더미 영역(120)은 패키지 기판(100)의 외곽 부분에 구비되어 상, 하면에 형성된 패턴이 회로 역할을 하지 않는 비기능부로서, 반도체 패키지 기판(100)이 제작이 완료되어 기판 영역(110)의 단위 기판(111)을 절단 할 때 제거될 수 있다.
상기 기판 영역(110)과 더미 영역(120)은 각각 회로로 기능하는 패턴과 회로로 기능하지 않는 패턴이 형성될 수 있으며, 각 영역에 형성된 패턴은 금(Au), 은(Ag)으로 형성될 수 있으나, 주로 구리(Cu)를 이용하여 형성될 수 있다.
이때, 기판 영역(110)은 회로 설계에 의해 패턴이 디자인되어 소정의 구리 잔존율을 가지게 되는 바, 더미 영역(120)도 기판 영역(110)의 구리 잔존율과 동일하거나 유사한 비율의 구리 잔존율을 갖도록 하는 것이 바람직하다.
상기 기판 영역(110)과 더미 영역(120)의 구리 잔존율을 동일 또는 유사하게 조절하여 구리 잔존율의 차이가 최소화되도록 하는 이유는, 구리 잔존율 차이에 의해 각 영역별 열팽창계수 차이가 커지게 됨으로써, 패키지 기판의 제작 시 휨이 발생할 수 있기 때문이다.
여기서, 구리 잔존율이라 함은 단위 면적당 구리 패턴이 차지하는 면적의 비율을 의미하는데, 기판 영역(110)의 구리 잔존율은 기판 영역(110) 전체 면적에 대한 회로패턴이 차지하는 면적의 비율로 정의할 수 있으며, 더미 영역(120)의 구리 잔존율은 더미 영역(120) 전체 면적에 대한 구리 패턴이 차지하는 면적의 비율로 정의하기로 한다.
본 실시예의 반도체 패키지 기판(100)은 더미 영역(120)에 개구부가 형성된 패턴(121)을 소정의 규칙성을 갖도록 형성하고, 기판 영역(110)과 더미 영역(120)의 패턴(121)에 의한 구리 잔존율을 최소화함과 아울러 더미 영역(120)의 상, 하면 패턴(121)에 의한 구리 잔존율을 최소화함으로써, 패키지 기판(100)의 휨 발생을 최소화할 수 있다.
이와 관련하여, 본 실시예에 따른 반도체 패키지 기판(100)의 더미 영역(120)에 형성된 패턴(121)의 형상을 아래 도시된 도 2 내지 도 5를 참조하여 좀 더 구체적으로 살펴보기로 한다.
도 2는 본 발명에 따른 반도체 패키지 기판의 더미 영역 상면 확대도이고, 도 3은 본 발명에 따른 반도체 패키지 기판의 더미 영역 하면 확대도이며, 도 4는 본 발명에 따른 반도체 패키지 기판의 더미 영역에 형성된 패턴의 일실시예 확대도이고, 도 5는 본 발명에 따른 반도체 패키지 기판의 더미 영역 상, 하면 패턴의 배치 관계를 도시한 확대도이다.
도 1을 참조하여 도 2 내지 도 5에 도시된 바와 같이, 본 실시예에 따른 반도체 패키지 기판(100)은 기판 영역(110)과, 그 외곽에 형성된 더미 영역(120)으로 구성되고, 상기 더미 영역(120)에는 개구부(124)가 형성된 패턴(121)이 형성될 수 있다.
상기 패턴(121)은 도 4에 도시된 바와 같이, 하나의 수평부(122)와 한 쌍의 수직부(123)로 구성될 수 있다. 한 쌍의 수직부(123)는 수평부(122)의 일단 및 타단에 각각 연결되며 서로 마주보게 형성될 수 있다.
상기 개구부(124)는 상기 수평부(122)와 대향되는 위치에 형성될 수 있으며, 이에 따라 상기 패턴(121)은 직사각형에서 한 변이 개방된 형태일 수 있다.
또한, 더미 영역(120)은 한 쌍의 패턴(121)들이 각 개구부(124)가 엇갈린 형태로 대응되게 배치될 수 있다. 즉, 하나의 패턴(121)에 형성된 개구부(124)에 다른 패턴(121)의 수직부(123)가 위치하도록 하여 일렬로 배열됨으로써, 도 2의 A’부분과 같이 더미 영역(120)에 패턴(121)을 배열할 수 있으며, 개구부(124)가 엇갈린 형태로 대응되게 배치된 패턴(121)들이 종방향으로 반복하여 배열됨에 따라 더미 영역(120) 전체에 패턴(121)이 균일하게 배열될 수 있다.
한편, 상기 패턴(121)은 기판 영역(110)에 형성되는 회로패턴과 동일한 금속 재질로 이루어질 수 있으며, 주로 구리(Cu)로 구성될 수 있다. 또한, 상기 패턴(121)은 기판 영역(110)의 회로패턴 형성 시 동시에 형성될 수 있다.
또한, 더미 영역(120)은 반도체 패키지 기판(100)의 제조 공정 중에 열이 가해졌을 때 패턴(121)의 엇갈리게 대응된 개구부(124)를 통해 열이 방출되는 통로를 확보할 수 있다.
패키지 기판(100)의 제조 공정 중 열이 가해지게 되면, 더미 영역(120)의 패턴(121)이 팽창을 하면서 더미 영역(120)의 구리 잔존율이 변화될 수 있는데, 이때 패턴(121)의 개구부(124)에 의해 열을 지그제그(zigzag) 형태로 배출할 수 있음에 따라 패턴(121)의 팽창에 의한 휨 발생을 방지할 수 있다.
한편, 기판 영역(110)은 앞에서도 설명하였듯이 몰딩재 도포에 의해 몰딩(molding) 공정이 수행되는 바, 더미 영역(120)에 형성된 패턴(121)에 의해서 더미 영역(120)으로 몰딩재가 유입되는 현상을 방지할 수 있다. 이는, 더미 영역(120)에 연속적으로 배열된 패턴(121)들 중 기판 영역(110)과 인접한 위치에 배열된 패턴(121)의 수평부(122)가 몰딩재의 넘침 방지막으로 작용하게 됨으로써, 기판 영역(110)의 테두리 부에서 더미 영역(120)으로 몰딩재가 넘치는 것을 방지할 수 있다.
이때, 상기 몰딩재의 더미 영역(120) 유입을 방지하는 것은 기판 영역(110)에 도포된 몰딩재가 무너지지 않고 전체적으로 균일하게 도포될 수 있도록 함으로써 패키지 기판(100)의 불량을 방지할 수 있다.
이와 같이 구성된 더미 영역(120)은 패턴(121)의 배열 구조를 조절하여 패턴(121)의 밀집도에 의한 구리 잔존율을 조정할 수 있으며, 패턴(121)들이 더미 영역(120) 전체에서 수평부(122)와 수직부(123)가 교차 결합되는 형태로 배열되도록 함으로써, 더미 영역(120)이 중앙부와 외곽부를 포함하는 전체 영역에서 균일한 두께로 형성되어 더미 영역(120)에 의한 휨 제어가 용이하도록 할 수 있다.
또한, 더미 영역(120)은 기판 영역(110)과 구리 잔존율의 차이를 최소화하기 위하여 패턴(121)들의 형태와 배열 구조 외에도 패턴(121)의 두께와 간격을 조절하여 패턴의 밀집도에 의한 구리 잔존율을 조절할 수 있다.
이와 같이, 상기 더미 영역(120)은 개구부(124)가 형성된 패턴(121)을 적절하게 배열하여 패턴(121)이 팽창되는 것을 방지하고, 밀집도를 조절하여 구리 잔존율이 기판 영역(110)과 유사하도록 조정함으로써, 패키지 기판(100)의 휨 발생이 최소화되도록 할 수 있다. 이때, 더미 영역(120)은 최외곽 테두리 부를 따라 테두리 패턴(130)이 형성되어 더미 영역(120)의 구리 잔존율을 더 용이하게 조절할 수 있다.
한편, 본 실시예의 패키지 기판(100)은 더미 영역(120)에서 상, 하면 간의 구리 잔존율 차이를 최소화함에 의해서도 휨 발생을 방지할 수 있다.
또한, 상기 더미 영역(120)은 상면과 하면에 형성된 패턴(121)들의 배열을 다르게 하여 휨 발생을 최소화할 수 있다. 즉, 도 3에 도시된 바와 같이 더미 영역(120)의 하면은 개구부(124)가 형성된 패턴(121)이 더미 영역(120)의 상면에 형성된 패턴(121)과 90°회전한 형태로 배열될 수 있다.(도 3의 A’’ 참조) 이때, 더미 영역(120) 하면에 배열되는 패턴(121)은 더미 영역(120) 상면에 형성된 패턴(121)과 동일한 형태일 수 있다.
이에 따라, 더미 영역(120)의 동일한 위치에서 상, 하면에 형성된 패턴(121)들은 도 5에 도시된 바와 같이 상호 교차되는 형태로 더미 영역(120)의 상, 하면에 각각 배열될 수 있다. 통상적으로 열팽창계수의 차이에 의한 휨 발생은 패턴(121)과 수지재의 열팽창계수의 차이에 의해 주로 발생되는 바, 더미 영역(120)의 상, 하면에서 패턴(121)들이 직각을 이루어 교차되도록 형성됨으로써, 상, 하면 패턴(121)들이 빈 공간을 채워 상호 보완이 이루어지도록 하여 휨 발생이 제어될 수 있다.
이와 같이, 더미 영역(120)의 상, 하면에 각각 형성된 패턴(121)들이 수직으로 서로 교차되도록 배열하게 되면, 상, 하면 패턴(121)이 동일 방향으로 형성되었을 때보다 기판(100)의 휨을 더욱 용이하게 제어할 수 있다.
이는, 더미 영역(120) 상면에 패턴(121a)이 형성되지 않은 부분에서 발생할 수 있는 휨을 더미 영역(120) 하면의 패턴(121b)이 보완해줄 수 있고, 더미 영역(120) 하면에 패턴(121b)이 형성되지 않은 부분에서 발생할 수 있는 휨을 더미 영역(120) 상면의 패턴(121a)이 보완해줄 수 있기 때문이다.
한편, 본 실시예의 패키지 기판(100)은 더미 영역(120)의 상, 하면 패턴(121)의 배열을 다르게 하는 것 외에 더미 영역(120)의 상면과 하면에 형성된 패턴(121)의 형태를 달리함으로써, 구리 잔존율 차이를 최소화하여 휨 발생을 개선할 수 있다.
패키지 기판(100)의 기판 영역(110)과 더미 영역(120) 상면의 구리 잔존율 차이에 따라 더미 영역(120) 하면의 패턴(121)의 형태를 조절하여 패키지 기판(100)의 상, 하면 전체의 구리 잔존율 차이를 최소화할 수 있다.
예를 들어, 패키지 기판(100) 상면의 기판 영역(110)의 구리 잔존율이 높은 경우, 더미 영역(120) 하면의 패턴(121) 두께를 더미 영역(120) 상면의 패턴(121) 두께보다 두껍게 형성함으로써 패키지 기판(100)의 전체에서 구리 잔존율이 대칭성을 가지도록 할 수 있다.
또, 더미 영역(120) 하면에 형성된 패턴(121b) 간의 간격을 더미 영역(120) 상면에 형성된 패턴(121a) 간의 간격보다 좁게 형성함으로써, 패턴(121)의 밀집도를 높임에 의해서 패키지 기판(100) 전체에서 하면 측의 구리 잔존율을 높일 수 있다.
이와 더불어, 더미 영역(120)의 상면과 하면에 도 3에 도시된 바와 같이, 테두리 패턴(130)을 형성함으로써 더미 영역(120) 상, 하면 구리 잔존율을 선택적으로 높거나 낮게 형성할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시 예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 반도체 패키지 기판
110 : 기판 영역
111 : 단위 기판
120 : 더미 영역
121 : 패턴
122 : 수평부
123 : 수직부
124 : 개구부
130 : 테두리 패턴
L : 다이싱 라인

Claims (15)

  1. 단위 기판이 격자 구조로 배열된 기판 영역; 및
    상기 기판 영역의 외곽에 형성된 더미 영역; 을 포함하고,
    상기 더미 영역은 개구부가 형성된 패턴이 다수 형성되고, 상기 패턴의 개구부가 대응되게 배치되되, 상기 개구부가 엇갈린 형태로 대응되게 배열되는 반도체 패키지 기판.
  2. 제 1항에 있어서,
    상기 패턴은, 수평부 및 상기 수평부의 양단부에서 절곡된 한 쌍의 수직부로 구성되어 상기 수평부와 대향되는 위치에 상기 개구부가 형성된 반도체 패키지 기판.
  3. 제 1항에 있어서,
    상기 더미 영역은, 상기 다수의 패턴이 복수 열로 배열되고, 상기 패턴의 개구부 내에 상기 수직부의 단부가 위치하도록 배치된 반도체 패키지 기판.
  4. 제 1항에 있어서,
    상기 기판 영역은, 테두리 부에 상기 패턴의 수평부가 나란하게 위치하도록 배치되는 반도체 패키지 기판.
  5. 제 1항에 있어서,
    상기 더미 영역은, 상기 패턴의 두께와 간격의 조절에 의해서 구리 잔존율이 조절되는 반도체 패키지 기판.
  6. 제 1항에 있어서,
    상기 더미 영역은, 상, 하면에 각각 상기 패턴이 배열되고, 상기 패턴의 개구부가 상기 더미 영역의 상면과 하면에서 다른 방향으로 개방되게 배열되는 반도체 패키지 기판.
  7. 제 6항에 있어서,
    상기 패턴은, 상기 더미 영역 상, 하면의 동일 위치에서 상호 교차되는 방향으로 배열되는 반도체 패키지 기판.
  8. 제 1항에 있어서,
    상기 더미 영역은, 상면과 하면 중 어느 한 면에 테두리 패턴이 선택적으로 형성되는 반도체 패키지 기판.
  9. 단위 기판 상에 회로패턴이 형성된 기판 영역; 및
    상기 기판 영역의 외곽에 구비되며, 개구부가 형성된 다수의 패턴이 형성된 더미 영역; 을 포함하고,
    상기 더미 영역에 상기 패턴의 개구부가 엇갈린 형태로 대응되게 배열됨에 의해서 상기 기판 영역의 구리 잔존율에 대한 상기 더미 영역의 구리 잔존율이 조절되는 반도체 패키지 기판.
  10. 제 9항에 있어서,
    상기 패턴은, 수평부 및 상기 수평부의 양단부에서 절곡된 한 쌍의 수직부로 구성되어 상기 수평부와 대향되는 위치에 상기 개구부가 형성된 반도체 패키지 기판.
  11. 제 9항에 있어서,
    상기 더미 영역은, 상, 하면에 형성된 상기 패턴의 배열 방향이 직교하도록 배열되는 반도체 패키지 기판.
  12. 제 9항에 있어서,
    상기 더미 영역은, 하면의 외곽부에 테두리 패턴이 형성된 반도체 패키지 기판.
  13. 제 9항에 있어서,
    상기 더미 영역은, 상면과 하면에 형성된 상기 패턴의 두께와 간격 조절에 의해서 상기 상면과 하면의 구리 잔존율이 조절되는 반도체 패키지 기판.
  14. 제 9항에 있어서,
    상기 더미 영역은, 상기 다수의 패턴이 복수 열로 배열되고, 상기 패턴의 개구부 내에 상기 수직부의 단부가 위치하도록 배치된 반도체 패키지 기판.
  15. 제 9항에 있어서,
    상기 기판 영역은, 테두리 부에 상기 패턴의 수평부가 나란하게 위치하도록 배치되는 반도체 패키지 기판.
KR1020140042929A 2014-04-10 2014-04-10 반도체 패키지 기판 KR20150117458A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140042929A KR20150117458A (ko) 2014-04-10 2014-04-10 반도체 패키지 기판
US14/537,657 US20150294932A1 (en) 2014-04-10 2014-11-10 Semiconductor package substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140042929A KR20150117458A (ko) 2014-04-10 2014-04-10 반도체 패키지 기판

Publications (1)

Publication Number Publication Date
KR20150117458A true KR20150117458A (ko) 2015-10-20

Family

ID=54265693

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140042929A KR20150117458A (ko) 2014-04-10 2014-04-10 반도체 패키지 기판

Country Status (2)

Country Link
US (1) US20150294932A1 (ko)
KR (1) KR20150117458A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613915B2 (en) * 2014-12-02 2017-04-04 International Business Machines Corporation Reduced-warpage laminate structure
JP7131901B2 (ja) 2017-11-24 2022-09-06 浜松ホトニクス株式会社 運搬方法

Also Published As

Publication number Publication date
US20150294932A1 (en) 2015-10-15

Similar Documents

Publication Publication Date Title
KR102250997B1 (ko) 반도체 패키지
TWI615071B (zh) 封裝基板之線路製作方法及利用該方法製作之封裝基板
US7950144B2 (en) Method for controlling warpage in redistributed chip packaging panels
CN109727945B (zh) 衬底结构及半导体封装元件的制造方法
JP7321009B2 (ja) 配線基板、接合型配線基板及び配線基板の製造方法
KR20150117458A (ko) 반도체 패키지 기판
US9510447B2 (en) Printed wiring board and method for manufacturing the same
TWI666746B (zh) 覆晶式封裝基板、覆晶式封裝件及其製法
JP7031942B2 (ja) プリント回路基板及びこれを含むパッケージ基板
KR20160045609A (ko) 반도체 패키지 및 그 제조 방법
KR101407565B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
TWI567911B (zh) 具改良佈線結構之球柵陣列封裝結構及其基板
JP2001326429A (ja) プリント配線基板
KR102107034B1 (ko) 인쇄회로기판, 이를 포함하는 반도체 패키지 및 인쇄회로기판 제조 방법
KR20150012474A (ko) 인쇄회로기판 및 그 제조방법
US8823170B2 (en) Apparatus and method for three dimensional integrated circuits
TW201532230A (zh) 具有導電墨水的積體電路封裝系統及製造該積體電路的方法
JP2014165491A (ja) 基板ストリップ
US10854475B2 (en) Wiring substrate
KR102159547B1 (ko) 패키지 기판 및 그의 제조 방법
JP2017152448A (ja) 多数個取り配線基板
US6965162B2 (en) Semiconductor chip mounting substrate and semiconductor device using it
TWI763005B (zh) 半導體裝置
KR20090009137U (ko) 인쇄회로기판
JP2010141284A (ja) パッケージ基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application