KR20150117153A - 패턴 신뢰성 검사 방법 및 이를 이용한 반도체 소자 테스트 방법 - Google Patents

패턴 신뢰성 검사 방법 및 이를 이용한 반도체 소자 테스트 방법 Download PDF

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Abstract

다수의 패턴이 형성된 웨이퍼의 광학 이미지를 검출하고, 상기 패턴들의 손상도를 평가하고, 상기 평가된 손상도에 따라 상기 패턴들의 신뢰성을 확인하고, 및 상기 패턴들의 신뢰성을 맵핑하는 것을 포함하는 패턴의 신뢰성 검사 방법이 설명된다.

Description

패턴 신뢰성 검사 방법 및 이를 이용한 반도체 소자 테스트 방법{Method of testing pattern reliability and method of testing semiconductor device using them}
본 발명은 패턴의 신뢰성을 검사하는 방법 및 이를 이용하여 반도체 소자를 테스트하는 방법에 관한 것이다.
반도체 소자 제조 공정을 모니터링 하기 위하여 웨이퍼의 스크라이브 레인에 형성된 패턴을 이용한 다양한 테스트 방법이 제안되었다.
본 발명이 해결하고자 하는 과제는, 패턴의 신뢰성을 검사하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 패턴의 신뢰성을 검사하는 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 패턴 신뢰성 검사를 이용한 반도체 소자의 테스트 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 패턴 신뢰성 검사를 이용한 반도체 소자의 테스트 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 패턴 신뢰성 검사를 이용한 오버레이 측정 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사 방법은 다수의 패턴이 형성된 웨이퍼의 광학 이미지를 획득하고, 상기 패턴들의 손상도를 평가하고, 상기 평가된 손상도에 따라 상기 패턴들의 신뢰성을 확인하고, 및 상기 패턴들의 신뢰성을 맵핑하는 것을 포함할 수 있다.
상기 손상도 평가는 상기 패턴을 임의 개수의 영역으로 분리하고, 상기 분리된 각각 영역에서의 신호값을 검출하고, 및 상기 검출된 각각 신호값과 상기 패턴의 평균 신호값을 이용하여 상기 패턴 전체의 표준편차를 구하는 것을 포함할 수 있다.
상기 패턴들의 신뢰성 확인은 상기 평가된 손상도들 중 그 값이 기준값 이상인 경우 신뢰성이 없는 것으로 확인할 수 있다.
상기 신뢰성 맵핑은 상기 확인된 패턴들의 신뢰성에 따라 신뢰성이 있는 패턴과 신뢰성이 없는 패턴을 구별하여 맵핑할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사 장치는 웨이퍼 표면을 스캐닝하여 광학 이미지를 획득하는 광학 이미지 획득부, 상기 광학 이미지 획득부에서 획득된 웨이퍼의 이미지를 분석하여 패턴의 신뢰성을 검사하는 컴퓨팅 시스템, 상기 컴퓨팅 시스템과의 통신을 통해 검사 결과에 대한 데이터를 수신하거나 검사에 필요한 각종 웨이퍼 정보 등을 송신하는 서버, 및 상기 서버를 통해 전송되는 데이터를 저장할 수 있으며 테스트에 사용되는 웨이퍼에 대한 다양한 정보를 저장하는 테이터베이스를 포함할 수 있다.
상기 컴퓨팅 시스템은 상기 광학 이미지 획득부로부터 전송된 웨이퍼의 광학 이미지를 분석하는 이미지 분석부, 상기 이미지 분석부에 의해 분석된 이미지 신호값을 이용하여 패턴의 손상도를 평가하는 패턴 손상도 평가부, 상기 패턴 손상도 평가부에서 평가된 손상도에 따라 상기 패턴들의 신뢰성을 확인하고 웨이퍼 맵에 맵핑하는 패턴 신뢰성 맵핑부, 및 상기 컴퓨팅 시스템 동작을 위한 데이터 또는 검사 결과 데이터 등을 저장하며 광학 이미지 분석 또는 패턴 신뢰성 검사 등을 위한 수학적 연산 알고리즘을 저장하는 저장부를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 반도체 소자의 테스트 방법은 다수의 패턴이 형성된 웨이퍼의 광학 이미지를 획득하고, 상기 패턴들의 손상도를 평가하고, 상기 평가된 손상도에 따라 상기 패턴들의 신뢰성을 확인하고, 상기 패턴들의 신뢰성을 맵핑하고, 상기 맵핑된 패턴들에 대한 테스트를 진행하고, 및 상기 테스트 결과에 따라 공정 진행을 위한 레시피를 수정하는 것을 포함할 수 있다.
상기 테스트 진행은 상기 맵핑된 패턴들 중 신뢰성이 있는 것으로 맵핑된 패턴들에서 진행할 수 있다.
상기 테스트 진행은 상기 패턴들에 대한 테스트 진행 이후 신뢰성이 없는 것으로 맵핑된 패턴들에 대한 결과값을 제거할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 반도체 소자의 테스트 장치는, 웨이퍼 표면을 스캐닝하여 광학 이미지를 획득하는 광학 이미지 획득부, 상기 광학 이미지 획득부에서 획득된 웨이퍼의 이미지를 분석하여 패턴의 신뢰성을 검사하는 컴퓨팅 시스템, 상기 컴퓨팅 시스템과의 통신을 통해 검사 결과에 대한 데이터를 수신하거나 검사에 필요한 각종 웨이퍼 정보 등을 송신하는 서버, 상기 서버를 통해 전송되는 데이터를 저장할 수 있으며 테스트에 사용되는 웨이퍼에 대한 다양한 정보를 저장하는 테이터베이스, 및 웨이퍼에 대한 단위 공정을 진행하며 그에 대한 정보를 상기 컴퓨팅 시스템 또는 서버로 전송할 수 있으며 상기 컴퓨팅 시스템 또는 서버로부터 전송되는 보정된 레시피에 의해 웨이퍼에 대한 단위 공정을 진행하는 공정 장비를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 오버레이 측정 방법은 타겟 오버레이 마크를 포함하는 다수의 오버레이 마크가 형성된 웨이퍼의 광학 이미지를 획득하고, 상기 타겟 오버레이 마크들의 손상도를 평가하고, 상기 평가된 손상도에 따라 상기 타겟 오버레이 마크의 신뢰성을 확인하고, 타겟 오버레이 마크의 신뢰성을 맵핑하고, 상기 오버레이 마크들에 대한 테스트를 진행하고, 상기 테스트 결과에 따라 공정 진행을 위한 레시피를 수정하는 것을 포함할 수 있다.
상기 평가된 패턴들의 손상도를 이용하여 상기 타겟 오버레이 마크에 진행된 단위 공정을 모니터링하는 것을 더 포함할 수 있다.
상기 단위 공정은 CMP 공정 또는 식각 공정을 포함할 수 있다.
상기 패턴들의 신뢰성 확인은 상기 평가된 손상도들에서 설정 퍼센티지(percentage, %)의 상위값을 신뢰성이 없는 패턴으로 확인할 수 있다.
상기 설정 퍼센티지는 30 퍼센티지 이상으로 할 수 있다.
상기 레시피 수정은 포토리소그래피 공정에 대한 레시피를 수정할 수 있다.
상기 테스트 진행은 오버레이 측정, 및 상기 측정된 오버레이 값들에서 설정값 이상 또는 통계적인 기준 이상인 값을 제외하는 아웃라이어 선정을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 패턴 신뢰성 검사 방법 및 이를 이용한 반도체 소자 테스트 방법은 반도체 소자 제조 공정을 모니터링하기 위한 패턴에 대한 신뢰성을 검사한 후 신뢰성이 있는 패턴에 대해서만 테스트를 진행함으로써 손상등에 의한 신뢰성이 없는 패턴들에 의한 오계측 등을 방지할 수 있으며, 테스트 결과에 대한 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 패턴 신뢰성 검사 방법 및 이를 이용한 반도체 소자 테스트 방법은 테스트 결과에 따른 공정 제어를 위하여 보정 모델을 적용할 경우 신뢰성 있는 테스트 결과를 이용함으로써 보정 모델의 정확성을 향상시킬 수 있으며 그에 따라 반도체 제조 공정의 수율을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사 방법을 개략적으로 도시한 순서도이고,
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사 방법을 위한 패턴이 형성된 웨이퍼를 개략적으로 도시한 평면도이고,
도 3a 내지 도 3c는 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사 방법에서 패턴 변형도를 검사하기 위하여 검출되는 신호값을 개략적으로 도시한 신호 파형도이고,
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사 방법에 의해 맵핑된 웨이퍼 맵을 개략적으로 도시한 평면도이고,
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사 장치를 개략적으로 도시한 블록도이고,
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법을 개략적으로 도시한 순서도이고,
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 장치를 개략적으로 도시한 블록도이고,
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 오버레이 측정 방법을 개략적으로 도시한 순서도이고,
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 오버레이 측정 방법에서 오버레이 마크 형성 구조를 예시적으로 도시한 단면도이고.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 오버레이 측정 방법에서 오버레이 마크를 예시적으로 도시한 평면도이고,
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 오버레이 측정 방법에서 측정 또는 보정된 오버레이 값과 잔류 오버레이 값을 개략적으로 도시한 웨이퍼 맵이고,
도 12는 본 발명의 기술적 사상의 일 실시예에 패턴 신뢰성 검사를 이용한 오버레이 측정 방법에서 패턴 신뢰성 확인을 위한 기준값에 따른 잔류 오버레이값을 개략적으로 도시한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 상부 투시도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일하거나 유사한 구성 요소를 지칭할 수 있다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사 방법을 개략적으로 도시한 순서도이다.
도 1을 참조하면 본 발명의 일 실시예에 의한 패턴의 신뢰성 검사 방법은 웨이퍼 상의 패턴들의 광학 이미지를 획득(S10)하고, 패턴에 해당하는 광학 이미지들의 손상도(damaged degree)를 평가(S20)하고, 손상도에 따른 패턴 신뢰성을 확인(S30)하고, 및 패턴 신뢰성을 맵핑(mapping)(S40)하는 것을 포함한다.
광학 이미지를 획득(S10)하는 것은 웨이퍼를 가공하는 다양한 공정들 중 적어도 하나가 진행된 웨이퍼 표면을 광학적으로 스캐닝(scanning)하는 것을 포함할 수 있다. 도 2를 참조하면 웨이퍼(W)는 다수의 칩 영역(CA)들을 포함할 수 있으며, 각각의 칩 영역(CA)들의 사이의 스크라이브 레인(scribe lane)(SL)들을 포함할 수 있다. 스크라이브 레인(SL)들 내에 다수의 패턴(P)들이 형성될 수 있다. 반도체 소자를 제조하기 위하여 웨이퍼(W)는 포토리소그래피(photolithography) 공정, 에치 공정, 또는 CMP(chemical mechanical polishing) 공정 등을 포함하는 다양한 단위 공정을 수행하여 가공된다. 패턴(P)은 각 공정에서의 수율 또는 정확도 등을 측정하기 위한 테스트에 사용되거나 각 공정을 모니터링하는데 사용될 수 있다. 일 예로, 토폴로지(topology) 측정, CD(critical dimension) 측정, 또는 오버레이(overlay) 측정 등에 사용될 수 있다. 웨이퍼(W) 상으로 빛을 조사하여 반사되는 빛을 이용하거나, 웨이퍼(W) 상으로 레이저 또는 방사선을 조사하여 반사 또는 산란되는 스캐터미터 신호 또는 스펙트럼을 이용하여 스크라이브 레인(SL)의 각 위치에 따른 패턴(P)들의 광학 이미지가 획득 될 수 있다.
패턴의 손상도를 평가(S20)하는 것은 획득된 광학 이미지에서 스크라이브 레인(SL) 상의 각 위치에 형성된 패턴(P)들을 평가하는 것을 포함할 수 있다. 패턴(P)들은 단위 공정을 수행하는 과정에서 손상될 수 있다. 일 예로, CMP 공정에서의 패턴 손상 또는 식각 공정에서의 패턴 불량 등의 손상을 받을 수 있다.
도 3a 내지 도 3c는 패턴들(P1, P2, P3)과 그에 따른 광학 이미지에서의 광학적 신호를 도시한 것으로, 도 3a는 손상이 없는 정상적인 패턴(P1)과 그에 따른 신호값들(SG_1 ~ SG_n)이며, 도 3b는 측면이 손상된 패턴(P2)과 그에 따른 신호값들(SG_1 ~ SG_n)이며, 도 3c는 표면이 손상된 패턴(P3)과 그에 따른 신호값들(SG_1 ~ SG_n)을 예시적으로 도시한 것이다. 패턴(P)을 세로 방향으로 다수의 영역들(A1 ~ An)로 분리한 다음 각 영역(A1 ~ An)에서의 광학 이미지 신호들을 분석하여 각 영역(A1 ~ An)들에서의 신호값(SG_1 ~ SG_n)들을 검출하고, 검출된 각 영역(A1 ~ An)들에서의 신호값(SG_1 ~ SG_n)과 패턴(P1, P2, P3)의 평균 신호값을 이용하여 다음의 수학식에 의한 표준편차를 연산함으로써 패턴의 손상도를 평가할 수 있다.
Figure pat00001
여기서, PFavg는 패턴(P1, P2, P3)의 신호 평균값이며, PFPT은 패턴(P1, P2, P3)의 임의 영역(An)에서 검출되는 신호값이다.
도 3a를 참조하면 패턴(P1)은 손상된 부분이 없으므로 패턴(P1)의 각각의 영역(A1 ~ An)에서 검출되는 신호값(SG_1~SG_n)은 동일한 값을 갖게 되며, 도 3b를 참조하면 손상이 없는 영역(A1, A2, An)에서 검출되는 신호값(SG_1, SG_2, SG_n)은 동일하고 측면 손상이 있는 영역(A3, A4)에서 검출되는 신호값(SG_3, SG_4)은 편차를 갖게 되며, 도 3c를 참조하면 손상이 없는 영역(A1, A4, An)에서 검출되는 신호값(SG_1, SG_4, SG_n)은 동일하고 표면 손상이 있는 영역(A2, A3)에서 검출되는 신호값(SG_2, SG_3)은 편차를 갖게 된다. 도 3a 내지 도 3c에서 검출되는 신호값을 이용하여 상기 수학식을 통해 평가되는 각각의 패턴에 대한 손상도는 정상적인 패턴(P1)인 도 3a에 비하여 손상된 영역을 가지는 패턴(P2, P3)인 도 3b와 도 3c에서 크게 나타난다.
패턴의 신뢰성을 확인(S30)하는 것은 평가된 패턴(P)들의 손상도에 따라 신뢰성이 있는 패턴과 신뢰성이 없는 패턴을 구별하는 것을 포함할 수 있다. 예를 들어, 상기 수학식에 의해 평가되는 패턴들의 손상도들 중에서 기준값 이상의 손상도를 갖는 패턴(P)을 신뢰성 없는 패턴으로 구별할 수 있다. 기준값은 평가된 패턴(P)들의 손상도들 중에서 설정된 기준 %의 상위 %를 신뢰성이 없는 패턴으로 구별하도록 설정될 수 있다. 일 예로, 기준값은 상위 10%, 상위 20%, 상위 30%, 또는 상위 50% 등으로 설정될 수 있다.
패턴의 신뢰성을 (S40)하는 것은 확인된 패턴의 신뢰성에 따라 신뢰성이 있는 패턴과 신뢰성이 없는 패턴을 웨이퍼 상의 각 위치에 따라 구별하여 맵핑할 수 있다. 도 4는 본 발명의 일 실시예에 의해 정상패턴을 맵핑한 웨이퍼 맵(WM)을 도시한 것으로, 패턴의 각 위치에 따라 신뢰성있는 패턴(G)과 신뢰성없는 패턴(B)으로 구분하여 맵핑한 것이다.
본 실시예에 의한 패턴의 신뢰성 검사 방법은 패턴을 통한 테스트를 진행하기 이전 패턴 자체에 대한 신뢰성을 검사함으로써 손상 또는 불량 등을 포함하는 신뢰성없는 패턴에 의한 오계측 등을 방지할 수 있으며, 테스트 결과에 대한 신뢰성을 향상시킬 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 패턴의 신뢰성 검사 장치를 개략적으로 도시한 블록도이다.
도 5를 참조하면 본 발명의 일 실시예에 의한 패턴의 신뢰성 검사 장치는 광학 이미지 획득부(10), 컴퓨팅 시스템(20), 서버(30), 및 데이터 베이스(40)를 포함할 수 있다.
광학 이미지 획득부(10)는 웨이퍼(W) 표면을 스캐닝하여 광학 이미지를 검출할 수 있다. 일 예로, 광학 이미지 획득부(10)는 웨이퍼(W) 상으로 빛을 조사하여 반사되는 빛을 이용하거나, 웨이퍼(W) 상으로 레이저 또는 방사선을 조사하여 반사되는 스캐미터 신호 또는 스펙트럼을 이용하여 웨이퍼의 광학 이미지를 획득할 수 있다. 웨이퍼(W)는 일 예로, 칩 영역을 분리하는 스크라이브 레인에 형성된 패턴을 포함할 수 있다.
컴퓨팅 시스템(20)은 광학 이미지 획득부(10)에서 검출된 웨이퍼의 이미지를 분석하여 패턴의 신뢰성을 확인하고 맵핑할 수 있다. 컴퓨팅 시스템(20)은 PC(personal computer), 워크 스테이션(work station), 서버, 또는 내장된 프로그램에 따른 동작을 수행하는 컨트롤러 등을 포함할 수 있다. 컴퓨팅 시스템(20)은 광학 이미지 획득부(10)와의 통신을 통해 광학 이미지 획득부(10)의 동작을 제어할 수 있으며 광학 이미지 획득부(10)에서 검출된 광학 이미지를 수신할 수 있다.
컴퓨팅 시스템(20)은 이미지 분석부(21), 패턴 손상도 평가부(22), 패턴 신뢰성 맵핑부(23), 및 저장부(24)를 포함할 수 있다.
이미지 분석부(21)는 광학 이미지 획득부(10)로부터 전송된 웨이퍼의 광학 이미지를 분석할 수 있다. 이미지 분석부(21)는 광학 이미지를 분석하여 웨이퍼 상의 각각의 위치에 형성된 패턴들의 광학 이미지를 분석할 수있다. 이미지 분석부(21)는 패턴의 광학 이미지를 임의 개수의 영역으로 구분하며 구분된 각각의 영역에서의 이미지 신호값을 검출할 수 있다.
패턴 손상도 평가부(22)는 이미지 분석부(21)에 의해 분석된 이미지 신호값을 이용하여 패턴의 손상도를 평가할 수 있다. 패턴 손상도 평가부(22)는 패턴의 구분된 임의 개수의 각각의 영역에서의 이미지 신호값과 패턴 전체 영역의 이미지 평균값과의 표준편차를 연산할 수 있다.
패턴 신뢰성 맵핑부(23)는 패턴 손상도 평가부(22)에서 평가된 손상도에 따라 신뢰성이 있는 패턴과 신뢰성이 없는 패턴으로 구별하여 웨이퍼 맵에 맵핑할 수 있다. 패턴 신뢰성 맵핑부(23)는 평가된 패턴들의 손상도 중에서 기준 이상인 값을 신뢰성이 없는 패턴으로 확인할 수 있다.
저장부(24)는 컴퓨팅 시스템(20) 동작을 위한 데이터 또는 검사 결과 데이터 등을 저장할 수 있다. 저장부(24)는 광학 이미지 분석 또는 패턴 손상정도 평가 등을 위한 수학적 연산 알고리즘을 저장할 수 있다. 저장부(24)는 패턴의 신뢰성을 확인하기 위한 기준값 등의 데이터를 저장할 수 있다. 저장부(24)는 검사 결과에 따른 웨이퍼 맵 데이터 또는 맵 히스토리 데이터를 저장할 수 있다.
서버(30)는 컴퓨팅 시스템(20)과의 통신을 통해 검사 결과에 대한 데이터를 수신하거나 검사에 필요한 각종 웨이퍼 정보 등을 송신할 수 있다. 서버는 PC, 워크 스테이션, 또는 내장된 프로그램에 따른 동작을 수행하는 컨트롤러 등을 포함할 수 있다. 웨이퍼 정보는 웨이퍼에 진행된 공정 정보 등을 포함할 수 있다.
데이터베이스(40)는 서버(30)를 통해 전송되는 데이터를 저장할 수 있으며, 테스트에 사용되는 웨이퍼에 대한 다양한 정보를 저장할 수 있다.
컴퓨팅 시스템(20) 또는 서버(30)는 장치 운영자 또는 공정 책임자에 의해 입력되는 필요 데이터를 각각 저장부(24) 또는 데이터베이스(40)에 저장할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법을 개략적으로 도시한 순서도이다.
도 6을 참조하면 본 발명의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법은 웨이퍼 상의 패턴의 광학 이미지를 획득(S10)하고, 패턴의 손상도를 평가(S20)하고, 패턴의 신뢰성을 확인(S30)하고, 패턴의 신뢰성을 맵핑(S40)하고, 테스트를 진행(S50)하고, 결과를 피드백(S60)하고, 및 공정을 모니터링하고 레시피를 수정하는(S70) 것을 포함할 수 있다.
웨이퍼 상의 패턴의 광학 이미지를 획득(S10)하고, 패턴의 손상도를 평가(S20)하고, 패턴의 신뢰성을 확인(S30)하고, 및 패턴의 신뢰성을 맵핑(S40)하는 것은 도 1을 참조하여 이해될 수 있을 것이다.
테스트 진행(S50)은 맵핑된 웨이퍼 맵을 참조하여 웨이퍼에 진행된 단위 공정의 정확성 또는 수율 등을 테스트할 수 있다. 테스트 진행은(S50)은 웨이퍼 맵에서 신뢰성이 있는 패턴으로 맵핑된 위치의 패턴으로 진행할 수 있다. 테스트 진행(S50)은 패턴들에 대한 테스트 진행 이후 신뢰성이 없는 패턴으로 맵핑된 위치의 패턴들에 대한 테스트 결과값을 제거할 수 있다. 테스트 진행(S50)은 웨이퍼에 진행된 단위 공정이 일 예로 포토리소그래피 공정일 경우, 패턴에 형성된 연속층 간의 오버레이 측정 또는 포토레지스트 패턴의 CD 측정 등을 포함할 수 있다. 오버레이 측정 또는 CD 측정은 웨이퍼 상에 포토레지스트층이 형성되고 패턴 형성을 위한 노광 공정이 진행된 다음 수행할 수 있으며, 노광된 포토레지스트 영역과 노광되지 않은 영역의 잠상을 측정하여 수행할 수 있다. 오버레이 측정 또는 CD 측정은 노광된 포토레지스트층을 포함하는 웨이퍼에 베이킹(baking) 공정이 진행된 다음 수행할 수 있다. 오버레이 측정 및 CD 측정은 웨이퍼에 노광 및 현상 공정을 포함하는 패터닝 공정이 진행된 다음 웨이퍼 상에 형성된 포토레지스트 패턴을 측정하여 수행할 수 있다. 테스트 진행(S50)은 웨이퍼에 진행된 단위 공정이 일 예로 식각 공정일 경우 CD 측정 등을 포함할 수있으며, CMP 공정일 경우 토폴로지 측정 등을 포함할 수 있다.
결과 피드백(S60)은 테스트 진행(S50)에 의해 수행된 결과 데이터를 단위 공정 장비, 또는 장비 운영자, 공정 엔지니어 등을 포함하는 사용자가 알 수 있도록 전송할 수 있다. 결과 피드백(S60)은 웨이퍼 맵의 각 위치에 따른 신뢰성이 있는 패턴들에 대한 테스트 결과값을 사용자가 알 수 있도록 전송할 수 있다.
공정 모니터링 및 레시피 수정(S70)은 결과 피드백(S60)을 통해 전송된 테스트 결과값을 참조하여 사용자가 웨이퍼에 진행된 단위 공정의 정확성 또는 수율 등을 모니터링하며, 모니터링된 결과에 따라 공정 또는 장비의 레시피를 보정할 수 있다. 공정 모니터링 및 레시피 수정(S70)은 사용자가 전송된 웨이퍼 맵 상의 테스트 결과값을 참조하여 웨이퍼 맵 상에서 오차가 발생하는 위치에 대한 정보에 따라 오차가 발생하는 원인을 원인을 파악하며, 파악된 결과에 따라 단위 공정 레시피 또는 장비의 레시피를 보정함으로써 이후 진행되는 웨이퍼에서의 오차 발생을 방지할 수 있도록 한다. 일 예로, 포토리소그래피 공정을 진행한 웨이퍼에서 오차가 발생하는 위치가 일 방향으로 비틀림이 발생한 경우 포토리소그래피 공정을 진행하는 웨이퍼가 적정 위치로 회전되게 보정함으로써 이후 공정 진행에서 비틀림에 의한 오차를 방지할 수 있도록 한다.
본 실시예에 의한 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법은 패턴의 신뢰성 검사를 통해 신뢰성이 있는 패턴에서만 테스트를 진행함으로써 테스트 결과에 대한 신뢰성을 향상시킬 수 있으며, 신뢰성 있는 테스트 결과를 참조하여 단위 공정 또는 장비의 동작을 제어함으로써 웨이퍼에 수행되는 단위 공정의 정확성 및 수율을 향상시킬 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 장치를 개략적으로 도시한 블록도이다.
도 7을 참조하면 본 발명의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 장치는 광학 이미지 획득부(10), 컴퓨팅 시스템(20), 서버(30), 데이터 베이스(40), 및 공정 장비(50)를 포함할 수 있다.
광학 이미지 획득부(10), 컴퓨팅 시스템(20), 서버(30), 및 데이터 베이스(40)는 도 5를 참조하여 이해될 수 있을 것이다.
컴퓨팅 시스템(20)의 테스트부(25)는 패턴 신뢰성 맵핑부(23)에서 수행된 웨이퍼 맵을 참조하여 신뢰성이 있는 패턴의 위치에 해당되는 패턴에 대하여 오버레이 측정, CD 측정, 또는 토포롤지 측정 등의 테스트를 수행할 수 있다.
공정 장비(50)는 반도체 소자를 위한 단위 공정을 진행할 수 있으며, 포토리소그래피 장비(51), CMP 장비(52), 또는 식각 장비(53) 등을 포함할 수 있다. 공정 장비(50)는 웨이퍼에 대한 단위 공정을 진행하며 그에 대한 정보를 컴퓨팅 시스템(20) 또는 서버(30)로 전송할 수 있으며, 컴퓨팅 시스템(20) 또는 서버(30)로부터 전송되는 보정된 레시피에 의해 웨이퍼에 대한 단위 공정을 진행할 수 있다. 레시피의 보정은 사용자가 테스트부(25)에서 전송되는 결과값을 통해 공정을 모니터링하여 공정 또는 장비의 오차를 제거하기 위하여 레시피를 보정할 수 있으며 레시피의 보정 및 저장은 컴퓨팅 시스템(20), 서버(30), 공정 장비(50), 또는 다른 위치에서 원격으로 진행할 수 있다. 공정 장비(50)는 단일 장비 또는 여러 장비를 포함하는 셀(cell)로 구성될 수 있다. 일 예로, 포토리소그래피 장비(51)는 노광 장비, 현상 장비, 베이킹 장비 등을 하나의 셀로 구성할 수 있다. 공정 장비(50)는 광학 이미지 획득부(10)와 컴퓨팅 시스템(20)을 단일 장비에 포함하거나 단일 셀에 포함하여 구성할 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 오버레이 측정 방법을 개략적으로 도시한 순서도이다.
도 8을 참조하면 본 발명의 일 실시예에 의한 패턴 신뢰성 검사를 이용한 오버레이 측정 방법은 오버레이 마크를 형성(S110)하고, 오버레이 마크의 광학 이미지를 획득(S120)하고, 타겟 오버레이 마크의 손상도를 평가(S130)하고, 타켁 오버레이 마크의 신뢰성을 확인(S140)하고, 타겟 오버레이 마크의 신뢰성을 맵핑(S150)하고, 오버레이 테스트를 진행(S160)하고, 결과를 피드백(S170)하고, 및 공정을 모니터링하고 레시피를 수정(S180)하는 것을 포함할 수 있다.
오버레이 마크 형성(S110)은 도 2에서와 같이 칩 영역(CA)에 단위 공정이 진행되는 웨이퍼(W)의 스크라이브 레인(SL)에 패턴으로 오버레이 측정을 위한 오버레이 마크를 형성할 수 있다.
이전 공정에 의해 웨이퍼(W)의 패턴(P)에는 도 9에서와 같이 하부 박막(101)에 오버레이 마크의 타겟 패턴으로 사용되는 타겟 오버레이 마크(102)가 형성되며 상부 패턴 형성을 위한 상부 박막(103)이 형성될 수 있다. 상부 박막(103)을 패터닝(patterning) 하기 위하여 도 8의 포토리소그래피 장비(51)에서 웨이퍼(W) 전면에 포토레지스트(104, 105)가 도포되며 노광 공정이 진행된다. 노광 공정에 의해 포토레지스트(104, 105)는 노광된 영역(104)과 노광되지 않은 영역(105)으로 구분되며 그에 따라 잠상이 형성됨으로써 오버레이 마크로 사용되는 상부 오버레이 마크(105)가 형성될 수 있다. 노광된 영역(104)과 노광되지 않은 영역(105)은 포토레지스트의 특성이 포지티브일 경우와 네거티브일 경우에는 서로 반대가 될 수 있다. 상부 오버레이 마크(105)는 포토리소그래피 장비(51)에서 노광된 포토레지스트(104, 105)를 베이킹함으로써 노광된 영역(104)과 노광되지 않은 영역(105)의 반잠상으로 형성될 수 있다. 상부 오버레이 마크(105)는 포토리소그래피 장비(51)에서 노광 및 베이킹된 포토레지스트(104, 105)를 현상하여 생성된 포토레지스트 패턴(105)으로 형성될 수 있다. 오버레이 마크는 일 예로, 도 10에서와 같이 BiB(box-in-box) 마크(a), AIM(advanced imaging metrology) 마크(b), 또는 블로솜(blossom) 마크(c) 등과 같이 다양한 형태로 형성될 수 있다.
도 1의 실시예에서와 같이 스크라이브 레인에 오버레이 마크가 형성된 웨이퍼 표면을 스캐닝하여 광학 이미지를 획득(S120)할 수 있다.
타겟 오버레이 마크(102)는 패턴이 형성되는 이전 공정에서 다양한 손상을 받을 수 있다. 단위 공정은 칩 영역을 기준으로 진행하게 되며 그에 따라 스크라이브 레인에 형성된 타겟 오버레이 마크(102)는 상대적으로 많은 손상을 받게 된다. 일 예로, CMP 공정에 의한 패턴 손상 또는 식각 공정에서의 패턴 손상 등을 받을 수 있다. 이전 공정에서 받은 타겟 오버레이 마크(102)의 손상 정도를 확인하기 위하여 도 1의 실시예에서와 같이 획득된 광학 이미지에서 타겟 오버레이 마크(102)의 손상도를 평가(S130)한다. 타겟 오버레이 마크(102)가 다중 패턴으로 형성된 경우에는 도 1의 실시예에 따라 각각의 패턴에 대한 표준편차를 연산하고 연산된 각각의 패턴들의 표준편차를 평균화함으로써 손상도를 평가할 수 있으며, 가로 방향과 세로 방향이 혼재할 경우 각 방향에서의 패턴에 대한 표준편차를 연산하고 연산된 각 방향들의 표준편차를 평균화함으로써 손상도를 평가할 수 있다.
타겟 오버레이 마크 신뢰성 확인(S140)은 도 1의 실시예에서와 같이 평가된 타겟 오버레이 마크(102)들의 평가된 손상도에 따라 신뢰성이 있는 패턴과 신뢰성이 없는 패턴으로 구별할 수 있다.
타겟 오버레이 마크의 신뢰성 맵핑(S150)은 확인된 타겟 오버레이 마크들의 신뢰성에 따라 도 4와 같이 웨이퍼 맵(WM)에 맵핑할 수 있다. 웨이퍼 맵(WM)의 정보에 따라 신뢰성이 없는 것으로 확인되는 타겟 오버레이 마크(102)의 위치를 확인함으로써 패턴 손상을 유발하는 CMP 등의 이전 공정에 대한 모니터링을 할 수 있다.
오버레이 테스트 진행(S160)은 도 9의 상부 박막(103)에 형성될 패턴이 하부 패턴(102)과 정렬이 이루어지는지를 확인하기 위한 것으로 타겟 오버레이 마크(102)와과 상부 오버레이 마크(105)와의 중첩도인 오버레이(OVL)를 측정할 수 있다. 오버레이 오차는 일 예로, 타겟 오버레이 마크 (102) 형성 공정의 변동이나 포토레지스트의 두께 변동 등에 의해 발생하는 타겟의 위치 검출 오차에 기인할 수 있다. 오버레이 오차는 일 예로, 포토리소그래피 공정에서 여러대의 스텝퍼(stepper)를 사용하여 노광 공정을 진행함으로써 생기는 비틀림 또는 스텝퍼 내의 기압 변동에 따른 축소율의 변동에 기인할 수 있다.
오버레이 테스트 진행(S160)은 오버레이 측정(S161)과 오버레이 아웃라이어 선정(S162)을 포함할 수 있다. 오버레이 측정(S161)은 도 9의 타겟 오버레이 마크(102)와 상부 오버레이 마크(105)로부터 검출되는 신호를 중첩 및 평균하여 오버레이 값을 측정할 수 있다. 오버레이 아웃라이어 선정(S162)은 검출된 오버레이 값 중에서 설정값 이상 또는 통계적인 기준 이상인 값으로 선정할 수 있다. 오버레이 테스트 진행(S160)은 웨이퍼 맵의 신뢰성이 있는 패턴으로 맵핍된 위치에서만 측정하거나 측정 이후 신뢰성이 있는 패턴으로 맵핑된 위치의 값만 데이터로 사용할 수 있다. 오버레이 테스트 진행(S160)은 오버레이 아웃라이어로 선정된 값을 제외하고 신뢰성이 있는 패턴으로 맵핑된 위치에서의 오버레이 값들을 EWMA(expotentially weighted moving average) 또는 LMPC(linear model predictive control) 등의 모델에 적용하여 오버레이 오차를 제거하기 위한 보정값을 추출할 수 있다.
결과 피드백(S170)은 테스트 결과값을 포토리소그래피 장비 또는 사용자가 알 수 있도록 전송할 수 있다.
공정 모니터링 및 레시피 수정(S180)은 결과 피드백(S170)을 통해 전송된 오버레이 테스트 결과값을 참조하여 사용자가 웨이퍼에 진행된 단위 공정의 정확성 또는 수율 등을 모니터링하며, 모니터링된 결과에 따라 공정 또는 포토리소그래피 장비의 레시피를 보정할 수 있다. 공정 모니터링 및 레시피 수정(S180)은 전송된 오버레이 테스트 결과값에 따라 포토리소그래피 장비가 보정값에 따라 공정 레시피를 보정하여 후속으로 로딩(loading)되는 웨이퍼에 대한 단위 공정을 진행할 수 있도록 한다. 공정 모니터링 및 레시피 수정(S180)은 보정된 결과에 따른 잔류 오버레이 오차를 모니터링함으로써 단위 공정의 수율과 성능에 직접적인 영향을 미치는 오버레이를 관리할 수 있도록 한다.
도 11은 도 8의 본 발명의 일 실시예인 패턴 신뢰성 검사를 이용한 오버레이 측정 방법을 통해 실제 공정을 진행한 웨이퍼에서 측정된 오버레이, 보정값에 의해 보정된 오버레이 및 보정 이후 잔류하는 오버레이를 도시한 웨이퍼 맵이며, (a)는 패턴 신뢰성 검사에 의한 기준값을 설정하지 않고 진행한 결과이며, (b)는 기준값을 상위 10%로 설정하고 진행한 결과이며, (c)는 기준값을 상위 30%로 설정하고 진행한 결과이며, (d)는 기준값을 상위 50%로 설정하고 진행한 결과이다.
도 12는 도 11의 잔류하는 오버레이를 패턴 신뢰성 검사에 의한 기준값에 따라 도시한 것이다.
도 11과 도 12에서 알 수 있는 바와 같이 기준값을 상위 30% 이상으로 하여 오버레이를 측정하였을 경우에는 패턴에 대한 신뢰성을 맵핑하지 않은 경우(측정값)에 비하여 2nm 내지 6nm의 잔류 오버레이 개선이 있음을 할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
W: 웨이퍼 CA: 칩 영역
SL: 스크라이브 레인 P: 패턴
WM: 웨이퍼 맵 10: 광학 이미지 획득부
20: 컴퓨팅 시스템 21: 이미지 분석부
22: 패턴 손상도 평가부 23: 패턴 신뢰성 맵핑부
24: 저장부 25: 테스트부
30: 서버 40: 데이터베이스
50: 공정 장비 101: 하부 박막
102: 타겟 오버레이 마크 103: 상부 박막
104, 105: 포토레지스트

Claims (10)

  1. 다수의 패턴이 형성된 웨이퍼의 광학 이미지를 획득하고;
    상기 패턴들의 손상도를 평가하고;
    상기 평가된 손상도에 따라 상기 패턴들의 신뢰성을 확인하고; 및
    상기 패턴들의 신뢰성을 맵핑하는 것을 포함하는 패턴의 신뢰성 검사 방법.
  2. 제1항에 있어서, 상기 손상도 평가는,
    상기 패턴을 임의 개수의 영역으로 분리하고;
    상기 분리된 각각 영역에서의 신호값을 검출하고; 및
    상기 검출된 각각 신호값과 상기 패턴의 평균 신호값을 이용하여 상기 패턴 전체의 표준편차를 구하는 것을 포함하는 패턴의 신뢰성 검사 방법.
  3. 제1항에 있어서, 상기 패턴들의 신뢰성 확인은,
    상기 평가된 손상도들 중 그 값이 기준값 이상인 경우 신뢰성이 없는 것으로 확인하는 패턴의 신뢰성 검사 방법.
  4. 제1항에 있어서, 상기 신뢰성 맵핑은,
    상기 확인된 패턴들의 신뢰성에 따라 신뢰성이 있는 패턴과 신뢰성이 없는 패턴을 구별하여 맵핑하는 패턴의 신뢰성 검사 방법.
  5. 다수의 패턴이 형성된 웨이퍼의 광학 이미지를 획득하고;
    상기 패턴들의 손상도를 평가하고;
    상기 평가된 손상도에 따라 상기 패턴들의 신뢰성을 확인하고;
    상기 패턴들의 신뢰성을 맵핑하고;
    상기 맵핑된 패턴들에 대한 테스트를 진행하고; 및
    상기 테스트 결과에 따라 공정 진행을 위한 레시피를 수정하는 것을 포함하는 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법.
  6. 제5항에 있어서, 상기 테스트 진행은,
    상기 맵핑된 패턴들 중 신뢰성이 있는 것으로 맵핑된 패턴들에서 진행하는 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법.
  7. 제5항에 있어서, 상기 테스트 진행은,
    상기 패턴들에 대한 테스트 진행 이후 신뢰성이 없는 것으로 맵핑된 패턴들에 대한 결과값을 제거하는 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법.
  8. 제5항에 있어서, 상기 패턴은 오버레이 마크인 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법.
  9. 제8항에 있어서, 상기 패턴 손상도 평가는,
    상기 오버레이 마크의 타겟 오버레이 마크들에서 수행하는 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법..
  10. 제8항에 있어서, 상기 패턴들의 신뢰성 확인은,
    상기 평가된 손상도들에서 설정 퍼센티지의 상위값을 신뢰성이 없는 패턴으로 확인하는 패턴 신뢰성 검사를 이용한 반도체 소자 테스트 방법.
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