KR20150115413A - 발광 소자 - Google Patents

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Abstract

실시 예의 발광 소자는 기판 및 기판 위에 배치되며, 제1 도전형 반도체층, 제1 도전형 반도체층 위에 활성층 및 활성층 위에 제2 도전형 반도체층을 포함하는 발광 구조물을 포함하고, 활성층은 적어도 한 쌍의 장벽층과 우물층을 포함하고, 장벽층은 AlXGa1 - XN (0.6 ≤ X ≤ 0.8)을 포함하는 중앙층, 중앙층과 제2 도전형 반도체층 사이에 배치되며, AlY1InZ1Ga1 - Y1 - Z1N (0.5 ≤ Y1 ≤0.8, 0 ≤ Z1 ≤ 0.1, Y1 < X)을 포함하는 적어도 하나의 상부층 및 중앙층과 제1 도전형 반도체층 사이에 배치되며, AlY2InZ2Ga1 - Y2 - Z2N (0.5 ≤ Y2 ≤0.8, 0 ≤ Z2 ≤ 0.1, Y2 < X)을 포함하는 적어도 하나의 하부층을 포함하고, 상부층과 하부층의 두께 또는 조성비 중 적어도 하나는 중앙층을 중심으로 서로 대칭이다.

Description

발광 소자{Light Emitting Device}
실시 예는 발광 소자에 관한 것이다.
발광 다이오드(LED:Light Emitting Diode)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적 및 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD:Laser Diode) 등 발광소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명과 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
높은 효율을 갖는 심자외선 LED의 응용 분야는 다양하다. 예를 들어, 심자외선 LED는 고 전류로 동작하는 가습기(humidifier)나 공기 청정기(air-cleaner)용 램프에 적용될 수 있다. 이러한 적용을 위해, 높은 전류 밀도를 갖고 높은 효율로 동작하는 발광 소자가 요망되지만, 분극(polarization) 현상이 주된 장애가 된다.
심자외선 LED의 발광 효율을 결정하는 가장 중요한 인자로서, 내부 양자 효율이 있다. 내부 양자 효율이란, 활성층(미도시)으로 주입된 전자의 개수 대비 방출되는 광자의 개수를 나타낸다. 심자외선 LED의 활성층으로서 사용되는 AlGaN 양자우물구조 내부에는 Wurzite 구조의 비대칭성과 격자 상수 부정합에 의한 스트레인(strain)에 의해 매우 강한 압전 전기장(piezoelectric field)이 존재한다. 압전 전기장의 크기는 시료 구조에 따라 약 1 ㎹/㎝에 이른다. 매우 강한 압전 전기장은 전자/정공의 파동 함수를 서로 반대 방향으로 편향시키고 전이 확률(transition probability)을 감소시켜 결국 LED의 내부 양자 효율을 감소시키는 문제점이 있다.
실시 예는 개선된 내부 양자 효율을 갖는 발광 소자를 제공한다.
실시 예의 발광 소자는, 기판; 및 상기 기판 위에 배치되며, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 활성층 및 상기 활성층 위에 제2 도전형 반도체층을 포함하는 발광 구조물을 포함하고, 상기 활성층은 적어도 한 쌍의 장벽층과 우물층을 포함하고, 상기 장벽층은 AlXGa1 - XN (0.6 ≤ X ≤ 0.8)을 포함하는 중앙층; 상기 중앙층과 상기 제2 도전형 반도체층 사이에 배치되며, AlY1InZ1Ga1 - Y1 - Z1N (0.5 ≤ Y1 ≤0.8, 0 ≤ Z1 ≤ 0.1, Y1 < X)을 포함하는 적어도 하나의 상부층; 및 상기 중앙층과 상기 제1 도전형 반도체층 사이에 배치되며, AlY2InZ2Ga1 - Y2 - Z2N (0.5 ≤ Y2 ≤0.8, 0 ≤ Z2 ≤ 0.1, Y2 < X)을 포함하는 적어도 하나의 하부층을 포함하고, 상기 상부층과 상기 하부층의 두께 또는 조성비 중 적어도 하나는 상기 중앙층을 중심으로 서로 대칭일 수 있다.
상기 적어도 하나의 상부층은 상기 중앙층과 상기 제2 도전형 반도체층 사이에 배치된 제1 내지 제M (여기서, 1 ≤ M)상부 장벽층을 포함하고, 상기 적어도 하나의 하부층은 상기 중앙층과 상기 제1 도전형 반도체층 사이에 배치된 제1 내지 제N (여기서, 1 ≤ N)하부 장벽층을 포함할 수 있다.
상기 제1 내지 제M 상부 장벽층의 두께는 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 두꺼워지고, 상기 제1 내지 제N 하부 장벽층의 두께는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 두꺼워질 수 있다.
상기 제1 내지 제M 상부 장벽층의 두께는 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 2의 배수로 증가하고, 상기 제1 내지 제N 하부 장벽층의 두께는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 2의 배수로 증가할 수 있다.
또는, 상기 제1 내지 제M 상부 장벽층의 두께는 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 1 ㎚씩 증가하고, 상기 제1 내지 제N 하부 장벽층의 두께는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 1 ㎚씩 증가할 수 있다.
상기 제1 내지 제M 상부 장벽층의 Y1은 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 감소하고, 상기 제1 내지 제N 하부 장벽층의 Y2는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 감소할 수 있다.
상기 제1 내지 제M 상부 장벽층의 Y1은 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 0.05 내지 0.2만큼 감소하고, 상기 제1 내지 제N 하부 장벽층의 Y2는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 0.05 내지 0.2만큼 감소할 수 있다.
또는, 상기 중앙층의 X는 0.8이고 상기 중앙층의 두께는 0.1 ㎚ 내지 0.2 ㎚일 수 있다.
상기 활성층은 상기 우물층과 장벽층으로 이루어진 쌍은 5개일 수 있다.
상기 우물층은 상기 적어도 하나의 하부층과 상기 제1 도전형 반도체층 사이에 배치될 수 있다.
상기 활성층은 상기 장벽층과 상기 제2 도전형 반도체층 사이에 배치되는 마지막 장벽층을 더 포함할 수 있다.
상기 상부층 및 상기 하부층 각각의 두께는 상기 중앙층의 두께보다 클 수 있다.
실시 예에 따른 발광 소자는 기존보다 개선된 내부 양자 효율을 갖는다.
도 1은 실시 예에 의한 발광 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 제k 장벽층의 단면도를 나타낸다.
도 3은 도 1에 도시된 제k 장벽층의 일 실시 예의 단면도를 나타낸다.
도 4는 도 1에 도시된 제k 장벽층의 다른 실시 예의 단면도를 나타낸다.
도 5는 도 1에 도시된 제k 장벽층의 또 다른 실시 예의 단면도를 나타낸다.
도 6a 내지 도 6c는 도 1 및 도 2에 예시된 발광 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 7a는 기존의 발광 소자의 에너지 밴드 다이어그램을 나타내고, 도 7b는 실시 예에 의한 발광 소자의 에너지 밴드 다이어그램을 나타낸다.
도 8은 기존과 실시 예에 의한 발광 소자의 내부 양자 효율을 나타내는 그래프이다.
도 9는 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
도 10은 실시 예에 따른 발광 소자 패키지를 포함하는 공기 살균 장치의 사시도를 나타낸다.
도 11은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 12는 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프를 나타낸다.
도 13은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 조명 장치를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시 예에 의한 발광 소자(100)의 단면도를 나타낸다.
도 1에 예시된 발광 소자(100)는 기판(110) 및 발광 구조물(120)을 포함한다.
기판(110) 위에 발광 구조물(120)이 배치된다. 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
발광 구조물(120)은 기판(110) 위에 배치되며, 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함한다.
제1 도전형 반도체층(122)은 기판(110)과 활성층(124) 사이에 배치된다. 제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlaInbGa(1-a-b)N (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 제1 도전형 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)은 자외선 파장 대역의 광을 방출할 수 있다. 여기서, 자외선 파장 대역이란, 100 ㎚ 내지 420 ㎚의 파장 대역을 의미한다. 특히, 활성층(124)은 100 ㎚ 내지 280 ㎚ 파장 대역의 광을 방출할 수 있다.
또한, 실시 예에 의하면, 활성층(124)은 K 쌍(pair)의 우물층(124A1 내지 124AK)/장벽층(124B1 내지 124BK)을 포함한다. 여기서, K는 1 이상의 양의 정수이며 예를 들어, 5일 수 있다.
즉, 활성층(124)은 제1 내지 제K 쌍을 포함할 수 있고, 제k 쌍은 제k 우물층(124Ak) 및 제k 장벽층(124Bk)을 포함할 수 있다. 여기서, 1 ≤ k ≤ K 이다. 예를 들어, 제k 우물층(124Ak)은 InGaN, GaN, InAlGaN, GaAs(InGaAs) 또는 GaP(InGaP) 중 어느 하나로 형성될 수 있으나 이에 한정되지 않는다. 제k 우물층(124Ak)은 제k 장벽층(124Bk)의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
도 2는 도 1에 도시된 제k 장벽층(124Bk)(200)의 단면도를 나타낸다.
도 2를 참조하면, 제k 장벽층(124Bk)은 중앙층(210), 적어도 하나의 상부층(220) 및 적어도 하나의 하부층(230)을 포함한다.
중앙층(210)은 AlXGa1 - XN을 포함하며, 0.6 ≤ X ≤ 0.8 이지만, 실시 예는 X의 값에 국한되지 않는다. 또한, 상부층(220) 및 하부층(230) 각각의 두께(t21 ~ t2M, t31 ~ t3N)는 중앙층(210)의 제1 두께(t1)보다 클 수 있다.
적어도 하나의 상부층(220)은 중앙층(210)과 제2 도전형 반도체층(126) 사이에 배치되며, AlY1InZ1Ga1 - Y1 - Z1N을 포함할 수 있다. 여기서, 0.5 ≤ Y1 ≤0.8 이고, 0 ≤ Z1 ≤ 0.1 이고, Y1 〈 X 일 수 있지만, 실시 예는 Y1과 Z1의 값에 국한되지 않는다.
적어도 하나의 상부층(220)은 제1 내지 제M 상부 장벽층(222, 224, ..., 226)을 포함한다. 여기서, 1 ≤ M 일 수 있지만, 실시 예는 M의 값에 국한되지 않는다. 제1 내지 제M 상부 장벽층(222, 224, ..., 226)은 중앙층(210)과 제2 도전형 반도체층(126) 사이에 배치된다.
적어도 하나의 하부층(230)은 중앙층(210)과 제1 도전형 반도체층(122) 사이에 배치되며, AlY2InZ2Ga1 - Y2 - Z2N을 포함할 수 있다. 여기서, 0.5 ≤ Y2 ≤ 0.8 이고, 0 ≤ Z2 ≤ 0.1 이고, Y2 〈 X 일 수 있지만, 실시 예는 Y2와 Z2의 값에 국한되지 않는다.
적어도 하나의 하부층(230)은 제1 내지 제N 하부 장벽층(232, 234, ..., 236)을 포함한다. 여기서, 1 ≤ N 일 수 있지만, 실시 예는 N의 값에 국한되지 않는다. 제1 내지 제N 하부 장벽층(232, 234, ..., 236)은 중앙층(210)과 제1 도전형 반도체층(122) 사이에 배치된다.
적어도 하나의 상부층(220)과 적어도 하나의 하부층(230)의 두께 또는 조성비 중 적어도 하나는 중앙층(210)을 중심으로 서로 대칭일 수 있다. 즉, M=N일 수 있다.
예를 들어, M=N이고, 제1 내지 제M 상부 장벽층(222, 224, ..., 226)과 제1 내지 제N 하부 장벽층(232, 234, ..., 236)이 각각 중앙층(210)을 기준으로 서로 대칭인 경우, 제1 내지 제M 상부 장벽층(222, 224, ..., 226) 중 하나인 제m 상부 장벽층의 두께와 제1 내지 제N 하부 장벽층(232, 234, ..., 236) 중 하나인 제n 하부 장벽층의 두께는 서로 동일할 수 있다. 여기서, 1 ≤ m ≤ M 이고, 1 ≤ n ≤ N이다. 또한, 제m 상부 장벽층을 이루는 구성 물질과 제n 하부 장벽층을 이루는 구성 물질은 서로 동일하고, 구성 물질 각각의 조성비는 서로 동일할 수 있다.
또한, 제1 내지 제M 상부 장벽층(222, 224, ..., 226)의 두께는 중앙층(210)으로부터 제2 도전형 반도체층(126)으로 갈수록 두꺼워지고, 제1 내지 제N 하부 장벽층(232, 234, ..., 236)의 두께는 중앙층(210)으로부터 제1 도전형 반도체층(122)으로 갈수록 두꺼워질 수 있다.
예를 들어, 제1 내지 제M 상부 장벽층(222, 224, ..., 226)의 두께가 각각 제1-1, 제1-2, ... 및 제1-M 두께(t21, t22, ..., t2M)이라고 할 때, 이들의 관계는 다음 수학식 1과 같다.
Figure pat00001
또한, 제1 내지 제N 하부 장벽층(232, 234, ..., 236)의 두께가 각각 제2-1, 제2-2, ... 및 제2-M 두께(t31, t32, ..., t3N)이라고 할 때, 이들의 관계는 다음 수학식 2와 같다.
Figure pat00002
일 실시 예에 의하면, 제1 내지 제M 상부 장벽층(222, 224, ..., 226)의 두께는 중앙층(210)으로부터 제2 도전형 반도체층(126)으로 갈수록 2의 배수로 증가할 수 있고, 제1 내지 제N 하부 장벽층(232, 234, ..., 236)의 두께는 중앙층(210)으로부터 제1 도전형 반도체층(122)으로 갈수록 2의 배수로 증가할 수 있다.
다른 실시 예에 의하면, 제1 내지 제M 상부 장벽층(222, 224, ..., 226)의 두께는 중앙층(210)으로부터 제2 도전형 반도체층(126)으로 갈수록 1 ㎚씩 증가할 수 있고, 제1 내지 제N 하부 장벽층(232, 234, ..., 236)의 두께는 중앙층(210)으로부터 제1 도전형 반도체층(122)으로 갈수록 1 ㎚씩 증가할 수 있다.
한편, 제1 내지 제M 상부 장벽층(222, 224, ..., 226)에서 알루미늄(Al)의 조성비(Y1)는 중앙층(210)으로부터 제2 도전형 반도체층(126)으로 갈수록 감소하고, 제1 내지 제N 하부 장벽층(232, 234, ..., 236)에서 알루미늄(Al)의 조성비(Y2)는 중앙층(210)으로부터 제1 도전형 반도체층으로 갈수록 감소할 수 있다.
예를 들어, 제1 내지 제M 상부 장벽층(222, 224, ..., 226)에서 알루미늄(Al)의 조성비(Y1)가 각각 Y11, Y12, ..., Y1M이라고 할 때, 이들의 관계는 다음 수학식 3과 같다.
Figure pat00003
또한, 제1 내지 제N 하부 장벽층(232, 234, ..., 236)에서 알루미늄(Al)의 조성비(Y2)가 각각 Y21, Y22, ..., Y2N이라고 할 때, 이들의 관계는 다음 수학식 4와 같다.
Figure pat00004
실시 예에 의하면, 제1 내지 제M 상부 장벽층(222, 224, ..., 226)에서 알루미늄(Al)의 조성비(Y1)는 중앙층(210)으로부터 제2 도전형 반도체층(126)으로 갈수록 0.05 내지 0.2 만큼 감소하고, 제1 내지 제N 하부 장벽층(232, 234, ..., 236)에서 알루미늄(Al)의 조성비(Y2)는 중앙층(210)으로부터 제1 도전형 반도체층으로 갈수록 0.05 내지 0.2 만큼 감소할 수 있다.
이하, 제1 내지 제M 상부 장벽층(222, 224, ..., 226) 및 제1 내지 제N 하부 장벽층(232, 234, ..., 236) 각각의 두께(t21, t22, ..., t2M, t31, t32, ..., t3N)와 조성 물질의 조성비(X1, X2, Y1, Y2)의 변화의 이해를 돕기 위해, 중앙층(210)에 포함된 알루미늄(Al)의 조성비(X)가 0.8이고, 중앙층(210)의 제1 두께(t1)는 0.1 ㎚ 내지 0.2 ㎚라고 가정하여, 두께 및 조성비의 변화를 설명한다.
도 3은 도 1에 도시된 제k 장벽층(124Bk)의 일 실시 예(200A)의 단면도를 나타낸다.
만일, M=N=1일 경우, 제k 장벽층(124Bk)은 중앙층(210), 상부층(220A) 및 하부층(230A)을 포함한다. 중앙층(210)이 Al0 .8Ga0 .2N를 포함할 경우, 상부층(220A) 및 하부층(230A) 각각은 Al0 .6In0 .01Ga0 .39N을 포함할 수 있다. 이때, 중앙층(210)의 제1 두께(t1)가 0.2 ㎚일 경우 상부층(220A) 및 하부층(230A) 각각은 6 ㎚의 두께를 가질 수 있다.
도 4는 도 1에 도시된 제k 장벽층(124Bk)의 다른 실시 예(200B)의 단면도를 나타낸다.
만일, M=N=2일 경우, 제k 장벽층(124Bk)은 중앙층(210), 상부층(220B) 및 하부층(230B)을 포함한다. 상부층(220B)은 제1 및 제2 상부 장벽층(222B, 224B)을 포함하고, 하부층(230B)은 제1 및 제2 하부 장벽층(232B, 234B)을 포함한다.
중앙층(210)이 Al0 .8Ga0 .2N를 포함할 경우, 제1 및 제2 상부 장벽층(222B, 224B)은 Al0 .7In0 .01Ga0 .29N 및 Al0 .6In0 .01Ga0 .39N을 각각 포함할 수 있다. 도 4에 도시된 제k 장벽층(124Bk)의 경우, 제1 및 제2 상부 장벽층(222B, 224B)에서 알루미늄(Al)의 조성비(Y1)는 중앙층(210)으로부터 제2 도전형 반도체층(126)으로 갈수록 0.1 만큼 감소함을 알 수 있다.
이때, 중앙층(210)의 제1 두께(t1)가 0.2 ㎚일 경우, 제1 상부 장벽층(222B)의 제1-1 두께(t21)는 2 ㎚이고, 제2 상부 장벽층(224B)의 제1-2 두께(t21)는 4 ㎚일 수 있다. 이와 같이, 제1 및 제2 상부 장벽층(222B, 224B)의 두께는 중앙층(210)으로부터 제2 도전형 반도체층(126)으로 갈수록 2의 배수로 증가함을 알 수 있다.
중앙층(210)을 기준으로 제1 및 제2 상부 장벽층(222B, 224B)과 제1 및 제2 하부 장벽층(232B, 234B)은 서로 대칭일 수 있다.
따라서, 제1 및 제2 하부 장벽층(232B, 234B)은 Al0 .7In0 .01Ga0 .29N 및 Al0.6In0.01Ga0.39N을 각각 포함할 수 있다. 이와 같이, 제1 및 제2 하부 장벽층(232B, 234B)에서 알루미늄(Al)의 조성비(Y2)는 중앙층(210)으로부터 제1 도전형 반도체층(122)으로 갈수록 0.1 만큼 감소함을 알 수 있다.
또한, 중앙층(210)의 제1 두께(t1)가 0.2 ㎚일 경우, 제1 하부 장벽층(232B)의 제2-1 두께(t31)는 2 ㎚이고, 제2 하부 장벽층(234B)의 제2-2 두께(t32)는 4 ㎚일 수 있다. 이와 같이, 제1 및 제2 하부 장벽층(232B, 234B)의 두께는 중앙층(210)으로부터 제1 도전형 반도체층(122)으로 갈수록 2의 배수로 증가함을 알 수 있다.
도 5는 도 1에 도시된 제k 장벽층(124Bk)의 또 다른 실시 예(200C)의 단면도를 나타낸다.
만일, M=N=3일 경우, 제k 장벽층(124Bk)은 중앙층(210), 상부층(220C) 및 하부층(230C)을 포함한다. 상부층(220C)은 제1 내지 제3 상부 장벽층(222C, 224C, 226C)을 포함하고, 하부층(230C)은 제1 내지 제3 하부 장벽층(232C, 234C, 236C)을 포함한다.
중앙층(210)이 Al0 .8Ga0 .2N를 포함할 경우, 제1 내지 제3 상부 장벽층(222C, 224C, 226C)은 Al0 .7In0 .01Ga0 .29N, Al0 .65In0 .01Ga0 .34N 및 Al0 .6In0 .01Ga0 .39N을 각각 포함할 수 있다. 도 5에 도시된 제k 장벽층(124Bk)의 경우, 제1 내지 제3 상부 장벽층(222C, 224C, 226C)에서 알루미늄(Al)의 조성비(Y1)는 중앙층(210)으로부터 제2 도전형 반도체층(126)으로 갈수록 0.05 만큼씩 감소해 감을 알 수 있다.
이때, 중앙층(210)의 제1 두께(t1)가 0.1 ㎚일 경우, 제1 상부 장벽층(222C)의 제1-1 두께(t21)는 1 ㎚이고, 제2 상부 장벽층(224C)의 제1-2 두께(t22)는 2 ㎚이고, 제3 상부 장벽층(226C)의 제1-3 두께(t23)는 3 ㎚일 수 있다. 이와 같이, 제1 내지 제3 상부 장벽층(222C, 224C, 226C)의 두께는 중앙층(210)으로부터 제2 도전형 반도체층(126)으로 갈수록 1 ㎚씩 증가함을 알 수 있다.
전술한 바와 같이, 중앙층(210)을 기준으로 제1 내지 제3 상부 장벽층(222C, 224C, 226C)과 제1 내지 제3 하부 장벽층(232C, 234C, 236C)은 서로 대칭일 수 있다.
따라서, 제1 내지 제3 하부 장벽층(232C, 234C, 236C)은 Al0 .7In0 .01Ga0 .29N, Al0.65In0.01Ga0.34N 및 Al0 .6In0 .01Ga0 .39N을 각각 포함할 수 있다. 이와 같이, 제1 내지 제3 하부 장벽층(232C, 234C, 236C)에서 알루미늄(Al)의 조성비(Y2)는 중앙층(210)으로부터 제1 도전형 반도체층(122)으로 갈수록 0.05 만큼 감소해 감을 알 수 있다.
또한, 중앙층(210)의 제1 두께(t1)가 0.1 ㎚일 경우, 제1 하부 장벽층(232C)의 제2-1 두께(t31)는 1 ㎚이고, 제2 하부 장벽층(234C)의 제2-2 두께(t32)는 2 ㎚이고, 제3 하부 장벽층(236C)의 제2-3 두께(t33)는 3 ㎚ 일 수 있다. 이와 같이, 제1 내지 제3 하부 장벽층(232C, 234C, 236C)의 두께는 중앙층(210)으로부터 제1 도전형 반도체층(122)으로 갈수록 1 ㎚씩 증가함을 알 수 있다.
전술한 제k 우물층(124Ak)는 제k 장벽층(124Bk)의 아래에 배치된다. 즉, 제k 우물층(124Ak)은 제k 장벽층(124Bk)의 하부층(230, 230A, 230B, 230C)과 제1 도전형 반도체층(122) 사이에 배치된다. 예를 들어, 제1 우물층(124A1)은 제1 장벽층(124B1)의 하부층(230)과 제1 도전형 반도체층(122) 사이에 배치되고, 제K 우물층(124AK)은 제K 장벽층(124BK)의 하부층(230)과 제1 도전형 반도체층(122) 사이에 배치된다. 더욱 자세하게는, 제K 우물층(124AK)은 제K 장벽층(124BK)의 하부층(230)과 제K-1 장벽층(124B(K-1))의 상부층(220) 사이에 배치된다.
또한, 활성층(124)은 K개의 쌍뿐만 아니라 마지막 장벽층(last barrier)(124C)을 더 포함할 수 있다. 마지막 장벽층(124C)은 제K 장벽층(124BK)과 제2 도전형 반도체층(126) 사이에 배치되며, 2 ㎚의 두께를 가질 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 배치될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
한편, 제2 도전형 반도체층(126)은 활성층(124) 위에 배치되며, Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이하, 도 1 및 도 2에 예시된 발광 소자(100)의 제조 방법을 첨부된 도 6a 내지 도 6c를 참조하여 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 1 및 도 2에 예시된 발광 소자(100)는 도 6a 내지 도 6c에 예시된 방법 이외의 방법에 의해서도 제조될 수 있음은 물론이다.
도 6a 내지 도 6c는 도 1 및 도 2에 예시된 발광 소자(100)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a를 참조하면, 기판(110) 위에 제1 도전형 반도체층(122)을 형성한다.
기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함할 수 있다.
제1 도전형 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 형성될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 반도체층(122)은 AlaInbGa(1-a-b)N (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질에 의해 형성될 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상에 의해 형성될 수 있다.
이후, 도 2 및 도 6b를 참조하면, 제1 도전형 반도체층(122) 위에 K 쌍의 우물층/장벽층(124A1/124B1, ..., 124AK/124BK)을 형성한다. K 쌍 각각은 제k 우물층(124Ak)/제k 장벽층(124Bk)을 포함한다. 따라서, 제k 장벽층(124Bk)을 형성하기 위해, 하부층(230), 중앙층(210) 및 상부층(220)을 순차적으로 형성한다. 즉, 제1 도전형 반도체층(122) 위에 제N 하부 장벽층(236), ..., 제2 하부 장벽층(234) 및 제1 하부 장벽층(232)을 하부층(230)으로서 순차적으로 형성한다. 이때, 제N 하부 장벽층(236), ..., 제2 하부 장벽층(234) 및 제1 하부 장벽층(232)으로 갈수록 두께를 얇게 형성할 수 있다. 또한, 제N 하부 장벽층(236), ..., 제2 하부 장벽층(234) 및 제1 하부 장벽층(232)이 각각 AlY2InZ2Ga1 - Y2 - Z2N을 포함할 경우, 제N 하부 장벽층(236), ..., 제2 하부 장벽층(234) 및 제1 하부 장벽층(232)로 갈수록 알루미늄(Al)의 조성비(Y2)를 감소시키면서 형성할 수 있다.
이후, 하부층(230) 위에 중앙층(210)을 형성한다. 중앙층(210)은 AlXGa1 - XN을 이용하여 형성될 수 있다. 여기서, 중앙층(210)에 포함된 알루미늄의 조성비(X)는 하부층(236, ..., 234, 232)에 포함된 알루미늄의 조성비보다 클 수 있다. 또한, 중앙층(210)의 두께(t1)는 제N 하부 장벽층(236), ..., 제2 하부 장벽층(234) 및 제1 하부 장벽층(232) 각각의 두께(t3N, ..., t32, t31)보다 얇게 형성한다.
이후, 중앙층(210) 위에 상부층(222, 224, ..., 226)을 형성한다. 즉, 중앙층(210) 위에 제1 상부 장벽층(222), 제2 상부 장벽층(224), ... 및 제M 상부 장벽층(226)을 제1 하부 장벽층(232), 제2 하부 장벽층(234), ... 및 제N 하부 장벽층(236)과 대칭 형상으로 상부층으로서 순차적으로 형성한다. 제1 상부 장벽층(222), 제2 상부 장벽층(224), ... 및 제M 상부 장벽층(226)으로 갈수록 두께를 두껍게 형성할 수 있다. 또한, 제1 상부 장벽층(222), 제2 상부 장벽층(224), ... 및 제M 상부 장벽층(226)이 각각 AlY1InZ1Ga1 - Y1 - Z1N을 포함할 경우, 제1 상부 장벽층(222), 제2 상부 장벽층(224), ... 및 제M 상부 장벽층(226)로 갈수록 알루미늄(Al)의 조성비(Y1)를 감소시키면서 형성할 수 있다.
전술한 중앙층(210), 상부층(220) 및 하부층(230) 각각은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 도 6c에 예시된 바와 같이, 활성층(124) 위에 제2 도전형 반도체층(126)을 형성한다. 제2 도전형 반도체층(126)은 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 형성될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제2 도전형 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
이하, 기존과 실시 예에 의한 발광 소자의 내부 양자 효율(IQE:Internal Quantum Efficiency)을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 7a는 기존의 발광 소자의 에너지 밴드 다이어그램을 나타내고, 도 7b는 실시 예에 의한 발광 소자의 에너지 밴드 다이어그램을 나타낸다. 여기서, 횡축은 거리를 나타내고, 종축은 에너지 레벨을 나타내며, 에너지의 단위는 eV이다.
도 8은 기존과 실시 예에 의한 발광 소자의 내부 양자 효율(IQE)을 나타내는 그래프로서, 횡축은 전류 밀도를 나타내고 종축은 IQE를 나타낸다.
도 7a를 참조하면, 기판 위에 형성된 에피층이 낮은 알루미늄 농도를 갖는 제1 AlGaN 층과 높은 알루미늄 농도를 갖는 제2 AlGaN 층의 이중층 구조를 가질 때, 제1 AlGaN층과 제2 AlGaN층 간의 격자 상수의 차에 의해 두 층의 박막 경계면에서 격자 부정합이 발생한다. 이로 인해, 경계면에 압전이 존재하며, 발광 소자를 가로질러 압전 전계가 야기된다. 압전 전계가 존재한 상태에서 에피층이 벤딩(256)되어, 동일한 알루미늄 함량을 포함한 제1 AlGaN 층을 갖더라도 상이한 Wd에서 광자(photon)가 발생된다. 여기서, Wd는 우세 파동 길이(dominant wave length)를 나타낸다. 이와 같이 기존의 발광 소자의 경우 매우 강한 압전 전계로 인해 전자 파동 함수(250A)와 정공 파동 함수(252A)가 영역(258A)에서 서로 반대 방향으로 편향됨을 알 수 있다. 이로 인해, 전이 확률(transition probability)이 감소되어, 도 8에 예시된 바와 같이 기존의 발광 소자의 내부 양자 효율(260)은 매우 작다. 여기서, 전자 파동 함수(250A)란 전자의 점유 확률을 나타내고 정공 파동 함수(252A)란 정공의 점유 확률을 나타낸다.
그러나, 도 7b를 참조하면, 실시 예에 의한 발광 소자의 경우, 도 1 및 도 2에 예시된 바와 같이 활성층(124)을 구현하여 스트레인을 제어한다. 즉, 도 1 및 도 2에 예시된 바와 같이 활성층(124)이 구현될 경우, 도 7a에서 설명한 압전 전계가 보상됨으로써, 내부 압전 전계가 감소되어, 전자 파동 함수(250B)와 정공 파동 함수(252B)가 영역(258B)에서 서로 반대 방향으로 편향됨이 감소될 수 있다. 이로 인해, 도 8에 예시된 바와 같이 실시 예에 의한 발광 소자의 내부 양자 효율(262)은 기존(260)보다 크게 증가하여 예를 들어, 6% 정도 증가하여 광 증폭 현상이 발생될 수 있다.
도 9는 실시 예에 의한 발광 소자 패키지(300)의 단면도를 나타낸다.
도 9를 참조하면, 실시 예에 따른 발광 소자 패키지(300)는 베이스 기판(310), 소자 기판(110), 버퍼층(320), 발광 구조물(120), 전자 차단층(EBL:Electron Blocking Layer)(330), 제1 및 제2 전극(342, 344), 제1 및 제2 범프(352, 354), 제1 및 제2 와이어(362, 364), 제1 및 제2 금속층(또는, 전극 패드)(366, 368), 보호층(372), 서브 마운트(374), 제1 및 제2 패키지 몸체(382, 384), 절연물(390) 및 몰딩 부재(392)를 포함한다.
도 9에 예시된 소자 기판(110) 및 발광 구조물(120)은 도 1에 도시된 기판(110) 및 발광 구조물(120)에 각각 해당하므로, 동일한 참조부호를 사용하여 이에 대한 상세한 설명을 생략한다.
도 9에 도시된 발광 소자 패키지(300)는 플립 본딩 구조를 갖지만, 실시 예에 의한 발광 소자 패키지(300)는 수직형이나 수평형 구조를 가질 수도 있다.
소자 기판(110)과 발광 구조물(120) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선하기 위해, 이들(110, 120) 사이에 버퍼층(또는, 전이층)(320)이 배치될 수 있다. 버퍼층(320)은 예를 들어 Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층(320)은 단층 또는 다층 구조를 가질 수도 있으며, 예를 들어 3.7 ㎛의 두께를 가질 수 있다.
발광 구조물(120)은 버퍼층(320) 아래에 순차적으로 배치되는 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함한다. 도 9에 도시된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)은 도 1에 도시된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)에 각각 해당하므로, 동일한 참조부호를 사용하였으며, 이들에 대한 상세한 설명을 생략한다.
제1 도전형 반도체층(122)은 n형 반도체층으로, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 반도체층(122)은 p형 반도체층으로, 제2 도전형 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
실시 예에 의하면, 활성층(124)이 자외선 파장 대역의 광을 방출할 경우, 제1 도전형 반도체층(122)은 제1 도전형 제1 반도체층, 제1 도전형 제2 반도체층 및 제1 도전형 제3 반도체층을 포함할 수 있다. 제1 도전형 제1 반도체층은 버퍼층(320)과 활성층(124) 사이에 배치되며, 제1 도전형 제2 반도체층은 제1 도전형 제1 반도체층과 활성층(124) 사이에 배치되며, 제1 도전형 제3 반도체층은 제1 도전형 제2 반도체층과 활성층(124) 사이에 배치된다. 예를 들어, 제1 도전형 제1 및 제3 반도체층 각각은 n형으로 도핑된 AlGaN을 포함하고, 제1 도전형 제2 반도체층은 언도프된 AlGaN을 포함할 수 있다. 제1 도전형 제1, 제2 및 제3 반도체층은 1.8 ㎛, 50 ㎚ 및 10 ㎚의 두께를 각각 가질 수 있다.
만일, 제1 도전형이 n형이고 제2 도전형이 p형인 경우, 전자 차단층(320)은 AlGaN/AlGaN 초격자층 구조를 가질 수도 있고, AlGaN 벌크 층 구조를 가질 수도 있으며 37 ㎚의 두께를 가질 수 있다.
한편, 제2 도전형 반도체층(126)은 제2 도전형 제1, 제2, 제3 및 제4 반도체층을 포함할 수 있다. 제2 도전형 제1 반도체층은 전자 차단층(320)과 제2 전극(344) 사이에 배치되고, 제2 도전형 제2 반도체층은 제2 도전형 제1 반도체층과 제2 전극(344) 사이에 배치되고, 제2 도전형 제3 반도체층은 제2 도전형 제2 반도체층과 제2 전극(344) 사이에 배치되고, 제2 도전형 제4 반도체층은 제2 도전형 제3 반도체층과 제2 전극(344) 사이에 배치된다.
제2 도전형 제1 반도체층은 p형으로 도핑된 AlGaN을 포함하고, 제2 도전형 제2 반도체층은 언도프된 GaN을 포함하고, 제2 도전형 제3 및 제4 반도체층 각각은 p형으로 도핑된 GaN을 포함할 수 있다. 만일, 발광 소자 패키지(300)가 자외선 파장 대역의 광을 방출할 경우, GaN이 AlGaN보다 자외선 파장 대역의 광을 더 흡수함에도 불구하고, GaN으로 구현될 수 있는 제2 도전형 제2, 제3 및 제4 반도체층을 제2 전극(344)과 제2 도전형 제1 반도체층 사이에 배치시킨 이유는, 제2 도전형 제2, 제3 및 제4 반도체층이 제2 전극(344)으로부터 활성층(124)으로 정공을 원할히 공급하여 발광 소자의 전기적 특성을 개선시키기 때문이다. 즉, 제2 도전형 제2, 제3 및 제4 반도체층은 정공 주입층의 역할을 수행한다. 그러나, 제2 도전형 제2, 제3 및 제4 반도체층이 AlGaN이 아니라 GaN으로 구현될 경우 광학적 특성을 개선하기 위해, 제2 도전형 제1 반도체층은 AlGaN으로 구현된다.
제2 도전형 제1, 제2, 제3 및 제4 반도체층은 33 ㎚, 10 ㎚, 20 ㎚ 및 250 ㎚의 두께를 각각 가질 수 있다.
한편, 제1 전극(342)은 메사 식각(Mesa etching)에 의해 노출된 제1 도전형 반도체층(122) 아래에 배치된다. 제1 전극(342)은 오믹 접촉하는 물질을 포함하여 오믹 역할을 수행하여 별도의 오믹층(미도시)이 배치될 필요가 없을 수도 있고, 별도의 오믹층이 제1 전극(342)의 아래에 배치될 수도 있다.
제2 전극(344)은 제2 도전형 제2 반도체층(126) 아래에 배치된다.
제1 및 제2 전극(342, 344) 각각은 활성층(124)에서 방출된 광을 흡수하지 않고 반사시키거나 투과시킬 수 있고, 제1 및 제2 도전형 반도체층(122, 126) 각각의 상부에 양질로 성장될 수 있는 어느 물질로 형성될 수 있다. 예를 들어, 제1 및 제2 전극(342, 344) 각각은 금속으로 형성될 수 있으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 이루어질 수 있다.
또한, 제2 전극(344)은 오믹 특성을 갖는 반사 전극 재료로 단층 또는 다층으로 형성될 수 있다. 만일, 제2 전극(344)이 오믹 역할을 수행할 경우, 별도의 오믹층(미도시)은 형성되지 않을 수 있다.
계속해서 도 9를 참조하면, 서브 마운트(374)는 예를 들어 AlN, BN, 탄화규소(SiC), GaN, GaAs, Si 등의 반도체 기판으로 이루어질 수 있으며, 이에 국한되지 않고 열전도도가 우수한 반도체 물질로 이루어질 수도 있다. 또한, 서브 마운트(374) 내에 제너 다이오드 형태의 정전기(ESD:Electro Static Discharge) 방지를 위한 소자가 포함될 수도 있다.
제1 및 제2 금속층(366, 368)은 서브 마운트(374) 위에 수평 방향으로 서로 이격되어 배치된다. 제1 범프(352)는 제1 금속층(366)과 제1 전극(342) 사이에 배치되고, 제2 범프(354)는 제2 금속층(368)과 제2 전극(344) 사이에 배치된다.
제1 전극(342)은 제1 범프(352)를 통해 서브 마운트(374)의 제1 금속층(366)에 전기적으로 연결되며, 제2 전극(344)은 제2 범프(354)를 통해 서브 마운트(374)의 제2 금속층(368)에 전기적으로 연결된다.
비록 도시되지는 않았지만, 제1 전극(342)과 제1 범프(352) 사이에 제1 상부 범프 금속층(미도시)이 더 배치되고, 제1 금속층(366)과 제1 범프(352) 사이에 제1 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제1 상부 범프 금속층과 제1 하부 범프 금속층은 제1 범프(352)가 위치할 자리를 표시하는 역할을 수행한다. 이와 비슷하게 제2 전극(344)과 제2 범프(354) 사이에 제2 상부 범프 금속층(미도시)이 더 배치되고, 제2 금속층(368)와 제2 범프(354) 사이에 제2 하부 범프 금속층(미도시)이 더 배치될 수도 있다. 여기서, 제2 상부 범프 금속층과 제2 하부 범프 금속층은 제2 범프(354)가 위치할 자리를 표시하는 역할을 수행한다.
만일, 서브 마운트(374)가 Si과 같이 전기적 전도성을 갖는 물질로 구현된 경우, 도 9에 예시된 바와 같이 제1 및 제2 금속층(366, 368)과 서브 마운트(374) 사이에 보호층(372)이 더 배치될 수도 있다. 여기서, 보호층(372)은 절연 물질로 이루어질 수 있다.
제1 및 제2 패키지 몸체(382, 384)는 베이스 기판(310) 위에 배치된다. 여기서, 베이스 기판(310)은 인쇄 회로 기판(PCB:Printed Circuit Board)일 수 있으나 이에 국한되지 않는다. 발광 소자 패키지(300)가 자외선 광을 방출할 경우 방열 특성을 향상시키기 위해, 제1 및 제2 패키지 몸체(382, 384)는 알루미늄 재질로 구현될 수 있으나 이에 국한되지 않는다.
서브 마운트(374)는 제2 패키지 몸체(384) 위에 배치된 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 서브 마운트(374)는 제2 패키지 몸체(384)가 아니라 제1 패키지 몸체(382) 위에 배치될 수도 있다. 발광 소자 패키지(300)의 제1 및 제2 금속층(366, 368)은 제1 및 제2 와이어(362, 364)에 의해 제1 및 제2 패키지 몸체(382, 384)에 각각 연결된다. 제1 및 제2 패키지 몸체(382, 384)가 전기적 전도성을 갖는 알루미늄 재질로 구현될 경우, 절연물(390)은 제1 패키지 몸체(382)와 제2 패키지 몸체(384)를 전기적으로 서로 분리시키는 역할을 한다.
제1 도전형 반도체층(122)은 제1 전극(342), 제1 범프(352), 제1 금속층(366), 제1 와이어(362) 및 제1 패키지 몸체(382)를 통해 베이스 기판(310)과 전기적으로 연결될 수 있다. 또한, 제2 도전형 반도체층(126)은 제2 전극(344), 제2 범프(354), 제2 금속층(368), 제2 와이어(364) 및 제2 패키지 몸체(384)를 통해 베이스 기판(310)과 전기적으로 연결될 수 있다.
몰딩 부재(392)는 제1 및 제2 패키지 몸체(382, 384)에 의해 형성된 캐비티에 채워져 발광 소자(100)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(392)는 형광체를 포함하여, 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
다른 실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 각종 살균 장치에 이용되거나 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.
도 10은 실시 예에 따른 발광 소자 패키지를 포함하는 공기 살균 장치(500)의 사시도를 나타낸다.
도 10을 참조하면, 공기 살균 장치(500)는, 케이싱(501)의 일면에 실장된 발광 모듈부(510)와, 방출된 자외선 파장 대역의 광을 난반사시키는 난반사 반사 부재(530a, 530b)와, 발광 모듈부(510)에서 필요한 가용전력을 공급하는 전원 공급부(520)를 포함한다.
먼저 케이싱(501)은 장방형 구조로 이루어지며 발광 모듈부(510)와 난반사 반사부재(530a, 530b) 및 전원 공급부(520)를 모두 내장하는 일체형 즉 콤팩트한 구조로 형성될 수 있다. 또한, 케이싱(501)은 공기 살균 장치(500) 내부에서 발생된 열을 외부로 방출시키기에 효과적인 재질 및 형상을 가질 수 있다. 예를 들어, 케이싱(501)의 재질은 Al, Cu 및 이들의 합금 중 어느 하나의 재질로 이루어 질 수 있다. 따라서, 케이싱(501)의 외기와의 열전달 효율이 향상되어, 방열 특성이 개선될 수 있다.
또는, 케이싱(501)은 특유한 외부 표면 형상을 가질 수 있다. 예를 들어, 케이싱(501)은 예를 들어 코러게이션(corrugation) 또는 메쉬(mesh) 또는 불특정 요철 무늬 형상으로 돌출 형성되는 외부 표면 형상을 가질 수 있다. 따라서, 케이싱(501)의 외기와의 열전달 효율이 더욱 향상되어 방열 특성이 개선될 수 있다.
한편, 이러한 케이싱(501)의 양단에는 부착판(550)이 더 배치될 수 있다. 부착판(550)은 도 10에 예시된 바와 같이 케이싱(501)을 전체 설비 장치에 구속시켜 고정하는데 사용되는 브라켓 기능의 부재를 의미한다. 이러한 부착판(550)은 케이싱(501)의 양단에서 일측 방향으로 돌출 형성될 수 있다. 여기서, 일측 방향은 심자외선이 방출되고 난반사가 일어나는 케이싱(501)의 내측 방향일 수 있다.
따라서, 케이싱(501)으로부터 양단 상에 구비된 부착판(550)은 전체 설비 장치와의 고정 영역을 제공하여, 케이싱(501)이 보다 효과적으로 고정 설치될 수 있도록 한다.
부착판(550)은 나사 체결 수단, 리벳 체결 수단, 접착 수단 및 탈착 수단 중 어느 하나의 형태를 가질 수 있으며, 이들 다양한 결합 수단의 방식은 당업자의 수준에서 자명하므로, 여기서 상세한 설명은 생략하기로 한다.
한편, 발광 모듈부(510)는 전술한 케이싱(501)의 일면 상에 실장 되는 형태로 배치된다. 발광 모듈부(510)는 공기 중의 미생물을 살균 처리하도록 자외선 특히 심자외선 광을 방출하는 역할을 한다. 이를 위해, 발광 모듈부(510)는 기판(512)과, 기판(512)에 탑재된 다수의 발광 소자 패키지(300)를 포함한다. 여기서, 발광 소자 패키지(300)는 도 9에 예시된 발광 소자 패키지(300)에 해당할 수 있으나 이에 국한되지 않는다.
기판(512)은 케이싱(501)의 내면을 따라 단일 열로 배치되어 있으며, 회로 패턴(미도시)을 포함하는 PCB일 수 있다. 다만, 기판(512)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성(flexible) PCB 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 여기서, 기판(512)은 도 9에 예시된 베이스 기판(310)에 해당할 수 있다.
다음으로, 난반사 반사부재(530a, 530b)는 전술한 발광 모듈부(510)에서 방출된 심자외선 광을 강제로 난반사시키도록 형성되는 반사판 형태의 부재를 의미한다. 이러한 난반사 반사부재(530a, 530b)의 전면 형상 및 배치 형상은 다양한 형상을 가질 수 있다. 난반사 반사부재(530a, 530b)의 면상 구조(예: 곡률반경 등)를 조금씩 변경하여 설계함에 따라, 난반사된 심자외선이 중첩되게 조사되어 조사 강도가 강해지거나, 또는 조사 영역되는 영역의 폭이 확장될 수 있다.
전원 공급부(520)는 전원을 도입 받아 전술된 발광 모듈부(510)에서 필요한 가용전력을 공급하는 역할을 한다. 이러한 전원 공급부(520)는 전술한 케이싱(501) 내에 배치될 수 있다. 도 10에 예시된 바와 같이, 전원 공급부(520)는 난반사 반사부재(530a, 530b)와 발광 모듈부(510) 사이의 이격 공간의 내벽 쪽에 배치될 수 있다. 외부 전원을 전원 공급부(520) 측으로 도입시키기 위해 상호 간을 전기적으로 연결하는 전원 연결부(540)가 더 배치될 수 있다.
도 10에 예시된 바와 같이, 전원 연결부(540)의 형태는 면상일 수 있으나, 외부의 전원 케이블(미도시)이 전기적으로 접속될 수 있는 소켓 또는 케이블 슬롯의 형태를 가질 수 있다. 그리고 전원 케이블은 플렉시블한 연장 구조를 가져, 외부 전원과의 연결이 용이한 형태로 이루어질 수 있다.
도 11은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치(800)를 나타낸다.
도 11을 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830, 835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850, 860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서, 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840) 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 기판(830)과 발광 소자 패키지(835)는 도 6에 도시된 실시 예(310, 300)에 각각 해당할 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
그리고, 도광판(840)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)에 액정 표시 패널(Liquid crystal display)이 배치될 수 있는데, 액정 표시 패널 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
도 12는 실시 예에 따른 발광 소자 패키지를 포함하는 헤드 램프(head lamp, 900)를 나타낸다.
도 12를 참조하면, 헤드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903) 및 렌즈(904)를 포함한다.
발광 모듈(901)은 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때 발광 소자 패키지는 도 9에 도시된 실시 예(300)일 수 있다.
리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.
쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.
발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.
도 13은 실시 예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 조명 장치(1000)를 나타낸다.
도 13을 참조하면, 조명 장치(1000)는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700) 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치(1000)는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.
광원 모듈(1200)은 도 1에 예시된 발광 소자(100), 또는 도 9에 도시된 발광 소자 패키지(300)를 포함할 수 있다.
커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.
커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.
광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230) 및 커넥터(1250)를 포함할 수 있다.
부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)와 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.
부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.
예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.
홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.
전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650) 및 연장부(1670)를 포함할 수 있다.
가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.
내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자 110: 기판 또는 소자 기판
120: 발광 구조물 122: 제1 도전형 반도체층
124: 활성층 124Ak: 제k 우물층
124Bk, 200, 200A, 200B, 200C: 제k 장벽층
126: 제2 도전형 반도체층 210: 중앙층
220: 상부층 222, 224, 226: 상부 장벽층
230: 하부층 232, 234, 236: 하부 장벽층
300: 발광 소자 패키지 310: 베이스 기판
320: 버퍼층 330: 전자 차단층
342, 344: 제1 및 제2 전극 352, 354: 제1 및 제2 범프
362, 364: 제1 및 제2 와이어 366, 368: 제1 및 제2 금속층
372: 보호층 374: 서브 마운트
382, 384: 제1 및 제2 패키지 몸체 390: 절연물
392: 몰딩 부재 500: 공기 살균 장치
501: 케이싱 510: 발광 모듈부
530a, 530b: 난반사 반사 부재 520: 전원 공급부
800: 표시 장치 810: 바텀 커버
820: 반사판 830, 835, 901: 발광 모듈
840: 도광판 850, 860: 프리즘 시트
870: 디스플레이 패널 872: 화상 신호 출력 회로
880: 컬러 필터 900: 헤드 램프
902: 리플렉터 903: 쉐이드
904: 렌즈 1000: 조명 장치
1100: 커버 1200: 광원 모듈
1400: 방열체 1600: 전원 제공부
1700: 내부 케이스 1800: 소켓

Claims (12)

  1. 기판; 및
    상기 기판 위에 배치되며, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 활성층 및 상기 활성층 위에 제2 도전형 반도체층을 포함하는 발광 구조물을 포함하고,
    상기 활성층은 적어도 한 쌍의 장벽층과 우물층을 포함하고,
    상기 장벽층은
    AlXGa1 - XN (0.6 ≤ X ≤ 0.8)을 포함하는 중앙층;
    상기 중앙층과 상기 제2 도전형 반도체층 사이에 배치되며, AlY1InZ1Ga1 - Y1 - Z1N (0.5 ≤ Y1 ≤0.8, 0 ≤ Z1 ≤ 0.1, Y1 < X)을 포함하는 적어도 하나의 상부층; 및
    상기 중앙층과 상기 제1 도전형 반도체층 사이에 배치되며, AlY2InZ2Ga1 - Y2 - Z2N (0.5 ≤ Y2 ≤0.8, 0 ≤ Z2 ≤ 0.1, Y2 < X)을 포함하는 적어도 하나의 하부층을 포함하고,
    상기 상부층과 상기 하부층의 두께 또는 조성비 중 적어도 하나는 상기 중앙층을 중심으로 서로 대칭인 발광 소자.
  2. 제1 항에 있어서,
    상기 적어도 하나의 상부층은
    상기 중앙층과 상기 제2 도전형 반도체층 사이에 배치된 제1 내지 제M (여기서, 1 ≤ M)상부 장벽층을 포함하고,
    상기 적어도 하나의 하부층은
    상기 중앙층과 상기 제1 도전형 반도체층 사이에 배치된 제1 내지 제N (여기서, 1 ≤ N)하부 장벽층을 포함하는 발광 소자.
  3. 제2 항에 있어서, 상기 제1 내지 제M 상부 장벽층의 두께는 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 두꺼워지고,
    상기 제1 내지 제N 하부 장벽층의 두께는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 두꺼워지는 발광 소자.
  4. 제3 항에 있어서, 상기 제1 내지 제M 상부 장벽층의 두께는 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 2의 배수로 증가하고, 상기 제1 내지 제N 하부 장벽층의 두께는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 2의 배수로 증가하는 발광 소자.
  5. 제3 항에 있어서, 상기 제1 내지 제M 상부 장벽층의 두께는 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 1 ㎚씩 증가하고, 상기 제1 내지 제N 하부 장벽층의 두께는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 1 ㎚씩 증가하는 발광 소자.
  6. 제2 항 내지 제5 항 중 어느 한 항에 있어서, 상기 제1 내지 제M 상부 장벽층의 Y1은 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 감소하고,
    상기 제1 내지 제N 하부 장벽층의 Y2는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 감소하는 발광 소자.
  7. 제6 항에 있어서, 상기 제1 내지 제M 상부 장벽층의 Y1은 상기 중앙층으로부터 상기 제2 도전형 반도체층으로 갈수록 0.05 내지 0.2만큼 감소하고,
    상기 제1 내지 제N 하부 장벽층의 Y2는 상기 중앙층으로부터 상기 제1 도전형 반도체층으로 갈수록 0.05 내지 0.2만큼 감소하는 발광 소자.
  8. 제1 항에 있어서, 상기 중앙층의 X는 0.8이고 상기 중앙층의 두께는 0.1 ㎚ 내지 0.2 ㎚인 발광 소자.
  9. 제1 항에 있어서, 상기 활성층은 상기 우물층과 장벽층으로 이루어진 쌍은 5개인 발광 소자.
  10. 제1 항에 있어서, 상기 우물층은 상기 적어도 하나의 하부층과 상기 제1 도전형 반도체층 사이에 배치되는 발광 소자.
  11. 제1 항에 있어서, 상기 활성층은
    상기 장벽층과 상기 제2 도전형 반도체층 사이에 배치되는 마지막 장벽층을 더 포함하는 발광 소자.
  12. 제1 항에 있어서, 상기 상부층 및 상기 하부층 각각의 두께는 상기 중앙층의 두께보다 큰 발광 소자.
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