KR20150110377A - 스트레인 완화 방법 및 이를 이용한 스트레인-완화 반도체층 및 반도체 소자 의 형성 방법 및 관련된 반도체 구조물 - Google Patents

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Abstract

본 발명은 스트레인 완화 방법 및 이를 이용한 스트레인-완화 반도체층 및 반도체 소자 형성 방법 및 관련된 반도체 구조물에 관한 것이다. 본 발명에 따른 스트레인 완화 방법은 반도체 기판의 표면에 다공성 영역(porous region)을 형성하고, 다공성 영역 상에, 반도체 기판과 격자 매치(lattice-match)된 제1 반도체층을 형성하고, 제1 반도체층 상에 제2 반도체층을 형성하되, 제2 반도체층은 스트레인드(strained) 반도체층으로 형성되고, 제2 반도체층을 완화시키는 것을 포함한다.

Description

스트레인 완화 방법 및 이를 이용한 스트레인-완화 반도체층 및 반도체 소자 의 형성 방법 및 관련된 반도체 구조물{STRAIN-RELAXING METHODS AND METHODS OF FORMING STRAIN-RELAXED SEMICONDUCTOR LAYERS AND SEMICONDUCTOR DEVICES USING THE SAME AND RELATED SEMICONDUCTOR STRUCTURES}
본 발명은 스트레인 완화 방법 및 이를 이용한 스트레인-완화 반도체층 및 반도체 소자의 형성 방법 및 관련된 반도체 구조물에 관한 것이다.
다양한 경우에, 스트레인드(strained) 반도체층을 성장시키는 것이 요구된다. 예를 들어, 스트레인드(strained) 실리콘층은 상대적으로 높은 캐리어 이동도(carrir mobility)를 가지므로, 일반적으로 고성능 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS) 장치들에서 사용될 수 있다. 예를 들어, 스트레인드 실리콘층은 두꺼운 실리콘 게르마늄층 상에 상대적으로 얇은(thin) 실리콘층이 성장하면서 형성될 수 있으며, 상기 실리콘 게르마늄층을 실리콘 게르마늄 “버퍼(buffer)”층으로 지칭할 수 있다.
도 1은 종래 기술에 따라 형성된 변형된(strained) 실리콘층을 도시한 단면도이다. 도 1을 참조하면, 그레이딩(graded) 실리콘-게르마늄(Si1-xGex)층(20)은 벌크 실리콘 기판(10) 상에 에피택셜(epitaxially) 성장된다.
상기 x 값은 그레이딩(graded) 실리콘 게르마늄층(20)과 벌크 실리콘 기판(10) 사이의 계면에서 매우 낮거나 0일 수 있다. 벌크 실리콘 기판(10)과 그레이딩 실리콘 게르마늄층(20) 사이의 격자 미스매치(lattice-mismatch)로 인해, 그레이딩(graded) 실리콘 게르마늄층(20)은 스트레인(strain)을 받는 상태에서 성장될 수 있다.
그레이딩(graded) 실리콘 게르마늄층(20)이 일정 두께 이상으로 성장한 후에, 미스핏 디스로케이션(misfit dislocation)(22)이 벌크 실리콘 기판(10)과 그레이딩 실리콘 게르마늄층(20) 사이의 계면에 발생될 수 있다.
한 쌍의 스레딩 디스로케이션(threading dislocation)(24)이 미스핏 디스로케이션(22)들 각각에서 발생한다. 발생된 스레딩 디스로케이션(24)는 그레이딩 실리콘 게르마늄층(20)을 통해, 그레이딩 실리콘 게르마늄층(20)의 표면을 향해 위로 연장될 수 있다.
스레딩 디스로케이션(threading dislocation)(24)들의 형성 개수를 제한하기 위한 다양한 기술들이, 미스핏 디스로케이션(22)의 길이가 증가되는 성장 동안에 적용될 수 있다. 상기 디스로케이션들(22, 24)의 형성은 그레이딩(graded) 실리콘 게르마늄층(20)을 완화하는 작용을 할 수 있다. 그레이딩(graded) 실리콘 게르마늄층(20)은 열적 어닐링(thermal anneal)을 통해 더 완화될 수 있다.
이 후, 실리콘층(30)이 그레이딩 실리콘 게르마늄층(20) 상에 성장될 수 있다. 완화된(relaxed) 그레이딩 실리콘 게르마늄층(20)과 실리콘층(30) 사이의 격자 미스매치(lattice-mismatch) 때문에, 실리콘층(30)은 스트레인(strain)을 받으면서 성장될 수 있다.
그러나, 스레딩 디스로케이션(threading dislocation)(24)는 그레이딩 실리콘 게르마늄층(20)의 상부면에 도달하여, 스트레인드(strained) 실리콘층(30)에 디스로케이션(dislocation) 또는 다른 결함(defect) 등을 일으킬 수 있다. 스트레인드 실리콘층(30)에서, 상술한 디스로케이션들 또는 결함은 실리콘층(30)으로 형성된 반도체 소자의 성능에 부정적인 영향을 미칠 수 있다.
그레이딩(graded) 실리콘 게르마늄층(20)의 두께 증가를 통해, 그레이딩 실리콘 게르마늄층(20) 상면에서의 디스로케이션(dislocation) 밀도는 감소될 수 있다. 그러나. 두꺼운 그레이딩 실리콘 게르마늄층(20)의 성장은 성장 시간을 크게 증가시킨다. 나아가, 에피택셜 성장 도중에 웨이퍼로 떨어지는 파티클이 떨어짐으로 인해, 사용불가 반도체 웨이퍼가 증가되는 문제점들이 발생할 수 있다.
더구나, 1x106/cm2 이하 수준으로 스레딩 디스로케이션(threading dislocation) 밀도를 감소시키려면, 그레이딩(graded) 실리콘 게르마늄층(20)은 수십 내지 수백 마이크론(micron)으로 성장될 필요가 있다. 이와 같은 두꺼운 층들의 성장은 관련 성장 시간이 많이 소모되고, 재료 비용도 비쌀 수 있다.
다른 방법으로, 스트레인-완화(strain-relaxed) Si1-xGex층은 실리콘 온 인슐레이터(Silicon On Insulator;SOI) 기판 상에 Si1-xGex층을 성장시킴으로 형성될 수 있다. 상기 Si1-xGex층을 성장시키기 전에 50nm 두께의 실리콘층이 SOI 기판의 절연체 상에 남아있기 위하여, 상기 SOI 기판은 에칭(etching) 또는 연마될 수 있다.
상기 Si1-xGex층은 성장된 후에 열처리를 통해 완화된다. 그러나, 이러한 공정은 고가의 SOI 기판이 요구되고, 단지, 상대적으로 낮은 농도의 게르마늄을 가지는 Si1-xGex층(즉, x=0.15)에서 수행된다.
본 발명이 해결하고자 하는 과제는, 스트레인 완화 방법 및 이를 이용한 스트레인-완화(strain-relaxed) 반도체층 및 반도체 소자의 형성 방법 및 관련된 반도체 구조물을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위해서, 본 발명의 일 실시예에 따른 스트레인 완화 방법은 반도체 기판의 표면에 다공성 영역(porous region)(porous region)을 형성하고, 상기 다공성 영역(porous region) 상에, 상기 반도체 기판과 격자 매치(lattice-match)된 제1 반도체층을 형성하고, 상기 제1 반도체층 상에 제2 반도체층을 형성하되, 상기 제2 반도체층은 스트레인드(strained) 반도체층으로 형성되고, 상기 제2 반도체층을 완화시키는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 완화된 상기 제2 반도체층 상에 제3 반도체층을 형성하되, 상기 제3 반도체층은 스트레인드(strained) 반도체층으로 형성되고, 상기 제3 반도체층을 완화시키는 것을 더 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 다공성 영역(porous region)(porous region)을 형성하는 것은, 습식 에천트를 이용한 습식 에칭을 통해 상기 반도체 기판의 상면을 에칭하는 것을 포함하되, 상기 습식 에칭은 상기 반도체 기판과 상기 습식 에천트 사이에 인가된 전위(Electrical potential)를 이용할 수 있다.
몇몇 실시예들에 있어서, 상기 제2 반도체층이 완화되기 전에, 상기 제1 반도체층은 인장 스트레스(stress)를 받고, 상기 제2 반도체층은 압축 스트레스를 받을 수 있다.
몇몇 실시예들에 있어서, 상기 제1 반도체층은 20nm 미만의 두께를 가질 수 있다.
몇몇 실시예들에 있어서, 상기 제1 반도체층은 인가되는 인장 스트레스(stress)의 인가 시에, 상기 제1 반도체층은 상기 반도체 기판에 대하여 이동할 수 있을 정도로 상기 반도체 기판과 결합될 수 있다.
몇몇 실시예들에 있어서, 상기 제1 반도체층은 상기 반도체 기판의 표면의 상기 다공성 영역(porous region) 상에 직접 형성되고, 상기 제2 반도체층은 상기 제1 반도체층 상에 직접 형성될 수 있다.
몇몇 실시예들에 있어서, 상기 반도체 기판은 실리콘 기판을 포함하고, 상기 제1 반도체층은 실리콘층을 포함하고, 상기 제2 반도체층은 실리콘 게르마늄층을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 반도체 기판은 실리콘 기판을 포함하고, 상기 제1 반도체층은 실리콘층을 포함하고, 상기 제2 반도체층은 제1 게르마늄 농도를 가지는 제1 실리콘 게르마늄층을 포함하고, 상기 제3 반도체층은 상기 제1 게르마늄 농도를 초과하는 제2 게르마늄 농도를 가지는 제2 실리콘 게르마늄층을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 제2 실리콘 게르마늄층의 상기 제2 게르마늄 농도는 75% 초과이고, 상기 제2 실리콘 게르마늄층의 스레딩 디스로케이션(threading dislocation) 밀도는 1x105/cm2 미만일 수 있다.
몇몇 실시예들에 있어서, 상기 실리콘층, 상기 제1 실리콘 게르마늄층 및 상기 제2 실리콘 게르마늄층의 전체 두께는 75nm 미만일 수 있다.
몇몇 실시예들에 있어서, 상기 제2 실리콘 게르마늄층의 상기 제2 게르마늄 농도는 85% 초과일 수 있다.
몇몇 실시예들에 있어서, 상기 제2 반도체층은 III-V족 화합물 반도체층을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 제2 반도체층 상에 제4 반도체층을 형성하고, 상기 제4 반도체층의 적어도 일부에 반도체 소자를 형성하는 것을 더 포함할 수 있다.
상술한 과제를 해결하게 위하여, 본 발명의 일 실시예에 따른 스트레인-완화(strain-relaxed) 반도체층 형성 방법은 반도체 기판의 컴플라이언트(compliant) 영역의 상면 상에, 상기 반도체 기판의 컴플라이언트 영역과 격자 매치(lattice-match)된 제1 반도체층을 형성하되, 상기 제1 반도체층은 상기 반도체 기판의 컴플라이언트 영역의 상면에서 측방향으로 이동할 수 있을 정도로 상기 반도체 기판의 컴플라이언트 영역과 결합되고, 상기 제1 반도체층 상에 상기 제1 반도체층과 격자 미스매치(lattice-mismatch)하는 제2 반도체층을 형성하되, 상기 제2 반도체층은 상기 제1 반도체층에 스레딩 디스로케이션(threading dislocation)를 형성시키고, 상기 제2 반도체층에 완화 공정을 수행하되, 상기 제2 반도체층은 스레딩 디스로케이션(threading dislocation)를 미포함할 수 있다.
몇몇 실시예들에 있어서, 상기 제2 반도체층 상에 상기 제2 반도체층과 격자 미스매치(lattice-mismatch)된 제3 반도체층을 형성하고, 상기 제3 반도체층은 상기 제2 반도체층에 스레딩 디스로케이션(threading dislocation)를 형성시키고, 상기 제3 반도체층에 완화 공정을 수행하되, 상기 제3 반도체층은 스레딩 디스로케이션(threading dislocation)를 미포함할 수 있다.
몇몇 실시예들에 있어서, 상기 완화 공정을 수행하기 전에, 상기 제1 반도체층은 인장 스트레스를 받고, 상기 제2 반도체층은 압축 스트레스를 받을 수 있다.
몇몇 실시예들에 있어서, 상기 제1 반도체층은 제1 두께를 가지는 실리콘층을 포함하고, 상기 제2 반도체층은 제1 게르마늄 농도를 가지고, 상기 제1 두께를 초과하는 제2 두께를 가지는 제1 실리콘 게르마늄층을 포함하고, 상기 제3 반도체층은 상기 제1 게르마늄 농도를 초과하는 제2 게르마늄 농도를 가지고, 상기 제2 두께를 초과하는 제3 두께를 가지는 제2 실리콘 게르마늄층을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 반도체 기판의 컴플라이언트(compliant) 영역의 상면 상에, 상기 반도체 기판의 컴플라이언트 영역과 격자 매치(lattice-match)된 제1 반도체층을 형성하되, 상기 제1 반도체층은 상기 반도체 기판의 컴플라이언트 영역의 상면에서 측방향으로 이동할 수 있을 정도로 상기 반도체 기판의 컴플라이언트 영역과 결합되는 것은, 상기 반도체 기판의 상면에 다공성 영역(porous region)을 형성하고, 상기 반도체 기판을 가열하여 상기 반도체 기판의 상면의 기공들 중 적어도 일부가 폐쇄되도록 가열하되, 상기 다공성 영역(porous region)의 내부 기공들은 유지되어, 상기 반도체 기판의 다공성 영역(porous region)이 상기 반도체 기판의 컴플라이언트(compliant) 영역으로 전환되고, 화학적 기상 증착을 통해, 상기 다공성 영역(porous region) 상에 상기 제1 반도체층을 에피택셜 성장시키는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 제1 및 제2 반도체층들 각각은 25nm 미만의 두께를 가질 수 있다.
몇몇 실시예들에 있어서, 상기 반도체 기판의 상기 컴플라이언트(compliant) 영역은 실리콘 기판 상면의 다공성 영역(porous region)을 포함하고, 상기 제1 반도체층은 실리콘층을 포함하고, 상기 제2 반도체층은 제1 게르마늄 농도를 가지는 제1 실리콘 게르마늄층를 포함하고, 상기 제3 반도체층은 상기 제1 게르마늄 농도를 초과하는 제2 게르마늄 농도를 가지는 제2 실리콘 게르마늄층을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 제2 실리콘 게르마늄층의 상기 제2 게르마늄 농도는 75% 초과이고, 상기 제2 실리콘 게르마늄층의 스레딩 디스로케이션(threading dislocation) 밀도는 1x105/cm2 이하일 수 있다.
몇몇 실시예들에 있어서, 상기 실리콘층, 상기 제1 실리콘 게르마늄층 및 상기 제2 실리콘 게르마늄층의 전체 두께는 75nm 미만일 수 있다.
몇몇 실시예들에 있어서, 상기 다공성 영역(porous region)은 적어도 30%의 기공률을 가질 수 있다.
몇몇 실시예들에 있어서, 상기 완화 공정은 열적 어닐링을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 제3 반도체층 상에 제4 반도체층을 형성하고, 상기 제4 반도체층의 적어도 일부에 반도체 소자를 형성할 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법은 실리콘 기판의 표면에 다공성 영역(porous region)을 형성하고, 상기 실리콘 기판의 표면의 상기 다공성 영역(porous region) 상에 실리콘층을 형성하고, 상기 실리콘층 상에 제1 게르마늄 농도를 가지는 제1 실리콘 게르마늄층을 형성하고, 상기 제1 실리콘 게르마늄층을 완화시키고, 완화된 상기 제1 실리콘 게르마늄층 상에 상기 제1 게르마늄 농도보다 높은 제2 게르마늄 농도를 가지는 제2 실리콘 게르마늄층을 형성하고, 상기 제2 실리콘 게르마늄층을 완화시키고, 상기 제2 실리콘 게르마늄층 상에 반도체층을 형성하고, 상기 반도체층의 적어도 일부에 반도체 장치를 형성하는 것을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 실리콘 기판의 표면에 다공성 영역(porous region)을 형성하는 것은, 습식 에천트를 이용한 습식 에칭을 통해 상기 실리콘 기판의 상면을 에칭하는 것을 포함하되, 상기 습식 에칭은 상기 실리콘 기판과 상기 습식 에천트 사이에 인가된 전위(Electrical potential)를 이용하고, 상기 제1 실리콘 게르마늄층을 형성하기 전에, 상기 다공성 영역(porous region)의 상면의 기공들의 적어도 일부가 폐쇄(close)되도록 상기 실리콘 기판을 어닐링하는 것을 더 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 제1 반도체층은 20nm 미만의 두께를 가지고, 상기 실리콘층, 상기 제1 실리콘 게르마늄층 및 상기 제2 실리콘 게르마늄층의 전체 두께는 75nm 미만일 수 있다.
몇몇 실시예들에 있어서, 상기 실리콘층에 인가되는 인장 스트레스의 인가 시에, 상기 실리콘층이 상기 실리콘 기판에 대하여 이동할 수 있을 정도로, 상기 실리콘층이 상기 실리콘 기판과 결합할 수 있다.
몇몇 실시예들에 있어서, 상기 제2 실리콘 게르마늄층의 게르마늄 농도는 75% 초과이고, 상기 제2 실리콘 게르마늄층의 스레딩 디스로케이션(threading dislocation) 밀도는 1x105/cm2 미만일 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시에에 따른 반도체 구조물은 실리콘 기판; 상기 실리콘 기판의 상면의 다공성 영역(porous region)(porous region); 상기 다공성 영역(porous region)의 상면 상의 실리콘층; 상기 실리콘층의 상면 상의 제1 게르마늄 농도를 가지는 제1 실리콘 게르마늄층; 및 상기 제1 실리콘 게르마늄층의 상면에 상기 제1 게르마늄 농도를 초과하는 제2 게르마늄 농도를 가지는 스트레인-완화 제2 실리콘 게르마늄층을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 다공성 영역(porous region)은 적어도 30%의 기공율을 가질 수 있다.
몇몇 실시예들에 있어서, 상기 실리콘층과 상기 제1 실리콘 게르마늄층 사이의 계면에는 복수 개의 제1 미스핏 디스로케이션(misfit dislocation)들이 존재하고, 상기 실리콘층은 적어도 1x106/cm2의 스레딩 디스로케이션(threading dislocation) 밀도를 가지고, 상기 제1 실리콘 게르마늄층과 상기 제2 실리콘 게르마늄층 사이 계면에는 복수 개의 제2 미스핏 디스로케이션(misfit dislocation)들이 존재하고, 상기 제1 실리콘 게르마늄층은 적어도 1x106/cm2의 스레딩 디스로케이션(threading dislocation) 밀도를 가지고, 상기 제2 실리콘 게르마늄층은 1x105/cm2 미만의 스레딩 디스로케이션(threading dislocation) 밀도를 가질 수 있다.
몇몇 실시예들에 있어서, 상기 제2 실리콘 게르마늄층의 제2 게르마늄 농도는 75% 초과할 수 있다.
몇몇 실시예들에 있어서, 상기 실리콘층, 상기 제1 실리콘 게르마늄층 및 상기 제2 실리콘 게르마늄층의 전체 두께는 75nm 미만일 수 있다.
몇몇 실시예들에 있어서, 상기 복수 개의 제1 미스핏 디스로케이션(misfit dislocation)들은 상기 실리콘층과 상기 제1 실리콘 게르마늄층 사이 계면에 존재하고, 상기 실리콘층의 스레딩 디스로케이션(threading dislocation)는 상기 제1 미스핏 디스로케이션(misfit dislocation)에서 아래 방향으로 연장될 수 있다.
몇몇 실시예들에 있어서, 상기 실리콘층은 20nm 미만의 두께를 가지고, 상기 실리콘층은 인가되는 인장 스트레스로 인해 상기 실리콘 기판에 대하여 이동할 수 있을 정도로 상기 실리콘 기판과 결합될 수 있다.
몇몇 실시예들에 있어서, 상기 실리콘층은 제1 두께를 가지고, 상기 제1 실리콘 게르마늄층은 상기 제1 두께를 초과하는 제2 두께를 가지고, 상기 제2 실리콘 게르마늄층은 상기 제2 두께를 초과하는 제3 두께를 가질 수 있다.
도 1은 종래 방법에 따라 스트레인-완화 실리콘 게르마늄층 상에 스트레인드(strained) 실리콘층을 형성하는 것을 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 스트레인-완화층을 포함하는 반도체 구조물을 개략적으로 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 스트레인-완화층을 포함하는 반도체 구조물을 개략적으로 도시한 단면도이다.
도 4는 본 발명의 실시예들에 따라 형성된 희생층에서 발생될 수 있는 부조화 및 스레딩 디스로케이션(threading dislocation)들의 형성을 설명하기 위해 도시한 개략도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 스트레인-완화층을 포함하는 반도체 구조물의 형성 방법을 개략적으로 도시한 단면도들이다.
도 6a는 얇은(thin) 실리콘층 상에 성장된 상대적으로 얇은 실리콘 게르마늄층을 도시한 개략적인 단면도이다.
도 6b는 얇은(thin) 실리콘층 상에 성장된 상대적으로 두꺼운 실리콘 게르마늄층을 도시한 개략적인 단면도이다.
도 7은 본 발명의 실시예들에 따른 스트레인-완화층을 포함하는 반도체 소자의 사시도이다.
도 8은 본 발명의 일 실시예에 따른 스트레인-완화층의 형성 방법의 흐름도이다.
도 9는 본 발명의 다른 실시예에 따른 스트레인-완화층의 형성 방법의 흐름도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 실시예들에 따르면, 반도체 기판 상에 스트레인-완화(strain relaxed)층을 형성하는 방법이 제공된다. 상기 스트레인-완화층은, 예컨대 높은 게르마늄 농도를 가지는 실리콘 게르마늄층일 수 있으며, 스트레인-완화 반도체층일 수 있다. 상기 반도체 기판은 벌크 실리콘 기판일 수 있다. 몇몇 실시예들에 있어서, 다공성 영역(porous region)(porous region)이 벌크 실리콘 기판의 상면에, 예컨데 불산을 이용한 습식 에칭을 수행하여 형성될 수 있다. 이어서, 상기 벌크 실리콘 기판의 다공성 영역(porous region)의 상면의 기공들을 폐쇄(close)시키기 위해, 열처리가 수행될 수 있다. 이어서, 상대적으로 얇은(thin) 실리콘층이 상기 다공성 영역(porous region)(porous region)의 상면 상에 에피택셜 성장될 수 있다. 상기 얇은(thin) 실리콘층은 제1 희생층으로 제공될 수 있다. 상기 벌크 실리콘 기판의 상부 영역의 다공성 영역(porous region)(porous region) 때문에, 상기 얇은 실리콘층과 상기 벌크 실리콘 기판 사이의 결합은 일반적인 경우보다 약할 수 있으므로, 상기 벌크 실리콘 기판의 상면은 상기 얇은 실리콘층에 대하여 다소 미끄럽거나(slippery) 컴플라이언트(compliant)할 수 있다.
제1 게르마늄 농도를 포함하는 제1 실리콘 게르마늄층은 상기 실리콘층 상에 에피택셜 성장될 수 있다. 상기 제1 실리콘 게르마늄층은 얇을 수 있다(즉, 10 내지 20nm 두께). 제1 실리콘 게르마늄층은 상대적으로 높은 게르마늄 농도, 예컨대 50%의 게르마늄 농도를 가질 수 있다. 몇몇 실시예들에 있어서, 상기 제1 실리콘 게르마늄층과 하부의 실리콘층은 완전히 변형(fully strained)되어 성장되고, 실질적으로 결함을 갖지 않을 수 있다. 열적 어닐링 공정은 상기 실리콘층과 상기 제1 실리콘 게르마늄층을 완화시킬 수 있다. 이러한 층들의 완화 시에, 미스핏 디스로케이션(misfit dislocation)은 상기 실리콘층과 상기 제1 실리콘 게르마늄층 사이의 계면을 따라 형성될 수 있고, 스레딩 디스로케이션(threading dislocation)들이 상기 실리콘층을 따라 전파될 수 있다.
몇몇 실시예들에 있어서, 상기 제1 게르마늄 농도보다 높은 제2 게르마늄 농도를 가지는 제2 실리콘 게르마늄층이 상기 제1 실리콘 게르마늄층 상에 에피택셜 성장될 수 있다. 이 후에, 열적 어닐링 공정이 수행되어, 상기 제1 및 제2 실리콘 게르마늄층들을 완화시킬 수 있다. 상기 층들의 완화로 인해, 미스핏 디스로케이션(misfit dislocation)들이 제1 및 제2 실리콘 게르마늄층 사이의 계면을 따라 형성될 수 있고, 스레딩 디스로케이션(threading dislocation)은 제1 실리콘 게르마늄층을 따라 전파될 수 있지만, 상기 제2 실리콘 게르마늄층은 낮은 수준의 결함(defect)을 가지거나, 실질적으로 결함이 없을 수 있다. 상기 제2 실리콘 게르마늄층은 예를 들어, 반도체 소자가 포함하는 활성 영역으로 사용될 수 있는 추가 반도체 물질 예를 들어, 핀-펫(FIN-FET) 트랜지스터를 위한 게르마늄 또는 실리콘 게르마늄 또는 변형된(strained) 실리콘 채널층들의 에피택셜 성장을 위한 시드(seed)층으로 사용될 수 있다. 또한, 상기 추가 반도체 물질은 반도체 기판을 덮는 절연층 상에, 반도체 소자의 활성 영역을 형성하기 위한 도우너 웨이퍼 물질로 사용될 수 있다.
본 발명의 실시예들에 따라 제조된 상기 스트레인-완화 실리콘 게르마늄층들은 상대적으로 얇은 두께를 가질 수 있고(즉, 몇몇 실시예들에 있어서, 실리콘 기판의 상면 상에 성장된 일련의 층들의 전체 두께는 50 내지 100nm 미만), 감소된 결함 밀도를 가질 수 있다(즉, 1x105/cm2 이하의 스레딩 디스로케이션(threading dislocation) 밀도가 가능할 수 있다.). 더구나, 본 발명의 실시예들에 따른 스트레인-완화 실리콘 게르마늄층들은 0.9 또는 1.0 (즉, 순수한 게르마늄)의 게르마늄 농도와 같은 매우 높은 게르마늄 농도를 가지도록 형성될 수 있다. 게다가, 본 발명의 실시예들에 따른 스트레인-완화 실리콘 게르마늄층들은 대량 생산에 적합한 종래의 화학 기상 증착 에피택셜 성장 공정 등을 이용하여, 종래의 벌크 실리콘 기판 상에 경제적인 비용으로 형성될 수 있다.
상술한 본 발명의 실시예들은, 실리콘 기판 상에 스트레인-완화 실리콘 게르마늄층을 형성하는 것을 포함하지만, 본 발명에 개시된 기술은 폭 넓은 재료 시스템에 사용될 수 있다. 예를 들어, 다른 실시예들에서, 스트레인-완화 III-V족 화합물 반도체층들은 사파이어, 실리콘 또는 실리콘 카바이드 기판과 같은 격자 매치(lattice-match)된 기판 상에 성장될 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조방법은 첨부된 도면에 도시된 예시적인 실시예들, 반도체 소자들 및 중간 구조물들을 통해 보다 상세히 설명될 것이다.
도 2는 본 발명의 일 실시예에 따른 스트레인-완화층을 포함하는 반도체 구조물을 개략적으로 도시한 단면도이다. 상기 반도체 구조물은 예컨대, 반도체 웨이퍼 또는 상기 반도체 웨이퍼의 일 부분을 포함할 수 있다. 상기 스트레인-완화층은 스트레인-완화 반도체층일 수 있다.
도 2를 참조하면, 반도체 구조물(100)은 반도체 기판, 예컨대 실리콘 기판(110)을 포함할 수 있다. 실리콘 기판(110)은 벌크 실리콘 기판 또는 두꺼운 실리콘 에피택셜층일 수 있다. 실리콘 기판(110)은 p형 실리콘 기판 또는 n형 실리콘 기판을 포함하거나, 불순물이 도핑되지 않을 수 있다. 실리콘 기판(110)의 상면은 다공성 영역(porous region)(120)을 포함할 수 있다. 다공성 영역(porous region)(120)은 실리콘 기판(110)의 상면 전체에 형성되거나, 실리콘 기판(110)의 상면에 선택된 영역들에 형성된, 하나 이상의 개별 다공성 영역(porous region)일 수 있다. 다공성 영역(porous region)(120)의 최상면의 기공들은, 후속의 에피택셜 공정에서 다공성 영역(porous region)(120)이 우수한 시드(seed)층으로 제공되기 위해. 적절한 처리를 통해 폐쇄될 수 있다. 실리콘층(130)이 다공성 영역(porous region)(120)의 상면 상에 제공될 수 있다. 상기 실리콘층(130)은 상대적으로 얇을 수 있다. 본 실시예에 있어서, 실리콘층(130)은 제1 반도체층일 수 있다. 또한, 실리콘 게르마늄층(140)이 실리콘층(130) 상면 상에 형성될 수 있다. 본 실시예에 있어서, 실리콘 게르마늄층(140)이 제2 반도체층 또는 제1 실리콘 게르마늄층일 수 있다. 실리콘 게르마늄층(140)은 스트레인-완화(strain-relaxed) 실리콘 게르마늄층일 수 있다. 미스핏 디스로케이션(misfit dislocation)(misfit dislocations)(132)은 주로 실리콘층(130) 및 실리콘 게르마늄층(140) 사이의 계면을 따라 반도체 구조물(100)에 형성될 수 있다. 스레딩 디스로케이션(threading dislocation)(134)은 미스핏 디스로케이션(misfit dislocation)(132)에서 연장될 수 있다. 도 2를 다시 참조하면, 스레딩 디스로케이션(threading dislocation)(134)들은 주로 실리콘층(130)을 통해, 미스핏 디스로케이션(misfit dislocation)(132)에서 아래 방향으로 연장될 수 있다. 스레딩 디스로케이션(134)은 실리콘 기판(110)의 다공성 영역(porous region)(120)으로 확산되지 않고, 오로지 실리콘층(130)을 통해 확산된다. 실리콘 게르마늄층(140)은 낮은 스레딩 디스로케이션(threading dislocation) 밀도를 가지거나, 대체적으로 스레딩 디스로케이션(134)을 가지지 않을 수 있다.
몇몇 실시예들에 있어서, 실리콘층(130)은 얇은 실리콘층(130) 예컨대, 25nm 미만의 두께를 가질 수 있다. 몇몇 실시예들에 있어서, 실리콘층(130)은 15nm 미만의 두께 예컨대, 대략 10nm의 두께를 가질 수 있다. 실리콘층(130)은 서로 격자 미스매치(lattice-mismatch)된 실리콘층(130)과 실리콘 게르마늄층(140) 사이의 계면에 형성된 미스핏 디스로케이션(misfit dislocation)(132)들에서 연장되는 스레딩 디스로케이션(threading dislocation)(134)들을 수용할 수 있는 희생층을 포함할 수 있다.
실리콘 게르마늄층(140)은 서로 다른 게르마늄 농도의 다양한 형태를 포함할 수 있다. 게르마늄 농도는 실리콘층(130)이 실리콘 게르마늄층(140)을 완화활 수 있는 정도로 선택될 수 있다. 그러므로, 일부 경우에서, 게르마늄 농도의 실질적인 상한선이 설정될 수 있다. 몇몇 실시예들에 있어서, 실리콘 게르마늄층(140)은 일반적으로 실리콘 게르마늄층(140)이 일정한 게르마늄 농도를 가지더라도, 그레이딩(graded) 층을 포함할 수 있다. 실리콘 게르마늄층(140)이 그레이딩 층인 경우에, 상기 그레이딩 층의 평균 게르마늄 농도가 상기 그레이딩 층의 게르마늄 농도일 수 있다.
다양한 실시예들에서, 실리콘 게르마늄층(140)의 두께는 다양한 조건들을 충족하도록 선택될 수 있다. 예를 들어, 실리콘 게르마늄층(140)은 후속의 완화 공정 동안에, 하부의 실리콘층(130)의 완화할 수 있는 충분한 스트레인(strain) 에너지를 충분히 저장할 수 있는 두께를 가질 수 있다. 게다가, 실리콘 게르마늄층(140)의 두께는 실리콘 - 게르마늄층(140)의 "임계 두께(critical thickness)"에 근접할 수 있다. 상기 "임계 두께"는 상기 층이 탄성적으로 변형될 수 있는 충분히 얇은 두께를 의미하며, 높은 온도로 가열되더라도, 탄성적으로 안정되게 변형될 수 있는 두께를 의미한다. 실리콘-게르마늄(140)의 임계 두께는 예컨대, 상기 층의 게르마늄 농도의 함수이다. 또한, 실리콘 게르마늄층(140)의 두께는 실리콘 게르마늄층(140)의 최대 메타-스테이블(meta-stable) 두께이거나 그 근처 두께일 수 있다. 메타-스테이블 두께는 하부의 격자 미스매치(lattice-mismatch)층 상에 성장하는 층에 대한 두께 범위에 대한 것으로, 임계 두께보다 두껍고 성장 동안에 완화가 일어나는 두께까지 이르는 두께 범위에 대한 것이다. 다시 말하면, 최대 메타-스테이블 두께보다 큰 두께에서, 스트레인 에너지는 격자가 다룰 수 있는 것보다 크기 때문에, 상기 층은 성장하면서 디스로케이션(dislocation)과 완화될 수 있다. 임계 두께와 최대 메타-스테이블 두께 사이의 층 두께 범위를 메타-스테이블 영역으로 지칭될 수 있다. 메타-스테이블 영역에서 두께를 가지는 층들은 성장하면서 변형(strained)되지만, 예를 들어 열적 어닐링을 통해 완화(및 디스로케이션(dislocation) 형성)될 수 있다. 실리콘 게르마늄층(140)의 최대 메타-스테이블 두께는 예를 들어, 실리콘 게르마늄층(140)의 게르마늄 농도 및 성장 온도에 의존할 수 있다. 상기 메타-스테이블 영역의 두께로 실리콘 게르마늄층(140)을 형성하면, 실리콘 게르마늄층(140)은 상대적으로 적은 결함 또는 무결함을 가지도록 성장될 수 있고, 하부의 실리콘층(130) 상에 인장 스트레스를 가해 실리콘층(130)을 변형(strained)시킴으로써, 스레딩 디스로케이션(threading dislocation)(134)이 실리콘 게르마늄층(140) 대신에 실리콘층(130)에 형성된다. 몇몇 실시예들에 있어서, 실리콘 게르마늄층(140)은 예컨대, 10 내지 20nm의 두께를 가질 수 있다. 실리콘 게르마늄층(140)은 실리콘층(130) 보다 두꺼울 수 있다.
실리콘 게르마늄층(140)은 예컨대, 스트레인드(strained) 실리콘층(미도시)을 포함하는 반도체 소자의 활성 영역으로 사용될 수 있는 추가 반도체 물질을 위한 성장면으로 사용될 수 있다. 다른 경우에, 실리콘 게르마늄층(140)은 핀-펫(FIN-FET) 트랜지스터를 위한 게르마늄핀을 포함하는 반도체 소자의 활성 영역으로 사용될 수 있는 추가 반도체 물질의 성장을 위한 시드(seed)층으로 사용될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 스트레인-완화(strain-relaxed)층을 포함하는 반도체 구조물을 개략적으로 도시한 단면도이다. 도 3에 대하여 설명하면, 실리콘 게르마늄층(140)은 실리콘 게르마늄층(140)의 상부 표면 상에 고농도 실리콘 게르마늄층의 성장을 위한 희생층으로 사용될 수 있다.
도 3을 참조하면, 반도체 소자(100')는 도 2를 통해 설명한 반도체 장치(100)의 실리콘 기판(110), 다공성 영역(porous region)(120) 및 실리콘층(130)을 포함한다. 제1 실리콘 게르마늄층(140')은 상술한 실리콘 게르마늄층(140)과 유사할 수 있다. 그러나, 제1 실리콘 게르마늄층(140')은 제1 실리콘 게르마늄층(140')과 그 위에 형성된 제2 실리콘 게르마늄층(150) 사이 계면에 형성된 미스핏 디스로케이션(misfit dislocation)(142)들을 포함할 뿐만 아니라. 스레딩 디스로케이션(threading dislocation)(144)들은 미스핏 디스로케이션(142)에서 제1 실리콘 게르마늄층(140') 내에서 아래방향으로 연장된다.
제2 실리콘 게르마늄층(150)은 제1 실리콘 게르마늄층(140')보다 높은 게르마늄 농도를 가질 수 있다. 예를 들어, 몇몇 실시예들에 있어서, 제2 실리콘 게르마늄층(150)은 90% 이상의 게르마늄 농도를 가질 수 있다. 몇몇 실시예들에 있어서, 제2 실리콘 게르마늄층(150)은 순수한 게르마늄층으로 대체될 수 있다. 몇몇 실시예들에 있어서, 제2 실리콘 게르마늄층(150)은 상대적으로 얇은 층, 예컨대 50nm 미만의 층을 가질 수 있다. 몇몇 실시예들에 있어서, 제2 실리콘 게르마늄층(150)은 예컨대, 대략 20 내지 40nm 사이의 두께를 가질 수 있다. 제2 실리콘 게르마늄층(150)은 제1 실리콘 게르마늄층(140')보다 두꺼울 수 있다. 제2 실리콘 게르마늄층(150)은 낮은 스레딩 디스로케이션(threading dislocation) 밀도를 가지거나, 대체로 스레딩 디스로케이션가 없을 수 있다.
본 실시예에 있어서, 실리콘 기판(110)은 제1 반도체층일 수 있고, 제1 실리콘 게르마늄층(140')은 제2 반도체층일 수 있고, 제2 실리콘 게르마늄층(150)은 제3 반도체층일 수 있다.
도 4는 하부의 실리콘층 또는 기판 상에 성장된 변형된(strained) 실리콘 게르마늄층이 완화될 때, 어떻게 부조화 및 스레딩 디스로케이션(threading dislocation)들이 형성될 수 있는지를 도시한 개략적인 사시도이다. 도 4를 참조하면, 실리콘 게르마늄층(220)은 벌크 실리콘 기판(210) 상에 성장될 수 있다. 실리콘 게르마늄층(220)은 하부의 벌크 실리콘 기판(210)과 격자 미스매치(lattice-mismatch)되므로, 실리콘 게르마늄층(220)은 성장하면서 변형될(strained) 수 있다. 실리콘 게르마늄층(220)은 열적 어닐링 및/도는 최대 메타-스테이블 두께를 초과한 후의 성장 동안에 완화될 수 있다. 완화 동안에, 도 4에 도시된 바와 같이, 미스핏 디스로케이션(misfit dislocation)(220) 및 스레딩 디스로케이션(threading dislocation)(224)이 생성될 수 있고, 두 개의 스레딩 디스로케이션(threading dislocation)(224)들이 각 미스핏 디스로케이션(misfit dislocation)(220)에서 생성될 수 있다. 도 4의 실리콘/실리콘-게르마늄 구조에서, 스레딩 디스로케이션(threading dislocation)(224)은 Si(111) 격자면 상에서 미끄러워지므로(glide), 일반적으로 60°각도를 가진다. 도 4를 참조하면, 벌크 실리콘 기판(210)은 탄력성이 없는 경향을 가지므로, 완화는 오로지 실리콘 게르마늄층(220)에서 일어날 수 있으므로, 스레딩 디스로케이션(threading dislocation)(224)은 실리콘 게르마늄층(220)을 통해 전파된다. 실리콘 게르마늄층(220)이 완화될 때, 실리콘 게르마늄층(220)의 스레딩 디스로케이션(threading dislocation) 밀도는 매우 높을 수 있다. 예를 들어, 실리콘 게르마늄층(220)의 형성 동안에 1%의 스트레인이 생성되는 것으로 가정하고, 이 후에, 완전히 완전히 완화되어 각 스레딩 디스로케이션(threading dislocation)들이 대략 5 옹스트롱(Angstrom)의 버거 벡터(Burger vector) 크기를 가지는 것으로 가정하면, 스레딩 디스로케이션 밀도(threading dislocation density; TDD)는 다음과 같은 [식 1]으로 계산될 수 있다.
[식 1]
TDD = 0.01*1cm/5A ==2x105/ cm (단위 길이)
이것은, 약 1x1010/cm2의 스레딩 디스로케이션 밀도와 대응된다.
많은 경우에 있어서, 변형된(strained) 소자 층들이 스트레인-완화(strain-relaxed) 실리콘 게르마늄층 상에 형성되도록, 낮은 스레딩 디스로케이션 밀도를 가지는 스트레인-완화(strain-relaxed) 실리콘 게르마늄층을 형성하는 것이 목표이다. 본 발명의 실시예들에 따르면, 스레딩 디스로케이션(threading dislocation)들이 실리콘층을 통해 대향하는 실리콘 게르마늄층으로 전파되는 상황에서, 스트레인-완화 실리콘 게르마늄층이 실리콘 기판 상에 성장될 수 있다. 이것은 낮은 스레딩 디스로케이션(threading dislocation) 밀도를 가지는 스트레인-완화 실리콘 게르마늄층들을 제공할 수 있다.
이를 위해, 희생 실리콘층이 예컨대, 벌크 실리콘 기판과 같은 실리콘 기판 상에 형성될 수 있다. 벌크 실리콘 기판의 경우처럼 탄력성이 없게 되지 않도록, 상기 희생 실리콘층은 얇은 층일 수 있다. 또한, 희생 실리콘층이 실리콘 기판에 대하여 기본적으로 실리콘 기판의 연장되는 것과 반대로 이동할 수 있도록, 희생 실리콘층은 상기 희생 실리콘층과 하부의 실리콘 기판 사이의 계면이 약하도록 형성될 수 있다. 이러한 약한 계면은 예컨대, 희생 실리콘층과 오로지 약한 결합을 가지는 실리콘 기판 상면의 다공성 영역(porous region)을 형성함으로써 형성될 수 있다. 이러한 조건에서, 실리콘 게르마늄층의 스트레인은 완화공정 동안에 희생 실리콘층과 실리콘 기판 사이의 미끄러운(slippery) 계면으로 전이되므로, 스레딩 디스로케이션(threading dislocation)는 실리콘 게르마늄층 대신에 희생 실리콘층을 통해 흐를 수 있다.
도 5a 내지 5f는 본 발명의 실시예들에 따른 도 3의 반도체 소자(100') 형성 방법을 개략적으로 도시한 단면도들이다.
도 5a를 참조하면, 실리콘 기판(110)은 예컨대, 벌크 실리콘 기판 또는 두꺼운 에피택셜 성장 실리콘층일 수 있다. 다공성 영역(porous region)(120)은 실리콘 기판(110)의 상면에 형성될 수 있다. 다공성 영역(porous region)(120)은 실리콘 기판(110)의 상면 전체에 형성되거나, 예컨대 실리콘 기판(110)의 상면에 다공성 영역(porous region)의 패턴을 형성하며 형성될 수 있다. 일 실시예에 있어서, 실리콘 기판(110)은 p형 실리콘 기판을 포함하고, 실리콘 기판(110)의 상면은, 웨이퍼와 불산 용액 사이에 인가되는 전압 강화를 통하여 양극 반응을 형성하는 40% 불산 용액에서의 전기 화학적 용해(electro-chemical dissolution)에 의해, 다공성 영역120)으로 변환될 수 있다. 상기 전압 강하는 예컨대, 대략 0.1nm/second의 기공 생성 속도를 설정하기 위해, 1 microamp/cm2의 전류 밀도를 생성하도록 선택될 수 있다. 몇몇 실시예들에 있어서, 다공성 영역(120)은 대략 30 내지 60%의 기공율(porosity)을 가질 수 있고, 상기 기공율은 다공성 영역(120)에서 빈 공간의 부피를 다공성 영역(porous region)(120)의 전체 체적으로 나누는 것으로 정의될 수 있다. 다공성 영역(porous region)(120)에 실리콘층(130)과 결합하는 전단력을 충분히 약하게 함과 동시에, 다공성 영역(porous region)(120)이 충분한 기계적 안정성을 보장하는 것을 절충할 수 있는 다른 기공율 값이 사용될 수 있다. 또한, 기공율(porosity)의 정도는 표면의 기공들이 후속 공정 단계에서 용이하게 폐쇄될 수 있도록 충분히 낮게 선택될 수 있다. 다공성 영역(porous region)(120)에서 기공율의 정도는 예컨대, 상기 반응에 사용되는 전류의 조정을 통해 제어될 수 있다. 다공성 영역(120)의 두께는 적절하게 변경될 수 있다. 몇몇 실시예들에 있어서, 다공성 영역(120)은 대략 50 내지 2000nm의 두께를 가지는 층일 수 있다.
실리콘 기판(110)은 n형 일 수 있으며, 실리콘 기판(110)은 상술한 바와 같은 습식 에칭 기술이 사용될 수 있고, 습식 에칭 처리 동안에, 기판에 광을 조사하여 보조할 수 있다. 상기 광의 광자는 에칭 속도를 증가시키기 위한 촉매로 사용될 수 있으나, n형 실리콘에서의 에칭 속도는 느려지는 경향이 있다.
상기 습식 에칭은 다공성 영역(120)을 형성하기 위한 하나의 가능한 방법이지만, 다른 실시예들에서는 다른 기술들이 사용될 수 있다. 예를 들어, 다공성 영역(porous region)(120)은 질소(N2) 또는 헬륨(He2)와 같이 전기적으로 중성인 이온을 이용한 이온 충격(ion bombardment)을 통해 형성될 수 있다. 또한, 다른 기술들이 사용될 수 있다. 실리콘 기판(110)의 상면에 다공성 영역(porous region)(120)이 형성되면, 다공성 영역(120)의 최상부의 기공들은 예컨대, 반도체 구조물(100 )의 수소(H2)에서의 열적 어닐링을 통해 폐쇄될 수 있다. 어닐링 온도는 충분히 높게 선택되어, 리플로우 공정을 통해 다공성 영역(porous region)(120)의 상면을 붕괴시켜 표면 기공의 적어도 일부를 폐쇄(close)시킬 수 있다. 그러나, 어닐링 온도는 내부 공극이 붕괴되는 소결 효과를 감소하도록 충분히 낮게 선택될 수 잇다. 몇몇 실시예들에 있어서, 낮은 어닐링 온도는 수소 어닐(hydrogen anneal) 전에, 다공성 영역(120) 상에 인시츄(in-situ)로 염소 어닐(chlorine anneal)을 수행하는 것에 의해 사용될 수 있다. 다공성 영역(porous region)(120)의 최상부면의 기공의 폐쇄(close)를 통해, 다공성 영역(120) 상의 실리콘층(130)의 에피택셜 성장 동안에, 다공성 영역(120)이 우수한 시드층으로 제공될 수 있다. 상기 수소 어닐은 다공성 영역(porous region)(120)의 상면에서 자연 산화막을 용이하게 제거할 수 있다.
몇몇 실시예들에 있어서, 다공성 영역(porous region)은 예컨대, 50%의 높은 수준의 기공율을 포함할 수 있다. 이러한 높은 수준의 기공율은 다공성 영역(120)과 이후에 성장되는 실리콘층(130) 사이의 전단 강도를 약화시킬 수 있다.
도 5b를 참조하면, 실리콘층(130)이 다공성 영역(porous region)(120)의 최상부면에 예컨대, 화학적 기상 증착을 통해 에피택셜 성장될 수 있다. 몇몇 실시예들에 있어서, 실리콘층(130)은 예컨대, 5 내지 10nm의 두께를 가지는 얇은(thin) 층일 수 있다. 실리콘층(130)은 다공성 영역(porous region)(120)의 기공들을 완전히 덮을 수 있는 충분한 두께를 가질 수 있다. 다공성 영역(120)과 실리콘층(130) 사이의 약한 전단 강도 때문에, 실리콘층(130)은 실리콘층(130)에 인장 스트레스가 인가될 때, 다공성 영역(porous region)(120)에 대해 비교적 자유롭게 이동할 수 있는 박막처럼 행동할 수 있다. 실리콘층(130)은 다공성 영역(porous region)(120)과 격자 매치(lattice-match)되면서 성장하므로, 실리콘층(130)은 완화층으로 성장될 수 있다.
도 5c를 참조하면, 상대적으로 얇은 제1 실리콘 게르마늄층(140)이 실리콘층(130)의 상면 상에 에피택셜 성장될 수 있다. 몇몇 실시예들에 있어서, 제1 실리콘 게르마늄층(140)은 예컨대, 50% 이상의 게르마늄 농도(즉, Si0.5Ge0.5층)와 같이 상대적으로 높은 게르마늄 농도를 가질 수 있다. 몇몇 실시예들에 있어서, 제1 실리콘 게르마늄층(140)의 두께는 제1 실리콘 게르마늄층(140)이 성장하면서 대체적으로 완전히 변형(strained)되고, 낮은 디스로케이션(dislocation) 밀도를 가지도록 선택될 수 있다. 또한, 제1 실리콘 게르마늄층(140)의 두께는 완화 단계에서 실리콘층(130)으로 제1 실리콘 게르마늄층(140)의 스트레인 에너지가 모두 전달될 수 있도록 충분히 두껍고, 어닐링 단계를 통해 완화될 수 있도록 충분히 얇을 수 있다. 제1 실리콘 게르마늄층(140)은 실리콘층(130)보다 두꺼울 수 있다. 몇몇 실시예들에 있어서, 제1 실리콘 게르마늄층(140)이 대략 40 내지 60%의 게르마늄 농도를 가지는 것으로 가정하면, 제1 실리콘 게르마늄층은 예컨대, 대략 10 내지 20nm의 두께를 가질 수 있다. 제1 실리콘 게르마늄층(140)의 두께는 다수의 파라미터들, 예컨대 게르마늄의 농도 및 실리콘층(130)의 두께에 기초하여 변할 수 있다. 제1 실리콘 게르마늄층(140)의 최적의 두께는 제1 실리콘 게르마늄층(140)에서의 스레딩 디스로케이션(threading dislocation) 밀도를 감소 및/또는 최소화 시킬 수 있다. 제1 실리콘 게르마늄층(140)은 실리콘층(130)과 격자 매치(lattice-match)되지 않는다. 결과적으로, 실리콘층(130)과 제1 실리콘 게르마늄층(140) 모두 성장하면서 완전히 변형될(fully strained) 수 있다. 몇몇 실시예들에 있어서, 실리콘층(130)과 제1 실리콘 게르마늄층(140)은 모두 성장하면서 실질적을 결함을 가지지 않을 수 있다.
이어서 도 5d를 참조하면, 반도체 구조물(100')은 실리콘층(130)과 제1 실리콘 게르마늄층(140)을 완화시키기 위해 열적으로 어닐링될 수 있다. 이러한 열적 어닐링은 예컨대, 에피택셜 성장 반응기에서 인시츄(in situ)로 수행될 수 있다. 일 실시예에 있어서, 반도체 구조물(100')은 수소 환경에서 800℃의 온도에서 0.5 내지 30분 동안 어닐링 될 수 있다. 열적 어닐링이 완료된 후에, 실리콘층(130)과 제1 실리콘 게르마늄층(140)은 완화될 수 있다. 성장 시에(즉, 열적 어닐링 전), 실리콘층(130)은 인장 스트레스를 받고, 상부에 형성된 제1 실리콘 게르마늄층(140)은 압축 스트레스를 받을 수 있다. 도 5d를 참조하면, 이러한 층들은 열적 어닐링 동안에 완화되고, 미스핏 디스로케이션(misfit dislocation)(132)은 실리콘층(130)과 제1 실리콘 게르마늄층(140) 사이의 계면을 따라 형성될 수 있다. 스레딩 디스로케이션(threading dislocation)은 인장 스트레스를 받는 층들에 보다 쉽게 형성될 수 있다. 실리콘층(130)은 실리콘층(130)의 상면 상에 형성되는 제1 실리콘 게르마늄층(140)으로 부여되는 인장 스트레스와 반응하여, 높은 결함층을 형성하도록 완전히 완화된다. 이와 대조적으로, 제1 실리콘 게르마늄층(140)은 스트레인이 실리콘층(130)에 집중되므로, 결함이 거의 없이 완화된다. 결과적으로, 각 미스핏 디스로케이션(misfit dislocation)(132)의 각 말단에서 연장되는 스레딩 디스로케이션(threading dislocation)(134)은 대체적으로 실리콘층(130)에 형성되고, 제1 실리콘 게르마늄층(140)은 감소된 스레딩 디스로케이션(threading dislocation) 밀도를 가지거나, 대체적으로 스레딩 디스로케이션(threading dislocation)을 가지지 않을 수 있다.
상술한 바와 같이, 다공성 영역(120)이 실리콘층(130)에 대하여, 어느 정도 컴플라이언트(compliant)하거나, 미끄러우므로(slippery), 다공성 영역(porous region)(120)은 실리콘층(130)에 대해 약한 전단 강도를 가지므로, 실리콘층(130)은 부유층(floating membrane)과 유사한 행동을 하는 경향이 있다. 실리콘층(130)은 상부의 제1 실리콘 게르마늄층(140)으로부터 전해진 인장 스트레스와 반응할 수 있고, 완화가 일어나는 동안, 내부 형성된 스레딩 디스로케이션(threading dislocation)들과 대체적으로 완전히 완화될 수 있다. 반면에, 스트레인의 대부분은 열적 어닐링 중에 실리콘층(130)으로 전달되므로, 제1 실리콘 게르마늄층(140)은 감소된 결함 또는 최소화된 결함을 가지고 완화될 수 있다. 그러므로, 실리콘층(130)은 감소된 결함을 가지는 제1 실리콘 게르마늄층(140)의 성장을 촉진하는 희생층으로 작용할 수 있다. 만약, 약화된 결합이 제공되지 않는 경우에는, 실리콘층(130)은 하부의 실리콘 기판(110)과 단일 구조를 형성한다. 또한, 완화 어닐링 중에, 실리콘층(130) 및 실리콘 기판(110)에 스트레인을 전달할 수 있는 제1 실리콘 게르마늄층(140)과 같은, 상대적으로 탄력성이 없는 구조로 나타날 수 있다.
이어서 도 5e를 참조하면, 제2 실리콘 게르마늄층(150)은 제2 실리콘 게르마늄층(150)이 제1 실리콘 게르마늄층(140)의 상면 상에 에피택셜 성장될 수 있다. 제2 실리콘 게르마늄층(150)은 제1 실리콘 게르마늄층(14)보다 높은 게르마늄 농도를 가질 수 있다. 몇몇 실시예들에 있어서, 제2 실리콘 게르마늄층(150)은 매우 높은 게르마늄 농도, 예컨대 0.9 게르마늄 농도(즉, Si0.1Ge0.9층)를 포함할 수 있다.
실제로, 몇몇 실시예들에 있어서, 제2 실리콘 게르마늄층(150)은 순수한 게르마늄층으로 대체될 수 있다. 높은 게르마늄 농도를 포함하는 제2 실리콘 게르마늄층(150) 또는 순수한 게르마늄층(150))은 하부에 배치된 낮은 게르마늄 농도를 가지는 제1 실리콘 게르마늄층(140)에 인장 스트레스를 부여할 수 있다.
제2 실리콘 게르마늄층(150)의 두께는, 제2 실리콘 게르마늄층(150)이 실질적으으로 변형되고(strained), 낮은 결함 밀도를 가지도록 선택될 수 있고, 또한, 제2 실리콘 게르마늄층(150)의 스트레인 에너지를 제1 실리콘 게르마늄층(140)으로 전달하기에 충분히 두꺼울 수 있다. 몇몇 실시예들에 있어서, 제2 실리콘 게르마늄층(150)은 예컨대, 대략 20 내지 40nm의 두께를 가질 수 있다. 후속 공정에서, 제2 실리콘 게르마늄층(150)은 제1 실리콘 게르마늄층(140) 상에 성장하면서 완전히 완화되므로, 제2 실리콘 게르마늄층(150)은 충분한 스트레인 에너지를 저장할 수 있도록 충분치 두꺼울 수 있다. 제2 실리콘 게르마늄층(150)은 제1 실리콘 게르마늄층(140)보다 두꺼울 수 있다. 제2 실리콘 게르마늄층(150)은 높은 게르마늄 농도 때문에, 하부의 제1 실리콘 게르마늄층(140)과 격자 매치(lattice-match)되지 않는다. 결과적으로, 제1 및 제2 실리콘 게르마늄층(140, 150)은 성장하면서 완전히 변형(fully strained)된다. 제2 실리콘 게르마늄층(150)은 성장하면서 대체적으로 결함이 없을 수 있다.
도 5f를 참조하면, 반도체 구조물(100')은 제1 및 제2 실리콘 게르마늄층(140, 150)을 완화하기 위해 열적으로 어닐링될 수 있다. 이러한 열적 어닐링은 예컨대, 에피택셜 반응기에서 인 시추(in situ) 공정으로 수행될 수 있다. 일 실시예에 잇어서, 반도체 구조물(100')은 수소 환경에서, 30초 내지 30분 동안, 대략 800℃의 온도에서 어닐링될 수 있다. 도 5f를 참조하면, 이러한 열적 어닐링이 완료된 후에, 제1 및 제2 실리콘 게르마늄층(140, 150)은 완화될 수 있다. 열적 어닐링 동안에, 제1 실리콘 게르마늄층(140)은 인장 스트레스를 받고, 상부의 제2 실리콘 게르마늄층(150)은 압축 스트레스를 받을 수 있다. 열적 어닐링 동안에 이러한 층들이 완화되므로, 미스핏 디스로케이션(misfit dislocation)(142)는 제1 및 제2 실리콘 게르마늄층(140, 150) 사이의 계면을 따라 형성될 수 있다. 스레딩 디스로케이션(threading dislocation)(144)는 인장 스트레스로 인해, 제1 실리콘 게르마늄층(140)에 형성되는 경향이 있다. 따라서, 제2 실리콘 게르마늄층(150)은 감소된 스레딩 디스로케이션(threading dislocation) 밀도를 가지거나, 대체적으로 스레딩 디스로케이션(threading dislocation)이 없을 수 있다. 제2 실리콘-게르마늄층(150)은 후속 공정에서, 두꺼운 실리콘 게르마늄층의 형성을 위한 시드층으로 사용되거나, 다양한 반도체 소자들을 위해 활성 영역으로 제공되는 하나 이상의 반도체층들을 위한 시드층으로 사용될 수 있다.
몇몇 실시예들에 있어서, 실리콘층(130)과 제1 및 제2 실리콘 게르마늄층(140, 150)의 전체 두께는 대략 50 내지 100nm 미만일 수 있다. 실리콘층(130)과 제1 및 제2 실리콘 게르마늄층(140, 150)의 전체 두께는 종래의 그레이딩 성장 기법(graded growth techniques)을 사용하여 벌크 실리콘 웨이퍼 상에 성장된 스트레인-완화(strain-relaxed) 실리콘 게르마늄층들 보다 두꺼울 수 있다. 또한, 스트레인이 완화된 실리콘-게르마늄층(150)은 매우 높은 게르마늄 농도와 낮은 디스로케이션(dislocation) 밀도를 가질 수 있으며, 예컨대 상대적으로 비싼 SOI 기판을 사용하지 않고 종래의 벌크 실리콘 기판 상에 형성될 수 있다.
본 발명의 실시예들에 따른 높은 게르마늄 농도와 낮은 결합을 가지고, 스트레인이 완화된 실리콘 게르마늄층은 예컨대, SiGe-CMOS 기술의 n형 실리콘/p형 게르마늄 시스템 또는 SiGe-CMOS 기술의 n형 게르마늄/p형 게르마늄 시스템과 같이 서로 다른 다양한 기술에 적옹될 수 있다. 이러한 기술들은 일반적인 실리콘 기판 상에 구현될 수 있다.
상술한 바와 같이, 다공성 영역(porous region)(120)은 실리콘 기판(110)의 상면 전체에 걸쳐 형성될 수 있고, 그 위에 실리콘층(130)이 성장된 후에, 연속되는 하나 이상의 실리콘 게르마늄층들(140, 150)이 형성된다. 이러한 실리콘 게르마늄층들(140, 150)은 요구되는 게르마늄 농도를 가지는 상부의 실리콘 게르마늄층을 가진다. 여기서 실리콘 게르마늄층들(140, 150)은 증가되는 게르마늄 농도를 가질 수 있다.
상기의 마지막(상부) 실리콘 게르마늄층이 형성된 이후에, 반도체 구조물의 상면 상에 마스크층이 형성되고, 상기 반도체 구조물은 상기 반도체 구조물의 선택적인 영역에서 일련의 실리콘 게르마늄층들의 일부를 제거하기 위해 에칭되어, 상기 실리콘층들을 노출시킬 수 있다. 상기 노출되는 실리콘층들은 다공성 영역 아래의 실리콘 기판의 일부분일 수 있다. 이어서, 실리콘층들이 실리콘 게르마늄층이 제거된 영역의 일부 또는 전부에서 에피택셜 성장됨으로, 동일한 벌크 실리콘 기판 상에 실리콘 영역과 높은 게르마늄 농도를 가지는 실리콘 게르마늄 영역(또는 순수한 게르마늄 영역)이 둘다 형성되는 구조를 제공할 수 있다.
본 발명의 실시예들에 따른 방법들은 중간 게르마늄 농도(즉, 40 내지 75%의 게르마늄 농도) 및 높은 게르마늄 농도(즉, 75 내지 100%의 게르마늄 농도)를 가지는 실리콘 게르마늄층들을 표준 벌크 기판 상에 제공할 수 있으며, 상기 실리콘 게르마늄층들은 1x106/cm2, 1x105/cm2 또는 1x104/cm2 미만의 스레딩 디스로케이션(threading dislocation) 밀도를 가질 수 있다.
본 발명의 실시예들은 두 개의 서로 다른 반도체 물질들 사이의 스트레인 에너지에서의 불균형을 통한 장점을 이용한다. 예를 들어, 도 6에 도시된 재료 시스템(300)을 참조하면, 50%의 게르마늄 농도를 가지는 3nm 두께의 실리콘 게르마늄층(320)이 3nm 두께의 실리콘층(310) 상에 에피택셜 성장한다. 여기서, 격자 미스매치(lattice-mismatch)에 의한 스트레스는 반대 부호를 가지는 2층 구조, 즉 실리콘 게르마늄층(320)은 압축 스트레스를 받고, 실리콘층(310)은 인장 스트레스를 받는 구조에서 균일화되어야 한다. 이런 경우에, 스레딩 디스로케이션(threading dislocation)들은 완화 어닐링 동안에, 실리콘 게르마늄층(320)이 압축 스트레스를 받으므로, 실리콘 게르마늄층(320)에서 형성되기 어렵다. 스레딩 디스로케이션(threading dislocation)이 실리콘층(310)에 형성될지 여부는 예측하기 어렵다.
도 6b를 참조하면, 도 6a에 도시된 경우가 10nm 두께의 실리콘층(360)상에 에피택셜 성장한 50%의 게르마늄 농도를 가지는 30nm 두께의 실리콘 게르마늄층(370)으로 변형(strained)될 수 있다. 이 경우, 두꺼운 실리콘 게르마늄층(370)의 스트레인 예너지는 얇은(thin) 실리콘층(360)에 밀고 들어가서, 실리콘층(360)은 인장 스트레스를 받아, 두 층들 사이의 계면에 미스핏 디스로케이션(misfit dislocation)(362)과 실리콘층(360) 내에서 연장되는 스레딩 디스로케이션(threading dislocation)(364)을 형성한다. 이와 같이, 도 6b는 실리콘층(360) 내에서 아래방향으로 스레딩 디스로케이션(threading dislocation)(364)을 지향시키는 메커니즘을 도시한다. 그러나, 이러한 메커니즘을 달성하기 위해서는, 실리콘층(360)은 실리콘 게르마늄층(370)을 통한 인장 스트레스를 받는 상태로 배치되는 것이 필요하다.
상술한 바와 같이, 몇몇 실시예들에 있어서, 이러한 메커니즘은 실리콘층이 상기 기판 상에 부유하는 박막처럼 행동할 수 있도록, 실리콘 기판의 다공성 영역(porous region) 상에 실리콘층(360)을 성장시키는 것을 통해 달성될 수 있다.
본 발명의 다른 실시예들에 있어서, 실리콘 기판 상에 성장하는 얇은(thin) 실리콘층의 바닥면은 "미끄럽게(slippery)" 만들 수 있다. 이것은 실리콘 기판의 상부면에 다공성 영역(porous region)을 형성하는 것 대신에 수행되거나, 다공성 영역을 형성하는 것에 더하여 수행될 수 있다. 몇몇 실시예들에 있어서, 실리콘층의 바닥면은 실리콘 기판과 잘 결합되지 않는 고결함 실리콘을 형성하기 위해, 낮은 온도에서 성장될 수 있다. 실리콘층의 나머지 부분은 실리콘층의 바닥면의 결함을 제한하기 위해 높은 온도에서 성장될 수 있다.
상술한 실시예들에서는 한 개(도 2) 또는 두 개(도 3 및 도 5a 내지 5f)의 실리콘 게르마늄층이 실리콘 기판 상에 형성되는 것을 설명하였지만, 다른 실시예에서는 더 많은 수의 실리콘 게르마늄층이 형성될 수 있다. 예를 들어, 다른 실시예에서는, 제1 Si0.7Ge0.3층이 얇은(thin) 실리콘층 상에 형성된 후, 제1 Si0.7Ge0.3층 상에 제2 Si0.4Ge0.6층이 형성된 후, 제2 Si0.4Ge0.6층 상에 Si0.1Ge0.9층이 형성될 수 있다. 이러한 "삼 층" 방식은 (1) 실리콘 게르마늄층이 최대 메타-스테이블 두께보다 얇은 두께를 가지는 것을 보장하고, (2) 인접한 층들 사이가 격자 매치(lattice-match)에 가까우므로, 낮은 결함을 나타낼 수 있다. 각 층의 게르마늄 농도는 상술한 실시예로부터 변화될 수 있고, 층 수는 3층 이상으로 확장될 수 있으며, 또한, 이와 동일한 방식은 실리콘/실리콘 게르마늄 재료 시스템 이외의 격자 미스매치(lattice-mismatch) 재료 시스템에 적용될 수 있다.
본 발명의 실시예들에 따라 형성된 소자의 일 실시예는,핀-펫 트렌지스터를 위한 게르마늄 핀을 형성하는 것에 특히 유용할 수 있다. 상대적으로 결함이 없게 성장될 수 있는 게르마늄 핀의 최대 높이는 하부의 스트레인-완화 실리콘 게르마늄층의 게르마늄 농도의 함수와 연관된다. 예를 들어, 완전히 완화되고 결함이 없는 Si0.3Ge0.7 스트레인-완화(strain-relaxed)층은 그 위에, 결함없이 성장된 10nm 미만의 게르마늄 핀을 가질 수 있다. 상기 핀의 높이는 요구하는 집적밀도를 지원하기에 불충분할 수 있다. 반면, 완전히 완화되고 결함이 없는 Si0.1Ge0.9 스트레인-완화층은 그 위에, 결함없이 성장된 100nm 이상의 게르마늄 핀을 가질 수 있다. 상기 핀의 높이는 상당히 높은 집적 밀도를 지원할 수 있다. 따라서, 본 발명의 실시예들에 따른 방법을 사용하여 상대적으로 결함이 적고, 매우 높은 게르마늄 농도의 스트레인-완화 실리콘 게르마늄층을 성장시킬 수 있으며, 이러한 방법은 상기 응용예(핀의 높이)에서 특히 유용할 수 있다. 도 7은 도 2 및 도 3의 반도체 구조물(100, 100')과 같은 본 발명의 몇몇 실시예에 따른 반도체 구조물 상에 성장할 수 있는 핀 전계효과 트랜지스터(400)를 도시한 사시도이다.
도 7을 참조하면, 핀 전계효과 트랜지스터(400)는 반도체 구조물(100')의 상면에서부터 제1 방향(D1)으로 돌출된 핀 바디(410)을 포함한다. 핀 바디(410)은 반도체 구조물(100')의 제2 실리콘 게르마늄층(150)(또는 도 7에는 도시되지 않았지만, 실리콘 게르마늄층(150) 상에 형성된 반도체층) 상에 형성될 수 있고, 실리콘 게르마늄층(150)은 예컨대, 90%의 게르마늄 농도를 포함하고나, 순수한 게르마늄층일 수 있다. 핀 바디(410)은 반도체 구조물(100')의 상면과 동일한 반도체 물질일 수 있으므로, 상기 실시예에서 핀 바디(410)는 90%의 게르마늄 농도를 가지는 실리콘 게르마늄층일 수 있다. 따라서, 핀 바디(410)은 하부 반도체 구조물(100')과 격자 매치(lattice-match)될 수 있다. 핀 바디(410)은 제1 방향(D1)과 수직한 제2 방향(D2)에서 길이 방향으로 연장될 수 있다. 핀 바디(410)의 상부 측벽들은 노출되는 반면에, 핀 바디(410)의 하부 측벽들은 소자 분리층(450)으로 덮일 수 있다. 제1 및 제2 방향(D1, D2)과 수직한 제3 방향(D3)으로 연장되는 게이트 전극(430)은 핀 바디(410) 상에 배치되어 서로 교차한다.
게이트 전극(430)은 핀 바디(410)의 상면 및 양 상부 측벽들을 둘러싼다. 게이트 전극(430)은 메탈층일 수 있다. 게이트 절연층(440)은 게이트 전극(430)과 핀 바디(410) 사이에 배치될 수 있다. 게이트 절연층(440)은 실리콘 산화물보다 높은 유전 상수를 가지는 메탈 산화층일 수 있다. 도펀트로 도핑된 소오스/드레인 영역들은 게이트 전극(430)의 양 측면에서 핀 바디(410)에 배치될 수 있다.
게이트 전극(430)으로 덮인 핀 바디(410)의 일부는 채널 영역에 대응될 수 있다.
도 8은 본 발명의 일 실시예에 따른 스트레인-완화(strain-relaxed)층 형성 방법의 흐름도이다.
도 8을 참조하면, 다공성 영역(porous region)이 반도체 기판의 표면에 형성될 수 있다(블록 500). 이어서, 반도체 기판과 격자 매치(lattice-match)되 반도체층이 반도체 기판의 다공성 영역(porous region) 상에 형성될 수 있다(블록 510). 이어서, 제1 반도체층과 격자 매치(lattice-match)한 제2 반도체층이 제1 반도체층 상에 형성될 수 있다(블록 520). 제2 반도체층은 성장하면서 변형(strained)될 수 있다. 이어서, 제2 반도체층은 예컨대, 열적 어닐링 같은 완화 공정을 통해 완화될 수 있다(블록 530). 제2 반도체층과 격자 매치(lattice-match)된 제3 반도체층이 제2 반도체층 상에 선택적으로 형성될 수 있다(블록 540). 제3 반도체층은 성장하면서 변형(strained)될 수 있다. 이어서, 제3 반도체층은 예컨대, 열적 어닐링 같은 완화 공정을 통해 완화될 수 있다(블록 550).
도 9는 본 발명의 다른 실시예에 따른 스트레인-완화(strain-relaxed)층 형성 방법의 흐름도이다. 도 9를 참조하면, 컴플라이언트(compliant) 반도체 기판과 격자 매치(lattice-match)된 제1 반도체층이 상기 컴플라이언트 반도체 기판 상에 형성될 수 있다(블록 600).
이어서, 제1 반도체층과 격자 미스매치(lattice-mismatch)된 제2 반도체층을 상기 제1 반도체층 상에 형성할 수 있다(블록 610). 제1 및 제2 반도체층들은 완화 공정 예컨대, 열적 어닐링과 같은 완화 공정을 통해 완화될 수 있다(블록 620). 제2 반도체층과 격자 매치(lattice-match)된 제3 반도체층이 상기 제2 반도체층 상에 선택적으로 형성될 수 있다(블록 630). 제2 및 제3 반도체층들은 완화 공정 예컨대. 열적 어닐링과 같은 완화 공정을 통해 완화될 수 있다(블록 640).
본 발명의 실시예들에 따르면, 스트레인-완화(strain-relaxed) 실리콘 게르마늄층들은 격자 미스매치(lattice-mismatch)된 벌크 실리콘 기판 상에 형성될 수 있고, 상기 스트레인-완화 실리콘 게르마늄층은 (1) 높은 게르마늄 농도를 가지고, (2) 상대적으로 스레딩 디스로케이션(threading dislocation)이 없을 수 있다. 이러한 스트레인-완화 실리콘 게르마늄층(스트레인-완화층)은 상대적으로 작은 전체 두께 예컨대, 100nm 미만 또는 50nm 미만의 두께를 가질 수 있다. 스트레인-완화 실리콘 게르마늄층은 종래의 화학 기상 증착 에피택셜 성장 공정을 사용하여, 종래의 벌크 실리콘 기판 상에 매우 경제적으로 형성될 수 있다.
여기서, 스레딩 디스로케이션(threading dislocation) 밀도는 제곱 센티미터당 디스로케이션(dislocation)들의 개수로 정의된다. 스레딩 디스로케이션 밀도는 에치 피트 밀도(etch pit density)의 측정, TEM, 평면 뷰 TEM 및 HR-XRD 등을 포함하는 다양한 방법으로 측정될 수 있다.
본 발명의 개념은 주로 하나 이상의 스트레인-완화(strain-relaxed) 실리콘 게르마늄층이 실리콘 기판 상에 형성된 실시예들을 참조하며 상술되었지만, 본 명세서에 개시된 기술은 다양한 재료 시스템에 적용될 수 있다. 예를 들어, 다른 실시예들에서, 스트레인-완화 III-V족 화합물 반도체층은 상술하여 개시된 방법들을 이용하여 성장될 수 있다. 예를 들어, 스트레인-완화 InxGa1-xAs층이 GaAs 상에 성장될 수 있고, 스트레인-완화 GaAs층이 실리콘 기판 상에 성장될 수 있다. 또한, 단파장 II-VI족 또는 장파장 III-V족 레이저 구조물들이 GaAs 기판상에 성장될 수 있다. 더구나, 본 명세서에 개시된 방법은 변형된 채널보다 높은 캐리어 이동도를 나타내는 반도체 소자의 층뿐만 아니라, 반도체 물질의 밴드 갭을 변화시키는 광학 용도로도 사용될 수 있는 것으로 이해될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판의 표면에 다공성 영역(porous region)을 형성하고,
    상기 다공성 영역 상에, 상기 반도체 기판과 격자 매치(lattice-match)된 제1 반도체층을 형성하고,
    상기 제1 반도체층 상에 제2 반도체층을 형성하되, 상기 제2 반도체층은 스트레인드(strained) 반도체층으로 형성되고,
    상기 제2 반도체층을 완화시키는 것을 포함하는 스트레인 완화 방법.
  2. 제 1항에 있어서,
    완화된 상기 제2 반도체층 상에 제3 반도체층을 형성하되, 상기 제3 반도체층은 스트레인드(strained) 반도체층으로 형성되고,
    상기 제3 반도체층을 완화시키는 것을 더 포함하는 스트레인 완화 방법.
  3. 제 1항에 있어서,
    상기 다공성 영역(porous region)을 형성하는 것은,
    습식 에천트를 이용한 습식 에칭을 통해 상기 반도체 기판의 상면을 에칭하는 것을 포함하되, 상기 습식 에칭은 상기 반도체 기판과 상기 습식 에천트 사이에 인가된 전위(Electrical potential)를 이용하는 스트레인 완화 방법.
  4. 제 1항에 있어서,
    상기 제2 반도체층이 완화되기 전에, 상기 제1 반도체층은 인장 스트레스를 받고, 상기 제2 반도체층은 압축 스트레스를 받는 스트레인 완화 방법.
  5. 제 1항에 있어서,
    상기 제1 반도체층은 인가되는 인장 스트레스의 인가 시에, 상기 제1 반도체층이 상기 반도체 기판에 대하여 이동할 수 있을 정도로 상기 반도체 기판과 결합된 스트레인 완화 방법.
  6. 제 1항에 있어서,
    상기 제1 반도체층은 상기 반도체 기판의 표면의 상기 다공성 영역(porous region) 상에 직접 형성되고, 상기 제2 반도체층은 상기 제1 반도체층 상에 직접 형성되는 스트레인 완화 방법.
  7. 제 2항에 있어서,
    상기 반도체 기판은 실리콘 기판을 포함하고, 상기 제1 반도체층은 실리콘층을 포함하고, 상기 제2 반도체층은 제1 게르마늄 농도를 가지는 제1 실리콘 게르마늄층을 포함하고, 상기 제3 반도체층은 상기 제1 게르마늄 농도를 초과하는 제2 게르마늄 농도를 가지는 제2 실리콘 게르마늄층을 포함하는 스트레인 완화 방법.
  8. 제 7항에 있어서,
    상기 제2 실리콘 게르마늄층의 상기 제2 게르마늄 농도는 75% 초과이고, 상기 제2 실리콘 게르마늄층의 스레딩 디스로케이션(threading dislocation) 밀도는 1x105/cm2 미만인 스트레인 완화 방법.
  9. 제 7항에 있어서,
    상기 실리콘층, 상기 제1 실리콘 게르마늄층 및 상기 제2 실리콘 게르마늄층의 전체 두께는 75nm 미만인 스트레인 완화 방법.
  10. 제 1항에 있어서,
    상기 제2 반도체층 상에 제4 반도체층을 형성하고,
    상기 제4 반도체층의 적어도 일부에 반도체 소자를 형성하는 것을 더 포함하는 스트레인 완화 방법.
  11. 반도체 기판의 컴플라이언트(compliant) 영역의 상면 상에, 상기 반도체 기판의 컴플라이언트 영역과 격자 매치(lattice-match)된 제1 반도체층을 형성하되, 상기 제1 반도체층은 상기 반도체 기판의 컴플라이언트 영역의 상면에서 측방향으로 이동할 수 있을 정도로 상기 반도체 기판의 컴플라이언트 영역과 결합되고,
    상기 제1 반도체층 상에 상기 제1 반도체층과 격자 미스매치(lattice-mismatch)되는 제2 반도체층을 형성하되, 상기 제2 반도체층은 상기 제1 반도체층에 스레딩 디스로케이션(threading dislocation)을 형성시키고,
    상기 제2 반도체층에 완화 공정을 수행하되, 상기 제2 반도체층은 스레딩 디스로케이션(threading dislocation)을 미포함하는 스트레인-완화 반도체층 형성 방법
  12. 제 11항에 있어서,
    상기 제2 반도체층 상에 상기 제2 반도체층과 격자 미스매치(lattice-mismatch)된 제3 반도체층을 형성하고, 상기 제3 반도체층은 상기 제2 반도체층에 스레딩 디스로케이션(threading dislocation)을 형성시키고,
    상기 제3 반도체층에 완화 공정을 수행하되, 상기 제3 반도체층은 스레딩 디스로케이션(threading dislocation)을 미포함하는 스트레인-완화 반도체층 형성 방법.
  13. 제 12항에 있어서,
    상기 완화 공정을 수행하기 전에, 상기 제1 반도체층은 인장 스트레스를 받고, 상기 제2 반도체층은 압축 스트레스를 받는 스트레인-완화 반도체층 형성 방법.
  14. 제 11항에 있어서,
    상기 반도체 기판의 컴플라이언트(compliant) 영역의 상면 상에, 상기 반도체 기판의 컴플라이언트 영역과 격자 매치(lattice-match)된 제1 반도체층을 형성하되, 상기 제1 반도체층은 상기 반도체 기판의 컴플라이언트 영역의 상면에서 측방향으로 이동할 수 있을 정도로 상기 반도체 기판의 컴플라이언트 영역과 결합하는 것은,
    상기 반도체 기판의 상면에 다공성 영역(porous region)을 형성하고,
    상기 반도체 기판을 가열하여 상기 반도체 기판의 상면의 기공들 중 적어도 일부가 폐쇄되도록 가열하되, 상기 다공성 영역의 내부 기공들은 유지되어, 상기 반도체 기판의 다공성 영역이 상기 반도체 기판의 컴플라이언트(compliant) 영역으로 전환되고,
    화학적 기상 증착을 통해, 상기 다공성 영역 상에 상기 제1 반도체층을 에피택셜 성장시키는 것을 포함하는 스트레인-완화 반도체층 형성 방법.
  15. 제 12항에 있어서,
    상기 반도체 기판의 상기 컴플라이언트(compliant) 영역은 실리콘 기판 상면의 다공성 영역(porous region)을 포함하고,
    상기 제1 반도체층은 실리콘층을 포함하고,
    상기 제2 반도체층은 제1 게르마늄 농도를 가지는 제1 실리콘 게르마늄층를 포함하고,
    상기 제3 반도체층은 상기 제1 게르마늄 농도를 초과하는 제2 게르마늄 농도를 가지는 제2 실리콘 게르마늄층을 포함하는 스트레인-완화 반도체층 형성 방법.
  16. 제 15항에 있어서,
    상기 제2 실리콘 게르마늄층의 상기 제2 게르마늄 농도는 75% 초과이고, 상기 제2 실리콘 게르마늄층의 스레딩 디스로케이션(threading dislocation) 밀도는 1x105/cm2 이하인 스트레인-완화 반도체층 형성 방법.
  17. 제 16항에 있어서,
    상기 실리콘층, 상기 제1 실리콘 게르마늄층 및 상기 제2 실리콘 게르마늄층의 전체 두께는 75nm 미만인 스트레인-완화 반도체층 형성 방법.
  18. 제 15항에 있어서,
    상기 다공성 영역(porous region)은 적어도 30%의 기공률을 가지는 스트레인-완화 반도체층 형성 방법.
  19. 실리콘 기판의 표면에 다공성 영역(porous region)을 형성하고,
    상기 실리콘 기판의 표면의 상기 다공성 영역 상에 실리콘층을 형성하고,
    상기 실리콘층 상에 제1 게르마늄 농도를 가지는 제1 실리콘 게르마늄층을 형성하고,
    상기 제1 실리콘 게르마늄층을 완화시키고,
    완화된 상기 제1 실리콘 게르마늄층 상에 상기 제1 게르마늄 농도보다 높은 제2 게르마늄 농도를 가지는 제2 실리콘 게르마늄층을 형성하고,
    상기 제2 실리콘 게르마늄층을 완화시키고,
    상기 제2 실리콘 게르마늄층 상에 반도체층을 형성하고,
    상기 반도체층의 적어도 일부에 반도체 장치를 형성하는 것을 포함하는 반도체 소자 형성 방법.
  20. 제 19항에 있어서,
    상기 실리콘 기판의 표면에 다공성 영역(porous region)을 형성하는 것은, 습식 에천트를 이용한 습식 에칭을 통해 상기 실리콘 기판의 상면을 에칭하는 것을 포함하되, 상기 습식 에칭은 상기 실리콘 기판과 상기 습식 에천트 사이에 인가된 전위(Electrical potential)를 이용하고,
    상기 제1 실리콘 게르마늄층을 형성하기 전에, 상기 다공성 영역의 상면의 기공들의 적어도 일부가 폐쇄되도록 상기 실리콘 기판을 어닐링하는 것을 더 포함하는 반도체 소자 형성 방법.
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