KR20150104319A - The method of frequency division for minimizing the phase noise in a phase locking loop - Google Patents

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KR20150104319A KR1020140025899A KR20140025899A KR20150104319A KR 20150104319 A KR20150104319 A KR 20150104319A KR 1020140025899 A KR1020140025899 A KR 1020140025899A KR 20140025899 A KR20140025899 A KR 20140025899A KR 20150104319 A KR20150104319 A KR 20150104319A
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Abstract

The present invention discloses a frequency divider which is inserted into a phase fixing loop, to reduce a phase noise in a high frequency wave signal generator using a phase fixing loop. The frequency divider corrects a phase noise generated in frequency division, and can generate a stable control signal in the phase fixing loop by correcting an additional phase noise generated by the frequency divider. For this, the frequency divider corrects a phase noise generated in frequency division by using an AND gate. The frequency divider and the correction method can remove a phase error step by step by dividing it with a constant frequency division rate when it is required for high frequency division rate and obtains excellent extendability. Especially, phase error correction generates a phase correction signal by adding the input of an AND gate when the AND gate is used and a frequency division step is added.

Description

위상 고정루프에서 신호의 위상잡음을 줄이는 주파수 분할방법 { The method of frequency division for minimizing the phase noise in a phase locking loop }[0001] The present invention relates to a frequency division method for reducing phase noise of a signal in a phase locked loop,

본 발명은 위상 고정루프를 이용한 주파수 발생기 회로에서 요구되는 주파수 분할기 회로에 대한 기술로서, 주파수 분할시 발생하는 위상 잡음 문제를 해결하는 방법에 관한 것이다.The present invention relates to a frequency divider circuit required in a frequency generator circuit using a phase locked loop, and relates to a method for solving a phase noise problem occurring in frequency division.

위상 고정루프는 통신용 고주파 발생기 또는 고속 데어터 변환기 회로에서 클럭 발생기 회로에 일반적으로 이용되고 있다. 무선 통신에 응용되는 고주파 발생기는 정확한 채널 제어를 위해 주파수 제어가 정확해야 하며 서로 다른 채널과의 상호 간섭을 줄이기 위해서 위상잡음이 작아야 한다. 또한 고속 ADC(아날로그 디지털 변환기)와 DAC(디지털 아날로그 변환기)와 같은 데이터 변환기는 주파수가 정확하고 위상잡음이 낮은 클럭 발생기 회로가 필요하다.Phase locked loops are commonly used in clock generator circuits in communications high frequency generators or high speed data converter circuits. A high frequency generator used in wireless communication must have accurate frequency control for accurate channel control and small phase noise in order to reduce mutual interference with different channels. Data converters such as high-speed analog-to-digital converters (ADCs) and digital-to-analog converters (DACs) require a clock generator circuit that is frequency-accurate and low in phase noise.

발진 주파수 제어가 가능한 고속 신호 생성을 위해서 도 3에서와 같은 위상 고정루프 방식을 이용하여 구현한다. 도 3에서 307은 전압제어 발진기로 고주파 신호 생성기이며 전압 제어발진기는 안정적인 주파수 제어를 위해서 반드시 306의 제어신호를 통해 제어되어야 한다. 306의 제어신호 생성을 위해서는 기준 신호생성기(301)의 주파수 순수성이 높아야 한다. 그러나 기준 신호생성기(301)의 기준 주파수는 발진기(307)의 신호(308)보다 낮은 주파수에서 낮은 주파수로 동작하기 때문에 발진기(307)의 높은 주파수 신호를 399의 주파수 분할기를 이용하여 분할된 신호(316)로 낮은 주파수로 변환해야 한다. 분할된 신호(316)를 302의 기준 신호와 비교하여 주파수 위상 검출기(303)를 이용하여 304의 주파수 및 위상 오차 신호를 생성한다. 304의 오차 신호는 305의 루프 필터를 통해 306 제어신호를 생성하여 제어 루프를 형성한다. 위상 고정 제어루프는 316의 주파수 분할된 신호가 302의 기준 신호와 주파수 및 위상이 일치하도록 306신호를 실시간으로 제어한다.  In order to generate a high-speed signal capable of oscillation frequency control, a phase locked loop method as shown in FIG. 3 is used. In FIG. 3, reference numeral 307 denotes a voltage-controlled oscillator, which is a high-frequency signal generator, and the voltage-controlled oscillator must be controlled through a control signal 306 for stable frequency control. The frequency purity of the reference signal generator 301 must be high. However, since the reference frequency of the reference signal generator 301 operates at a lower frequency than that of the signal 308 of the oscillator 307, the high frequency signal of the oscillator 307 is divided by the frequency divider 399 316) to a low frequency. The divided signal 316 is compared to a reference signal of 302 and a frequency and phase error signal of 304 is generated using the frequency phase detector 303. An error signal of 304 generates a control signal 306 through a loop filter 305 to form a control loop. The phase locked loop controls the 306 signal in real time so that the frequency divided signal of 316 is in frequency and phase with the reference signal of 302.

주파수 분할기(399)는 308의 고주파 신호를 분할하여 낮은 주파수인 316을 생성한다. 308 신호의 주파수와 316신호의 주파수 비는 주파수 분할기(399)의 주파수 분할비로 주어지며 주파수 분할 비를 제어하여 308의 주파수와 위상을 제어할 수 있다.The frequency divider 399 divides the high frequency signal 308 to generate a low frequency 316. The frequency of the 308 signal and the frequency of the 316 signal are given by the frequency division ratio of the frequency divider 399 and the frequency division ratio can be controlled to control the frequency and phase of 308.

주파수 분할 된 316의 신호와 순수성이 높은 기준신호 302가 위상과 주파수가 일치하면 308의 주파수는 주파수 분할 비율로 높은 주파수 신호를 생성하게 된다.When the frequency-divided 316 signal and the high-purity reference signal 302 are in phase and frequency, the frequency of 308 generates a high frequency signal at a frequency division ratio.

308의 고주파 신호의 주파수 순수성은 307의 전압제어 발진기의 위상잡음 수준과 기준 신호의 주파수 순수성과 303의 주파수 위상 검출기의 위상 오차 검출 능력과 399의 주파수 분할시 추가되는 위상 오차에 의해 결정된다. The frequency purity of the high frequency signal of 308 is determined by the phase noise level of the voltage controlled oscillator of 307 and the frequency purity of the reference signal and the phase error detection capability of the frequency phase detector of 303 and the phase error added at the frequency division of 399.

본 발명에서는 399의 주파수 분할기에서 생성되는 위상 잡음을 최소화하는 방법을 제안한다.In the present invention, a method of minimizing the phase noise generated in the frequency divider of the 399 is proposed.

[문헌1] KR1019950703387 A 1996.08.17.[Document 1] KR1019950703387 A 1996.08.17. [문헌2] KR1019950702836 A 1996.01.20.[Document 2] KR1019950702836 A 1996.01.20.

본 발명에서는 위상 고정루프를 이용한 고주파 신호 발생기에서 주파수 분할시 발생하는 위상잡음을 최소화하고자 한다. 위상 고정루프 방식은 고주파 신호를 기준 주파수와 비교하기 위하여 주파수 분할기를 사용한다. 그러나 위상 고정루프 회로에서 사용되는 주파수 분할기는 불가피하게 위상 잡음을 생성하여 출력 신호의 주파수 순수성이 낮아진다. 주파수 분할기에서 생성되는 위상잡음을 최소화하는 방법을 제시한다.In the present invention, the phase noise occurring in frequency division in the high frequency signal generator using the phase locked loop is minimized. The phase locked loop method uses a frequency divider to compare a high frequency signal with a reference frequency. However, the frequency divider used in the phase locked loop circuit inevitably generates phase noise, which lowers the frequency purity of the output signal. We propose a method to minimize the phase noise generated by the frequency divider.

위상 고정루프 방식의 주파수 발생기인 도 3에서 399의 주파수 분할기는 고주파 발진기의 출력 주파수를 분할을 하여 주파수를 낮춘다. 이 방식에서 고주파 신호인 308과 낮은 주파수 신호인 316의 주파수 분할 비가 높을수록 308의 위상정보와 316의 위상정보의 오차가 증가한다. 이러한 위상오차는 정확한 전압 제어신호 306 생성을 방해한다. 본 발명에서는 308의 고주파 발생 신호의 클럭을 이용하여 주파수 분할기 내부에 동기 신호를 사용하여 동기화하여 주파수 분할로 발생하는 위상 오차를 최소화하여 정확한 제어신호를 생성하도록 한다.The frequency divider of FIG. 3, which is the frequency generator of the phase locked loop type, divides the output frequency of the high frequency oscillator to lower the frequency. In this method, the higher the frequency division ratio of the high frequency signal 308 and the low frequency signal 316, the more the error of the phase information 308 and the phase information 316 increases. This phase error prevents accurate voltage control signal 306 generation. In the present invention, by using the clock of the high frequency generating signal 308, the phase error occurring in the frequency division is minimized by using a synchronizing signal in the frequency divider to generate a precise control signal.

본 발명은 기존의 주파수 분할로 인한 위상잡음의 증가로 인해 부정확한 위상이 검출되고 이로 인해 위상 고정루프 방식의 신호 발생기의 위상 잡음이 증가하는 현상을 최소화 할 수 있다. 특히 위상 동기화를 위해 도 1의 105 또는 107의 간단한 AND 게이트로 등화시킬 수 있으며 주파수 분할이 클 경우 추가적인 주파수 분할기 107과 추가 주파수 등화기 109를 이용하여 주파수 분할 폭을 향상시킬 수 있다.The present invention minimizes the phase noise of the phase locked loop type signal generator due to an incorrect phase detected due to an increase in phase noise due to the conventional frequency division. In particular, for phase synchronization, it is possible to equalize with a simple AND gate of 105 or 107 of FIG. 1, and when the frequency division is large, the frequency division width can be improved by using the additional frequency divider 107 and the additional frequency equalizer 109.


도 1은 본 발명에서 제안하는 두 개의 동화기를 이용하는 주파수 분할기 구조.
도 2는 본 발명의 동화기의 동작을 설명하는 시간영역 신호도.
도 3는 주파수 분할기를 포함하는 위상 고정루프 방식의 주파수 발생기 구조도
1 shows a frequency divider structure using two moving pictures proposed by the present invention.
Fig. 2 is a time-domain signal diagram illustrating the operation of the moving picture of the present invention; Fig.
3 is a diagram illustrating a frequency generator structure of a phase locked loop system including a frequency divider

본 발명에서 제안하는 주파수 분할기는 도 3에서 307 출력의 높은 주파수 신호 308을 399의 주파수 분할기를 이용하여 316의 낮은 주파수 신호로 분할하는 것으로 목표는 주파수 분할시 308에 포함된 위상정보를 변형시키지 않고 316신호로 변환한다.The frequency divider proposed in the present invention divides the high frequency signal 308 of the output 307 into a low frequency signal of 316 by using the frequency divider 399 in FIG. 3. The goal is not to deform the phase information included in the frequency division 308 316 signal.

도 1은 이를 위해 필요한 동화기를 포함한 주파수 분할기 구조도로서, 102의 고주파 신호가 인가되면 103의 고정주파수 분할기로 주파수를 분할하여 104의 주파수 분할된 신호를 생성한다. 주파수 분할 된 신호는 주파수 분할기 내부의 지연시간 오차로 인해 신호원인 102 신호와 위상 오차를 가지게 된다. 도 2는 이러한 과정을 나타내고 있다. 도 2에서 주파수 분할 된 104 신호는 150의 dt의 위상 오차를 가지게 된다. 도 1에서 105 고정 동화기는 104의 신호를 입력받아 102의 기준 신호와 동기화 하여 106의 위상이 보정된 신호를 생성한다. 도 2에서 106 신호는 분할기에서 발생한 위상이 보정된 신호의 시간영역 변화를 나타내고 있다. FIG. 1 is a diagram illustrating a frequency divider including a motion picture required for this purpose. When a high-frequency signal of 102 is applied, the frequency is divided into 103 fixed frequency dividers to generate 104 frequency-divided signals. The frequency-divided signal has phase error with the signal cause 102 due to the delay time error in the frequency divider. Fig. 2 shows this process. In FIG. 2, the frequency-divided 104 signal has a phase error of 150 dt. In FIG. 1, the fixed mobile unit 105 receives a signal of 104, and synchronizes with the reference signal of 102 to generate a signal having a phase of 106. In FIG. 2, the signal 106 indicates a time-domain change of the phase-corrected signal generated by the divider.

일반적으로 주파수 분할을 크게 할 경우 위상 오차가 입력 신호의 주파수의 1/4 주기를 넘게 되면 보정이 어렵게 된다. 이러한 경우 도 1에서 보인바와 같이 주파수 분할기를 직렬로 추가하여 설치할 수 있으며 이 때 보정 신호는 102의 신호와 106의 1차 분할된 동기화 신호를 이용하여 동기화 신호를 생성하여 동기화함으로써 위상정보의 보정이 가능하다.
Generally, when the frequency division is made large, the correction becomes difficult when the phase error exceeds 1/4 period of the frequency of the input signal. In this case, as shown in FIG. 1, a frequency divider may be added in series. In this case, the correction signal is generated by synchronizing the synchronization signal using the signal of 102 and the signal of the primary divided signal of 106, It is possible.

Claims (2)

주파수 분할기를 시용하는 위상 고정루프 방식의 고주파 신호 발생기에 위치하는 주파수 분할기에 있어서, 주파수 분할로 인해 위상잡음이 추가된 주파수 분할한 신호를 위상잡음이 낮은 분할하지 아니한 신호를 이용하여, 주파수 분할한 신호의 출력 시점을 분할하지 아니한 신호의 다음 출력시점까지 시간을 지연시켜, 주파수 분할한 신호의 위상오차를 보정하는 방식A frequency divider located in a phase locked loop type high frequency signal generator using a frequency divider, the frequency divided signal having a phase noise added due to frequency division is divided into a frequency divided signal A method of correcting the phase error of the frequency-divided signal by delaying the time until the next output point of the signal whose signal output time is not divided 제 1항에 있어서
하나 이상의 주파수 분할기를 사용하면서, 마지막으로 주파수 분할한 신호를 분할하지 아니한 신호를 이용하여, 마지막으로 주파수 분할한 신호의 출력 시점을 분할하지 아니한 신호의 다음 출력시점까지 지연시켜, 마지막으로 주파수 분할한 신호의 위상오차를 보정하는 방식
The method of claim 1, wherein
The output time point of the last frequency divided signal is delayed until the next output time point of the signal that has not been divided using the signal that is not divided into the last frequency divided signal while using one or more frequency dividers, A method of correcting the phase error of the signal
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