KR101494515B1 - Digital phase-locked loop circuitry - Google Patents

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황세욱
배상근
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고려대학교 산학협력단
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Abstract

본 발명은 출력 클록의 지터(Jitter)를 증가시키는 스퍼(spur)를 줄일 수 있는 디지털 위상 고정 루프 회로에 관한 것이다.
본 발명의 일실시예에 의한 디지털 위상 고정 루프 회로는 기준 클록과 피드백 클록의 위상 차이 정보를 검출하는 위상 검출부; 상기 검출된 위상 차이 정보를 이용하여 디지털 제어 코드를 생성하는 디지털 필터- 상기 디지털 제어 코드는 현재 위상 차이 정보와 이전 위상 차이 정보를 이용하여 생성됨-; 상기 생성된 디지털 제어 코드에 근거하여 출력 클록을 생성하는 디지털 제어 발진기- 상기 디지털 제어 발진기는 상기 현재 위상 차이 정보와 상기 이전 위상 차이 정보가 변화가 있는 경우에만 조절됨-; 및 상기 출력 클록의 주파수를 분주하여 상기 피드백 클록을 생성하는 분주기를 포함할 수 있다.The present invention relates to a digital phase locked loop circuit capable of reducing the spur that increases the jitter of the output clock.
The digital phase locked loop circuit according to an embodiment of the present invention includes: a phase detector for detecting phase difference information between a reference clock and a feedback clock; A digital filter for generating a digital control code using the detected phase difference information, the digital control code being generated using current phase difference information and previous phase difference information; A digitally controlled oscillator that generates an output clock based on the generated digital control code, the digital controlled oscillator being adjusted only when the current phase difference information and the previous phase difference information change; And a divider that divides the frequency of the output clock to generate the feedback clock.

Description

디지털 위상 고정 루프 회로{DIGITAL PHASE-LOCKED LOOP CIRCUITRY}[0001] DIGITAL PHASE-LOCKED LOOP CIRCUITRY [0002]

본 발명은 디지털 위상 고정 루프 회로에 관한 것으로, 보다 상세하게는 출력 클록의 지터(Jitter)를 증가시키는 스퍼(spur)를 줄일 수 있는 디지털 위상 고정 루프 회로에 관한 것이다.The present invention relates to a digital phase locked loop circuit, and more particularly, to a digital phase locked loop circuit capable of reducing spurs that increase the jitter of an output clock.

위상 고정 루프는 시스템 상의 클록을 만들어주는 블록으로서 위상 고정 루프의 성능에 따라서 시스템의 성능이 결정된다. 기존에 가장 많이 사용되는 위상 고정 루프는 아날로그 방식으로 구현하는 방식이다. VCO(Voltage Controlled Oscillator)에서 생성한 클록과 외부에서 받은 기준 클록의 위상 차이를 검출하는 위상 검출기에서 위상의 차이를 현재 발생한 위상의 차이만큼의 펄스 폭으로 출력하게 된다.A phase locked loop is a block that creates a clock on a system, and its performance is determined by the performance of the phase locked loop. The most commonly used phase-locked loop is analog-based. A phase detector that detects a phase difference between a clock generated by a VCO (Voltage Controlled Oscillator) and a reference clock received from the outside outputs a difference of phase in a pulse width equal to the difference of the present generated phase.

CP(Charge Pump)에서는 위상 검출기에서 출력된 펄스 폭만큼의 전류를 LPF(Low pass Filter)에 공급하고 이 과정을 반복하며 위상의 차이를 일정하게 고정시키게 된다. 이러한 위상 고정 루프는 2차 저역 필터 특성을 가지고 있기 때문에 캡과 저항으로 만들어진 LPF를 통하여 루프를 안정화시켜야만 한다. 이 때 LPF에 사용되는 캡의 크기가 크기 때문에 면적상의 불이익이 발생하게 된다.In CP (Charge Pump), the current as much as the pulse width output from the phase detector is supplied to the LPF (Low Pass Filter), and this process is repeated to fix the phase difference constantly. Since the phase-locked loop has a second-order low-pass filter characteristic, the loop must be stabilized through the LPF made of a cap and a resistor. At this time, since the size of the cap used for the LPF is large, there is a disadvantage in the area.

이를 해결하고자 디지털 방식으로 구현한 위상 고정 루프가 개발되었다. 이러한 디지털 위상 고정 루프는 아날로그 방식에서 구현된 각 블록의 기능을 디지털적으로 구현을 함으로서 구현을 하였다. 위상 검출기는 Time-to-Digital Convertor로 대체하고 CP와 LPF는 디지털 필터로 대체함으로써, 면적을 줄이면서 기능은 유지하도록 하였다. 디지털 위상 고정 루프를 통해서 면적상의 불이익은 해결할 수 있었지만 기존의 위상 고정 루프가 갖는 문제점인 spur는 그래도 해결이 되지 않았다. To solve this problem, a digital phase locked loop has been developed. This digital phase locked loop is implemented by implementing the function of each block realized in analog method digitally. The phase detector is replaced with a time-to-digital converter, and the CP and LPF are replaced with digital filters, thereby maintaining the function while reducing the area. Although the disadvantages of the area can be solved through the digital phase-locked loop, spur, which is a problem with existing phase-locked loops, has not been solved yet.

이 스퍼(spur)는 위상 검출기가 매 기준 클록마다 출력을 내보내면서 VCO의 전압을 일정 주기로 바꾸기 때문에 생기는 문제이다. 일정한 주기로 바꾸기 때문에 주파수 도메인에서 출력 클록을 분석해보면 기준 클록의 주파수 지점에 피크가 보이게 된다. 결국 이 피크 신호는 출력 클록의 지터 특성을 악화시키게 된다.This spur is a problem caused by the phase detector changing the voltage of the VCO at regular intervals as it outputs the output every reference clock. Because it changes to a fixed period, analyzing the output clock in the frequency domain shows a peak at the frequency point of the reference clock. As a result, the peak signal deteriorates the jitter characteristic of the output clock.

대한민국 등록특허 10-0499276호는 위상 고정 루프(PLL; Phase Locked Loop)에 있어서 락(lock) 상태의 동작상태에는 영향이 없으면서 빠른 락타임을 가지는 적응 루프 위상폭(adaptive loop bandwidth) 기법으로 위상 차이를 판단하기 위해 디글리치(deglitch) 회로를 사용한 빠른 락타임을 가지는 디글리치 회로를 사용한 적응 대역폭 위상 고정 루프 회로를 개시하고 있다.Korean Patent Registration No. 10-0499276 discloses an adaptive loop bandwidth technique having a fast lock time without affecting the operating state of a locked state in a phase locked loop (PLL) Discloses an adaptive bandwidth phase locked loop circuit using a deglitch circuit having a fast lock time using a deglitch circuit to determine a delay time.

하지만, 상기 대한민국 등록특허 10-0499276호는 출력 클록의 지터(Jitter)를 증가시키는 스퍼(spur)를 줄일 수 있는 위상 고정 루프에 대해서는 개시하고 있지 않다.However, Korean Patent Registration No. 10-0499276 does not disclose a phase locked loop capable of reducing a spur which increases the jitter of the output clock.

따라서 출력 클록의 지터 특성을 악화시키는 스퍼를 줄일 수 있는 위상 고정 루프 회로에 대한 연구가 필요한 실정이다.Therefore, it is necessary to study the phase locked loop circuit which can reduce the spur which deteriorates the jitter characteristic of the output clock.

본 발명의 목적은 출력 클록의 지터 특성을 악화시키는 스퍼(Spur)를 최소화할 수 있는 디지털 위상 고정 루프 회로를 제공하는 데 있다.It is an object of the present invention to provide a digital phase locked loop circuit capable of minimizing a spur which deteriorates the jitter characteristic of an output clock.

상기 목적을 달성하기 위해 본 발명의 일실시예에 의하면, 기준 클록과 피드백 클록의 위상 차이 정보를 검출하는 위상 검출부; 상기 검출된 위상 차이 정보를 이용하여 디지털 제어 코드를 생성하는 디지털 필터- 상기 디지털 제어 코드는 현재 위상 차이 정보와 이전 위상 차이 정보를 이용하여 생성됨-; 상기 생성된 디지털 제어 코드에 근거하여 출력 클록을 생성하는 디지털 제어 발진기- 상기 디지털 제어 발진기는 상기 현재 위상 차이 정보와 상기 이전 위상 차이 정보가 변화가 있는 경우에만 조절됨-; 및 상기 출력 클록의 주파수를 분주하여 상기 피드백 클록을 생성하는 분주기를 포함하는 디지털 위상 고정 루프 회로가 제공된다.According to an aspect of the present invention, there is provided a phase error detector comprising: a phase detector for detecting phase difference information between a reference clock and a feedback clock; A digital filter for generating a digital control code using the detected phase difference information, the digital control code being generated using current phase difference information and previous phase difference information; A digitally controlled oscillator that generates an output clock based on the generated digital control code, the digital controlled oscillator being adjusted only when the current phase difference information and the previous phase difference information change; And a divider for dividing a frequency of the output clock to generate the feedback clock.

본 발명의 일실시예에 의한 디지털 위상 고정 루프 회로는 기준 클록과 피드백 클록의 위상 차의 변화량을 이용하여 출력 클록의 생성을 제어함으로써, 출력 클록의 지터(Jitter)를 증가시키는 스퍼(spur)를 줄일 수 있다.The digital phase locked loop circuit according to an embodiment of the present invention controls the generation of the output clock by using the amount of change of the phase difference between the reference clock and the feedback clock so that a spur which increases the jitter of the output clock Can be reduced.

또한, 본 발명의 일실시예에 의하면 위상 고정 루프 회로를 디지털로 구현함으로써, 반도체 공정, 동작 전압, 동작 온도의 변화와 무관하게 스퍼(Spur)를 감쇄시킬 수 있다. In addition, according to an embodiment of the present invention, by implementing the phase locked loop circuit in a digital manner, it is possible to attenuate spurs irrespective of changes in semiconductor process, operating voltage, and operating temperature.

도 1은 본 발명의 일실시예와 관련된 디지털 위상 고정 루프 회로의 블록도이다.
도 2는 도 1에 도시된 위상 검출부 및 디지털 필터를 나타내는 블록도이다.
도 3은 본 발명의 일실시예와 관련된 디지털 위상 고정 루프 회로에서 디지털 제어 코드 생성을 설명하기 위한 타이밍 다이어그램(Timing diagram)을 나타내는 도면이다.
도 4는 본 발명의 일실시예와 관련된 디지털 위상 고정 루프 회로와 다른 위상 고정 루프의 지터 특성을 비교한 그래프이다.1 is a block diagram of a digital phase locked loop circuit associated with one embodiment of the present invention.
2 is a block diagram showing the phase detector and the digital filter shown in Fig.
3 is a timing diagram illustrating digital control code generation in a digital phase locked loop circuit associated with an embodiment of the present invention.
4 is a graph comparing jitter characteristics of a digital phase locked loop circuit and another phase locked loop according to an embodiment of the present invention.

이하, 본 발명의 일실시예와 관련된 디지털 위상 고정 루프 회로 및 상기 디지털 위상 고정 루프 회로를 통해 출력 클록을 생성하는 방법에 대해 도면을 참조하여 설명하도록 하겠다.Hereinafter, a digital phase locked loop circuit according to an embodiment of the present invention and a method for generating an output clock through the digital phase locked loop circuit will be described with reference to the drawings.

본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.As used herein, the singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. In this specification, the terms "comprising ", or" comprising ", etc. should not be construed as necessarily including the various elements or steps described in the specification, Or may be further comprised of additional components or steps.

도 1은 본 발명의 일실시예와 관련된 디지털 위상 고정 루프 회로의 블록도이다.1 is a block diagram of a digital phase locked loop circuit associated with one embodiment of the present invention.

도시된 바와 같이, 디지털 위상 고정 루프 회로(100)는 위상 검출부(110), 디지털 필터(120), 디지털 제어 발진기(Digitally Controlled Oscillator, 130), 분주기(140), 및 주파수 보정부(150)를 포함할 수 있다.The digital phase locked loop circuit 100 includes a phase detector 110, a digital filter 120, a digitally controlled oscillator 130, a frequency divider 140, and a frequency corrector 150, . ≪ / RTI >

위상 검출부(110)는 기준 클록(reference clock)과 피드백 클록(Feedback Clock)을 인가받아 상기 기준 클록(reference clock)과 피드백 클록(Feedback Clock)의 위상 차이 정보를 검출할 수 있다. 상기 기준 클록은 소정 주기마다 상기 위상 검출부(110)에 인가될 수 있다. The phase detector 110 may receive a reference clock and a feedback clock to detect phase difference information between the reference clock and the feedback clock. The reference clock may be applied to the phase detector 110 every predetermined period.

상기 피드백 클록은 출력 클록으로부터 피드백된 클록을 의미한다. 예를 들어, 상기 피드백 클록은 상기 출력 클록의 주파수가 분주되어 생성된 클록을 포함할 수 있다.The feedback clock means a clock fed back from the output clock. For example, the feedback clock may include a clock generated by frequency of the output clock.

상기 디지털 필터(120)는 상기 기준 클록과 피드백 클록의 위상 차이 정보를 이용하여 디지털 제어 코드를 생성할 수 있다. 상기 디지털 제어 코드는 상기 디지털 제어 발진기(130)의 주파수 조절을 위한 제어 코드이다. 상기 디지털 제어 코드는 현재 위상 차이 정보와 이전 위상 차이 정보를 이용하여 생성될 수 있다. 예를 들어, 현재 위상 차이 정보와 이전 위상 차이 정보와의 변화량에 근거하여 디지털 제어 코드가 생성될 수 있다.The digital filter 120 may generate a digital control code using phase difference information of the reference clock and the feedback clock. The digital control code is a control code for controlling the frequency of the digital controlled oscillator 130. The digital control code may be generated using current phase difference information and previous phase difference information. For example, a digital control code may be generated based on the amount of change between the current phase difference information and the previous phase difference information.

한편, 현재는 현재 기준 클록이 입력된 시점에 대응되고, 이전은 현재 기준 클록이 입력된 시점 바로 전에 기준 클록이 입력된 시점에 대응될 수 있다.On the other hand, the current time corresponds to the time when the reference clock is input, and the previous time can correspond to the time when the reference clock is input just before the current reference clock is input.

디지털 제어 발진기(130)는 상기 디지털 필터(120)로부터 인가받은 상기 디지털 제어 코드에 근거하여 출력 클록(Output Clock)을 생성할 수 있다. 상기 디지털 제어 발진기(130)는 상기 현재 위상 차이 정보와 상기 이전 위상 차이 정보가 변화가 있는 경우에만 조절될 수 있다. 상기 디지털 제어 발진기(130)의 조절은 주파수 변화를 위한 조절을 포함할 수 있다.The digitally controlled oscillator 130 may generate an output clock based on the digital control code received from the digital filter 120. The digital controlled oscillator 130 may be adjusted only when the current phase difference information and the previous phase difference information are changed. The adjustment of the digitally controlled oscillator 130 may include adjustment for frequency variation.

상기 분주기(140)는 상기 디지털 제어 발진기(130)를 통해 출력되는 출력 클록의 주파수를 분주하여 피드백 클록을 생성할 수 있다. 생성된 피드백 클록은 상기 위상 검출부(110)로 인가될 수 있다.The frequency divider 140 divides a frequency of an output clock output through the digital controlled oscillator 130 to generate a feedback clock. The generated feedback clock may be applied to the phase detector 110.

상기 주파수 보정부(150)는 기준 클록 및 피드백 클록의 주파수에 근거하여 상기 출력 클록의 주파수를 조절할 수 있다. 예를 들어, 상기 주파수 보정부(150)는 기준 클록의 주파수를 검출하여 피드백 클록의 주파수가 기준 클록의 주파수와 유사해지도록 상기 디지털 제어 발진기(130)의 출력 주파수를 조절할 수 있다.The frequency corrector 150 may adjust the frequency of the output clock based on the frequency of the reference clock and the feedback clock. For example, the frequency corrector 150 may detect the frequency of the reference clock and adjust the output frequency of the digital controlled oscillator 130 so that the frequency of the feedback clock is similar to the frequency of the reference clock.

도 2는 도 1에 도시된 위상 검출부 및 디지털 필터를 나타내는 블록도이다.2 is a block diagram showing the phase detector and the digital filter shown in Fig.

도시된 바와 같이, 상기 위상 검출부(110)는 위상 차 출력기(111) 및 시간 디지털 변환기(Time-to-Digital Convertor, 112)를 포함할 수 있다. 또한, 디지털 필터(120)는 코드 변환기(121), 제1뺄셈기(122), 레지스터(123), 제2뺄셈기(124) 및 덧셈기(125)를 포함할 수 있다.As shown in the figure, the phase detector 110 may include a phase-difference output unit 111 and a time-to-digital converter 112. The digital filter 120 may include a code converter 121, a first subtracter 122, a register 123, a second subtracter 124, and an adder 125. [

위상 차 출력기(111)는 인가받은 기준 클록과 피드백 클록의 위상 차이를 검출하여 위상 차이만큼의 펄스 폭을 갖는 신호를 출력할 수 있다. 상기 위상 차이만큼의 펄스 폭을 갖는 신호는 업(Up) 신호 및 다운(Down) 신호를 포함할 수 있다. 이하, 실시예에서는 위상 차이만큼의 펄스 폭을 갖는 신호가 업 신호와 다운 신호로 출력되는 경우에 대해서 설명하기로 한다.The phase difference output unit 111 can detect the phase difference between the applied reference clock and the feedback clock and output a signal having a pulse width equal to the phase difference. The signal having the pulse width equal to the phase difference may include an up signal and a down signal. Hereinafter, a case where a signal having a pulse width corresponding to a phase difference is outputted as an up signal and a down signal will be described in the following embodiments.

시간 디지털 변환기(112)는 상기 위상 차 출력기(111)에서 출력된 업 신호 및 다운 신호를 디지털 코드로 변환할 수 있다. 이 때, 시간 디지털 변환기(112)를 통해 출력되는 디지털 코드는 바이너리 코드가 아닌 Thermo meter 코드 형태로 출력될 수 있다. Time digital converter 112 may convert the up signal and the down signal output from the phase difference output unit 111 into a digital code. In this case, the digital code output through the time-to-digital converter 112 may be output in the form of a Thermo meter code instead of a binary code.

상기 시간 디지털 변환기(112)는 업 코드(업 신호에 대응하는 디지털 코드) 및 다운 코드(다운 신호에 대응하는 코드)가 생성된 후에는 타이밍 바이올레이션(timing violence)에 의해 코드 변환기(121)에서 발생될 수 있는 타이밍 에러를 방지하기 위해 시간 디지털 변환기(112)의 출력이 "1"로 리셋될 수 있다. The time-to-digital converter 112 converts the up code (the digital code corresponding to the up signal) and the down code (the code corresponding to the down signal) to the code converter 121 by timing violence The output of the time digital converter 112 may be reset to "1" to prevent timing errors that may occur.

코드 변환기(121)는 상기 시간 디지털 변환기(112)로부터 인가받은 업 코드 및 다운 코드를 바이너리 코드(Binary code)로 변환할 수 있다. 상기 디지털 변환기(112)를 통해 출력되는 Thermo meter 코드가 바이너리 코드로 변환됨으로써, 비트 수가 줄어들 수 있다.The code converter 121 may convert the up code and the down code received from the time-to-digital converter 112 into a binary code. The number of bits can be reduced by converting the Thermo meter code output through the digital converter 112 into a binary code.

상기 2개의 코드 변환기(121)를 통해 업 코드 및 다운 코드가 바이너리 코드로 구현될 수 있다. 그리고 상기 2개의 코드 변환기(121)를 통해 출력되는 Up과 Down 의 차이를 제1뺄셈기(122)를 통해 검출할 수 있다. 그리고 상기 제1뺄셈기(122)의 출력은 레지스터(123)에 저장될 수 있다.The up code and the down code can be implemented as binary codes through the two code converters 121. The difference between Up and Down outputted through the two code converters 121 can be detected through the first subtractor 122. [ The output of the first subtracter 122 may be stored in the register 123. [

그리고 레지스터(123)에 기 저장된 이전 Up과 Down 의 차이 정보(Tout(n-1), 즉 이전 위상 차이 정보)와 제1뺄셈기(122)의 출력인 현재 Up과 Down 의 차이 정보(Tout(n), 즉 현재 위상 차이 정보)를 제2뺄셈기(124)를 통해 비교할 수 있다. 그리고 디지털 필터(120)는 상기 이전 Up과 Down 의 차이 정보(Tout(n-1))와 제1뺄셈기(122)의 출력인 현재 Up과 Down 의 차이 정보(Tout(n))를 이용하여 디지털 제어 코드를 생성할 수 있다.The difference information Tout (n-1) between the previous Up and the Down stored in the register 123 and the difference information Tout (n) between the current Up and the Down output from the first subtracter 122 n), i.e., the current phase difference information) through the second subtractor 124. [ The digital filter 120 uses the difference information Tout (n-1) between the previous Up and the Down and the difference information Tout (n) between the current Up and the Down output from the first subtractor 122 A digital control code can be generated.

도 3은 본 발명의 일실시예와 관련된 디지털 위상 고정 루프 회로에서 디지털 제어 코드 생성을 설명하기 위한 타이밍 다이어그램(Timing diagram)을 나타내는 도면이다.3 is a timing diagram illustrating digital control code generation in a digital phase locked loop circuit associated with an embodiment of the present invention.

도시된 바와 같이, 피드백 클록과 기준 클록의 신호는 업 신호 및 다운 신호의 형태로 나타날 수 있다. t1, t2, t3, t4는 기준 클록의 입력 시점에 대응되는 Up과 Down 의 차이 정보를 나타낸다. Tout(n-1)은 이전 Up과 Down 의 차이 정보를 나타내고, Tout(n)은 현재 Up과 Down 의 차이 정보를 나타낸다. 이 경우, 디지털 제어 코드는 Tout(n)과 Tout(n-1)의 차이로 나타날 수 있다. 제어 코드 값이 "0"인 경우는 Tout(n)과 Tout(n-1)의 차이가 없는 경우를 나타내고, 이 경우 디지털 제어 발진기(130)는 조절되지 않고, 제어 코드 값이 "1"인 경우는 Tout(n)과 Tout(n-1)의 차이가 있는 경우를 나타내고, 이 경우 디지털 제어 발진기(130)는 조절된다.As shown, the feedback clock and reference clock signals may appear in the form of an up signal and a down signal. t 1 , t 2 , t 3 , and t 4 represent the difference information of Up and Down corresponding to the input timing of the reference clock. Tout (n-1) represents the difference information between the previous Up and the Down, and Tout (n) represents the difference information between the current Up and the Down. In this case, the digital control code may appear as the difference between Tout (n) and Tout (n-1). In the case where the control code value is "0", there is no difference between Tout (n) and Tout (n-1). In this case, the digitally controlled oscillator 130 is not adjusted and the control code value is "1" The case where there is a difference between Tout (n) and Tout (n-1) is shown, in which case the digitally controlled oscillator 130 is adjusted.

한편, 본 발명의 일실시예에 의하면, 덧셈기(125)를 통해 이전에 생성된 최종 디지털 제어 코드를 이용하여 현재 디지털 제어 코드의 최종값을 출력할 수 있다. 예를 들어, Tout(n)과 Tout(n-1)의 차이값에 이전에 생성된 최종 디지털 제어 코드를 더하여 현재 최종 디지털 제어 코드를 생성할 수 있다.Meanwhile, according to an embodiment of the present invention, the final value of the current digital control code can be output using the final digital control code previously generated through the adder 125. For example, the last digital control code previously generated may be added to the difference between Tout (n) and Tout (n-1) to generate the current final digital control code.

도 4는 본 발명의 일실시예와 관련된 디지털 위상 고정 루프 회로와 다른 위상 고정 루프의 지터 특성을 비교한 그래프이다.4 is a graph comparing jitter characteristics of a digital phase locked loop circuit and another phase locked loop according to an embodiment of the present invention.

도 4(a)는 기준 클록의 주파수가 50MHz인 경우의 지터 특성을 나타내고, 도 4(b)는 일반적인 위상 고정 루프를 통해 출력되는 출력 클록의 주파수가 400MHz인 경우의 지터 특성을 나타내고, 도 4(c)는 일반적인 위상 고정 루프를 통해 출력되는 출력 클록의 주파수가 1.5GHz인 경우의 지터 특성을 나타내고, 도 4(d)는 본 발명의 일실시예에 의한 위상 고정 루프를 통해 출력되는 출력 클록의 주파수가 1.5GHz인 경우의 지터 특성을 나타낸다. 도 4(c)과 도 4(d)를 통해 확인할 수 있듯이 본 발명의 일실시예에 의한 위상 고정 루프를 통해 출력되는 출력 클록의 지터 특성이 우수함을 확인할 수 있다. 여기서, PS는 picosecond를 나타낸다. 그리고 하첨자 P-P는 그래프 상단 중앙에 파란색으로 도시된 지터를 나타내며, 하첨자 rms는 그래프 상단 중앙에 파란색으로 도시된 지터의 root mean square로서, 제곱 평균 제곱근 값을 나타낸다.4 (a) shows the jitter characteristic when the frequency of the reference clock is 50 MHz, FIG. 4 (b) shows the jitter characteristic when the frequency of the output clock outputted through the general phase locked loop is 400 MHz, (c) shows the jitter characteristic when the frequency of the output clock outputted through a general phase locked loop is 1.5 GHz, and FIG. 4 (d) shows the jitter characteristic when the output clock outputted through the phase locked loop according to an embodiment of the present invention The jitter characteristic when the frequency is 1.5 GHz. 4 (c) and FIG. 4 (d), it can be seen that the jitter characteristic of the output clock outputted through the phase locked loop according to the embodiment of the present invention is excellent. Here, PS represents picosecond. The subscript P-P represents the jitter shown in blue at the top of the graph, and the subscript rms is the root mean square of the jitter, shown in blue at the top center of the graph, representing the root-mean-square value.

상술한 디지털 위상 고정 루프를 통해 출력 클록을 제어하는 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터로 판독 가능한 기록 매체에 기록될 수 있다. 이때, 컴퓨터로 판독 가능한 기록매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 한편, 기록매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.The method of controlling the output clock through the digital phase locked loop described above can be implemented in the form of a program command that can be executed through various computer means and recorded in a computer-readable recording medium. At this time, the computer-readable recording medium may include program commands, data files, data structures, and the like, alone or in combination. On the other hand, the program instructions recorded on the recording medium may be those specially designed and configured for the present invention or may be available to those skilled in the art of computer software.

컴퓨터로 판독 가능한 기록매체에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(Magnetic Media), CD-ROM, DVD와 같은 광기록 매체(Optical Media), 플롭티컬 디스크(Floptical Disk)와 같은 자기-광 매체(Magneto-Optical Media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. The computer-readable recording medium includes a magnetic recording medium such as a magnetic medium such as a hard disk, a floppy disk and a magnetic tape, an optical medium such as a CD-ROM and a DVD, a magnetic disk such as a floppy disk, A magneto-optical media, and a hardware device specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like.

한편, 이러한 기록매체는 프로그램 명령, 데이터 구조 등을 지정하는 신호를 전송하는 반송파를 포함하는 광 또는 금속선, 도파관 등의 전송 매체일 수도 있다.The recording medium may be a transmission medium, such as a light or metal line, a wave guide, or the like, including a carrier wave for transmitting a signal designating a program command, a data structure, and the like.

또한, 프로그램 명령에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The program instructions also include machine language code, such as those generated by the compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.

상기와 같이 설명된 디지털 위상 고정 루프는 상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.The above-described digital phase locked loop can be applied to a configuration and a method of the above-described embodiments in a limited manner, but the embodiments can be modified so that all or some of the embodiments are selectively combined .

100: 디지털 위상 고정 루프 회로
110: 위상 검출부
111: 위상 차 출력기
112: 시간 디지털 변환기
120: 디지털 필터
121: 코드 변환기
122: 레지스터
130: 디지털 제어 발진기
140: 분주기
150: 주파수 보정부100: Digital phase locked loop circuit
110:
111: Phase difference output unit
112: time digital converter
120: Digital filter
121: Code converter
122: Register
130: Digitally controlled oscillator
140: Divider
150:

Claims (7)

기준 클록과 피드백 클록의 위상 차이 정보를 검출하는 위상 검출부;
상기 검출된 위상 차이 정보를 이용하여 디지털 제어 코드를 생성하는 디지털 필터- 상기 디지털 제어 코드는 현재 위상 차이 정보와 이전 위상 차이 정보를 이용하여 생성됨-;
상기 생성된 디지털 제어 코드에 근거하여 출력 클록을 생성하는 디지털 제어 발진기- 상기 디지털 제어 발진기는 상기 현재 위상 차이 정보와 상기 이전 위상 차이 정보가 변화가 있는 경우에만 조절됨-;
상기 출력 클록의 주파수를 분주하여 상기 피드백 클록을 생성하는 분주기; 및
상기 기준 클록 및 상기 피드백 클록에 근거하여 상기 출력 클록의 주파수를 조절하는 주파수 조정부를 포함하는 것을 특징으로 하는 디지털 위상 고정 루프 회로.A phase detector for detecting phase difference information between a reference clock and a feedback clock;
A digital filter for generating a digital control code using the detected phase difference information, the digital control code being generated using current phase difference information and previous phase difference information;
A digitally controlled oscillator that generates an output clock based on the generated digital control code, the digital controlled oscillator being adjusted only when the current phase difference information and the previous phase difference information change;
A frequency divider dividing a frequency of the output clock to generate the feedback clock; And
And a frequency adjuster for adjusting the frequency of the output clock based on the reference clock and the feedback clock. 삭제delete 제 1 항에 있어서, 상기 위상 검출부는
상기 기준 클록과 상기 피드백 클록의 위상 차이 정보를 검출하여 위상 차이만큼의 펄스 폭을 갖는 신호를 출력하는 위상 차 출력기;
위상 차이만큼의 펄스 폭을 갖는 신호를 디지털 코드로 변환하는 시간 디지털 변환기를 포함하는 것을 특징으로 하는 디지털 위상 고정 루프 회로.The apparatus of claim 1, wherein the phase detector
A phase difference output unit for detecting phase difference information between the reference clock and the feedback clock and outputting a signal having a pulse width equal to the phase difference;
And a time-to-digital converter for converting a signal having a pulse width of the phase difference into a digital code. 제 3 항에 있어서, 상기 위상 차이만큼의 펄스 폭을 갖는 신호는
업(Up) 신호 및 다운(Down) 신호를 포함하는 것을 특징으로 하는 디지털 위상 고정 루프 회로.4. The apparatus of claim 3, wherein the signal having a pulse width equal to the phase difference is
An up signal, and a down signal. 제 3 항에 있어서, 상기 시간 디지털 변환기는
상기 위상 차이만큼의 펄스 폭을 갖는 신호가 디지털 코드로 변환된 후, 리셋(reset)되는 것을 특징으로 하는 디지털 위상 고정 루프 회로.4. The apparatus of claim 3, wherein the time-to-
And a signal having a pulse width equal to the phase difference is converted into a digital code and then reset. 제 3 항에 있어서, 상기 디지털 필터는
상기 시간 디지털 변환기를 통해 출력되는 디지털 코드를 바이너리(Binary) 코드로 변환하는 코드 변환부를 포함하는 것을 특징으로 하는 디지털 위상 고정 루프 회로.The digital filter according to claim 3, wherein the digital filter
And a code converter for converting a digital code output through the time-to-digital converter into a binary code. 제 3 항에 있어서, 상기 디지털 필터는
이전에 생성된 디지털 제어 코드를 이용하여 현재 디지털 제어 코드를 생성하는 것을 특징으로 하는 디지털 위상 고정 루프 회로.
The digital filter according to claim 3, wherein the digital filter
And the current digital control code is generated using the previously generated digital control code.
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