KR20150093435A - 반도체 디바이스 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 EOS로부터 내부 회로를 보호할 수 있는 반도체 디바이스 및 그의 제조 방법에 관한 것이다.
일례로, 그라운드와 연결된 P형의 반도체 기판; 상기 반도체 기판의 상부에 형성된 N형의 에피텍셜층; 상기 반도체 기판과 상기 에피텍셜층 사이에 형성된 N+형의 매립층; 상기 에피텍셜층을 관통하여 형성되며, 상기 매립층과 연결된 복수의 N+형의 패턴층; 상기 에피텍셜층에 형성되며, 상기 복수의 패턴층을 연결하는 N+형의 연결층; 및 상기 연결층의 상부에 형성되며, 전원단과 연결된 메탈층dmf 포함하는 반도체 디바이스를 개시한다.

Description

반도체 디바이스 및 그의 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 디바이스 및 그의 제조 방법에 관한 것이다.
정전기(Electrostatic Discharge, ESD)나 서지 등과 같이 큰 에너지를 가진 EOS(Electrical over stress)가 반도체 디바이스로 유입되면 반도체 내부 회로에 큰 손상이 발생하게 된다. 따라서, 이러한 EOS(Electrical over stress)로부터 내부 회로를 보호하기 위한 반도체 디바이스가 요구된다.
한국공개특허공보 10-2002-0006288(2002.01.19)
본 발명은 EOS로부터 내부 회로를 보호할 수 있는 반도체 디바이스 및 그의 제조 방법을 제공한다.
본 발명에 의한 반도체 디바이스는 그라운드와 연결된 P형의 반도체 기판; 상기 반도체 기판의 상부에 형성된 N형의 에피텍셜층; 상기 반도체 기판과 상기 에피텍셜층 사이에 형성된 N+형의 매립층; 상기 에피텍셜층을 관통하여 형성되며, 상기 매립층과 연결된 복수의 N+형의 패턴층; 상기 에피텍셜층에 형성되며, 상기 복수의 패턴층을 연결하는 N+형의 연결층; 및 상기 연결층의 상부에 형성되며, 전원단과 연결된 메탈층을 포함하는 것을 특징으로 한다.
또한, 상기 전원단을 통해 상기 메탈층으로 유입된 EOS(Electrical over stress)는 연결층, 패턴층, 매립층 및 반도체 기판을 통해서 그라운드로 흐를 수 있다.
또한, 상기 패턴층의 외측에는 P형의 소자분리영역이 더 형성되고, 상기 소자분리영역은 상기 에피텍셜층 및 상기 반도체 기판을 관통하여 형성될 수 있다.
또한, 상기 전원단을 통해 상기 메탈층으로 유입된 EOS(Electrical over stress)는 연결층, 패턴층 및 소자분리영역을 통해서 그라운드로 흐를 수 있다.
상기 에피텍셜층의 상부에서 상기 소자분리영역을 덮도록 형성된 절연층을 더 포함하고, 상기 절연층은 상기 연결층의 일부를 외부로 노출시킬 수 있다.
또한, 상기 연결층은 상기 메탈층과의 저항 접촉(ohmic contact)을 위해 상기 메탈층과 패턴층 사이에 형성될 수 있다.
더불어, 본 발명에 의한 반도체 디바이스의 제조 방법은 P형의 반도체 기판에 N+형의 불순물을 주입하는 불순물 주입단계; 상기 반도체 기판의 상부에 N형의 에피텍셜층을 형성하는 에피텍셜층 형성 단계; 상기 소자분리영역의 내측에 복수개의 패턴층을 형성하는 패턴층 형성단계; 상기 패턴층의 외측에 소자분리영역을 형성하는 소자분리영역 형성단계; 상기 에피텍셜층에 상기 패턴층을 연결하는 연결층을 형성하는 연결층 형성단계; 및 상기 연결층의 상부에 메탈층을 형성하는 메탈층 형성단계를 포함하는 것을 특징으로 한다.
또한, 상기 에피텍셜층 형성단계에서는 상기 반도체 기판에 주입된 N+형의 불순물이 반도체 기판과 에피텍셜층으로 성장하여 매립층을 형성할 수 있다.
또한, 상기 패턴층은 상기 에피텍셜층을 관통하여 상기 매립층에 연결될 수 있다.
또한, 상기 소자분리영역은 상기 에피텍셜층 및 상기 반도체 기판을 관통하여 형성될 수 있다.
또한, 상기 반도체 기판은 그라운드와 연결되고 상기 메탈층은 전원단과 연결되며, 상기 전원단을 통해 상기 메탈층으로 유입된 EOS(Electrical over stress)는 연결층, 패턴층 및 소자분리영역을 통해서 그라운드로 흐를 수 있다.
또한, 상기 전원단을 통해 상기 메탈층으로 유입된 EOS(Electrical over stress)는 연결층, 패턴층 및 소자분리영역을 통해서 그라운드로 흐를 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스는 에피텍셜층에 메탈층과 매립층을 연결하는 복수개의 패턴층을 형성함으로써, 메탈층으로 유입된 EOS를 패턴층 및 매립층을 통해서 그라운드로 흘려 보낼 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스는 EOS로부터 내부 회로를 보호할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스는 에피텍셜층에 메탈층과 매립층을 연결하는 복수개의 패턴층을 형성하여 EOS의 집중을 방지할 수 있으며, 유입된 EOS를 균일하게 분배하여 그라운드로 배출시킴으로써 효과적으로 내부 회로를 보호할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 디바이스에서 EOS의 배출경로를 나타낸 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스를 도시한 단면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 디바이스에서 EOS의 배출경로를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 기판(110), 에피텍셜층(120), 소자분리영역(130), 매립층(140), 패턴층(150), 연결층(160), 절연층(170) 및 메탈층(180)을 포함한다.
상기 반도체 기판(110)은 통상의 반도체 웨이퍼로서 제1도전형의 불순물을 갖는 실리콘 단결정일 수 있다. 예를 들면, 상기 반도체 기판(110)은 P형의 불순물이 함유된 실리콘 단결정일 수 있다. 또한, 상기 반도체 기판(110)은 그라운드(GND)와 전기적으로 연결될 수 있다.
상기 에피텍셜층(120)은 상기 반도체 기판(110) 위에 일정 두께로 형성되며, 제2도전형의 불순물이 포함될 수 있다. 예를 들면, 상기 에피텍셜층(120)은 N형의 불순물이 포함된 N형 에피텍셜층(120)일 수 있다. 상기 에피텍셜층(120)은 고온에서 반도체 기판(110) 위에 N형 불순물 가스와 실리콘 가스 등을 함께 주입하여 성장시킨 것이다.
상기 소자분리영역(130)은 상기 에피텍셜층(120)에 일정 깊이로 형성되며, 제1도전형의 불순물이 포함될 수 있다. 예를 들면, 상기 소자분리영역(130)은 P형의 불순물이 포함된 P형 소자분리영역일 수 있다. 상기 소자분리영역(130)은 상기 에피텍셜층(120)에서부터 상기 반도체 기판(110)까지 일정 깊이로 형성된다. 즉, 상기 소자분리영역(130)은 상기 에피텍셜층(120) 및 반도체 기판(110)을 관통하도록 형성된다. 또한, 상기 소자분리영역(130)은 상기 반도체 기판(110)과 동일하게 그라운드에 연결될 수 있다.
상기 매립층(140)은 상기 반도체 기판(110)과 상기 에피텍셜층(120) 사이에 형성되며, 제2도전형의 불순물이 포함될 수 있다. 예를 들면, 상기 매립층(140)은 N+형의 불순물이 포함된 N+형 매립층일 수 있다. 상기 매립층(140)은 상기 반도체 기판(110)에 일정 깊이로 N+형의 불순물을 주입하고 나서, 상기 반도체 기판(110)의 상부에 에피텍셜층(120)을 형성할 때 상기 반도체 기판(110)에 주입된 N+형의 불순물이 반도체 기판(110) 및 에피텍셜층(120)까지 확산되어 형성된 것이다.
상기 패턴층(150)은 상기 에피텍셜층(120)에 일정 깊이로 형성되며, 제2도전형의 불순물이 포함될 수 있다. 예를 들면, 상기 패턴층(150)은 N+형의 불순물이 포함된 N+ 패턴층일 수 있다. 상기 패턴층(150)은 상기 소자분리영역(130)의 내측에 위치하며, 상기 에피텍셜층(120)에서부터 상기 매립층(140)까지 일정 깊이로 형성된다. 따라서, 상기 패턴층(150)은 상기 매립층(140)과 연결된다. 또한, 상기 패턴층(150)은 복수개로 형성될 수 있다. 즉, 상기 패턴층(150)은 상기 에피텍셜층(120)의 상부에 상기 에피텍셜층(120)의 일부를 노출시키는 복수의 패턴을 형성한 후 상기 패턴에 의해 노출된 에피텍셜층(120)에 N+형의 불순물을 주입하여 형성할 수 있다. 상기 패턴층(150)은 후술되는 메탈층(160)으로 유입된 EOS(Electrical over stress)를 매립층(140)을 통해 반도체 기판(110)(즉, 그라운드)으로 흘러 보냄으로써, 내부 회로를 보호하는 역할을 한다. 또한, 상기 패턴층(150)은 복수개로 형성되어 EOS의 집중을 방지하며 상기 EOS를 균일하게 분배하여 그라운드로 배출시킴으로써 효과적으로 내부 회로를 보호할 수 있다.
상기 연결층(160)은 상기 에피텍셜층(120)에 일정 깊이로 형성되며, 제2도전형의 불순물이 포함될 수 있다. 예를 들면, 상기 연결층(160)은 N+형의 불순물이 포함된 N+형의 연결층일 수 있다. 상기 연결층(160)은 상기 에피텍셜층(120)의 상부에 일정 깊이로 형성되며, 상기 복수개의 패턴층(150)을 연결하도록 형성된다. 또한, 상기 연결층(160)은 상기 소자분리영역(130)의 내측에 형성되며, 상기 소자분리영역(130)과는 이격되어 있다. 또한, 상기 연결층(160)은 후술되는 메탈층(180)과의 저항 접촉(ohmic contact)을 위해서 상기 에피텍셜층(120)의 상부에 형성된다.
상기 절연층(170)은 상기 에피텍셜층(120)의 상부에 형성된다. 상기 절연층(170)은 상기 에피텍셜층(120)의 상부에서 상기 소자분리영역(130)을 덮도록 형성된다. 또한, 상기 절연층(170)은 상기 연결층(160)의 일부를 덮으며, 상기 연결층(160)을 외부로 노출시킨다. 이러한 절연층(170)은 후술되는 메탈층(180)이 상기 소자분리영역(130)과 접촉하는 것을 방지하는 역할을 한다. 상기 절연층(170)은 산화막으로 형성될 수 있다.
상기 메탈층(180)은 상기 절연층(170)에 의해 외부로 노출된 연결층(160)의 상부에 형성된다. 상기 메탈층(180)은 Mo, Ti, Pt, W, Ni일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다. 상기 메탈층(180)은 전원단(Vcc)과 전기적으로 연결되어 있다. 따라서, 상기 메탈층(180)에는 상기 전원단을 통해서 EOS가 유입된다. 여기서 EOS는 ESD(Electrostatic discharge) 또는 surge 등과 같이 전기적인 오버 스트레스를 말한다. 도 2를 참조하면, 상기 메탈층(180)에 유입된 EOS는 연결층(160), 패턴층(150), 매립층(140) 및 반도체 기판(110)을 통해서 그라운드로 흐르게 된다. 또한, 상기 메탈층(180)에 유입된 EOS는 연결층(160), 패턴층(150) 및 소자분리영역(130)을 통해서 그라운드로 흐를 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 에피텍셜층(120)에 메탈층(180)과 매립층(140)을 연결하는 복수개의 패턴층(150)을 형성함으로써, 메탈층(180)으로 유입된 EOS를 패턴층(150) 및 매립층(140)을 통해서 그라운드로 흘려 보낼 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 디바이스(110)는 EOS로부터 내부 회로를 보호할 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3e를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 불순물 주입단계(S1), 에피텍셜층 형성단계(S2), 패턴층 형성단계(S3), 소자분리영역 형성단계(S4), 연결층 형성단계(S5) 및 메탈층 형성단계(S6)를 포함한다.
상기 불순물 주입단계(S1)는 반도체 기판(110)에 N+형의 불순물(140’)을 주입하는 단계이다. 도 3a를 참조하면, 상기 불순물 주입단계(S1)에서는 먼저 P형의 불순물이 함유된 실리콘 단결정의 반도체 기판(110)을 준비한다. 여기서, 상기 반도체 기판(110)은 그라운드와 연결되어 있다. 그리고 나서, 상기 반도체 기판(110)에 N+형 불순물(140’)을 주입한다. 상기 N+형 불순물(140’)은 후술되는 공정에서 점차 성장되어 매립층(140)이 된다.
상기 에피텍셜층 형성단계(S2)는 상기 반도체 기판(110)의 상부에 에피텍셜층(120)을 형성하는 단계이다. 도 3b를 참조하면, 상기 에피텍셜층 형성단계(S2)에서는 반도체 기판(110) 위에 N형 에피텍셜층(120)을 형성한다. 상기 에피텍셜층(120)은 고온에서 반도체 기판(110) 위에 N형 불순물 가스와 실리콘 가스 등을 함께 주입하여 성장시켜 형성할 수 있다. 여기서, 상기 에피텍셜층(120)이 성장할 때 상기 반도체 기판(110)에 주입된 N+형 불순물(140’)도 함께 성장하여 매립층(140)을 형성한다. 상기 매립층(140)은 상기 반도체 기판(110) 및 상기 에피텍셜층(120)으로 확산되어 형성된다. 즉, 상기 매립층(140)은 상기 반도체 기판(110)과 상기 에피텍셜층(120) 사이에 형성된다.
상기 패턴층 형성단계(S3)는 상기 에피텍셜층(120)에 패턴층(150)을 형성하는 단계이다. 도 3c를 참조하면, 상기 패턴층 형성단계(S3)에서는 상기 에피텍셜층(120)의 상부에 상기 에피텍셜층(120)의 일부를 노출시키는 복수의 패턴을 형성한 후 상기 패턴에 의해 노출된 에피텍셜층(120)에 N+형의 불순물을 주입하여 복수개의 패턴층(150)을 형성한다. 상기 패턴층(150)은 상기 에피텍셜층(120)에서부터 상기 매립층(140)까지 일정 깊이로 형성된다. 따라서, 상기 패턴층(150)은 상기 매립층(140)과 연결된다. 상기 패턴층(150)은 후술되는 메탈층(180)으로 유입된 EOS(Electrical over stress)를 매립층(180)을 통해 반도체 기판(110)(그라운드)으로 흘러 보냄으로써, 내부 회로를 보호하는 역할을 한다. 또한, 상기 패턴층(150)은 복수개로 형성되어 EOS의 집중을 방지하며 상기 EOS를 균일하게 분배하여 그라운드로 배출시킴으로써 효과적으로 내부 회로를 보호할 수 있다.
상기 소자분리영역 형성단계(S4)는 상기 에피텍셜층(120)에 소자분리영역(130)을 형성하는 단계이다. 도 3d를 참조하면, 상기 소자분리영역 형성단계(S4)에서는 상기 에피텍셜층(120)에 일정 깊이로 P형의 불순물이 포함된 소자분리영역(130)을 형성한다. 상기 소자분리영역(130)은 상기 에피텍셜층(120)에서부터 상기 반도체 기판(110)까지 일정 깊이로 형성된다. 즉, 상기 소자분리영역(130)은 상기 에피텍셜층(120) 및 반도체 기판(110)을 관통하도록 형성된다. 또한, 상기 소자분리영역(130)은 상기 반도체 기판(110)과 동일하게 그라운드에 연결될 수 있다. 상기 소자분리영역(130)은 상기 패턴층(150)의 외측에 형성된다.
상기 연결층 형성단계(S5)는 상기 에피텍셜층(120)에 연결층(160)을 형성하는 단계이다. 도 3d를 참조하면, 상기 연결층 형성단계(S5)에서는 상기 복수개의 패턴층(150)을 연결하도록 상기 에피텍셜층(120)의 상부에 연결층(160)을 형성한다. 상기 연결층(160)은 상기 에피텍셜층(120)에 일정 깊이로 형성되며, N+형의 불순물을 포함한다. 상기 연결층(160)은 상기 소자분리영역(130)과 이격되어 있다.
상기 메탈층 형성단계(S6)는 상기 연결층(160)의 상부에 메탈층(180)을 형성하는 단계이다. 도 3e를 참조하면, 상기 메탈층 형성단계(S6)에서는 먼저, 상기 에피텍셜층(120)의 상부에 절연층(170)을 형성한다. 상기 절연층(170)은 상기 소자분리영역(130)을 덮으며, 상기 연결층(160)의 일부를 외부로 노출시킨다. 그리고 나서, 상기 절연층(170)에 의해 외부로 노출된 연결층(160)의 상부에 메탈층(180)을 형성한다. 상기 메탈층(180)은 전원단(Vcc)과 전기적으로 연결되어 있어, 전원단을 통해서 EOS가 유입될 수 있다. 상기 메탈층(180)으로 유입된 EOS는 연결층(160), 패턴층(150), 매립층(140) 및 반도체 기판(110)을 통해서 그라운드로 흐르게 된다. 또한, 상기 메탈층(180)에 유입된 EOS는 연결층(160), 패턴층(150) 및 소자분리영역(130)을 통해서 그라운드로 흐를 수도 있다. 이와 같이, 본 발명은 전원단을 통해서 유입된 EOS가 패턴층(150)을 통해서 그라운드로 흐를 수 있으므로, EOS로부터 내부 회로를 보호할 수 있게 된다.
이상에서 설명한 것은 본 발명에 의한 반도체 디바이스 및 그의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110: 반도체 기판 120: 에피텍셜층
130: 소자분리영역 140: 매립층
150: 패턴층 160: 연결층
170: 절연층 180: 메탈층

Claims (12)

  1. 그라운드와 연결된 P형의 반도체 기판;
    상기 반도체 기판의 상부에 형성된 N형의 에피텍셜층;
    상기 반도체 기판과 상기 에피텍셜층 사이에 형성된 N+형의 매립층;
    상기 에피텍셜층을 관통하여 형성되며, 상기 매립층과 연결된 복수의 N+형의 패턴층;
    상기 에피텍셜층에 형성되며, 상기 복수의 패턴층을 연결하는 N+형의 연결층; 및
    상기 연결층의 상부에 형성되며, 전원단과 연결된 메탈층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 전원단을 통해 상기 메탈층으로 유입된 EOS(Electrical over stress)는 연결층, 패턴층, 매립층 및 반도체 기판을 통해서 그라운드로 흐르는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 패턴층의 외측에는 P형의 소자분리영역이 더 형성되고,
    상기 소자분리영역은 상기 에피텍셜층 및 상기 반도체 기판을 관통하여 형성된 것을 특징으로 하는 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 전원단을 통해 상기 메탈층으로 유입된 EOS(Electrical over stress)는 연결층, 패턴층 및 소자분리영역을 통해서 그라운드로 흐르는 것을 특징으로 하는 반도체 디바이스.
  5. 제 3 항에 있어서,
    상기 에피텍셜층의 상부에서 상기 소자분리영역을 덮도록 형성된 절연층을 더 포함하고, 상기 절연층은 상기 연결층의 일부를 외부로 노출시키는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 연결층은 상기 메탈층과의 저항 접촉(ohmic contact)을 위해 상기 메탈층과 패턴층 사이에 형성된 것을 특징으로 하는 반도체 디바이스.
  7. P형의 반도체 기판에 N+형의 불순물을 주입하는 불순물 주입단계;
    상기 반도체 기판의 상부에 N형의 에피텍셜층을 형성하는 에피텍셜층 형성 단계;
    상기 소자분리영역의 내측에 복수개의 패턴층을 형성하는 패턴층 형성단계;
    상기 패턴층의 외측에 소자분리영역을 형성하는 소자분리영역 형성단계;
    상기 에피텍셜층에 상기 패턴층을 연결하는 연결층을 형성하는 연결층 형성단계; 및
    상기 연결층의 상부에 메탈층을 형성하는 메탈층 형성단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 에피텍셜층 형성단계에서는 상기 반도체 기판에 주입된 N+형의 불순물이 반도체 기판과 에피텍셜층으로 성장하여 매립층을 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 7 항에 있어서,
    상기 패턴층은 상기 에피텍셜층을 관통하여 상기 매립층에 연결된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 7 항에 있어서,
    상기 소자분리영역은 상기 에피텍셜층 및 상기 반도체 기판을 관통하여 형성된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 7 항에 있어서,
    상기 반도체 기판은 그라운드와 연결되고 상기 메탈층은 전원단과 연결되며,
    상기 전원단을 통해 상기 메탈층으로 유입된 EOS(Electrical over stress)는 연결층, 패턴층 및 소자분리영역을 통해서 그라운드로 흐르는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 11 항에 있어서,
    상기 전원단을 통해 상기 메탈층으로 유입된 EOS(Electrical over stress)는 연결층, 패턴층 및 소자분리영역을 통해서 그라운드로 흐르는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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