KR20150089962A - Finfet 반도체 디바이스의 소스/드레인 영역들 상에 에피택셜 반도체 물질을 형성하는 방법 및 그 결과적인 디바이스들 - Google Patents

Finfet 반도체 디바이스의 소스/드레인 영역들 상에 에피택셜 반도체 물질을 형성하는 방법 및 그 결과적인 디바이스들 Download PDF

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조디 에이. 프론헤이서
브하라트 브이. 크리쉬난
무라트 케렘 아카르바르다르
스티븐 벤틀리
아제이 푸반눔무트틸 자콥
진핑 리우
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글로벌파운드리즈 인크.
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Abstract

본 명세서에 개시된 하나의 예시적인 디바이스는 결정 구조를 가지는 반도체 기판에서 정의된 핀 - 상기 핀의 적어도 일 측벽은 실질적으로 상기 기판의 <100>결정 방향으로 위치됨 -과, 상기 핀 주위에 위치된 게이트 구조, 상기 게이트 구조의 반대쪽 측면에 인접하게 위치된 최외곽 측벽 스페이서와, 그리고 상기 디바이스의 소스/드레인 영역들의 상기 최외곽 측벽 스페이서들의 측벽 외곽에 위치된 상기 핀들의 부분들 주위에 형성된 에피 반도체 물질 - 상기 에피 반도체 물질은 상기 핀의 상기 측벽들을 따라 실질적으로 균일한 두께를 가짐 - 을 포함한다.

Description

FINFET 반도체 디바이스의 소스/드레인 영역들 상에 에피택셜 반도체 물질을 형성하는 방법 및 그 결과적인 디바이스들{METHODS OF FORMING EPITAXIAL SEMICONDUCTOR MATERIAL ON SOURCE/DRAIN REGIONS OF A FINFET SEMICONDUCTOR DEVICE AND THE RESULTING DEVICES}
일반적으로 본 발명은 FET 반도체 디바이스들의 제조와, 더 구체적으로는, FinFET 반도체 디바이스의 소스/드레인 영역들 상에 에피택셜 반도체 물질(epitaxial semiconductor material)을 형성하는 다양한 방법들 및 그 결과적인 디바이스 구조들에 관한 것이다.
CPU들, 저장 디바이스들, 특정 용도의 집적 회로들(ASIC들) 등과 같은 고급 집적 회로들의 제작(fabrication)은 특정 회로 레이아웃에 따라 주어진 칩 영역 내에 다수의 회로 소자들의 형성을 요구하고, 여기서 소위 금속 산화막 전계 효과 트랜지스터들(metal oxide semiconductor field effect transistors, MOSFET들 또는 FET들)은 집적 회로들의 성능을 실질적으로 결정하는 회로 소자의 한 가지 중요한 유형을 나타낸다. 종래의 FET는 전형적으로 소스 영역, 드레인 영역, 상기 소스영역과 상기 드레인 영역 사이에 위치된 채널 영역, 및 상기 채널 영역 위에 위치된 게이트 전극을 포함하는 평면 디바이스(planar device)이다. 상기 FET를 통한 전류 흐름이 게이트 전극에 인가되는 전압을 제어함으로써 제어된다. 예를 들어, NMOS 디바이스의 경우, 게이트 전극에 인가되는 전압이 없으면, (상대적으로 적은 바람직하지 않은 누설 전류들을 무시하면) NMOS 디바이스를 통해 흐르는 전류가 없다. 그러나, 적절한 양극 전압이 게이트 전극에 인가될 때, NMOS 디바이스의 채널 영역이 전도성이 되고, 전류는 상기 전도성 채널 영역을 통해 상기 소스 영역과 상기 드레인 영역 사이에서 흐르는 것이 가능해진다.
FET들의 동작 속도를 향상시키기 위해, 그리고 집적 회로 디바이스 상의 FET들의 밀도를 증가시키기 위해, 디바이스 설계자들은 지난 수십 년간 FET들의 물리적 크기를 크게 감소시켰다. 더 구체적으로, FET들의 채널 길이가 크게 감소되었고, 이는 결과적으로 스위칭 속도를 향상시키고 FET들의 동작 전류들 및 전압들을 낮추었다. 그러나, FET의 채널 길이를 감소시키는 것은 또한 소스 영역과 드레인 영역 사이의 거리를 감소시키는 것이다. 몇몇의 경우들에서, 소스와 드레인의 분리의 이러한 감소는 소스 영역과 채널의 전위(electrical potential)가 드레인의 전위에 의해 악영향을 받는 것을 효율적으로 억제하기 어렵게 만든다. 이는 때때로 소위 짧은 채널 효과(short channel effect)라고 하며, 여기서 활성 스위치로서의 FET의 특징은 저하되는 것이다.
평면 구조를 가진 FET와 대조적으로, 소위 FinFET 디바이스는 3차원(3D) 구조를 가진다. 도 1a는 FinFET 디바이스(10)의 몇몇의 기본적인 특징들을 매우 높은 레벨에서 설명하도록 참조 될 반도체 기판(12) 위에 형성된 예시적인 선행기술의 FinFET 반도체 디바이스(10)의 사시도이다. 이러한 예에서, FinFET 디바이스(10)는 3개의 예시적인 핀들(14), 게이트 구조(16), 측벽 스페이서들(18) 및 게이트 캡층(20)을 포함한다. 상기 게이트 구조(16)는 전형적으로 (개별적으로 도시되지 않은)게이트 절연 물질층, 예를 들어, 높은-k 절연 물질 또는 실리콘 다이옥사이드(silicon dioxide)의 층, 및 디바이스(10)를 위한 게이트 전극으로서의 역할을 하는 하나 이상의 전도성 물질 층들(예를 들어, 금속 및/또는 폴리실리콘)으로 구성된다. 상기 핀들(14)은 3차원 구성: 높이(14H), 폭(14W) 및 장축 또는 축방향의 길이(14L)를 가진다. 축방향의 길이(14L)는 디바이스(10)가 동작할 때 디바이스(10)의 전류 이동 방향에 대응한다. 점선(14C)은 상기 핀들(14)의 장축 또는 중심선을 도시한다. 게이트 구조(16)에 의해 커버된 상기 핀들(14)의 부분들은 FinFET 디바이스(10)의 채널 영역들이다. 종래의 프로세스 흐름에서, 스페이서들(18)의 외곽에 위치된, 즉, 디바이스(10)의 소스/드레인 영역들에 위치된 핀들(14)의 부분들은 하나 이상의 에피택셜 성장 프로세스들을 수행함으로써 크기가 증가되거나 심지어 함께 병합(도 1a에 미도시된 상황)될 수 있다. 디바이스(10)의 소스/드레인 영역들에서 핀들(14)의 크기의 증가 또는 병합의 프로세스는 소스/드레인 영역들의 저항을 감소시키고 그리고/또는 소스/드레인 영역들에 전기 접점(electrical contact)을 마련하는 것이 더 용이하도록 수행된다. 에피(epi) "병합(merge)" 프로세스가 수행되지 않을지라도, 에피 성장 프로세스는 핀들의 물리적 크기를 증가시키기 위해 전형적으로 핀들(14) 상에서 수행될 것이다.
FinFET 디바이스(10)에서, 게이트 구조(16)는 평면 구조 대신에 3차원 구조를 가진 채널을 사용하도록 3중-게이트(tri-gate) 구조를 형성하기 위해 핀들(14)의 모든 또는 일 부분의 반대쪽 측면과 상부표면을 둘러쌀 수 있다. 일부 경우들에서, 예를 들어, 실리콘 나이트라이드(nitride)와 같은 절연 캡 층(미도시)은 핀들(14)의 최상부에 위치되고, FinFET 디바이스(10)는 이중 게이트 구조(측벽들만)만을 가진다. 평면 FET와 달리, FinFET 디바이스에서, 채널은 반도체 디바이스의 물리적 크기를 감소시키도록 반도체성 기판 표면에 직각으로 형성된다. 또한, FinFET에서, 디바이스의 드레인 영역의 접합 커패시턴스(junction capacitance)가 크게 감소되어, 짧은 채널 효과들을 현저히 감소시키는 경향이 있다. 적절한 전압이 FinFET 디바이스의 게이트 전극으로 인가될 때, 핀들(14)의 표면들(및 표면 가까이의 내부 부분), 즉, 핀의 수직 배향 측벽들 및 최상부 표면은 전류 전도에 기여하는 표면 역전층 또는 볼륨(volume) 역전층을 형성한다. FinFET 디바이스에서, "채널-폭"은 핀(14)의 수직 핀-높이 + 즉 핀 폭과 같은 핀(14)의 최상부 표면의 폭의 약 2배(2x)인 것으로 추정된다. 다수의 핀들은 평면 트랜지스터 디바이스의 풋-프린트(foot-print)와 동일한 풋-프린트에 형성될 수 있다. 따라서, 주어진 플롯 스페이스(plot space)(또는 풋-프린트)에 대해서, FinFET 디바이스들이 평면 트랜지스터 디바이스들보다 상당히 더 높은 구동 전류 밀도를 발생시킬 수 있는 경향이 있다. 또한, 디바이스가 "오프"로 된 후의 FinFET의 누설 전류는 FinFET 디바이스들 상의 "핀" 채널의 우수한 게이트 정전 제어로 인해 평면 FET들의 누설 전류에 비해 상당히 감소된다. 요컨대, FinFET 디바이스의 3D 구조는 평면 FET의 MOSFET 구조에 비해 우수한 MOSFET 구조이고, 특히 20nm CMOS 기술 노드 및 그 이상에서 그렇다. 이러한 FinFET 디바이스들(10)에 대한 게이트 구조들(16)은 소위 "게이트-퍼스트(gate-first)" 또는 "대체 게이트(replacement gate)"(게이트-라스트(gate-last)) 제조 기법들을 사용함으로써 제조될 수 있다. 도 1a의 "X-X" 도면은 본 명세서에 개시된 디바이스들의 다양한 단면도들이 아래에 기술되는 도면들에서, 즉, 핀들(14)의 장축(14L)에 수직인 방향으로(또는 다른 방식으로 말하면, 디바이스(10)의 게이트 폭 방향에 평행한 방향으로) 디바이스를 위한 소스/드레인 영역이 될 부분을 통해서 취해질 수 있는 위치들을 도시한다.
도 1b는 FinFET 디바이스(10)의 핀들(14)이 기판(12)의 결정 배향(crystallographic orientation)에 대하여 배향될 수 있는 방법의 예시적인 선행기술의 예를 도시한다. 도 1b는 (100) 결정 구조를 가진 예시적인 선행기술의 기판(12)을 도시하고, 여기서 "()"의 사용은 특정면을 표기한다. 이러한 (100)기판들은 당업계에 잘 알려져있으며 다수의 제조업자들로부터 일반적으로 상업적으로 입수될 수 있다. 이러한 당업자에게 잘 알려져 있는 바와 같이, 상기 기판(12)은 기판(12) 내에 결정면들이 특정 순서로 된 배열로 배열되는 방식으로 제조된다.
도 1b에 도시된 FinFET 디바이스(10)를 형성하도록 전형적으로 수행되는 한 프로세스 흐름은 STI 영역들이 형성될 영역들을 정의하기 위해 그리고 핀들(14)의 초기 구조를 정의하기 위해 기판(12)에 복수의 트렌치들(19)을 형성하는 것을 수반하고, 이러한 트렌치들은 프로세싱 편의상 동일한 프로세스 동작 동안에 기판(12)에서 형성될 수 있다. 몇몇의 경우들에서, 트렌치들(19)은 (리소그래피(lithography) 동안에 더 나은 해상도를 위해)바람직하게는 동일한 피치(pitch)로 설계되고, 그들은 (프로세싱의 편의 및 다양한 기능 요구사항들을 위해)동일한 깊이 및 동일한 폭으로 형성되며, 여기서 상기 트렌치들(19)의 깊이는 유효 STI 영역을 형성하게 하기에 충분한 요구되는 핀 높이 및 깊이를 충족한다. 트렌치들(19)이 형성된 뒤에, 절연 물질층(22), 예를 들어, 실리콘 다이옥사이드(dioxide)가 트렌치들(19)을 오버필(overfill)하도록 형성된다. 그 후에, 화학적 기계적 연마(chemical mechanical polishing ,CMP) 프로세스가 핀들(14)의 최상단(또는 패턴 하드 마스크의 최상단)과 함께 절연 물질(22)의 상부표면을 평탄화하도록 수행된다. 그리고 나서, 에칭-백(etch-back) 프로세스가 핀들(14) 사이의 절연 물질층(22)을 리세싱(recess)함으로써 핀들(14)의 상부들이 노출되고, 이 상부들은 핀들(14)의 최종 핀 높이에 해당한다.
도 1c는 디바이스의 다양한 단면도들을 갖는 디바이스의 평면도이다. 도 1b 내지 1c에 표시된 바와 같이, (100)실리콘 기판(12)에 대한, 전통적인 제조 기법들에서, 기판(12)은 디바이스(10)의 제조 동안 핀들(14)의 측벽들(14S)이 [110]방향으로 배향되는 한편, 즉, 디바이스(10)가 동작 중일 때 전류 수송 방향과 같이 핀들(14)의 장축은 [110]방향으로 배향되고, 핀들(14)의 상부표면(14U)은 [001]방향을 마주한다. 더 구체적으로, 도 1c는 (100) 결정 구조를 가진 예시적인 선행기술의 기판(12)을 도시하고, 여기서 "()"의 사용은 특정면을 나타낸다. 이러한(100) 기판들(12)은 당업계에 잘 알려져 있으며, 다수의 제조업자들로부터 일반적으로 상업적으로 입수될 수 있다. 기판(12)은 도시된 예에서, (평면 도면에서) 결정 방향"Y" 또는 수직 방향(13)의, 즉, <110>결정 방향을 표시하는 예시적인 노치(11)를 포함한다. 통상의 기술자에게 잘 알려진 바와 같이, 기판(12)은 기판(12) 내의 결정면들이 특정 순서로 된 배열로 배열되는 방식으로 제조된다. 예를 들어, 도 1c는 (001)결정면에서 표면 법선(normal)"Z"를 갖는 예시적인 기판(12)의 평면도를 포함한다. 도시된 바와 같이, (100)기판(12)은 (평면도에서) <110>결정 방향"Y" 또는 수직 방향(13) 및 (평면도에서)<110>결정 방향 "X" 또는 수평 방향(15)을 가진다. 본 명세서에서 사용된 바와 같이, "< >" 표기는 동등한 방향의 패밀리(family)의 식별을 반영한다. (100)기판(12)은 또한 "Z" 방향의 <001>결정 방향(16)을, 즉, 도 1C의 평면도의 내/외 방향을 가진다. 도 1c의 평면도는 또한 FinFET 디바이스(10)의 예시 핀들(14)이 (100)기판(12)의 다양한 결정 구조들에 관해 전형적으로 어떻게 배향되는지를 반영한다. 일반적으로, 핀들(14)의 장축(14L) 및 핀들(14)의 측벽 표면들(14S)은 기판(12)의 결정 구조의 <110>방향으로 전형적으로 배향된다. 또한, 도 1c에는 (100)기판(12)에 형성된 핀(14)의 다양한 양상들의 결정 배향을 보여주는 예시적인 핀 구조(14)의 단면도 및 상면도가 도시된다. 이러한 도면들에서 볼 수 있는 바와 같이, 핀(14)의 장축(14L)과 상기 핀의 측벽들(14S) 모두는 기판(12)의 결정 구조의 <110> 결정 방향에 위치된다. 물론, 핀들(14)이 도 1b에 도시된 이상적인 직사각형 단면 구성과 반대인 테이퍼된(tapered) 단면 구성을 가지는 경우에, 이러한 테이퍼된 핀들의 측벽들(14S)은 테이퍼된 핀들의 테이퍼된 모양으로 인해 <110> 방향으로부터 약간 벗어나게 위치될 수 있다.
핀들(14), 게이트 구조(16), 스페이서들(18) 및 캡 층(20)이 형성된 후에, 예를 들어, 실리콘, 실리콘/게르마늄(silicon/germanium)과 같은 에피택셜 반도체 물질이 전형적으로 게이트 구조(16), 스페이서들(18) 및 캡층(20)에 의해 커버되지 않는 핀들(14)의 노출된 부분들 상에 증착/성장된다. (100)결정 배향 기판(12) 및 이러한 기판상에 형성된 핀들(14)의 배향으로 인해, 추가 에피 반도체 물질(24)은 도 1d에 도시된 일반적인 다이아몬드-형 구성을 나타내도록 형성될 것이다. 본래의(original) 핀들(14)의 대략적인 윤곽은 점선(14x)에 의해 도 1d에 도시된다. 다이아몬드-형 에피 반도체 물질(24)의 형성은 전적으로 에피 증착 프로세스의 동특성들(kinetics) 및 핀들(14)의 결정 배향의 결과이다. 이러한 에피 반도체 물질(24)의 형성된 양은 구성되는 디바이스(10)에 따라 변할 수 있다. 언급한 바와 같이, 몇몇의 경우들에서, 핀들이 본질적으로 함께 "병합"하고 디바이스(10)의 소스/드레인 영역을 가로질러 에피 반도체 물질(24)의 실질적으로 연속적인 층을 형성함으로써, 소위 "핀 병합(pin merge)" 프로세스는 디바이스(10)의 핀들 각각 상에 충분한 에피 반도체 물질(24)을 형성하도록 수행될 수 있다. 그러나, "핀-병합" 프로세스는 도 1d에 도시되지 않았다. 핀-병합 프로세스가 수행되지 않더라도, 추가적인 에피 반도체 물질(24)은 디바이스(10)의 소스/드레인 영역으로의 접촉 형성을 용이하게 하도록 핀들의 크기를 증가시키기 위해서 전형적으로 핀들(14) 상에 형성될 것이다.
이러한 추가적인 에피 반도체 물질(24)을 형성하는 위에 기술된 프로세스에 문제가 없는 것은 아니다. 첫째로, 에피 반도체 물질(24)을 형성하도록 수행되는 상기 에피 증착 프로세스는 제어하기 어렵고, 결과적인 에피 반도체 물질(24)에서 수용될 수 없는 개수의 원하지 않는 결함들을 형성할 수 있다. 도 1e는 에피 반도체 물질(24)이 핀들(14) 상에 있었던 복수의 핀들(14)의 TEM 이미지이다. 파선 영역(25)에 도시된 바와 같이, 에피 반도체 물질(24)은 (예를 들어, 도 1e의 "선들(lines)"로 표시된)다수의 결함을 포함한다. 이러한 결함들의 존재는 그 결과적인 디바이스(10)의 수행 능력(performance capability)을 감소시킬 수 있다.
"비-핀-병합(non-fin-merger)" 프로세스 흐름에서 에피 반도체 물질(24)을 형성할 때 발생할 수 있는 또 다른 문제는, 연루된(involved) 모든 사람의 최선의 노력들에도 불구하고, 에피 반도체 물질(24)이 위치되지 않아야 할 영역에 형성되고 그리고/또는 인접한 핀들(14) 상의 에피 반도체 물질(24)이 원하지 않게 서로 병합될 수 있는 그러한 양으로 형성되는 규모로 성장될 수 있다. 도 1f는 에피 반도체 물질(24)이 핀들(14) 상에 있었던 복수의 핀들(14)의 TEM 이미지이다. 이러한 경우에, 에피 반도체 물질(24)이 실질적으로 가장 왼쪽 핀(14)에서 원하는 대로 형성되는 반면에, 다른 두 경우들에서, 에피 반도체 물질(24)은 인접한 핀(14) 상의 에피 반도체 물질(24)과 병합된다. 명백하게, 핀들(14) 상의 에피 반도체 물질(24)의 이러한 예상치 못한 병합은 디바이스(10)로 하여금 설계 프로세스에 의해 예상된 것보다 더 낮은 레벨에서 기능하게 할 수 있다. 최악의 경우의 시나리오에서, 예를 들어, NMOS 디바이스에서 형성된 에피 물질이 PMOS 디바이스의 핀 상에 형성된 에피 반도체 물질(24)과 부주의로 병합될 수 있다(또는 그 반대도 같다). 그러한 상황에서, 전기적 단락이 생성될 수 있고, 디바이스(10)는 폐기되어야 할 지도 모른다.
본 발명은 위에 식별된 문제들 중 하나 이상을 해결하거나 감소시킬 수 있는, FinFET 반도체 디바이스의 소스/드레인 영역들 상의 에피택셜 반도체 물질을 형성하는 다양한 방법들 및 그 결과적인 디바이스 구조들에 관한 것이다.
다음은 본 발명의 일부 양상들의 기본적인 이해를 제공하기 위하여 본 발명의 단순화된 요약을 제시한다. 이 요약란은 본 발명의 포괄적인 개요(exhaustive overview)가 아니다. 이 요약은 본 발명의 핵심(key) 또는 결정적인(critical) 요소들을 식별하거나 본 발명의 범위를 기술하기 위해 의도된 것이 아니다. 이 요약의 유일한 목적은, 나중에 논의되는 더욱 상세한 설명에 대한 서막으로서 단순화된 형태로 몇몇의 개념들을 제시하기 위한 것이다.
일반적으로, 본 발명은 FinFET 반도체 디바이스의 소스/드레인 영역들 상에 에피택셜 반도체 물질을 형성하는 다양한 방법들 및 결과적인 디바이스 구조들에 관한 것이다. 본 명세서에 개시된 하나의 예시적인 디바이스는 무엇보다도, 결정 구조를 가진 반도체 기판에서 정의된 핀- 여기서 실질적으로 상기 핀의 적어도 일 측벽은 상기 기판의 결정 구조의 <100> 결정 방향으로 위치됨-과, 상기 핀 주위에 위치되는 게이트 구조와, 상기 게이트 구조의 반대쪽 측면에 인접하게 위치된 최외곽 측벽 스페이서, 그리고 상기 디바이스의 소스/드레인 영역들에서 최외곽 측벽 스페이서들의 외곽에 측면으로 위치된 핀의 부분들 주위에 형성된 에피 반도체 물질- 여기서 상기 에피 반도체 물질은 핀의 측벽들을 따라 실질적으로 균일한 두께를 가짐 -을 포함한다.
본 명세서에 개시된 하나의 예시적 방법은 무엇보다도, 기판의 적어도 일 측벽에서 핀이 실질적으로 상기 기판의 <100> 결정 방향으로 위치되도록 기판에 핀을 형성하는 단계와, 상기 핀의 적어도 일 부분 주위에 게이트 구조를 형성하는 단계와, 상기 게이트 구조에 인접한 최외곽 측벽 스페이서들을 형성하는 단계와, 그리고 상기 최외곽 측벽 스페이서들을 형성한 후에, 상기 디바이스의 소스/드레인 영역들의 핀 주위에 에피 반도체 물질을 형성하기 위해 에피택셜 증착 프로세스(epitaxial deposition process)를 수행하는 단계 - 핀의 측벽들에 인접하게 위치된 상기 에피 반도체 물질은 실질적으로 균일한 두께를 가짐 - 를 포함한다.
본 발명은 첨부되는 도면과 함께 취해진 다음의 상세한 설명을 참조하여 이해될 수 있고, 도면에서 동일한 참조 번호는 동일한 요소들을 식별한다.
도 1a는 참조의 목적으로 식별된 다양한 특징들을 갖는 FinFET 디바이스의 예를 도시한다.
도 1b 내지 1d는 실제 선행 기술의 FinFET 디바이스의 소스/드레인 영역들의 복수의 핀들 상의 에피택셜 반도체의 형성과 상기 예시적인 기판의 결정 배향을 도시한다.
도 1e 내지 1f는 실제 선행 기술의 FinFET 디바이스의 소스/드레인 영역들의 복수의 핀들 상의 에피택셜 반도체의 형성을 도시한 TEM 이미지들이다.
도 2a 내지 2k는 FinFET 반도체 디바이스의 소스/드레인 영역들 상에 에피택셜 반도체 물질을 형성하는 다양한 예시적인 방법들 및 그 결과적인 디바이스 구조들을 도시한다.
본 명세서에 개시되는 발명은 다양한 변형들 및 대안 형태들을 가질 수 있는 반면, 본 발명의 구체적인 실시예가 도면들에서 예의 방식으로 도시되었고 본 명세서에서 상세히 설명되었다. 하지만, 구체적인 실시예의 본 명세서의 설명은 개시된 특정 형태들로 본 발명을 한정하려고 의도된 것이 아니며, 반대로 상기 의도는 첨부된 청구범위들에 의해 정의된 본 발명의 사상 및 범위 내에 있는 모든 변형물들, 균등물들 및 대안물들을 포괄하고자 의도된 것임을 이해해야 한다.
본 발명의 다양한 예시적인 실시예가 아래에서 설명된다. 명료성에 대한 관심에서, 실제 구현의 모든 구성들(features)이 본 명세서에서 설명되지는 않았다. 어떤 그러한 실제 실시예의 개발에 있어, 한 구현에서부터 또 다른 구현까지 다양한 시스템에 관한 제약들 및 비즈니스에 관한 제약들과 같은 개발자들의 구체적 목표들을 달성하기 위해, 많은 구현-특유의 결정들이 이루어져야 함은 당연히 이해될 것이다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모적(time-consuming)인 작업일 수 있으나, 그럼에도 불구하고 본 발명의 혜택을 받는 통상의 기술자에게는 통상적인 작업임은 이해될 것이다.
본 발명은 이제 첨부된 도면들을 참조하여 기술된다. 다양한 구조들, 시스템들 및 디바이스들은 단지 설명의 목적들을 위해서, 그리고 통상의 기술자에게 잘 알려진 세부사항들로 본 개시를 모호하게 하지 않기 위해서 하기 도면들에 개략적으로 도시된다. 그럼에도 불구하고, 첨부된 도면들은 본 발명의 예들을 기술하고 설명하기 위해서 포함된다. 본 명세서에서 사용된 단어들과 어구들은 관련 기술분야에서의 통상의 기술자에 의한 해당 단어들과 어구들의 이해와 부합하는 의미를 갖도록 이해되고 해석되어야 한다. 용어 또는 어구의 어떤 특별한 정의도, 예를 들어, 통상의 기술자에 의해 이해되는 일반적인 그리고 관습적인 의미와 다른 정의와 같은, 본 명세서의 용어 또는 어구의 일관된 사용에 의해 암시되도록 의도되지 않는다. 예를 들어, 통상의 기술자에 의해 이해되는 의미와 다른 의미와 같은, 용어나 어구가 특별한 의미를 갖도록 의도된 범위까지는, 이러한 특별한 정의는 상기 용어 또는 어구에 대한 특별한 정의를 직접적으로 그리고 모호하지 않게(unequivocally) 제공하는 정의를 내리는 방식으로 본 명세서에서 명확히 제시된다.
본 발명은 FinFET 반도체 디바이스의 소스/드레인 영역들 상에 에피택셜 반도체 물질을 형성하는 다양한 방법들 및 그 결과적인 디바이스 구조들에 관한 것이다. 본 명세서에 개시된 방법은 N-타입 디바이스 또는 P-타입 디바이스 중 하나를 제작하는데 사용될 수 있고, 이러한 디바이스들의 게이트 구조는 소위 "게이트-퍼스트(gate-first)" 또는 "대체 게이트"("게이트-라스트(gate-last)") 기법들 중 하나를 사용하여 형성될 수 있다. 본 출원의 완독시 통상의 기술자에게 손쉽게 명백할 것과 같이, 본 방법은 예를 들어, 논리 디바이스들, 메모리 디바이스들 등과 가은 다양한 디바이스들에 적용가능하지만 이에 한정되지 않고, 본 명세서에 개시된 방법들은 N-타입 또는 P-타입 반도체 디바이스들을 형성하도록 사용될 수 있다. 첨부된 도면들을 참조하여, 본 명세서에 개시된 방법들 및 디바이스들의 다양한 예시적인 실시예들이 이제 더 상세하게 기술될 것이다.
도 2a는 본 명세서에 개시된 방법들에 부합하게 형성될 예시적인 FinFET 반도체 디바이스(100)의 사시도이다. 디바이스(100)는 반도체 기판(112) 위에 형성된다. 예시적인 기판(112)은 벌크 반도체 기판일 수 있고, 또한 반도체 기판(112)은 소위 절연체상 실리콘(silicon-on-insulator, SOI) 기판 또는 소위 SGOI(silicon/germanium on insulator) 기판의 활성층일 수 있다. 따라서, 용어 "기판", "반도체 기판" 또는 "반도체성 기판"은 모든 반도체 물질들 및 이러한 반도체 물질들의 모든 형태들을 포괄하도록 이해되어야 한다. 상기 디바이스(100)는 P-타입 FinFET 디바이스 또는 N-타입 FinFET 디바이스 중 하나일 수 있다.
도 2a를 계속 참조하여, 이러한 예에서, FinFET 디바이스(100)는 3개의 예시적인 핀들(114), 게이트 구조(116), 최외곽 측벽 스페이서들(118) 및 게이트 캡층(120)을 포함한다. 게이트 구조(116)는 전형적으로 예를 들어, 높은-k 절연 물질 또는 실리콘 다이옥사이드와 같은 (개별적으로 도시되지 않은)게이트 절연 물질층 및 디바이스(100) 용의 게이트 전극으로서 역할을 하는 하나 이상의 전도성 물질층들(예를 들어, 금속 및/또는 폴리실리콘)을 포함한다. 게이트 구조(116)는 "대체 게이트" 또는 "게이트-퍼스트" 제작 기법들 중 하나를 사용하여 형성될 수 있다. 상기 핀들(114)은 3차원 구성: 높이(114h), 폭(114w), 및 장축 또는 축방향의 길이(114l)를 가진다. 축방향의 길이(114l)는 디바이스(100)가 동작할 때 상기 디바이스(100)의 전류 이동 방향에 대응한다. 파선(114c)은 핀들(114)의 장축 또는 중심선을 도시한다. 게이트 구조(116)에 의해 커버된 핀들(114)의 부분들은 FinFET 디바이스(100)의 채널 영역들이다. 종래의 프로세스 흐름에서, 예를 들어, 디바이스(100)의 소스/드레인 영역들에서와 같이, 최외곽 스페이서들(118)의 외곽에 위치된 핀들(114)의 부분들은, 하나 이상의 에피택셜 성장 프로세스들을 수행함으로써 크기가 증가되거나 심지어 함께 병합될 수 있다. 디바이스(100)의 소스/드레인 영역들에서 핀들(114)의 크기의 증가 또는 병합의 프로세스는 전형적으로 소스/드레인 영역들의 저항을 감소시키기 위해 그리고/또는 상기 소스/드레인 영역들에 전기 접점을 설정하는 것이 더 용이하도록 하기 위해서 수행된다. 많은 경우들에서, 상기 핀들(114)은 도핑되지 않거나 낮은 도펀트 농도를 가질 수 있고, 이는 열등한 전기 접점 또는 원하는 것보다 덜한 전기 접점의 결과로 이어지는 경향이 있다. 에피 "병합" 프로세스가 수행되지 않았더라도, 에피 성장 프로세스는 핀들의 물리적 크기를 증가시키기 위해 전형적으로 핀들(114) 상에서 수행될 것이다. 도 2a의 도면 "X-X"는, 예를 들어 상기 도면 "X-X"를 통해서 핀들(114)의 장축(114l)에 수직인 방향으로 상기 디바이스에 대한 소스/드레인 영역이 될, 아래에 논의되는 도면들에서 취해질 수 있는 본 명세서에 개시된 디바이스들의 다양한 단면도들의 위치들을 도시한다.
일반적으로, 발명자들이 알아낸 것은, 특정 결정 배향으로 FinFET 디바이스(100)의 핀들(114)의 측벽들 및/또는 장축들(114L)을 배향시킴으로써, 디바이스(100)의 소스/드레인 영역들의 핀들(114) 주위의 에피 반도체 물질의 형성이 결과적인 에피 반도체 물질이 본 출원의 배경 섹션에 기술된 에피 반도체 물질(24)의 일반적인 다이아몬드-형 단면 구성을 전시하도록 형성되지 않는 방식으로 수행될 수 있다는 것이다. 더욱이, 본 명세서에 기술된 바와 같이 배향된 기판들(112) 상에 형성된 핀들(114) 주위에 이러한 에피 반도체 물질을 형성함으로써 디바이스(100)의 소스/드레인 영역들의 핀들(114) 주위에 이러한 에피 반도체 물질을 (있다 하더라도) 비교적 적은 결함을 가지도록 형성함에 있어서 더 나은 제어가 달성될 수 있다. 또한, 균일한 에피 성장은 더 균일한 도펀트 혼합(incoporation)을 생성한다. 왜냐하면, 게르마늄의 동등한 양(%)의 도펀트 물질의 농도 조차도 핀들의 결정 배향에 의존하기 때문이다.
본 명세서 및 청구항에 사용된 바와 같이, 용어 "핀" 또는 "핀들"은 FinFET 디바이스(100)의 소스/드레인 영역을 형성하는 목적을 제공하는 기판의 물질의 전체 또는 부분이 포함된 3차원 구조를 의미하는 것으로 이해되어야 한다. 즉, 하나의 예에서, 상기 핀들(114)은 실질적으로 균일한 구조를 가질 수 있다, 예를 들어, 그들은 전체적으로 예를 들어, 실리콘과 같은, 기판(112)의 물질로 형성될 수 있다. 그 후, 에피 반도체 물질은 그러한 균일한 구조를 가진 핀들(114)의 소스/드레인 영역들 주위에 형성될 수 있다. 다른 예에서, 핀들(114)은 핀들이 기판(112)에서 초기에 정의되고, 초기 실리콘 핀들의 부분들이 이후에 제거되고, 반도체 물질(예를 들어, SiGe)이 기초의 합성 핀 구조를 완성하기 위해 초기 실리콘 핀의 나머지 부분상에 형성될 수 있는 합성 구조를 가질 수 있다. 그 후에, 상기 에피 반도체 물질은 이러한 합성 핀 구조의 소스/드레인 부분들 주위에 형성될 수 있다. 다양한 새로운 대체 핀 기법들을 사용하여 이러한 합성 핀 구조를 형성하는 예시적인 기법들은 "FinFET 반도체 디바이스 용의 낮은 결함 대체 핀들을 형성하는 방법들 및 결과 디바이스들"이라는 미국 특허 출원 번호 제13/839,998호에 개시되고, 상기 출원은 그 전체가 본 명세서의 참조로서 포함된다. 이러한 합성 핀 구조들은 또한 양상 비율 트랩핑(aspect ratio trapping)과 같은 다른 기법들을 사용해서도 형성될 수 있다. 본 명세서 및 청구항들에 사용된 바와 같이, 용어 "핀" 또는 "핀들"은 핀들(114)이 실질적으로 균일한 구성과 합성 구조를 가지는 적어도 상기 두 상황들을 모두 포괄하는 것으로 이해되어야 한다. 본 발명을 모호하게 하지 않기 위해, 실질적으로 균일한 구성요소들을 가진 핀들(114)에 참조가 이루어질 것이다.
도 2b는 FinFET 디바이스(100)의 핀들(114)이 본 출원의 배경 섹션에 기술된 일반적으로 다이아몬드-형인 에피 반도체 물질(24)을 생성하는 것을 피하도록 기판 물질의 결정 배향에 대하여 어떻게 배향될 수 있는지의 본 명세서에 개시된 일 예를 도시한다. 도 2b는 (100)결정 구조를 가진 예시적인 기판(112)을 도시하고, 여기서 "()"의 사용은 특정면을 표기한다. 이러한 (100)기판들은 당업계에 잘 알려져 있으며 다수의 제작업체들로부터 일반적으로 상업적으로 이용 가능하다. 통상의 기술자에게 잘 알려져 있는 바와 같이, 상기 (100) 기판(112)은 기판(112) 내에 결정면들이 특정 순서 배열로 배열되는 방식으로 제작된다. 본 명세서에서 사용된 바와 같이, 상기 "< >" 표기는 동등한 방향들의 패밀리의 식별을 반영한다. 도 2b의 평면도는 (100) 기판(112)의 다양한 결정 구조들에 대해 FinFET 디바이스(100)의 예시적인 핀들(114)을 배향하기 위한 본 명세서에 개시된 일 실시예를 반영한다. 통상적인 바와 같이, 상기 (100) 기판(112)은 <010> 결정면, 예를 들어, 기판(112)의 노치면(notched plane) "N"과 정렬되는 노치(113)를 포함한다. 이러한 실시예에서, (100) 기판(112)은 각도(117)에 의해 표시된 바와 같이, 수직에 대해 45도 회전되고, 핀들(114)은 핀들(114)의 장축(114L)이 (100) 기판(112)의 노치면 "N"에 대해 45도 배향되도록 제작된다. 예를 들어, 도 2b는 (100)결정면에 표면 법선을 갖는 예시적인 (100) 기판(112)의 평면도를 도시한다. 배향된 바와 같이, 핀들(114)의 측벽들(114S)은 (평면에서) "Y"의 <100>결정 방향 또는 수직 방향으로 배향되고, 핀들(114)의 장축(114L)은 (평면에서)"X"의 <100>결정 방향 또는 수평 방향으로 배향된다. 핀들(114)의 상부면(114U)은 "Z"방향의 <001>결정 방향, 즉, 도 2b의 평면도 내/외로의 방향으로 배향된다. 또한, 도 2b는 수직에 대해 45도 회전된 노치(113)를 갖는 (100)기판(112)에 형성된 핀(114)의 다양한 양상들의 결정 배향을 보여주는 예시적인 핀 구조(114)의 단면도 및 상면도를 도시한다. 이러한 도면들에 서 보여질 수 있는 바와 같이, 핀(114)의 장축(114l)은 기판(112)의 결정 구조의 <100> 결정 방향에 위치되고, 반면에 핀들(114)의 측벽들(114s)은 또한 상기 회전된 (100)기판(112)의 결정 구조의 <100> 방향으로 위치된다.
도 2c는 본 출원의 배경 섹션에 기술된 일반적으로 다이아몬드-형인 에피 반도체 물질(24)을 생성하는 것을 피하도록 FinFET 디바이스(100)의 핀들(114)이 기판 물질의 결정 배향에 대해 어떻게 배향될 수 있는지에 대해, 본 명세서에 개시된 또다른 예를 도시한다. 도 2c는 (110)결정 구조를 가진 예시적인 기판(112)를 도시하고, "()"의 사용은 특정면을 표기한다. 본 기술 분야에서 잘 알려진 이러한 (110) 기판(112)은 일반적으로 다수의 제작업자들로부터 상업적으로 이용 가능하다. 통상의 기술자에게 잘 알려진 바와 같이, 상기 (110) 기판(112)은 기판(112) 내의 결정면들이 특정 순서 배열로 배열되는 방식으로 제조된다. 도 2c의 평면도는 (110) 기판(112)의 다양한 결정 구조들에 대해 FinFET 디바이스(100)의 예시적인 핀들(114)을 배향하기 위한 본 명세서에 개시된 하나의 예시적인 실시예를 반영한다. 통상적인 바와 같이, 상기 (110) 기판(112)은 <100> 결정면, 예를 들어, 기판(112)의 노치면 "N"과 정렬된 노치(113)를 포함한다. 이러한 실시예에서, (110) 기판(112)은 수직에 대해 회전되지 않고, 핀들(114)은 핀들(114)의 장축(114L)이 (110)기판(112)의 노치면"N"에 대해 수직으로 배향되도록 제작된다. 예를 들어, 도 2c는 (110) 결정면에서 표면 법선 "Z"을 가진 예시적인 (110) 기판(112)의 평면을 도시한다. 그러므로 배향된 바와 같이, 핀들(114)의 측벽들(114S)은 (평면에서)"Y"의 <100>결정 방향 또는 수직 방향으로 배향되고, 핀들(114)의 장축(114L)은 (평면에서)"X"의 <110>결정 방향 또는 수평 방향으로 배향된다. 핀들(114)의 상부면(114U)은 "Z"방향의 <110>결정 방향, 즉, 도 2C의 평면도 내/외로의 방향으로 배향된다. 또한, 도 2c는 비-회전된 (110)기판(112)에 형성된 핀(114)의 다양한 양상들의 결정 배향을 보여주는 예시적인 기판 핀 구조(114)의 단면도 및 상면도를 도시한다. 이러한 도면들에서 볼 수 있는 바와 같이, 핀(114)의 장축(114L)은 기판(112)의 결정 구조의 <110> 결정 방향에 위치되는 반면에, 핀들(114)의 측벽들(114S)은 상기 비-회전된 (110)기판(112)의 결정 구조의 <100> 방향으로 위치된다.
회전된 (100)기판(112) 또는 비-회전된 (110)기판(112) 둘 중 하나 상에 디바이스(100)를 형성하기 위해 이용될 수 있는 하나의 예시적인 프로세스 흐름은 다음의 도면들을 참조로 이제 기술될 것이다. 에피 반도체 물질이 디바이스(100)의 소스/드레인 영역들의 핀들(114) 주위에 형성되는 시점에서, 회전된 (100)기판(112) 또는 비-회전된 (110)기판(112) 둘 중 하나를 사용한 것으로부터의 결과의 차이점들이 논의될 것이다. 물론, 다른 프로세스 흐름들은 본 명세서에 개시된 디바이스(100)의 핀들(114)을 형성하기 위해 사용될 수 있다. 따라서, 본 명세서에 개시된 방법들 및 디바이스들은 본 명세서에 기술된 예시적인 프로세스 흐름에 한정되도록 고려되어서는 안 된다.
도 2d에 도시된 제조 시점에서, 하나 이상의 에칭 프로세스들이 기판(112)의 복수의 트렌치들(119)을 정의하기 위해 패터닝된 에칭 마스크(미도시)를 통해 기판(112) 상에서 수행되었다. 트렌치들(119)의 형성은 복수의 핀들(114)의 형성을 일으킨다. 그 후에, 트렌치들(119)은 절연 물질(122)로 과충진(overfill)되었고 평탄화 프로세스, 예를 들어, CMP 프로세스 또는 에치-백 프로세스(etch-back process)는 핀들(114)의 상부표면과 함께 절연 물질층(122)의 상부면을 평탄화하도록 수행되었다. 그 후에, 에치-백 프로세스는 핀들(114) 사이의 절연 물질층(122)을 리세싱하기 위해 수행됨으로써 핀들(114)의 최종 핀 높이에 대응하는 핀들(114)의 상부분을 노출시킨다. 위에 표시된 바와 같이, 회전된 (100)기판(112) 실시예의 경우에, 핀들(114)의 장축(114L)은 회전된 (100)기판(112)의 <100> 방향으로 배향될 것이다. 비-회전된 (110)기판(112) 실시예의 경우에, 핀들(114)의 장축(114L)은 비-회전된(110)기판의 <110> 방향으로 배향될 것이다. 추가적으로, 본 명세서에 도시된 단면도들에서, 핀들(114)의 측벽들(114S)은 도 2g 및 2j에 도시된 바와 같이, 회전된 (100)기판 또는 비-회전된 (110)기판에 대해 기판(112)의 <100>결정 방향에 실질적으로 위치된다. 본 명세서에 논의된 절연 물질층(122)은 여러 가지의 서로 다른 물질, 예를 들어, 실리콘 다이옥사이드, 실리콘 나이트라이드(nitride), 실리콘 옥시나이트라이드(oxynitride) 또는 반도체 제작 산업에서 일반적으로 사용되는 어떤 다른 유전체 물질들(dielectric materials) 등 또는 이들의 다수의 층들 등이 포함될 수 있고, 여러 가지의 기법들, 예를 들어, 화학 증기 증착법(chemical vapor deposition, CVD) 등을 수행함으로써 형성될 수 있다.
핀들(114)의 높이 및 폭뿐만 아니라 트렌치들(119)의 깊이 및 폭은 특정 용도에 따라 변할 수 있다. 하나의 예시적인 실시예에서, 오늘날의 기술에 기반해서, 트렌치들(119)의 폭은 약 10nm으로부터 수 마이크로미터들까지의 범위일 수 있다. 몇몇의 실시예들에서, 핀들(114)은 약 5 내지 30nm의 범위 내의 폭을 가질 수 있다. 첨부된 도면들에 도시된 예들에서, 트렌치들(119) 및 핀들(114)은 모두 균일한 크기 및 형태이다. 그러나, 트렌치들(119) 및 핀들(114)의 크기 및 형태의 이러한 균일성은 본 명세서에 개시된 발명들의 적어도 몇몇의 양상들을 실행하는데 요구되지 않을 수 있다. 본 명세서에 개시된 예에서, 트렌치들(119)은 실질적으로 수직 측벽들과 함께 개략적으로 도시된 일반적으로 직사각형인 구성을 가진 트렌치들(119)의 결과를 낳는 이방성(anisotropic) 에칭 프로세스를 수행함에 의해 형성된 것으로 도시된다. 실제 현실의 디바이스에서, 트렌치들(119)의 측벽들은 그러한 구성이 첨부된 도면들에 도시되어 있지는 않지만, 다소 내측으로 테이퍼(somewhat inwardly tapered)될 수 있다. 일부 경우들에서, 트렌치들(119)은 상기 트렌치들(119)의 하단 가까이에 재진입 프로파일(reentrant profile)을 구비할 수 있다. 트렌치들(119)이 습식 에칭 프로세스(wet etching process)를 수행함으로써 형성되는 경우에, 트렌치들(119)은 이방성 에칭 프로세스를 수행함으로써 형성된 트렌치들(119)의 일반적인 직사각형 구성에 비해 더 둥근 구성 또는 비-선형(non-linear) 구성을 가지는 경향이 있을 수 있다. 따라서, 트렌치들(119)의 크기 및 구성 및 상기 트렌치들(119)이 만들어진 방식은 본 발명의 한정으로 고려되어서는 안 된다. 개시의 편의를 위해, 실질적으로 직사각형 트렌치들(119) 및 핀들(114)만이 후속의 도면들에 도시될 것이다. 테이퍼된 단면 구성(미도시)을 가진 핀들(114)의 경우에, 이러한 테이퍼된 핀들의 측벽들(114S)은 핀들(114)의 테이퍼된 모양으로 인해 위에 표기된 <100>방향의 약간 외곽에 위치될 수 있다. 물론, 만약 원하는 경우, 핀들(114)은 첨부된 도면에 도시된 바와 같이, 더 수직으로 배향된 측벽들 또는 심지어 실질적인 수직의 측벽들을 갖도록 제작될 수 있다. 핀들(114)의 측벽들(114s)이 더 수직이 될수록, 측벽들(114s)은 기판(112)의 <100> 방향으로 더 가까이에 위치될 것이다. 따라서, 본 명세서에 개시된 핀들(114)의 장축(114l) 또는 중심선이 기판(112)의 <100> 방향으로 위치되는 것이 본 명세서 및 첨부된 청구항에 기술될 때, 이는 핀들의 단면 구성에 관계없이, 즉, 핀들(114)이 단면에서 볼 때 테이퍼되거나 직사각형이거나 임의의 다른 모양인지 여부에 관계없이 배향된 핀들(114)을 커버하도록 의도된다.
도 2e는 위에 기술된 게이트 구조(116)가 도 2d에 도시된 핀들(114) 위의 디바이스(100) 상에 형성된 이후의 평면도이다. 게이트 구조(116)는 반도체 디바이스들 상에 형성될 수 있는 어떤 게이트 구조의 유형(nature)을 대표하기 위한 것이다. 예시적인 게이트 구조(116)는 잘 알려진 기법들, 즉, 게이트 퍼스트 또는 게이트-라스트 기법들을 사용하여 형성될 수 있다. 또한, 도 2e는 스페이서들(118) 및 게이트 캡 층(120)을 도시한다. 제조시점에서 어떤 절연 물질이 핀들(114)의 상부표면(114u) 위에 존재하는 범위에서, 이러한 절연 물질은 본 발명을 모호하게 하지 않도록 기술되지 않는다. 물론, P-타입 FinFET 디바이스의 게이트 구조(116)에 사용된 구성의 물질들이 N-타입 FinFET 디바이스의 게이트 구조(116)에 사용된 물질들과 다를 수 있다. 일 예시적인 실시예에서, 개략적으로 도시된 게이트 구조(116)는 예시적인 게이트 절연층(미도시) 및 예시적인 게이트 전극(미도시)을 포함한다. 게이트 절연층은 여러 가지 서로 다른 물질, 예를 들어, 실리콘 다이옥사이드, 소위 하이-k (7보다 큰k) 절연 물질(여기서, k는 상대 유전상수(relative dielectric constant)) 등으로 구성될 수 있다. 게이트 절연층의 두께는 또한 특정 응용에 따라 달라질 수 있다, 예를 들어, 이는 약 1 내지 2nm의 물리적 두께를 가질 수 있다. 유사하게, 게이트 전극은 여러 전도성 물질들, 예를 들어, 폴리실리콘 또는 비정질(amorphous) 실리콘일 수 있고, 또는 그것은 게이트 전극으로 동작하는 하나 이상의 금속층들로 구성될 수 있다. 본 출원의 완독 후에 통상의 기술자에 의해 인식되는 바와 같이, 첨부된 도면들에 도시된 게이트 구조(116), 즉, 게이트 절연층 및 게이트 전극은 유형적으로 대표되는 것으로 의도된다. 즉, 게이트 구조(116)는 여러 가지 구성들을 가질 수 있는 여러 가지 서로 다른 물질들로 구성될 수 있다. 하나의 예시적인 실시예에서, 열 산화(thermal oxidation) 프로세스는 반도체-계 옥사이드(oxide) 물질, 예를 들어, 게르마늄 옥사이드(germanium oxide), 실리콘 다이옥사이드(silicon dioxide), 하이-k 절연 물질층, HfO2, Al203, 등을 포함하는 게이트 절연 층을 형성하도록 수행될 수 있다. 그 후에, 게이트 전극 물질 및 게이트 캡층 물질(미도시)은 디바이스(100) 위에 증착될 수 있고, 상기 층들은 알려진 포토리소그래피(photolithographic) 및 에칭 기법들을 사용하여 패터닝될 수 있다. 다른 예시적인 실시예에서, 컨포멀(conformal) CVD 또는 ALD 프로세스는 예를 들어, 하프늄 옥사이드(hafnium oxide)를 포함하는 게이트 절연층을 형성하도록 수행될 수 있다. 그리고 나서, (게이트 전극이 될)하나 이상의 금속 층들 및 게이트 캡층 물질(미도시), 예를 들어, 실리콘 나이트라이드는 디바이스(100) 위에 증착될 수 있다.
도 2f에 도시된 바와 같이, 게이트 구조(116)가 (최종 게이트 구조 형태로 또는 희생(sacrificial) 게이트 구조로서)형성된 후에, 후속 프로세스 동작은 디바이스(100)의 소스/드레인 영역들의 핀들(114) 주위에, 즉, 스페이서들(118)의 측면으로 외곽에 위치된 핀들(114)의 부분들 상에 에피택셜 증착/성장 반도체 물질(124)의 형성을 포함한다. 도 2f는 회전된 (100)기판(112) 상에 형성된 핀들(114) 주변에 형성되는 에피 반도체 물질(124)을 도시한다. 도 2f에 도시된 바와 같이, 핀들(114)이 회전된 (100)기판(112) 상에 형성되면, 에피 반도체 물질(124)은 컨포멀 클래딩(conformal cladding) 또는 박스-형(box-like) 구성을 취한다. 이러한 실시예에서, 에피 반도체 물질(124)은 측벽들(114s)의 실질적으로 균일한 두께(+/- 10%)를 가지고, 에피 반도체 물질(124)의 상부 표면(124u)(핀들(114)의 상부표면(114u) 위에 위치된 부분)은 실질적으로 평면이다. 코너 영역들에서 에피 물질(124)의 두께는 다소 더 많은 두께의 변화를 경험할 수 있고, 평균적으로 핀(114)의 측벽들 또는 상부표면에서보다 코너 영역들에서 약간 더 두꺼울 수 있다. 일부 실시예들에서, 핀들(114)의 상부표면(114U) 위에 위치된 에피 반도체 물질(124)의 부분의 두께는 핀들(114)의 측벽들에 인접하게 위치된 에피 반도체 물질(124)의 두께보다 약간 작을 수 있다. 중요하게, 측벽들(114U) 및 상부표면(114U)의 결정 배향으로 인해, (본 출원의 배경 섹션에 기술된 바와 같은)다이아몬드-형 에피 물질(24)의 형성은 실질적으로 방지된다. 왜냐하면, 핀들(114)이 비-회전된 (100)기판(112) 상에 제작될 때, 측벽들(114s)((100)배향) 및 상부표면(114u)((001)배향) 또는 회전된 (100)기판은 관례적으로 (110)평면 위에 위치되지 않기 때문이다. 도 2f에 도시된 박스-형 에피 반도체 물질(124)의 형성의 결과로, 에피 반도체 물질(124)의 인접한 영역들 사이의 간격(spacing)(127)이 본 출원의 배경 섹션에 기술된 다이아몬드-형 에피 반도체 물질(24)의 인접한 영역들 사이의 간격보다 더 크다. 따라서, 본 명세서에 개시된 방법들을 사용하며, 본 출원의 배경 섹션에 기술된 문제의 발생, 예를 들어, 에피 반도체 물질(24)의 과성장(over-growth)의 발생 기회가 더 적게 된다.
일 예에서, 에피 반도체 물질(124)은 약 (핀 피치 - 핀 폭)/2×0.75에 대응하는 치수와 동일한 (핀(114)의 둘레 주변의) 원하는 두께를 가지도록 형성될 수 있다. 75% 팩터(factor)는 충분한 프로세스 윈도우를 가능하게 한다. 물론, 두께의 절대 크기(absolute magnitude)는 구성 중의 디바이스에 따라 변할 수 있다. 에피 반도체 물질(124)은 종래의 에피택셜 증착/성장 프로세스를 수행함으로써 형성될 수 있다. 에피 반도체 물질(124)은 여러 가지 서로 다른 물질들, 예를 들어, 실리콘, 실리콘/게르마늄, 게르마늄, SiP(silicon phosphorous), SiCP(silicon carbon phosphorous), GeSn(germanium tin), Si:B, SiGe:B, SiGe:P, SiGe:As 등으로 구성될 수 있다.
도 2g는 본 명세서에 개시된 방법들이 디바이스를 형성하는데 사용된 디바이스(100)의 TEM 사진이다. 일반적으로, 디바이스는 핀(114) 및 핀(114)의 주위에 위치된 에피 반도체 물질(124)을 포함한다. 도 2g에 도시된 디바이스에서, 기판(112)은 핀(114)의 장축(도면 페이지의 안 및 밖으로 연장하는 실행하는 핀 중심선)이 회전된 실리콘 기판(112)의 <100>방향에 위치된 45°회전된 실리콘(100)기판이다. 위에 언급된 바와 같이, 테이퍼된 핀들(114)의 경우에, 그러한 테이퍼된 핀들의 측벽들(114s)은 도시된 핀들의 테이퍼된 형태로 인해 <100>방향의 약간 외곽에 위치될 수 있다. 도 2g에 도시된 예에서, 에피 반도체 물질(124)은 SiGe:B를 포함할 수 있고, 에피 반도체 물질(124)의 두께는 6nm 보다 약간 높다.
도 2h는 위에 기술된 에피 반도체 물질(124)이 스페이서들(118)의 외곽 측면 영역들에서, 즉, 디바이스(100)의 소스/드레인 영역들(150)에서 디바이스의 핀들(114) 주위에 형성된 후의 디바이스(100)의 평면도이다. 초기 핀들(114)의 측벽들(114S)의 대략적인 위치는 도 2H에서 파선들로 도시된다.
도 2i는 에피 반도체 물질(124)이 비-회전된 (110)기판(112) 상에 형성된 핀들(114) 주위에 형성된 일 실시예를 도시한다. 도 2i에 도시된 바와 같이, 핀들(114)이 비-회전된 (110)기판(112) 상에 형성될 때, 에피 반도체 물질(124)은 핀들(114)의 측벽들(114S)에 인접하게 컨포멀 클래딩 또는 박스-형(box-like) 구성을 취한다. 그러나, 도 2i에 도시된 핀(114)의 상부표면(114u)은 <110>결정면에 위치되기 때문에, 상부표면(114u) 위에 형성된 에피 반도체 물질(124)의 부분들은 [111] 방향으로 배향된 깎인(faceted) 표면들(114f)을 가진 다이아몬드-형 구성을 취한다. 즉, 도 2i에 도시된 핀(114)의 상부 표면(114u) 위에 형성된 에피 반도체 물질(124)은 <111>평면에 배향된 깎인 표면들(114f)을 구비함으로써, 그 결과 에피 반도체 물질(124)의 다이아몬드-형 상부 부분이 형성된다. 중요하게, 측벽들(114s)의 결정 배향으로 인해, (본 출원의 배경 섹션에 기술된 바와 같은)핀들(114)의 측벽들(114s)을 따른 다이아몬드-형 에피 물질(24)의 형성은 실질적으로 방지된다. 왜냐하면, 측벽들(114s)((100)배향)이 기판(112)의 (110)평면에 위치되지 않기 때문이다. 핀들(114)의 적어도 측벽들(114s) 상의 박스-형 에피 반도체 물질(124)의 형성의 결과로, 도 2i에 도시된 바와 같이, 에피 반도체 물질(124)의 인접한 영역들 사이의 간격(127)은 본 출원의 배경 섹션에 기술된 다이아몬드-형 에피 반도체 물질(24)의 인접한 영역들 사이의 간격보다 더 크다. 따라서, 본 명세서에 개시된 방법들을 사용하면, 본 출원의 배경 섹션에 기술된 문제의 발생, 예를 들어, 에피 반도체 물질(24)의 과성장의 발생 기회가 더 적게 된다. 하나의 예에서, 도 2i 내지 2k에 도시된 에피 반도체 물질(124)은 동일한 두께로 형성될 수 있고, 도 2e 내지 2g에 도시된 실시예에 관련하여 위에 기술된 것들과 동일한 물질들을 포함할 수 있다.
도 2j 본 명세서에 개시된 방법들이 디바이스를 형성하는데 이용되는 디바이스(100)의 TEM 사진이다. 일반적으로, 디바이스는 핀(114) 및 핀(114)의 주위에 위치된 에피 반도체 물질(124)을 포함한다. 도 2j에 도시된 디바이스에서, 기판(112)은 핀들(114)의 장축(도면 페이지의 안 및 밖으로 연장하는 핀 중심선)이 비-회전된 (110)실리콘 기판(112)의 <110>방향에 위치된 비-회전된 실리콘 (100)기판이다. 도시된 바와 같이, 도 2j에 도시된 핀(114)의 상부표면(114u) 위에 형성된 에피 반도체 물질(124)은 <111>평면에 배향된 깎인 표면들(114f)을 구비한다. 또한, 산화물(oxide material) 위의 핀의 하단 가까이에 깎인 표면(114f)에 주목한다. 상기에 언급한 바와 같이, 테이퍼된 핀들(114)의 경우에, 테이퍼된 핀들의 측벽들(114s)은 예상된 핀들의 테이퍼된 형태로 인해 <100>방향의 약간 외곽에 위치될 수 있다. 도 2j에 도시된 예에서, 에피 반도체 물질(124)은 SiGeB를 포함할 수 있고, 에피 반도체 물질(124)의 두께는 6nm보다 약간 작다.
도 2k는 상기에 기술된 에피 반도체 물질(124)이 스페이서들(118)의 외곽 측면 영역들에서, 즉, 디바이스(100)의 소스/드레인 영역들(150)에서 디바이스의 핀들(114) 주위에 형성된 후의 디바이스(100)의 평면도이다. 초기 핀들(114)의 측벽들(114S)의 대략적인 위치는 도 2k에서 파선들로 도시된다. 도 2H 또는 2K에 도시된 제조물에서, 종래의 제조 기법들은 디바이스(100)의 제작을 완료하도록 수행될 수 있다. 예를 들어, 소스/드레인 영역들(150)과 금속화층들의 접점은 기존의 기법들을 사용하여 디바이스(100) 위에 형성될 수 있다.
두 개의 실시예들 사이에서, 위에 기술된 바와 같은 비-회전된 (110)기판(112) 상의 핀들(114)의 형성은 그 실시예에서 (110)결정면에 있는 디바이스(100)의 전류 수송 방향이 (110)결정면에 있고, 이것은 일부 응용들에서 전류 수송을 용이하게 할 수 있으므로 몇몇 이점들을 제공할 수 있다.
상기 개시된 특정한 실시예들은 단지 예시적일 뿐인 바, 그 이유는 본 발명이 본 명세서의 교시들(teachings)의 이익을 가지는 통상의 기술자들에게 명백한, 서로 다르지만 균등한 방식들로 수정 및 실시될 수 있기 때문이다. 예를 들어, 위에 제시된 공정 단계들은 서로 다른 순서로 수행될 수 있다. 더욱이, 아래의 청구항에 기술된 것 이외의 어떤 한정들도 본 명세서에 도시된 구조 또는 설계의 세부사항들에 의도되지 않는다. 그러므로, 상기 개시된 특정한 실시예들은 변경 또는 수정될 수 있고 이러한 변형들 모두는 본 발명의 범위 및 사상 내에서 고려되는 것임이 명백하다. 따라서, 본 명세서에서 보호받고자 하는 것은 아래의 특허 청구범위에서 제시되는 바와 같다.

Claims (18)

  1. 디바이스에 있어서:
    결정 구조(crystalline structure)를 가지는 반도체 기판에 정의된 핀 - 상기 핀의 적어도 일 측벽은 실질적으로 상기 기판의 상기 결정 구조의 <100>결정 방향(crystallographic direction)으로 위치됨 -과;
    상기 핀의 주위에 위치된 게이트 구조(gate structure)와;
    상기 게이트 구조의 반대쪽의 측면들에 인접하게 위치된 최외곽 측벽 스페이서(outermost sidewall spacer)와; 그리고
    상기 디바이스의 소스/드레인 영역들의 상기 최외곽 측벽 스페이서들의 외곽 측벽에 위치된 상기 핀의 부분들 주위에 형성된 에피 반도체 물질(epi semiconductor material) - 상기 에피 반도체 물질은 상기 핀의 상기 측벽들을 따라 실질적으로 균일한 두께를 가짐 - 을 포함하는 것을 특징으로 하는 디바이스.
  2. 제1항에 있어서,
    상기 기판은 (100)기판이고, 상기 기판 핀은 장축(long axis)을 가지며, 상기 핀의 상기 장축은 상기 (100)기판의 <100>결정 방향으로 위치되는 것을 특징으로 하는 디바이스.
  3. 제2항에 있어서,
    상기 에피 반도체 물질은 상기 핀의 상부표면 주위에 위치되고, 상기 핀의 상기 상부표면 위에 위치된 상기 에피 반도체 물질의 상부표면이 실질적인 평면인 표면을 가지는 것을 특징으로 하는 디바이스.
  4. 제3항에 있어서,
    상기 핀의 상부표면은 상기 (100)기판의 <001>결정 방향으로 위치되는 것을 특징으로 하는 디바이스.
  5. 제1항에 있어서,
    상기 기판은 (110)기판이고, 상기 기판 핀은 장축을 가지며, 상기 기판 핀의 상기 장축은 상기 (110)기판의 상기 결정 구조의 <110>결정 방향으로 위치되는 것을 특징으로 하는 디바이스.
  6. 제5항에 있어서,
    상기 에피 반도체 물질은 상기 핀의 상부표면 주위에 위치되고, 상기 핀의 상기 상부표면 위에 위치된 상기 에피 반도체 물질의 상부 표면은 복수의 깎인 표면들(faceted surfaces)을 가지는 것을 특징으로 하는 디바이스.
  7. 제6항에 있어서,
    상기 핀의 상부표면은 상기 (110)기판의 <110>결정 방향으로 위치되는 것을 특징으로 하는 디바이스.
  8. 제1항에 있어서,
    상기 에피 반도체 물질은 실리콘, Si:B, SiGe:B, GeSn, 실리콘/게르마늄(germanium), SiP, SiCP, SiGe:P 또는 SiGe:As 중 하나로 포함하는 것을 특징으로 하는 디바이스.
  9. 제1항에 있어서,
    상기 기판은 실리콘을 포함하는 것을 특징으로 하는 디바이스.
  10. 제1항에 있어서,
    상기 에피 반도체 물질과 달리, 상기 핀은 상기 기판의 상기 반도체 물질 외의 적어도 하나의 반도체 물질을 포함하는 것을 특징으로 하는 디바이스.
  11. 제1항에 있어서,
    상기 에피 반도체 물질과 달리, 상기 핀은 상기 기판의 상기 반도체 물질만을 포함하는 것을 특징으로 하는 디바이스.
  12. FinFET 디바이스를 형성하는 방법으로서,
    기판에 핀을 형성하는 단계 - 상기 기판 핀의 적어도 일 측벽이 실질적으로 상기 기판의 <100>결정 방향으로 위치됨 - 와;
    상기 핀의 적어도 일 부분 주위에 게이트 구조를 형성하는 단계와;
    상기 게이트 구조에 인접한 최외곽 측벽 스페이서들을 형성하는 단계와; 그리고
    상기 최외곽 측벽 스페이서들을 형성한 후에, 상기 디바이스의 소스/드레인 영역들 내의 상기 핀 주위에 에피 반도체 물질을 형성하기 위해 에피택셜 증착 프로세스(epitaxial deposition process)를 수행하는 단계 - 상기 핀의 상기 측벽들에 인접해 위치된 상기 에피 반도체 물질은 실질적으로 균일한 두께를 가짐 - 를 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서,
    상기 기판은 (100)기판이고, 상기 기판에 상기 핀을 형성하는 단계는 상기 핀의 장축이 상기 (100)기판의 <100>결정 방향으로 위치되도록 상기 핀을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 에피 반도체 물질을 형성하는 단계는 상기 핀의 상기 상부표면 위에 위치된 상기 에피 반도체 물질의 일 부분이 실질적인 평면의 상부표면을 가지도록 상기 핀의 상부 표면 위에 상기 에피 반도체 물질을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서,
    상기 핀을 형성하는 단계는 상기 핀의 상기 상부표면이 상기 (100)기판의 <001>결정 방향으로 위치되도록 상기 핀을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  16. 제12항에 있어서,
    상기 기판은 (110)기판이고, 상기 기판의 상기 핀을 형성하는 단계는 상기 핀의 장축이 상기 (110)기판의 <110>결정 방향으로 위치되도록 상기 핀을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서,
    상기 에피 반도체 물질을 형성하는 단계는 상기 핀의 상기 상부표면 위에 위치된 상기 에피 반도체 물질의 일부분이 복수의 깎인 표면들을 구비하도록 상기 핀의 상부 표면 위에 상기 에피 반도체 물질을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서,
    상기 핀을 형성하는 단계는 상기 핀의 상기 상부표면이 상기 (110)기판의 <110>결정 방향으로 위치되도록 상기 핀을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
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