KR20150064459A - 접속단자 구조체 및 이를 포함하는 인쇄회로기판 - Google Patents

Abstract

본 발명의 실시예들은 칩 실장용 기판에 적용가능한 표면처리 구조체에 관한 것으로, 단자패턴; 상기 단자패턴 표면의 Sn 또는 Sn을 포함하는 합금체인 제1표면층; 상기 제1표면처리층 표면 상의 Pd 또는 Pd를 포함하는 합금체인 제2표면층;을 포함하는 접속단자 구조체와 이를 포함하는 인쇄회로기판을 제공할 수 있도록 한다.

Description

접속단자 구조체 및 이를 포함하는 인쇄회로기판{Electric joint structure, and PCB using the same}

본 발명의 실시예들은 칩 실장용 기판에 적용가능한 표면처리 구조체에 관한 것이다.

전자부품의 고밀도화에 따라 인쇄회로기판(PCB) 표면 처리에 관한 기술이 다양해지고 있다. 박판화, 고밀도화 되어가고 있는 PCB 제품들의 시대요구에 따라 최근 PCB 는 공정단순화, 무잡음 구현(Noise free) 등의 문제점을 해결하고자 전해 Ni/Au의 표면처리에서 Tailess 구현이 쉽게 가능한 무전해 표면처리로 변해가고 있다.

특히, 상기 표면 처리 방법이 Ni을 포함하는 무전해 Ni/Au(이하 ENIG 라 함) 도금층 혹은 Ni/Pd/Au(이하 ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold)라 함) 도금층일 경우, 충격에 의한 파괴는 솔더와 상기 니켈 도금층인 ENIG 및 ENEPIG 에서 발생한다. 이러한 취약한 내충격성의 원인은 상기 Ni층과 솔더 간의 리플로우(reflow) 도중 형성되는 Ni3SN4 계열의 금속 간 화합물(Intermetallic compound, IMC)과 인 축적층(P-enriched layer)으로 알려져 있다.

이와 더불어, 상기 Ni 피막층 내에는 다양한 원소가 포함되어 있고, 이 중에서 인(phosphorus, P)의 농도는 매우 중요하다. 특히 솔더 접합 시, 인의 농도가 높으면, 솔더와 하지 피막계면에 인을 많이 포함하는 인 축적층(P-enriched layer)을 형성하여, 솔더링 후의 신뢰성이 저하된다. 이는 열융착 방식으로 칩과 기판을 본딩하는 공정으로 미세 피치화하는 칩과 기판의 접속형태에서 기존의 ENEPIG의 경우 Ni의 두께가 두꺼워 미세 피치에는 적합하지 않으며 칩의 이탈 현상이 발생할 빈도가 매우 높아지게 된다. 아울러, 이는 Pd 에서도 마찬가지이며, 피막 중의 솔더 접속 신뢰성(solder joint reliability)이 저하하게 된다.

이를 극복하기 위해 OSP (Organic Solderability Preservative)가 도입되기는 하나 이는 솔더 접합에는 유리하나 장기 신뢰성이 보장되지 않으며, EPIG(Electroless Palladium Immersion Gold)의 대체 공정에서는 도금층이 ?아 질산 부식 등의 내화학성에 취약한 문제가 발생하게 된다.

본 발명에 따른 실시예는 상술한 문제를 해결하기 위해 안출된 것으로, 특히 미세 피치(fine pitch)화 하는 칩(chip) 사이즈에 대응하는 접속단자 구조체를 구현하며, 내화학성이 높으면서도 기판과 칩의 접속신뢰성을 확보할 수 접속단자 구조체를 제공하는 데 있다.

구체적으로, 단자패턴의 표면에 Sn 및 Pd를 포함하는 표면처리층을 구비하여 칩과 기판간의 접속을 강화하는 한편, 종래의 ENEPIG보다 낮은 두께의 표면처리로 기판의 미세피치(Fine Pitch)에 대응할 수 있는 기판의 구현 가능하게 된다.

나아가, 칩과 기판의 접속시 탈락하는 현상을 방지하며, 기존 OSP 대비 장기신뢰성이 향상되며, Au 등의 고가의 재료를 사용하지 않아도 높은 접속신뢰성을 보장하는바 표면 처리 비용을 절감할 수 있는 효과도 있다.

상술한 과제를 해결하기 위한 수단으로서, 본 발명의 실시예에서는 단자패턴; 상기 단자패턴 표면의 Sn 또는 Sn을 포함하는 합금체인 제1표면층; 상기 제1표면처리층 표면 상의 Pd 또는 Pd를 포함하는 합금체인 제2표면층;을 포함하는 접속단자 구조체와 이를 포함하는 인쇄회로기판을 제공할 수 있도록 한다. 특히 상기 제1표면층의 두께는 0.01um~0.5um, 제2표면층의 두께는 0.01um~0.5um의 범위를 충족하도록 할 수 있다.

본 발명의 실시예에 따르면, 미세 피치(fine pitch)화 하는 칩(chip) 사이즈에 대응하는 접속단자 구조체를 구현하며, 내화학성이 높으면서도 기판과 칩의 접속신뢰성을 확보할 수 있는 효과가 있다.

구체적으로, 단자패턴의 표면에 Sn 및 Pd를 포함하는 표면처리층을 구비하여 칩과 기판간의 접속을 강화하는 한편, 종래의 강화되고 ENEPIG보다 낮은 두께의 표면처리로 기판의 미세피치(Fine Pitch)에 대응할 수 있는 기판의 구현 가능하게 된다.

나아가, 칩과 기판의 접속시 탈락하는 현상을 방지하며, 기존 OSP 대비 장기신뢰성이 향상되며, Au 등의 고가의 재료를 사용하지 않아도 높은 접속신뢰성을 보장하는 바 표면 처리 비용을 절감할 수 있는 효과도 있다.

도 1은 본 발명의 실시예에 따른 접속단자 구조체의 단면 개념도이며, 도 2는 도 1의 접속단자 구조체를 포함하는 인쇄회로기판의 예를 도시한 단면 개념도이다.
도 3은 본 발명의 실시예에 따른 제1표면처리층을 Sn-Ag로 하여 형성하는 경우, 단자패턴(Cu)과의 계면에서 발생하는 내부 구성물질간의 확산 등에 의한 혼합영역을 SEM으로 촬영한 것이다.
도 4는 도 3에서 구현한 접속단자구조체를 포함하는 PCB를 도 2와 같이 제조하여 인장력테스트(ball pull test)를 구현한 결과를 도시한 것이며, 도 5는 이 실험 결과 결합력이 우수(GJR)로 평가된 비율 결과를 도시한 것이다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)" 에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접 (directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 이하, 첨부된 도면을 참조하여 실시 예들을 설명한다.

도 1은 본 발명의 실시예에 따른 접속단자 구조체의 단면 개념도이며, 도 2는 도 1의 접속단자 구조체를 포함하는 인쇄회로기판의 예를 도시한 단면 개념도이다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 접속단자 구조체는 단자패턴(20)과, 상기 단자패턴(20) 표면의 Sn 또는 Sn을 포함하는 합금체인 제1표면층(30) 및 상기 제1표면처리층(30) 표면 상의 Pd 또는 Pd를 포함하는 합금체인 제2표면층(40)을 포함하여 구성될 수 있다.

상기 단자패턴(20)은 인쇄회로기판(10)과 같은 기판에 형성되는 회로패턴일 수 있으며, 또는 금속패턴으로 접속단자 기능을 하는 패턴일 수 있다. 상기 단자패턴은 다양한 금속재료가 적용될 수 있음은 물론이다. 본 발명의 실시예에서는 상기 단자패턴(20)을 Cu로 구현되는 패턴을 일예로 설명하기로 한다.

상기 제1표면층(20)은 상기 단자패턴(20)의 상부 또는 측면부를 포함하여 전체 외부 표면을 둘러싸는 구조로 형성될 수 있으며, 이를 구현하는 방식으로는 전해 또는 무전해 도금방식이 적용될 수 있다. 상기 제1패턴층(30)과 제2패턴층(40)의 두께의 범위는 순차 적층구조로 구현되는 형상에서 각각의 두께의 비율 X:Y=1:(10~500)의 범위에서 구현되도록 함이 바람직하다. 이러한 두께의 비율 범위에서는 제1패턴층의 두께를 확보하여 하부의 단자패턴을 보호하는 기능을 하는 동시에 융합특성을 강화할 수 있으며, 제2패턴층의 두께를 융합성 향상과 동시에 외부의 산화 등으로부터 보호하는 기능을 최적화할 수 있게 된다.

특히, 상기 제1표면층(20)은 Sn을 이용하여 형성되는 도금층으로 구현할 수 있으나, Sn을 포함하는 합금체를 이용하여 표면처리층으로 구현하는 것도 가능하다. 상기 Sn을 포함하는 합금체의 경우 Sn에 Ag, Cu, Bi 중 선택되는 어느 하나의 물질 또는 둘 이상의 물질이 포함되는 것이 바람직하다. 특히 상기 제1표면층(30)의 두께는 0.01㎛~0.5㎛의 두께범위를 충족하는 것이 바람직하다. 이는 제1표면층(30)은 추후 칩의 단자와 열융착(Thermo Compression)의 방식으로 본딩이 이루어지는 경우, 상부의 제2표면층(40)의 주 성분인 Pd와 제1표면층(30)의 주성분인 Sn이 융합되며 접합성을 향상시키는 역할을 하므로 우수한 부착성을 구현할 수 있다. 특히 솔더(solder) 접합을 하는 경우, Pb의 성분과 결합시 초기의 제2표면층(40)이 먼저 용융되며 빠르게 Pb로 확산될 수 있게 되며, 이후 제2표면층(30)의 Sn 성분이 용융되며 강한 결합력을 구현할 수 있게 된다. 이 경우 상기 제1표면층(30)의 두께는 0.5㎛를 넘어서는 경우에는 용융특성이 떨어지며 미세한 피치에 적용이 어려워지는 문제가 있으며, 0.01㎛의 미만으로 형성되는 경우에는 접합특성이 떨어지며 하부의 단자패턴을 보호하는 기능이 현저하게 떨어지는 문제가 발생하게 된다.

상기 제2패턴층(40)은 상기 제1표면처리층 표면 상의 Pd 또는 Pd를 포함하는 합금체로 사울한 제1표면처리층을 완전하게 둘러싸는 구조로 밀착하여 형성될 수 있으며, 이 역시 전해 및 무전해 도금 등의 방법으로 구현할 수 있다.

상기 제2패턴층(40)은 순수한 Pd만으로 구현되거나, 또는 Pd를 포함하는 합금체로 구현될 수 있으며, 합금체로 구현하는 경우에는 Pd에 Cu, Ni, Co, Au 중 선택되는 어느 하나 또는 둘 이상의 물질이 혼합된 합금체를 이용하여 형성할 수 있다. 아울러, 상기 제2표면층은, 0.01㎛~0.5㎛의 두께 범위로 구현됨이 바람직하다. 상술한 것과 같이, 상기 제2표면층(40)의 두께가 0.5㎛를 초과하는 경우에는 미세피치에 부합하는 특성, 이를 테면 접속신뢰성이 떨어지게 되며, 0.01㎛ 미만으로 구현되는 경우에는 하부의 제1표면층(30)과 열융착에 의한 접합특성 강화의 성질을 구현하기 어려워진다.

도 3은 본 발명의 실시예에 따른 제1표면처리층을 Sn-Ag로 하여 형성하는 경우, 단자패턴(Cu)과의 계면에서 발생하는 내부 구성물질간의 확산 등에 의한 혼합영역을 SEM으로 촬영한 것이다. (a)에 도시된 것은 , Cu의 단자패턴과 제1표면층과의 계면에 Cu₆Sn_x 물질이 혼합형성되는 것을 확인할 수 있으며, (b)에 도시된 것에서는 제1표면층인 Ag₃Sn 층과 Cu₆Sn_x 계면이 구분되는 것을 확인할 수 있다. 아울러, 그 상부에 Pd로 제2표면층을 형성하였다. 각각의 두께는 제1표면층의 경우 0.3㎛로 제2표면층의 경우 0.05㎛로 구현하였다.

도 4는 도 3에서 구현한 접속단자구조체를 포함하는 PCB를 도 2와 같이 제조하여 인장력테스트(ball pull test)를 구현한 결과를 도시한 것이며, 도 5는 이 실험 결과 결합력이 우수(GJR)로 평가된 비율이 본 발명이 실시예의 경우 총 96%가 나오는 것을 확인할 수 있다.

이 상의 결과를 종합하면, 본 발명의 실시예에 따른 접속단자 구조체의 경우, Au 등의 귀금속을 이용하지 않아 저비용으로 제조가 가능하면서도 칩과 기판간의 접속을 강화하는 결합력에는 전혀 문제가 없으면서도 ENEPIG와 같은 종래의 표면처리 두께보다 현저하게 얇은 두께로 구현하는 처리층을 구현하여 기판의 미세 피치화에 대응할 수 있게 된다.

또한, 칩과 회로패턴 또는 접속패턴부와 접속시 탈루 현상을 막을 수 있음은 물론, 장기 신뢰성이 향상되는 효과가 구현되게 된다.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

10: 기판
20: 단자패턴
30: 제1표면층
40: 제2표면층

Claims (6)

1. 단자패턴;
   상기 단자패턴 표면의 Sn 또는 Sn을 포함하는 합금체인 제1표면층;
   상기 제1표면처리층 표면 상의 Pd 또는 Pd를 포함하는 합금체인 제2표면층;
   을 포함하는 접속단자 구조체.
   
2. 청구항 1에 있어서,
   상기 제1표면층은,
   0.01㎛~0.5㎛의 두께범위인 접속단자 구조체.
   
3. 청구항 2에 있어서,
   상기 제1표면층은,
   Sn에 Ag, Cu, Bi 중 선택되는 어느 하나 또는 둘 이상의 물질이 혼합된 합금체인 접속단자 구조체.
   
4. 청구항 1 내지 3 중 어느 한 항에 있어서,
   상기 제2표면층은,
   0.01㎛~0.5㎛의 두께 범위인 접속단자 구조체.
   
5. 청구항 4에 있어서,
   상기 제2표면층은,
   Pd에 Cu, Ni, Co, Au 중 선택되는 어느 하나 또는 둘 이상의 물질이 혼합된 합금체인 접속단자 구조체.
   
6. 기판상에 청구항 1 내지 3 중 어느 한 항의 접속단자 구조체를 포함하는 인쇄회로기판.

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