KR20150062692A - Thin film transistor array substrate and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것으로서, 특히, 이중 게이트 전극 구조를 포함하는 박막 트랜지스터에 있어서, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성을 향상시키는 박막 트랜지스터 어레이 기판 및 제조방법에 관한 것이다.
The present invention relates to a thin film transistor array substrate and a method of manufacturing the same. More particularly, the present invention relates to a thin film transistor including a double gate electrode structure, in which a short between the upper gate electrode and a source electrode and a drain electrode, To a thin film transistor array substrate and a manufacturing method for preventing short circuit between drain electrodes, improving defective spot defects, and improving reliability.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.In recent years, as the information age has come to a full-fledged information age, a display field for visually expressing electrical information signals has been rapidly developed. In response to this, various flat panel display devices having excellent performance of thinning, light weight, Flat Display Device) has been developed to replace CRT (Cathode Ray Tube).
이 같은 평판 표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. Specific examples of such flat panel display devices include a liquid crystal display device (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD) A plasma display panel (PDP), a field emission display (FED), an electroluminescence display (ELD), and an electro-wetting display (EWD) And the like.
이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다. 특히, 이러한 평판 표시장치는 박막 트랜지스터 어레이 기판을 필수적으로 포함한다.In general, a flat panel display panel, which realizes images, is an essential component. The flat panel display panel includes a pair of substrates bonded together with an intrinsic light emitting material or a polarizing material layer therebetween. In particular, such a flat panel display device essentially includes a thin film transistor array substrate.
박막 트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트라인과 데이터라인 및 복수의 화소에 각각 대응하여, 게이트라인과 데이터라인이 교차하는 영역에 배치되는 복수의 박막 트랜지스터를 포함하여 이루어진다.The thin film transistor array substrate includes a plurality of thin film transistors arranged in regions where gate lines and data lines intersect with gate lines, data lines and a plurality of pixels arranged to be crossed with each other to define pixel regions.
이때, 각 박막 트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 중첩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 반도체층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.At this time, each thin film transistor has a gate electrode connected to the gate line, a source electrode connected to the data line, a drain electrode connected to the pixel electrode, at least a part of the gate electrode overlapped with the gate insulating layer, And a semiconductor layer which forms a channel between the source electrode and the drain electrode in accordance with the method. When the thin film transistor turns on in response to the signal of the gate line, the signal of the data line is applied to the pixel electrode.
반도체층에서 채널의 커런트 레벨(current level)의 균형을 잡아주고, 소자특성을 향상시키기 위해, 상기 박막 트랜지스터는 이중 게이트 구조로 형성될 수 있다. 이때, 종래의 박막 트랜지스터는 하부 게이트 전극, 상기 하부 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 반도체층, 소스 전극 및 드레인 전극이 형성되고, 상기 소스 전극 및 드레인 전극 상에 형성된 보호층이 형성되고, 상기 보호층 상에 상부 게이트 전극이 형성된다. 즉, 종래의 이중 게이트 구조를 갖는 박막 트랜지스터는 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에서 보호층만 형성된다. In order to balance the current level of the channel in the semiconductor layer and improve the device characteristics, the thin film transistor may be formed with a double gate structure. A conventional thin film transistor includes a lower gate electrode, a semiconductor layer formed to overlap the lower gate electrode with a gate insulating film interposed therebetween, a source electrode and a drain electrode, and a protective layer formed on the source electrode and the drain electrode is formed And an upper gate electrode is formed on the protective layer. That is, in the conventional thin film transistor having the double gate structure, only the protective layer is formed between the upper gate electrode and the source electrode and the drain electrode.
종래와 같이 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 단일층인 보호층만 형성되는 경우, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에서 쇼트가 발생할 수 있다. 또한, 상부 게이트 전극과 반도체층 사이에서도 쇼트가 발생할 수 있다. 쇼트가 발생하는 경우, 휘점 불량이 발생하고, 신뢰성이 떨어지는 문제점이 있다.
If only a single passivation layer is formed between the upper gate electrode and the source and drain electrodes as in the conventional art, shorting may occur between the upper gate electrode and the source and drain electrodes. Also, a short circuit may occur between the upper gate electrode and the semiconductor layer. In the case where a short circuit occurs, there is a problem that a defective spot is generated and the reliability is lowered.
본 발명은 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 충분한 거리가 확보됨으로써, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성이 향상되는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 목적이 있다.A sufficient distance is secured between the upper gate electrode and the source electrode and the drain electrode to prevent a short between the upper gate electrode and the source and drain electrodes and a short between the upper gate electrode and the source and drain electrodes , A defective spot defect, and improved reliability, and a manufacturing method thereof.
또한, 본 발명은 화소전극과 함께 상부 게이트 전극을 형성함으로써, 공정을 단순화하고 공정 시간 및 공정 비용을 감소하며, 이중 게이트 구조의 장점을 갖는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는데 다른 목적이 있다.
Another object of the present invention is to provide a thin film transistor array substrate and a method for manufacturing the thin film transistor array substrate having the advantages of a double gate structure by simplifying the process, reducing the process time and process cost by forming the upper gate electrode together with the pixel electrode have.
상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 기판; 상기 기판 상에 일방향으로 형성되는 게이트 라인 및 상기 게이트 라인과 수직 교차되어 다수의 화소영역을 정의하는 데이터 라인; 상기 게이트 라인으로부터 분기된 하부 게이트 전극; 상기 하부 게이트 전극 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 상기 하부 게이트 전극과 중첩되도록 형성된 반도체층; 상기 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 상에 순차적으로 적층되어 형성된 보호층 및 오버코트층; 상기 오버코트층 상에 형성되고, 상기 오버코트층, 보호층 및 게이트 절연막을 관통하는 제 1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a thin film transistor array substrate comprising: a substrate; A gate line formed in one direction on the substrate and a data line perpendicularly intersecting the gate line to define a plurality of pixel regions; A lower gate electrode branched from the gate line; A gate insulating layer formed on the bottom gate electrode; A semiconductor layer formed on the gate insulating layer to overlap the bottom gate electrode; A source electrode and a drain electrode spaced apart from each other on the semiconductor layer; A protective layer and an overcoat layer sequentially formed on the source electrode and the drain electrode; And an upper gate electrode formed on the overcoat layer and connected to the lower gate electrode through a first contact hole passing through the overcoat layer, the protective layer, and the gate insulating film.
또한, 본 발명의 박막 트랜지스터 어레이 기판 제조방법은, 기판 상에 게이트 라인과 상기 게이트 라인으로부터 분기된 하부 게이트 전극을 형성하는 단계; 상기 하부 게이트 전극 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 반도체층을 형성하는 단계; 상기 반도체층 상에 서로 이격하여 소스 전극 및 드레인 전극을 형성하는 단계; 상기 소스 전극 및 드레인 전극 상에 보호층을 형성하는 단계; 상기 보호층 상에 오버코트층을 형성하는 단계; 상기 오버코트층, 보호층 및 게이트 절연막을 식각하여 상기 하부 게이트 전극의 일부를 노출하는 제 1 콘택홀을 형성하는 단계; 및 상기 오버코트층 상에 상기 제 1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor array substrate, including: forming a gate line on a substrate and a lower gate electrode branched from the gate line; Forming a gate insulating film on the bottom gate electrode; Forming a semiconductor layer on the gate insulating film; Forming a source electrode and a drain electrode on the semiconductor layer, the source electrode and the drain electrode being spaced apart from each other; Forming a protective layer on the source electrode and the drain electrode; Forming an overcoat layer on the protective layer; Etching the overcoat layer, the passivation layer, and the gate insulating layer to form a first contact hole exposing a portion of the bottom gate electrode; And forming an upper gate electrode on the overcoat layer, the upper gate electrode being connected to the lower gate electrode through the first contact hole.
본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 충분한 거리가 확보됨으로써, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성이 향상되는 제 1 효과가 있다.A thin film transistor array substrate and a method of manufacturing the same according to the present invention are characterized in that a sufficient distance is secured between an upper gate electrode and a source electrode and a drain electrode so that a short between the upper gate electrode and a source electrode and a drain electrode, There is a first effect of preventing the occurrence of a short circuit between the electrode and the drain electrode, improving defective spot defects, and improving reliability.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 화소전극과 함께 상부 게이트 전극을 형성함으로써, 공정을 단순화하고 공정 시간 및 공정 비용을 감소하며, 이중 게이트 구조의 장점을 갖는 제 2 효과가 있다.
In addition, the thin film transistor array substrate and the method of manufacturing the same according to the present invention can simplify the process, reduce the process time and process cost by forming the upper gate electrode together with the pixel electrode, .
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다.1 is a plan view of a thin film transistor array substrate according to the present invention.
2A to 2D are views illustrating a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.
3 is a cross-sectional view of a thin film transistor array substrate according to a second embodiment of the present invention.
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.
도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.1 is a plan view of a thin film transistor array substrate according to the present invention.
도 1을 참조하면, 본 발명은 표시영역과 비표시영역으로 구분되는 기판 상에 일방향으로 형성되는 게이트 라인(101)과 데이터 라인(114)이 수직 교차되어, 상기 기판의 표시영역에서 화소영역을 정의한다. 상기 게이트 라인(101)과 데이터 라인(114)의 교차영역에는 박막 트랜지스터가 형성된다. 또한, 상기 박막 트랜지스터와 콘택홀을 통해 연결되는 화소전극(113)이 형성된다. 1, a
상기 박막 트랜지스터는 상기 게이트 라인(101)에서 분기된 하부 게이트 전극(102)과 상기 하부 게이트 전극(102)과 콘택홀을 통해 연결되는 상부 게이트 전극(112)을 포함하는 이중 게이트 구조를 갖는다. 보다 자세하게는, 상기 박막 트랜지스터는 하부 게이트 전극(102), 게이트 절연막, 반도체층, 상기 데이터 라인(114)으로부터 분기된 소스 전극(105) 및 상기 소스 전극(105)과 동일층에서 상기 소스 전극(105)과 이격되어 형성된 드레인 전극(106)을 포함한다. 또한, 상기 소스 전극(105) 및 드레인 전극(106) 상에 배치된 상부 게이트 전극(112)을 포함하여 구성된다. The thin film transistor has a double gate structure including a
도면은 본 발명에 따른 박막 트랜지스터를 간소화하여 도시한 것으로, 이에 한정되지 않으며, 하부 게이트 전극 및 상부 게이트 전극과 소스 전극 및 드레인 전극과 화소 전극의 형태는 본 발명의 기술사상을 벗어나지 않는 범위에서 다양하게 형성될 수 있다. 또한, 화소영역에는 다수의 박막 트랜지스터가 포함될 수 있다. The shapes of the lower gate electrode, the upper gate electrode, the source electrode, the drain electrode, and the pixel electrode may be variously changed without departing from the technical idea of the present invention. . Further, a plurality of thin film transistors may be included in the pixel region.
상기 소스 전극(105) 및 드레인 전극(106)과 상부 게이트 전극(112) 사이에는 보호층 및 오버코트층이 형성된다. 또한, 상기 소스 전극(105) 및 드레인 전극(106)과 상부 게이트 전극(112) 사이에는 보호층, 컬러필터 패턴 및 오버코트층이 순차적으로 적층되어 형성될 수 있다. Ⅰ-Ⅰ' 단면을 참조하여, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하면 다음과 같다.
A protective layer and an overcoat layer are formed between the
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.2A to 2D are views illustrating a method of manufacturing a thin film transistor array substrate according to a first embodiment of the present invention.
도 2a를 참조하면, 본 발명은 비표시영역과 다수의 화소영역을 포함하는 표시영역으로 구분되는 기판(100)의 화소영역 상에 일 방향으로 연장된 게이트 라인(101)과 상기 게이트 라인(101)으로부터 연장된 하부 게이트 전극(102)을 형성한다. 2A, the present invention includes a
보다 자세하게는, 상기 기판(100) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층 상에 포토 레지스트를 형성한다. 이후, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 게이트 금속층을 식각하여 게이트 라인(101)과 하부 게이트 전극(102)을 형성한다. 이후, 상기 게이트 라인(101) 및 하부 게이트 전극(102)이 형성된 기판(100) 전면에 게이트 절연막(103)을 형성한다.More specifically, a gate metal layer is formed on the
상기 기판(100)은 실리콘(Si), 유리(glass), 플라스틱 또는 폴리이미드(PI) 등이 사용될 수 있다. 또한, 상기 게이트 라인(101) 및 하부 게이트 전극(102)은 불투명한 금속 재질, 예를 들면, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti) 및 이들의 조합으로부터 형성되는 합금을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성할 수 있다. 상기 게이트 라인(101) 및 하부 게이트 전극(102)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다. The
또한, 상기 게이트 절연막(103)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 절연막(103)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.In addition, the gate
도 1b를 참조하면, 상기 게이트 절연막(103) 상에 상기 하부 게이트 전극(102)과 중첩되도록 반도체층(104)을 형성하고, 상기 반도체층(104) 상에 소스 전극(105) 및 상기 소스 전극으로부터 이격되어 형성된 드레인 전극(106)을 형성한다. 상기 반도체층(104)을 형성하는 마스크 공정 이후에 소스 전극(105) 및 드레인 전극(106)을 형성하는 마스크 공정이 진행될 수 있다. 또한, 반도체물질과 소스드레인금속층을 적층하여 형성하고, 하프톤 마스크를 이용하여 반도체층(104), 소스 전극(105) 및 드레인 전극(106)을 하나의 마스크 공정으로 형성할 수 있다.1B, a
상기 반도체층(104)은 산화물 반도체 물질, 실리콘 물질, 유기 반도체 물질, CNT(carbon nanotube) 및 그래핀(graphene)으로 이루어진 군에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 산화물 반도체 물질은 AxByCzO(x, y, z ≥0)나타낼 수 있으며, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 바람직하게는, 상기 산화물 반도체 물질은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 이에 국한되지 않는다. 상기 반도체층(104)이 산화물 반도체 물질로 형성되는 경우, 상기 반도체층 상에 식각정지층이 추가로 더 형성될 수 있다. 상기 실리콘 물질은 a-Si 및 p-Si 중에서 선택될 수 있으나 이에 국한되지 않는다.The
상기 소스전극(105) 및 드레인전극(106)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 중 어느 하나를 이용하여 형성할 수 있다. 또한, ITO(Indium Tin Oxide)와 같은 투명성 도전물질을 사용할 수 있다. 다만, 이에 한정되지 않으며, 일반적으로 전극으로 사용할 수 있는 물질로 형성될 수 있다. 또한, 도면에서는 단일 금속층으로 형성되어 있지만 경우에 따라서는 적어도 2개 이상의 금속층들을 적층하여 형성할 수도 있다.The
도 2c를 참조하면, 상기 소스 전극(105) 및 드레인 전극(106)이 형성된 기판 전면에 보호층(107)을 형성한다. 상기 보호층(107) 상에 컬러필터 패턴(108)을 형성하고, 상기 컬러필터 패턴(108)이 형성된 기판(100) 전면에 오버코트층(109)을 형성한다. 상기 컬러필터 패턴(108)은 게이트 배선(101)과 데이터 배선(도 1 참고, 114)으로 구분되는 화소영역 별로 순차적으로 상이한 색의 컬러필터 패턴이 형성될 수 있다. 또한, 적어도 하나의 화소영역에서 컬러필터 패턴(108)이 생략될 수 있다.Referring to FIG. 2C, a
상기 화소영역은 적색영역, 녹색영역 및 청색영역으로 이루어질 수 있다. 또는, 상기 화소영역은 적색영역, 녹색영역, 청색영역 및 백색영역으로 이루어질 수 있다. 상기 컬러필터 패턴(108)은 상기 화소영역이 필요로 하는 색에 따라, 적색, 녹색, 청색의 컬러필터 패턴이 반복 배열될 수 있다. 또한, 상기 화소영역의 백색 영역에서는 상기 컬러필터 패턴(108)이 생략될 수 있다.The pixel region may include a red region, a green region, and a blue region. Alternatively, the pixel region may include a red region, a green region, a blue region, and a white region. The
상기 컬러필터 패턴(108)이 생략되는 영역에서는, 상기 소스 전극(105) 및 드레인 전극(106) 상에 보호층(107)과 오버코트층(109)만 중첩되도록 형성될 수 있다. 상기 보호층(107), 컬러필터 패턴(108) 및 오버코트층(109)이 순차적으로 적층되어 형성되고, 적어도 하나의 화소영역은 상기 보호층(107) 및 오버코트층(109)이 순차적으로 적층되어 형성될 수 있다.Only the
상기 오버코트층(109) 상에 포토 레지스트를 형성하고, 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 오버코트층(109), 컬러필터 패턴(108), 보호층(107) 및 게이트 절연막(103)을 관통하는 제 1 콘택홀(110)을 형성한다. 상기 제 1 콘택홀(110)은 상기 게이트 전극(102) 또는 게이트 라인(101)의 일부를 노출하도록 형성된다. A photoresist is formed on the
상기 제 1 콘택홀(110)과 함께 상기 오버코트층(109), 컬러필터 패턴(108) 및 보호층(107)을 관통하는 제 2 콘택홀(111)을 형성할 수 있다. 상기 제 2 콘택홀(111)은 상기 드레인 전극(106)의 일부를 노출하도록 형성된다.The
상기 컬러필터 패턴(108)이 생략되는 화소영역에서는 상기 제 1 콘택홀(110)은 상기 오버코트층(109), 보호층(107) 및 게이트 절연막(103)을 관통하여 형성된다. 또한, 상기 제 2 콘택홀(111)은 상기 오버코트층(109), 보호층(107) 및 게이트 절연막(103)을 관통하여 형성된다.In the pixel region where the
도 2d를 참조하면, 상기 제 1 콘택홀(110)과 제 2 콘택홀(111) 상에 각각 상부 게이트 전극(112)과 화소전극(113)을 형성한다. 즉, 상부 게이트 전극(112)은 오버코트층(109) 상에서 상기 제 1 콘택홀(110)을 통해 게이트 라인(101) 또는 게이트 전극(102)과 연결되도록 형성된다. 또한, 화소전극(113)은 오버코트층(109) 상에서 상기 제 2 콘택홀(111)을 통해 드레인 전극(106)과 연결되도록 형성된다.Referring to FIG. 2D, an
상기 상부 게이트 전극(112)과 화소전극(113)은 각각 따로 형성될 수 있다. 또한, 상기 상부 게이트 전극(112)과 화소전극(113)은 동일물질로 함께 형성될 수 있다. 상기 상부 게이트 전극(112)과 화소전극(113)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO로 이루어진 군에서 선택된 어느 하나로 형성될 수 있다. 다만, 이에 한정되지는 않으며 투명한 전도성 물질로 형성될 수 있다. The
종래 이중 게이트 구조를 포함하는 박막 트랜지스터는 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에서 단일층인 보호층만 형성되었다. 이때, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이, 또는, 상부 게이트 전극과 반도체층 사이에서 쇼트가 발생하는 문제점이 있었다. 보호층만으로는 상부 게이트 전극과 반도체층, 소스 전극 및 드레인 전극과 거리 확보가 어려웠기 때문이다. 하지만, 보호층을 두껍게 형성하는 경우, 식각 시간이 오래 걸려 공정상 어려운 문제점이 있다. 또한, 추후 상부 게이트 전극 상에 컬러필터 패턴 및 오버코트층이 형성되는 경우, 박막 트랜지스터 어레이 기판의 두께가 커지며, 박막형 표시장치를 형성하는데 어려움이 있다.Conventionally, a thin film transistor including a double gate structure has formed only a protective layer which is a single layer between the upper gate electrode and the source and drain electrodes. At this time, a short circuit occurs between the upper gate electrode and the source and drain electrodes, or between the upper gate electrode and the semiconductor layer. This is because it is difficult to ensure the distance between the upper gate electrode and the semiconductor layer, the source electrode, and the drain electrode only with the protective layer. However, when the protective layer is formed thick, it takes a long time to etch, which is difficult in the process. Further, when the color filter pattern and the overcoat layer are formed on the upper gate electrode later, the thickness of the thin film transistor array substrate becomes large, making it difficult to form the thin film type display device.
본 발명에 따른 박막 트랜지스터는 상부 게이트 전극과 반도체층, 소스 전극 및 드레인 전극 사이에 보호층 외에 오버코트층이 형성되거나, 오버코트층 및 컬러필터 패턴이 형성될 수 있다. 즉, 상부 게이트 전극과 반도체층, 소스 전극 및 드레인 전극과 거리 확보가 가능하다. 이로 인해, 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성을 향상시킬 수 있다. 또한, 보호층을 두껍게 형성할 필요가 없는 바, 박막형 표시장치의 제조가 가능하다. In the thin film transistor according to the present invention, an overcoat layer may be formed in addition to the protective layer between the upper gate electrode and the semiconductor layer, the source electrode and the drain electrode, or an overcoat layer and a color filter pattern may be formed. That is, it is possible to secure the distance between the upper gate electrode and the semiconductor layer, the source electrode, and the drain electrode. As a result, it is possible to prevent the occurrence of a short circuit, to improve a defective spot, and to improve reliability. Further, since it is not necessary to form the protective layer thick, it is possible to manufacture a thin film type display device.
또한, 종래 박막 트랜지스터의 경우, 컬러필터 패턴과 오버코트층이 상부 게이트 전극 상에 형성되고, 상기 오버코트층 상에 화소전극이 형성되어 다수의 공정이 필요한 문제점이 있었다. 본 발명에 따른 박막 트랜지스터는 상부 게이트 전극과 화소전극을 함께 형성함으로써, 공정을 단순화하고, 공정 시간 및 비용을 감소할 수 있다.In addition, in the conventional thin film transistor, a color filter pattern and an overcoat layer are formed on the upper gate electrode, and a pixel electrode is formed on the overcoat layer, which requires a plurality of processes. The thin film transistor according to the present invention can simplify the process and reduce the processing time and cost by forming the upper gate electrode and the pixel electrode together.
이러한, 본 발명에 따른 박막 트랜지스터 어레이 기판은 액정표시장치 또는 유기전계발광표시장치에 적용될 수 있다. 다만, 이에 한정되지는 않으며, 이중 게이트 구조로 이루어진 박막 트랜지스터를 포함하는 표시장치에는 본 발명의 기술적 사상을 벗어나지 않는 범위에서 모두 적용될 수 있다.The thin film transistor array substrate according to the present invention can be applied to a liquid crystal display device or an organic light emitting display device. However, the present invention is not limited thereto, and the present invention can be applied to a display device including a thin film transistor having a double gate structure without departing from the technical idea of the present invention.
본 발명에 따른 박막 트랜지스터 어레이 기판이 액정표시장치에 적용되는 경우, 상기 액정표시장치는 COT(color-filter on transistor) 구조를 갖는 액정표시장치일 수 있다. 상기 액정표시장치는 본 발명에 따른 박막 트랜지스터 어레이 기판과 액정층을 사이에 두고 형성되는 상부 기판으로 이루어질 수 있다.When the thin film transistor array substrate according to the present invention is applied to a liquid crystal display device, the liquid crystal display device may be a liquid crystal display device having a color-filter on transistor (COT) structure. The liquid crystal display device may comprise a thin film transistor array substrate according to the present invention and an upper substrate formed with a liquid crystal layer interposed therebetween.
본 발명에 따른 박막 트랜지스터 어레이 기판이 유기전계발광표시장치에 적용되는 경우, 보다 자세히 설명하면 다음과 같다.
The thin film transistor array substrate according to the present invention is applied to an organic light emitting display device in more detail.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도를 도시한 도면이다. 상기 제 1 실시예와 중복되는 설명은 생략할 수 있다.3 is a cross-sectional view of a thin film transistor array substrate according to a second embodiment of the present invention. A description overlapping with the first embodiment may be omitted.
도 3을 참조하면, 본 발명은 유기전계발광표시장치에 적용되는 박막 트랜지스터 어레이 기판에 관한 것이다. 기판(100)은 다수의 화소영역을 포함하고, 각 화소영역은 적색영역, 녹색영역, 청색영역 및 백색영역으로 구성될 수 있다. 상기 화소영역의 적색영역, 녹색영역, 청색영역 및 백색영역은 매트릭스 형태로 배열된다.Referring to FIG. 3, the present invention relates to a thin film transistor array substrate applied to an organic light emitting display. The
상기 화소영역에 하부 게이트 전극(102), 상기 하부 게이트 전극(102)과 게이트 절연막(103)을 사이에 두고 중첩되도록 형성되는 반도체층(104), 상기 반도체층(104) 상에 서로 이격하여 형성된 소스 전극(105)과 드레인 전극(106) 및 상기 소스 전극(105) 및 드레인 전극(106) 상부에 배치된 상부 게이트 전극(112)으로 구성된 박막 트랜지스터가 형성된다. 이때, 상기 상부 게이트 전극(112)과 상기 소스 전극(105) 및 드레인 전극(106) 사이에는 보호층(107) 및 오버코트층(109)이 적층되어 형성되거나, 보호층(107), 컬러필터 패턴(108) 및 오버코트층(109)이 적층되어 형성될 수 있다.A
상기 컬러필터 패턴(108)은 상기 화소영역이 필요로 하는 색에 따라, 적색, 녹색, 청색의 컬러필터 패턴이 반복 배열될 수 있다. 또한, 상기 화소영역의 백색 영역에서는 상기 컬러필터 패턴(108)이 생략될 수 있다. 상기 컬러필터 패턴(108)이 생략되는 영역에서는, 소스 전극(105) 및 드레인 전극(106) 상에 보호층(107)과 오버코트층(109)만 중첩되도록 형성될 수 있다. The
상기 상부 게이트 전극(112)은 오버코트층(109) 상에서 제 1 콘택홀(110)을 통해 게이트 라인(101) 또는 게이트 전극(102)과 연결되도록 형성된다. 또한, 화소전극(113)은 오버코트층(109) 상에서 제 2 콘택홀(111)을 통해 상기 드레인 전극(106)과 연결되도록 형성된다.The
상기 상부 게이트 전극(112)과 화소전극(113)은 각각 따로 형성되거나 함께 형성될 수 있다. 상기 상부 게이트 전극(112)과 화소전극(113)이 함께 형성되는 경우, 상기 상부 게이트 전극(112)과 화소전극(113)은 동일물질로 함께 형성될 수 있다. The
이때, 상기 화소전극(113)은 유기발광소자(organic light emitting diode)의 하부전극일 수 있다. 상기 화소전극(113)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ZnO로 이루어진 군에서 선택된 어느 하나를 포함할 수 있으며, 투명한 전도성 물질로 형성될 수 있고, 양극(anode)로 형성될 수 있다. At this time, the
상기 상부 게이트 전극(112)와 상기 유기발광소자 하부전극인 화소전극(113) 상에 상기 화소전극(113)을 노출하는 뱅크패턴(117)이 형성된다. 상기 뱅크패턴(117)은 발광영역과 비발광영역을 정의하며, 발광영역에만 화소전극(113)이 노출되도록 형성된다.A
상기 노출된 화소전극(113)과 상기 뱅크패턴(117) 상에 유기발광층(115) 및 유기발광소자 상부전극(116)이 순차적으로 적층되어 형성될 수 있다. 상기 화소전극(113)이 양극일 때, 상기 상부전극(116)은 음극이며, Mg, Ca, Al, Al-합금, Ag, Ag-합금, Au 및 Au-합금으로 이루어진 군에서 선택된 어느 하나로 형성될 수 있다. 다만, 상부전극(116)의 재료는 이에 한정되지는 않고, 반사성 금속재질로 형성될 수 있다. The organic
상기 유기발광층(115)은 발광물질로 이루어진 단일층으로 구성될 수 있다. 또한, 상기 유기발광층(115)은 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광물질층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer)의 다중층으로 구성될 수도 있다. The organic
상기 유기발광소자는 하부전극인 화소전극(113)과 상부전극(116)으로 소정의 전압이 인가되면, 양극으로부터 제공된 정공과 음극으로부터 주입된 전자가 유기발광층(115)으로 수송되어 엑시톤(exiton)을 이루고, 이러한 엑시톤이 여기상태에서 기저상태로 전이될 때, 빛이 발생된다. 상기 빛은 기판(100)의 배면(bottom)으로 방출될 수 있다.
When a predetermined voltage is applied to the
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이에 충분한 거리가 확보됨으로써, 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생과 상부 게이트 전극과 소스 전극 및 드레인 전극 사이의 쇼트 발생을 방지하고, 휘점 불량을 개선하며, 신뢰성이 향상될 수 있다. 또한, 이중 게이트 구조의 장점을 가지면서도, 화소전극과 함께 상부 게이트 전극을 형성하여 공정을 단순화할 수 있다.
Accordingly, a sufficient distance between the upper gate electrode and the source and drain electrodes is ensured, so that a short between the upper gate electrode and the source and drain electrodes and a short- A short between the source electrode and the drain electrode can be prevented, the defective spot can be improved, and the reliability can be improved. Also, while having the advantages of the double gate structure, the upper gate electrode can be formed together with the pixel electrode to simplify the process.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
100: 기판
107: 보호층
101: 게이트 라인
108: 컬러필터 패턴
102: 하부 게이트 전극
109: 오버코트층
103: 게이트 절연막
110: 제 1 콘택홀
104: 반도체층
111: 제 2 콘택홀
105: 소스 전극
112: 상부 게이트 전극
106: 드레인 전극
113: 화소전극100: substrate 107: protective layer
101: gate line 108: color filter pattern
102: lower gate electrode 109: overcoat layer
103: gate insulating film 110: first contact hole
104: semiconductor layer 111: second contact hole
105: source electrode 112: upper gate electrode
106: drain electrode 113: pixel electrode
Claims (10)
상기 기판 상에 일방향으로 형성되는 게이트 라인 및 상기 게이트 라인과 수직 교차되어 다수의 화소영역을 정의하는 데이터 라인;
상기 게이트 라인으로부터 분기된 하부 게이트 전극;
상기 하부 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 상기 하부 게이트 전극과 중첩되도록 형성된 반도체층;
상기 반도체층 상에 서로 이격되어 형성된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 상에 순차적으로 적층되어 형성된 보호층 및 오버코트층;
상기 오버코트층 상에 형성되고, 상기 오버코트층, 보호층 및 게이트 절연막을 관통하는 제 1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
Board;
A gate line formed in one direction on the substrate and a data line perpendicularly intersecting the gate line to define a plurality of pixel regions;
A lower gate electrode branched from the gate line;
A gate insulating layer formed on the bottom gate electrode;
A semiconductor layer formed on the gate insulating layer to overlap the bottom gate electrode;
A source electrode and a drain electrode spaced apart from each other on the semiconductor layer;
A protective layer and an overcoat layer sequentially formed on the source electrode and the drain electrode;
And an upper gate electrode formed on the overcoat layer and connected to the lower gate electrode through a first contact hole passing through the overcoat layer, the protective layer, and the gate insulating film.
상기 보호층 및 오버코트층 사이에 컬러필터 패턴이 더 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method according to claim 1,
And a color filter pattern is further formed between the protective layer and the overcoat layer.
상기 오버코트층 상에 형성되고, 상기 오버코트층 및 보호층을 관통하는 제 2 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method according to claim 1,
And a pixel electrode formed on the overcoat layer and connected to the drain electrode through a second contact hole passing through the overcoat layer and the passivation layer.
상기 화소 전극과 상기 상부 게이트 전극은 동일물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 3,
Wherein the pixel electrode and the upper gate electrode are formed of the same material.
상기 화소전극은 유기발광소자의 하부전극이고,
상기 화소전극과 상기 상부 게이트 전극 상에 상기 화소전극을 노출하는 뱅크패턴;
상기 노출된 화소전극 상에 유기발광층 및 유기발광소자의 상부전극이 더 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
The method of claim 3,
The pixel electrode is a lower electrode of the organic light emitting device,
A bank pattern for exposing the pixel electrode on the pixel electrode and the upper gate electrode;
Wherein an organic light emitting layer and an upper electrode of the organic light emitting device are further formed on the exposed pixel electrode.
상기 하부 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 반도체층을 형성하는 단계;
상기 반도체층 상에 서로 이격하여 소스 전극 및 드레인 전극을 형성하는 단계;
상기 소스 전극 및 드레인 전극 상에 보호층을 형성하는 단계;
상기 보호층 상에 오버코트층을 형성하는 단계;
상기 오버코트층, 보호층 및 게이트 절연막을 식각하여 상기 하부 게이트 전극의 일부를 노출하는 제 1 콘택홀을 형성하는 단계; 및
상기 오버코트층 상에 상기 제 1 콘택홀을 통해 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
Forming a gate line on the substrate and a bottom gate electrode branched from the gate line;
Forming a gate insulating film on the bottom gate electrode;
Forming a semiconductor layer on the gate insulating film;
Forming a source electrode and a drain electrode on the semiconductor layer, the source electrode and the drain electrode being spaced apart from each other;
Forming a protective layer on the source electrode and the drain electrode;
Forming an overcoat layer on the protective layer;
Etching the overcoat layer, the passivation layer, and the gate insulating layer to form a first contact hole exposing a portion of the bottom gate electrode; And
And forming an upper gate electrode on the overcoat layer, which is connected to the lower gate electrode through the first contact hole.
상기 보호층을 형성하는 단계 이후에,
상기 보호층 상에 컬러필터 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method according to claim 6,
After the step of forming the protective layer,
And forming a color filter pattern on the protective layer. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 제 1 콘택홀을 형성하는 단계는,
상기 오버코트층 및 보호층을 식각하여 상기 드레인 전극의 일부를 노출하는 제 2 콘택홀을 함께 형성하고,
상기 제 1 콘택홀 및 제 2 콘택홀을 형성하는 단계 이후에,
상기 오버코트층 상에 상기 제 2 콘택홀을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method according to claim 6,
The forming of the first contact hole may include:
The overcoat layer and the protective layer are etched to form a second contact hole exposing a part of the drain electrode,
After forming the first contact hole and the second contact hole,
And forming a pixel electrode connected to the drain electrode through the second contact hole on the overcoat layer.
상기 화소전극은 상기 상부 게이트 전극과 동일 물질로 형성하고, 상기 화소전극과 상부 게이트 전극은 동일 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 제조 방법.
9. The method of claim 8,
Wherein the pixel electrode is formed of the same material as the upper gate electrode, and the pixel electrode and the upper gate electrode are formed in the same process.
상기 화소전극과 상기 상부 게이트 전극을 형성하는 단계 이후에,
상기 화소전극과 상기 상부 게이트 전극 상에 상기 화소전극을 노출하는 뱅크패턴을 형성하는 단계;
상기 노출된 화소전극 상에 유기발광층 및 유기발광소자의 상부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
9. The method of claim 8,
After forming the pixel electrode and the upper gate electrode,
Forming a bank pattern that exposes the pixel electrode on the pixel electrode and the upper gate electrode;
And forming an organic light emitting layer and an upper electrode of the organic light emitting device on the exposed pixel electrode.
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