KR20150061275A - 반도체 디바이스 - Google Patents

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KR20150061275A
KR20150061275A KR1020130145177A KR20130145177A KR20150061275A KR 20150061275 A KR20150061275 A KR 20150061275A KR 1020130145177 A KR1020130145177 A KR 1020130145177A KR 20130145177 A KR20130145177 A KR 20130145177A KR 20150061275 A KR20150061275 A KR 20150061275A
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insulating film
conductive type
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황금
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주식회사 케이이씨
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

본 발명은 반도체 디바이스에 관한 것이다.
일례로, 제 1 도전형 드레인 영역, 제 1 도전형 드리프트 영역, 다수의 제 2 도전형 웰 영역, 다수의 제 1 도전형 소스 영역 및 다수의 제 1 게이트 영역을 구비하며; 상기 제 1 게이트 영역 중 일정영역으로서 구분되는 제 2 게이트 영역; 상기 제 2 게이트 영역과 접속된 게이트 전극; 및 상기 제 2 게이트 영역 및 상기 게이트 전극을 상기 제 1 도전형 드리프트 영역 및 상기 제 2 도전형 웰 영역과 절연시키는 제 1 층간 절연막을 포함하는 반도체 디바이스를 개시한다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스에 관한 것이다.
일반적으로 전계효과 트랜지스터는 게이트 전극, 소스 전극 및 드레인 전극을 포함하며, 칩 패키징 시 낮은 소비전력을 갖기 위해 상기 게이트 전극이 클립 또는 리본 본딩될 수 있다. 또한, 다양한 칩 패키지에 적용되기 위해서는 소자별로 요구되는 게이트 전극의 위치가 각기 다를 수 있다. 이러한 경우 칩의 설계 구조를 전체적으로 변경해야 하므로, 소자들을 좀 더 다양한 패키지에 적용하기 위해서는 게이트 전극이 다양한 위치에 좀 더 용이하게 형성될 수 있어야 한다.
본 발명은 게이트 패드의 클립 및 리본 본딩이 가능하고, 게이트 패드가 다양한 위치에 형성될 수 있는 반도체 디바이스 및 그 반도체 디바이스의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스는, 제 1 도전형 드레인 영역, 제 1 도전형 드리프트 영역, 다수의 제 2 도전형 웰 영역, 다수의 제 1 도전형 소스 영역 및 다수의 제 1 게이트 영역을 구비하며; 상기 제 1 게이트 영역 중 일정영역으로서 구분되는 제 2 게이트 영역; 상기 제 2 게이트 영역과 접속된 게이트 전극; 및 상기 제 2 게이트 영역 및 상기 게이트 전극을 상기 제 1 도전형 드리프트 영역 및 상기 제 2 도전형 웰 영역과 절연시키는 제 1 층간 절연막을 포함한다.
또한, 상기 제 1 도전형 소스 영역은 상기 제 2 도전형 웰 영역 중 상기 제 1 게이트 영역의 하부에만 형성될 수 있다.
또한, 상기 제 1 층간 절연막은 상기 제 2 게이트 영역 및 상기 게이트 전극과, 상기 제 1 도전형 드리프트 영역 및 상기 제 2 도전형 웰 영역의 사이에 형성될 수 있다.
또한, 상기 제 2 게이트 영역을 둘러싸며, 게이트 콘택 홀을 구비한 제 2 층간 절연막을 더 포함하고, 상기 게이트 전극은 상기 게이트 콘택 홀을 통해 상기 제 2 게이트 영역과 접속될 수 있다.
또한, 상기 제 2 층간 절연막의 일부분은, 상기 제 2 게이트 영역 사이 사이에 개재되어, 상기 게이트 전극과 상기 제 2 도전형 웰 영역 사이를 절연할 수 있다.
또한, 상기 제 2 게이트 영역 및 상기 제 1 층간 절연막은 상기 제 1 도전형 드리프트 영역의 상부 중 측부, 모서리부 및 중앙부 중 적어도 어느 하나의 위치에 형성될 수 있다.
또한, 상기 제 1 게이트 영역, 상기 제 2 게이트 영역, 상기 제 2 도전형 웰 영역 및 상기 제 1 도전형 소스 영역은 스트라이프 타입으로 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은, 반도체 기판 상면에 제 1 층간 절연막과, 상기 제 1 층간 절연막 상면에 다수의 게이트 영역을 각각 형성하는 단계; 상기 반도체 기판 상부에 다수의 제 2 도전형 웰 영역을 형성하는 단계; 상기 제 2 도전형 웰 영역에 다수의 제 1 도전형 소스 영역을 형성하되, 소정의 마스크를 이용하여 일정영역에 상기 제 1 도전형 소스 영역이 형성되지 않도록 상기 제 1 도전형 소스 영역을 형성하는 단계; 상기 게이트 영역을 덮도록 제 2 층간 절연막을 형성하는 단계; 및 상기 게이트 영역이 상기 일정영역 이외의 제 1 게이트 영역과, 상기 일정영역 내의 제 2 게이트 영역으로 구분되도록 상기 제 1 층간 절연막과 상기 제 2 층간 절연막을 에칭하는 단계를 포함한다.
또한, 상기 제 2 게이트 영역의 일부가 노출되도록 상기 제 2 층간 절연막에 게이트 콘택 홀을 형성하는 단계를 포함한다.
또한, 상기 게이트 콘택 홀을 통해 상기 제 2 게이트 영역과 접속되는 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 게이트 영역을 덮도록 소스 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 층간 절연막과 상기 제 2 층간 절연막을 에칭하는 단계에서, 상기 제 1 층간 절연막과 상기 제 2 층간 절연막 중 상기 제 1 게이트 영역 사이 사이 부분, 및 상기 제 1 게이트 영역과 상기 제 2 게이트 영역 사이 부분을 에칭할 수 있다.
또한, 상기 제 2 게이트 영역 및 상기 제 1 층간 절연막은 상기 반도체 기판의 상부 중 측부, 모서리부 및 중앙부 중 적어도 어느 하나의 위치하도록 형성할 수 있다.
또한, 상기 제 1 게이트 영역, 상기 제 2 게이트 영역, 상기 제 2 도전형 웰 영역 및 상기 제 1 도전형 소스 영역은 스트라이프 타입으로 형성할 수 있다.
본 발명에 따르면, 게이트 패드의 클립 및 리본 본딩이 가능하고, 게이트 패드가 다양한 위치에 형성될 수 있는 반도체 디바이스 및 그 반도체 디바이스의 제조방법을 제공할 수 있다.
이와 같이, 클립(clip) 및 리본 본딩(ribbon bonding)이 가능함에 따라 반도체 디바이스의 저 소비전력이 가능해지고, 게이트 패드가 다양한 위치에 형성될 수 있음에 따라 다양한 반도체 패키지에 적용 가능하다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 평면도이다.
도 2는 도 1의 A-A’선을 따라 절취한 단면도이다.
도 3 및 도 4는 도 1의 변형예를 나타낸 반도체 디바이스의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 순서를 나타낸 흐름도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 디바이스에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 평면도이다. 도 2는 도 1의 A-A’선을 따라 절취한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는, 제 1 도전형 드레인 영역(110), 제 1 도전형 드리프트 영역(120), 제 2 도전형 웰 영역(130), 제 1 도전형 소스 영역(140), 제 1 게이트 영역(150a), 제 2 게이트 영역(150b), 게이트 전극(GM), 및 제 1_1 층간 절연막(160a)을 포함한다. 더불어, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 제 2_1 층간 절연막(160b), 제 1_2 층간 절연막(160c), 제 2_2 층간 절연막(160d), 소스 전극(SM) 및 드레인 전극(DM)을 더 포함할 수 있다.
제 1 도전형 드레인 영역(110)은 일례로 n+형 반도체 기판일 수 있다. 즉, 제 1 도전형 드레인 영역(110)은 인(P), 비소(As) 또는 안티모니(Sb)와 같은 15족의 불순물이 주입되어 형성된 n+형 반도체 기판일 수 있다.
드레인 전극(DM)은 제 1 도전형 드레인 영역(110)의 하면에 넓게 형성되며, 이는 솔더 등을 통하여 하부의 드레인 리드(또는 탑재판)에 전기적으로 접속된다. 이러한 드레인 전극(DM)은 통상의 금, 은, 팔라듐, 니켈, 솔더 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
제 1 도전형 드리프트 영역(120)은 제 1 도전형 드레인 영역(110) 상에 일정 두께와 농도를 갖도록 형성된 n- 에피텍셜 층일 수 있다. 제 1 도전형 드리프트 영역(120)의 농도와 두께는 반도체 디바이스(100)에서 항복 전압과 온 저항을 결정하는 중요한 인자이다. 더불어, 제 1 도전형 드레인 영역(110)과 제 1 도전형 드리프트 영역(120)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.
제 2 도전형 웰 영역(130)은 제 1 도전형 드리프트 영역(120)의 상면으로부터 하부 방향을 향해 일정 깊이로 대략 스트라이프 셀 타입(stripe cell type) 또는 상기 스트라이프 셀들이 서로 연결된 클로즈드 셀 타입(closed cell type)으로 형성될 수 있다. 예를 들어, 제 2 도전형 웰 영역(130)은 붕소와 같은 p형 불순물이 제 1 도전형 드리프트 영역(120)의 상면으로부터 하부 방향을 따라 대략 스트라이프 셀 타입(stripe cell type) 또는 상기 스트라이프 셀들이 서로 연결된 클로즈드 셀 타입(closed cell type)으로 이온 주입 및 확산되어 형성될 수 있다. 제 2 도전형 웰 영역(130)은 복수 개로 구성될 수 있으며, 각각은 수평 방향으로 일정한 간격을 두고 전기적으로 분리된 형태를 갖는다.
제 1 도전형 소스 영역(140)은 제 2 도전형 웰 영역(130) 내에 n형의 이온이 주입되어 형성될 수 있다. 예를 들어, 제 1 도전형 소스 영역(140)은 n+ 형 이온이 제 2 도전형 웰 영역(130)의 상면으로부터 하부 방향을 따라 대략 사다리 형태로 주입 및 확산되어 형성될 수 있다. 더불어, 제 1 도전형 소스 영역(140)은 인접한 다른 열의 제 1 도전형 소스 영역(140)과 수평 방향으로 중첩되지 않게 배열될 수 있다.
제 1 게이트 영역(150a)은 도 1에 도시된 바와 같이, 반도체 디바이스(100) 전체적인 영역에 걸쳐 형성될 수 있다. 즉, 제 1 게이트 영역(150a)은 도 2에 도시된 바와 같이, 제 1 도전형 드리프트 영역(120), 제 2 도전형 웰 영역(130) 및 제 1 도전형 소스 영역(140)의 상부 전체에 걸쳐 형성될 수 있다. 제 1 게이트 영역(150a)의 양측부는, 서로 인접한 제 2 도전형 웰 영역(130)들 내에 형성된 제 1 도전형 소스 영역(140)의 일부와 각각 중첩될 수 있으며, 스트라이프 타입으로 형성될 수 있다.
또한, 제 1 게이트 영역(150a)은 제 1_2 층간 절연막(160c)과 제 2_2 층간 절연막(160d)에 개재되어 형성될 수 있다. 여기서, 제 1_2 층간 절연막(160c)은 제 1 게이트 영역(150a)의 하면에 형성되어 제 1 게이트 영역(150a)을 제 1 도전형 소스 영역(140)과 절연시킬 수 있다. 제 2_2 층간 절연막(160d)은, 제 1 게이트 영역(150a)을 둘러싸도록 형성되어 제 1 게이트 영역(150a)을 소스 전극(SM)과 절연시킬 수 있다.
이러한 제 1 게이트 영역(150a)은 도핑된 통상의 폴리실리콘(polysilicon)을 포함하여 형성될 수 있으며, 제 1_2 층간 절연막(160c)과 제 2_2 층간 절연막(160d)은 통상의 실리콘 산화막일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
소스 전극(SM)은 제 1 게이트 영역(150a)을 덮도록 형성될 수 있다. 소스 전극(SM)의 일부분은 제 1 게이트 영역(150a)의 사이 사이에 존재하는 소스 콘택 영역(130’)을 통해 제 2 도전형 웰 영역(130)의 상면과 접촉할 수 있다. 여기서, 소스 콘택 영역(130’)은 제 1 게이트 영역(150a)이 이격되어 마련된 공간이며, 상기 공간에는 제 1_2 층간 절연막(160c)과 제 2_2 층간 절연막(160d)이 형성되지 않는다. 그러므로, 소스 전극(SM)은 상기 공간에 소스 전극(SM)의 일부가 개재됨으로써, 제 2 도전형 월 영역(130)의 상면과 접촉하게 된다. 이와 같이, 소스 전극(130)은 소스 콘택 영역(130’)을 통해 제 2 도전형 웰 영역(130)과 전기적으로 연결될 수 있다.
이러한 소스 전극(SM)은 통상의 알루미늄 또는 알루미늄 합금일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
제 2 게이트 영역(150b)은 다수의 제 1 게이트 영역(150a) 중 일정영역으로서 구분되며, 제 1 게이트 영역(150a)과 연결될 수 있다. 즉, 제 2 게이트 영역(150b)은 다수의 제 1 게이트 영역(150a) 가운데 게이트 패드의 구성으로서 정의되는 영역이다. 제 2 게이트 영역(150b)은 도 1 및 도 2에 도시된 바와 같이, 제 1 도전형 드리프트 영역(120)의 상부 중 측부에 형성될 수 있으나, 이는 제 2 게이트 영역(150b)의 위치 구성에 대한 일례일 뿐이며, 제 1 도전형 드리프트 영역(120)의 상부 중 원하는 위치에 형성될 수 있다.
또한, 제 2 게이트 영역(150b)은 제 1_1 층간 절연막(160a)과 제 2_1 층간 절연막(160b)에 개재되어 형성될 수 있다. 여기서, 제 1_1 층간 절연막(160a)은 제 2 게이트 영역(150b) 및 게이트 전극(GM)과, 제 1 도전형 드리프트 영역(120) 및 제 2 도전형 웰 영역(130) 사이에 연속적으로 개재되어, 제 2 게이트 영역(150b) 및 게이트 전극(GM)을 제 1 도전형 드리프트 영역(120) 및 제 2 도전형 웰 영역(130)과 절연시킬 수 있다. 여기서, 제 1_1 층간 절연막(160a)은, 제 1 게이트 영역(150a) 중 제 2 게이트 영역(150b)을 구분하는 구성요소로서, 형성되는 위치에 따라 반도체 디바이스(100)에서 게이트 패드 영역이 정의될 수 있다.
제 2_1 층간 절연막(160b)은 제 2 게이트 영역(150b)을 둘러싸도록 형성되며, 그 상부에 게이트 콘택 영역(160b’)을 구비할 수 있다. 여기서, 게이트 콘택 영역(160b’)은, 제 2_1 층간 절연막(160b)의 상부에 형성된 게이트 컨택 홀을 통해 게이트 전극 물질이 충진됨으로써 게이트 전극(GM)이 제 2 게이트 영역(150b)의 상면과 전기적으로 접촉할 수 있도록 형성된 영역을 의미한다. 제 2_1 층간 절연막(160b)의 일부분(160b’’)은, 제 2 게이트 영역(150b) 사이 사이에 개재되어, 게이트 전극(GM)과 제 2 도전형 웰 영역(130) 사이를 절연할 수 있다.
이러한 제 2 게이트 영역(150b)은 도핑된 통상의 폴리실리콘(polysilicon)을 포함하여 형성될 수 있으며, 제 1_1 층간 절연막(160a)과 제 2_1 층간 절연막(160b)은 통상의 실리콘 산화막일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
게이트 전극(GM)은 제 2 게이트 영역(150b)을 덮도록 형성되며, 제 2 게이트 영역(150b)의 사이 부분은 제 1_1 층간 절연막(160a)에 의해 제 2 도전형 웰 영역(130)과 절연될 수 있다. 게이트 전극(GM)은 통상의 게이트 금속물질을 포함하여 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
한편, 제 2 도전형 웰 영역(130) 중 제 2 게이트 영역(150b) 및 제 1_1 층간 절연막(160a)의 하부에는 제 1 도전형 소스 영역(140)이 형성되지 않는다. 제 1 도전형 소스 영역(140)은 제 2 도전형 웰 영역(130) 중 제 1 게이트 영역(150a) 및 제 1_2 층간 절연막(160c)의 하부에만 형성될 수 있다. 이러한 이유는, 제 1 도전형 소스 영역(140)의 형성 과정에서, 상기 게이트 패드 영역을 블로킹(blocking)할 수 있는 패턴이 형성된 마스크를 이용하기 때문에, 제 2 도전형 웰 영역(130)으로의 n+ 형 이온주입이 차단되었기 때문이다. 이에 대한 보다 구체적인 내용은 반도체 디바이스의 제조 방법에 대한 실시예에서 후술하도록 한다.
한편, 본 실시예는 반도체 디바이스(100)가 플래나(planar) 타입으로 형성된 것을 설명하고 있으나, 이뿐만 아니라 트랜치(trench) 타입으로도 형성 가능하다.
도 3 및 도 4는 도 1의 변형예를 나타낸 반도체 디바이스(300, 400)의 평면도이다. 좀 더 구체적으로, 도 3은 게이트 패드 영역을 구성하는 게이트 전극(GM), 제 2 게이트(350b) 및 제 1_1 층간 절연막(360a)이 반도체 디바이스(300)의 모서리부에 형성된 예를 도시한 것이며, 도 4는 게이트 패드 영역을 구성하는 게이트 전극(GM), 제 2 게이트(450b) 및 제 1_1 층간 절연막(460a)이 반도체 디바이스(400)의 중앙부에 형성된 예를 도시한 것이다. 여기서, 도 3에 도시된 B-B’선을 따라 절취한 반도체 디바이스(300)의 단면도와 도 4에 도시된 C-C’선을 따라 절취한 반도체 디바이스(400)의 단면도는 도 2에 도시된 단면도의 구성과 동일하며, 동일 구성에 대해서는 유사한 도면 부호를 사용하였다.
한편, 도 4에 도시된 반도체 디바이스(400)의 경우, 중앙부에 게이트 패트 영역이 형성되므로, 게이트 패드 영역과 떨어진 부분으로도 전압이 잘 인가되도록 게이트 버스바 전극(GBM)이 형성될 수 있다. 게이트 버스바 전극(GBM)은 게이트 전극(GM)으로부터 연장된 형태에는, 그 하부 구조에는 제 2 게이트 영역, 제 1_1 층간 절연막 및 제 2_1 층간 절연막이 형성될 수 있으며, 이들은 게이트 전극(GM)의 하부 구조와 동일하므로, 이에 대한 상세한 설명은 생략한다.
이와 같이, 본 발명의 실시예에 따른 반도체 디바이스(100, 300, 400)는, 전체적인 구조를 변경하지 않고, 제 1_1 층간 절연막(160a, 360a, 460a)의 형성 위치만을 설계 변경함으로써 게이트 패드 영역의 위치를 자유롭게 변동할 수 있는 구조이다. 따라서, 본 발명의 실시예에 따른 반도체 디바이스는, 게이트 패드에 대한 각기 다른 위치가 요구되는 다양한 반도체 패키지의 적용 또는 저 소비전력을 갖기 위한 반도체 디바이스의 클립(clip)과 리본 본딩(ribbon bonding)에 유리하다.
이하, 첨부된 도면을 참조하여 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 순서를 나타낸 흐름도이다. 도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 나타낸 단면도이다.
도 5 및 도 6a 내지 도 6f를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조방법(S500)은, 제 1 층간 절연막 및 게이트 영역 형성 단계(S510), 제 2 도전형 웰 영역 형성 단계(S520), 제 1 도전형 소스 영역 형성 단계(S530) 및 제 2 층간 절연막 형성 단계(S540), 제 1 및 제 2 층간 절연막 에칭 단계(S550)를 포함한다. 더불어, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조방법(S500)은 게이트 콘택 홀 형성 단계(S560) 및 게이트 전극 및 소스 전극 형성 단계(미도시)을 더 포함할 수 있다.
제 1 층간 절연막 및 게이트 영역 형성 단계(S510)에서는, 도 6a에 도시된 바와 같이, 반도체 기판의 상면에 제 1 층간 절연막(660L)과, 제 1 층간 절연막(660L) 상에 다수의 게이트 영역(650)을 형성할 수 있다. 여기서 본 발명의 다른 실시예에 따른 반도체 기판은, 제 1 도전형 드레인 영역(610), 제 1 도전형 드레인 영역(610) 상에 형성된 제 1 도전형 드리프트 영역(620)을 포함할 수 있다. 더불어, 반도체 기판은 제 1 도전형 드레인 영역(610)의 하면에 형성된 드레인 전극(DM)을 포함할 수 있다.
제 1 도전형 드레인 영역(610)은 일례로 n+형 반도체 기판일 수 있다. 즉, 제 1 도전형 드레인 영역(610)은 인(P), 비소(As) 또는 안티모니(Sb)와 같은 15족의 불순물이 주입되어 형성된 n+형 반도체 기판일 수 있다.
드레인 전극(DM)은 제 1 도전형 드레인 영역(610)의 하면에 넓게 형성되며, 이는 솔더 등을 통하여 하부의 드레인 리드(또는 탑재판)에 전기적으로 접속된다. 이러한 드레인 전극(DM)은 통상의 금, 은, 팔라듐, 니켈, 솔더 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
제 1 도전형 드리프트 영역(620)은 제 1 도전형 드레인 영역(610) 상에 일정 두께와 농도를 갖도록 형성된 n- 에피텍셜 층일 수 있다. 제 1 도전형 드리프트 영역(620)의 농도와 두께는 반도체 디바이스에서 항복 전압과 온 저항을 결정하는 중요한 인자이다. 더불어, 제 1 도전형 드레인 영역(610)과 제 1 도전형 드리프트 영역(620)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.
제 1 층간 절연막(660L)은 도 6a에 도시된 바와 같이, 제 1 도전형 드리프트 영역(620) 상부 전면에 걸쳐 형성될 수 있다. 이러한 제 1 층간 절연막(660L)은 통상의 실리콘 산화막일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
게이트 영역(650)은, 도 6에 도시된 바와 같이, 제 1 층간 절연막(660L) 상에 형성되며, 도 1, 도 3 및 도 4에 도시된 바와 같이, 소정의 간격으로 서로 이격되어 형성된 스트라이프 셀 타입(stripe cell type) 부분과 상기 스트라이프 셀들을 서로 연결하는 클로즈드 셀 타입(closed cell type) 부분으로 이루어질 수 있다. 이러한 게이트 영역(650)은 도핑된 통상의 폴리실리콘(polysilicon)을 포함하여 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
제 2 도전형 웰 영역 형성 단계(S520)에서는, 도 6b에 도시된 바와 같이, 제 1 도전형 드리프트 영역(620)의 상부 중 그 중 다수의 게이트 영역(650)의 사이 사이에 다수의 제 2 도전형 웰 영역(630)을 형성할 수 있다. 여기서, 제 2 도전형 웰 영역(630)은 제 1 도전형 드리프트 영역(620)의 상면으로부터 하부 방향을 향해 일정 깊이로 대략 스트라이프 셀 타입(stripe cell type) 또는 상기 스트라이프 셀들이 서로 연결된 클로즈드 셀 타입(closed cell type)으로 형성될 수 있다. 예를 들어, 제 2 도전형 웰 영역(630)은 붕소와 같은 p형 불순물이 제 1 도전형 드리프트 영역(620)의 상면으로부터 하부 방향을 따라 대략 스트라이프 셀 타입(stripe cell type) 또는 상기 스트라이프 셀들이 서로 연결된 클로즈드 셀 타입(closed cell type)으로 이온 주입 및 확산되어 형성될 수 있다. 제 2 도전형 웰 영역(630)은 복수 개로 구성될 수 있으며, 각각은 수평 방향으로 일정한 간격을 두고 전기적으로 분리된 형태를 갖는다. 한편, 상기 p형 불순물은, 제 1 층간 절연막(660L)의 두께가 매우 얇기 때문에, 제 1 도전형 드리프트 영역(620)으로의 주입 및 확산이 가능하다.
제 1 도전형 소스 영역 형성 단계(S530)에서는, 도 6c에 도시된 바와 같이, 제 2 도전형 웰 영역(630) 내에 n형의 이온을 주입하여 다수의 제 1 도전형 소스 영역(640)을 형성할 수 있다. 예를 들어, 제 1 도전형 소스 영역(640)은 n+ 형 이온이 제 2 도전형 웰 영역(630)의 상면으로부터 하부 방향을 따라 대략 사다리 형태로 주입 및 확산되어 형성될 수 있다. 더불어, 제 1 도전형 소스 영역(640)은 인접한 다른 열의 제 1 도전형 소스 영역(640)과 수평 방향으로 중첩되지 않게 배열될 수 있다. 단, 제 1 도전형 소스 영역 형성 단계(S530)에서는, 제 1 도전형 드리프트 영역(620) 상부 중 일정영역(30)이 차단되도록 소정의 패턴이 형성된 마스크를 이용하여, 일정영역(30)에는 제 1 도전형 소스 영역(640)이 형성되지 않도록 한다. 여기서, 일정영역(30)이란 반도체 디바이스(600)의 게이트 패드가 형성될 영역을 의미한다.
제 2 층간 절연막 형성 단계(S540)에서는 도 6d에 도시된 바와 같이, 게이트 영역(650)을 덮도록 제 2 층간 절연막(660H)을 형성할 수 있다. 이러한 제 2 층간 절연막(660H)은 통상의 실리콘 산화막일 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
제 1 및 제 2 층간 절연막 에칭 단계(S550)에서는 도 6e에 도시된 바와 같이, 게이트 영역(650)이 제 1 게이트 영역(650a)과 제2 게이트 영역(650b)으로 구분되도록 제 1 층간 절연막(660L)과 제 2 층간 절연막(660H)을 에칭할 수 있다.
제 2 게이트 영역(650b)은 게이트 영역(650) 중 게이트 패드 형성영역(30)으로서 구분되는 영역이며, 제 1 게이트 영역(650a)은 제2 게이트 영역(650b) 이외의 영역으로 정의할 수 있다. 또한, 제 1 층간 절연막(660L)과 제 2 층간 절연막(660H)의 에칭 공정에 의해, 제 1 층간 절연막(660L)은 제 1_1 층간 절연막(660a)과 제 1_2 층간 절연막(660c)으로 각각 나누어지며, 제 2 층간 절연막(660H)은 제 2_1 층간 절연막(660b)과 제 2_2 층간 절연막(660d)으로 각각 나누어질 수 있다.
제 1_1 층간 절연막(660a)은, 제 2 게이트 영역(650b)과 제 1 드리프트 영역(620) 사이에서 연속적으로 개재되며, 게이트 패드 형성영역(30)을 정의할 수 있다. 제 1_2 층간 절연막(660c)은 제 1_1 층간 절연막(660a) 및 제2 게이트 영역(650b)을 덮을 수 있다. 제 2_1 층간 절연막(660b)은, 제 1 게이트 영역(650a) 각각의 하부와 제 1 드리프트 영역(620) 사이에 개재되며, 제 2_2 층간 절연막(660d)은 제 1 게이트 영역(650a) 각각을 둘러싸도록 형성될 수 있다. 여기서, 상기 에칭 공정(S550)에 의해 제 1 게이트 영역(650a)의 사이 사이 그리고, 제 1 게이트 영역(650a)과 제2 게이트 영역(650b) 사이에는 제 2_1 층간 절연막(660b)과 제 2_2 층간 절연막(660d)이 존재하지 않는다.
게이트 콘택 홀 형성 단계(S560)에서는 도 6e에 도시된 바와 같이, 제 2_1 층간 절연막(660b)에 다수의 게이트 콘택 홀(660b’)을 형성할 수 있다. 게이트 콘택 홀(660b’)은 후술하는 게이트 전극(GM)이 제 2 게이트 영역(650b)에 접속될 수 있도록 하는 연결 통로의 역할을 할 수 있다.
게이트 전극 및 소스 전극 형성 단계(미도시)에서는 도 6f에 도시된 바와 같이, 제 2 게이트 영역(650b)을 덮도록 게이트 패드 형성영역(30)에 게이트 전극(GM)을 형성할 수 있다. 게이트 전극(GM)은, 제 1_1 및 제 2_1 층간 절연막(660a, 660b)에 의해 제 2 도전형 웰 영역(630)과 절연되며, 다수의 게이트 콘택 홀(660b’)을 통해 제 2 게이트 영역(650b)과 전기적으로 접촉될 수 있다. 이러한 게이트 전극(GM)은 통상의 게이트 금속물질을 포함하여 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
소스 전극(SM)은 제 1 게이트 영역(650a)을 덮도록 형성될 수 있다. 소스 전극(SM)의 일부분은 제 1 게이트 영역(650a)의 사이 사이에 존재하는 소스 콘택 영역(630’)을 통해 제 2 도전형 웰 영역(630)의 상면과 접촉할 수 있다. 여기서, 소스 콘택 영역(630’)은 제 1 게이트 영역(650a)이 이격되어 마련된 공간일 수 있으며, 소스 전극(SM)은 상기 공간에 소스 전극(SM)의 일부가 개재됨으로써, 제 2 도전형 월 영역(630)의 상면과 접촉하게 된다. 이와 같이, 소스 전극(630)은 소스 콘택 영역(630’)을 통해 제 2 도전형 웰 영역(630)과 전기적으로 연결될 수 있다. 이러한 소스 전극(SM)은 통상의 알루미늄 또는 알루미늄 합금일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
본 발명의 다른 실시예에 따르면, 반도체 디바이스의 전체적인 구조를 변경하지 않고, 제 1_1 층간 절연막(660a)의 형성 위치만을 설계 변경함으로써, 예를 들어 도 3 및 도 4에 도시된 바와 같이 게이트 패드 영역의 위치를 자유롭게 변동할 수 있다. 이에 따라, 게이트 패드에 대한 각기 다른 위치가 요구되는 다양한 반도체 패키지의 적용 또는 저 소비전력을 갖기 위한 반도체 디바이스의 클립(clip)과 리본 본딩(ribbon bonding)에 유리한 반도체 디바이스를 제조할 수 있다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스 및 반도체 디바이스의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 300, 400: 반도체 디바이스
110, 610: 제 1 도전형 드레인 영역
120, 620: 제 1 도전형 드리프트 영역
130, 630: 제 2 도전형 웰 영역
140, 640: 제 1 도전형 소스 영역
150a, 650a: 제 1 게이트 영역
150b, 650b: 제 2 게이트 영역
160a, 660a: 제 1_1 층간 절연막
160b, 660b: 제 1_2 층간 절연막
160b’, 660b’: 게이트 콘택 영역
160c, 660c: 제 2_1 층간 절연막
160d, 660d: 제 2_2 층간 절연막
GM: 게이트 전극
SM: 소스 전극
DM: 드레인 전극

Claims (14)

  1. 제 1 도전형 드레인 영역, 제 1 도전형 드리프트 영역, 다수의 제 2 도전형 웰 영역, 다수의 제 1 도전형 소스 영역 및 다수의 제 1 게이트 영역을 구비하는 반도체 디바이스에 있어서,
    상기 제 1 게이트 영역 중 일정영역으로서 구분되는 제 2 게이트 영역;
    상기 제 2 게이트 영역과 접속된 게이트 전극; 및
    상기 제 2 게이트 영역 및 상기 게이트 전극을 상기 제 1 도전형 드리프트 영역 및 상기 제 2 도전형 웰 영역과 절연시키는 제 1 층간 절연막을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 도전형 소스 영역은 상기 제 2 도전형 웰 영역 중 상기 제 1 게이트 영역의 하부에만 형성된 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 층간 절연막은 상기 제 2 게이트 영역 및 상기 게이트 전극과, 상기 제 1 도전형 드리프트 영역 및 상기 제 2 도전형 웰 영역의 사이에 형성된 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 2 게이트 영역을 둘러싸며, 게이트 콘택 홀을 구비한 제 2 층간 절연막을 더 포함하고,
    상기 게이트 전극은 상기 게이트 콘택 홀을 통해 상기 제 2 게이트 영역과 접속된 것을 특징으로 하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 2 층간 절연막의 일부분은, 상기 제 2 게이트 영역 사이 사이에 개재되어, 상기 게이트 전극과 상기 제 2 도전형 웰 영역 사이를 절연하는 것은 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 2 게이트 영역 및 상기 제 1 층간 절연막은 상기 제 1 도전형 드리프트 영역의 상부 중 측부, 모서리부 및 중앙부 중 적어도 어느 하나의 위치에 형성된 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 게이트 영역, 상기 제 2 게이트 영역, 상기 제 2 도전형 웰 영역 및 상기 제 1 도전형 소스 영역은 스트라이프 타입으로 형성된 것을 특징으로 하는 반도체 디바이스.
  8. 반도체 기판 상면에 제 1 층간 절연막과, 상기 제 1 층간 절연막 상면에 다수의 게이트 영역을 각각 형성하는 단계;
    상기 반도체 기판 상부에 다수의 제 2 도전형 웰 영역을 형성하는 단계;
    상기 제 2 도전형 웰 영역에 다수의 제 1 도전형 소스 영역을 형성하되, 소정의 마스크를 이용하여 일정영역에 상기 제 1 도전형 소스 영역이 형성되지 않도록 상기 제 1 도전형 소스 영역을 형성하는 단계;
    상기 게이트 영역을 덮도록 제 2 층간 절연막을 형성하는 단계; 및
    상기 게이트 영역이 상기 일정영역 이외의 제 1 게이트 영역과, 상기 일정영역 내의 제 2 게이트 영역으로 구분되도록 상기 제 1 층간 절연막과 상기 제 2 층간 절연막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 게이트 영역의 일부가 노출되도록 상기 제 2 층간 절연막에 게이트 콘택 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제 8 항에 있어서,
    상기 게이트 콘택 홀을 통해 상기 제 2 게이트 영역과 접속되는 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 게이트 영역을 덮도록 소스 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 8 항에 있어서,
    상기 제 1 층간 절연막과 상기 제 2 층간 절연막을 에칭하는 단계에서, 상기 제 1 층간 절연막과 상기 제 2 층간 절연막 중 상기 제 1 게이트 영역 사이 사이 부분, 및 상기 제 1 게이트 영역과 상기 제 2 게이트 영역 사이 부분을 에칭하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 8 항에 있어서,
    상기 제 2 게이트 영역 및 상기 제 1 층간 절연막은 상기 반도체 기판의 상부 중 측부, 모서리부 및 중앙부 중 적어도 어느 하나의 위치하도록 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 8 항에 있어서,
    상기 제 1 게이트 영역, 상기 제 2 게이트 영역, 상기 제 2 도전형 웰 영역 및 상기 제 1 도전형 소스 영역은 스트라이프 타입으로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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