KR20150058519A - 게르마늄이 풍부한 활성층들 및 도핑된 천이층들을 갖는 반도체 디바이스들 - Google Patents

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윌리 라츠매디
반 에이치. 레
라비 필라리세티
제시카 에스. 카치안
마르크 씨. 프렌치
아론 에이. 버드레비치
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Abstract

Ge가 풍부한 디바이스층들을 갖는 반도체 디바이스 스택들 및 그로부터 제조되는 디바이스들. Ge가 풍부한 디바이스층이 기판 위에 배치되고, p-타입 도핑된 Ge 에치 억제층(예를 들어, p-타입 SiGe)가 그 사이에 배치되어, 디바이스층보다 Si가 풍부한 희생 반도체층의 제거 동안 Ge가 풍부한 디바이스층의 에치를 억제한다. 수성 하이드록사이드 화학반응들과 같은, 웨트 에칭제들에서의 Ge의 용해의 속도는, 반도체막 스택에 매립형 p-타입 도핑된 반도체층을 도입하는 것에 의해 극적으로 감소될 수 있어, Ge가 풍부한 디바이스층들에 대한 에칭제의 선택성을 향상시킨다.

Description

게르마늄이 풍부한 활성층들 및 도핑된 천이층들을 갖는 반도체 디바이스들{SEMICONDUCTOR DEVICES WITH GERMANIUM-RICH ACTIVE LAYERS ＆ DOPED TRANSITION LAYERS}
본 발명의 실시예들은 반도체 디바이스들, 특히, 게르마늄(Ge) 활성층들을 갖는 반도체 디바이스들의 분야에 관한 것이다.
과거 수십 년 동안, 집적 회로들에서 특징들의 스케일링은 반도체 칩 상에 기능 유닛들의 증가된 밀도를 가능하게 해왔다. 예를 들어, 트랜지스터 사이즈를 축소하는 것은 칩 상에 증가된 수의 메모리 디바이스들의 통합을 감안하여, 용량이 증가된 제품들의 제조에 이르게 한다.
집적 회로 디바이스들을 위한 FET들(Field Effect Transistors)의 제조에서, 실리콘 이외의 반도체형 결정 재료들이 유리할 수 있다. 이러한 재료 중 하나의 일 예는 Ge이며, 이는, 높은 차지 캐리어(홀) 이동성, 밴드 갭 오프셋, 상이한 격자 상수 및 실리콘과 합금되어 SiGe의 반도체형 2원 합금을 형성하는 능력 등과 같이 실리콘에 비해 다수의 잠재적으로 유리한 특징들을 제공하지만, 이에 제한되는 것은 아니다.
현대 트랜지스터 설계들에서 Ge의 사용으로 인한 문제점 중 하나는, 수년에 걸쳐 적극적으로 스케일링된 실리콘 FET들에 대해 현재 달성되는 극도로 미세한 특징들(예를 들어, 22nm 및 그 아래)이 Ge에서는 현재 달성하기 곤란하여, 덜-적극적으로 스케일링된 형태들로 구현될 때 종종 잠재적 재료-기반 성능이 세척을 행하게 한다는 점이다. 스케일링에서의 어려움은 Ge의 재료 속성에, 보다 구체적으로는 SiGe을 에칭하는 어려움에 관련되는 것으로, 이는 Ge 활성층(예를 들어, 트랜지스터 채널층)과 하부 실리콘 기판 재료 사이의 중간층으로서 종종 채택되고, 미세하게 인쇄된 Ge 활성층 특징을 침식하지 않고 SiGe를 제거하도록 Ge에 대해 충분한 선택성(selectivity)을 갖는다.
SiGe:Ge 에치 선택성을 가능하게 하는 재료 스택 아키텍처들 및 에칭 기술들이 따라서 유리하다.
도 1a는, 본 발명의 일 실시예에 따라, 델타-도핑된 p-타입 천이층 위에 배치되는 게르마늄 디바이스층을 포함하는 반도체층 스택의 단면도를 도시한다.
도 1b는, 본 발명의 일 실시예에 따라, 델타-도핑된 p-타입 천이층을 포함하는 반도체층 스택의 도펀트 농도 깊이 프로필의 그래프를 도시한다.
도 2a 및 2b는, 본 발명의 일 실시예에 따라, 도 1a에 도시된 반도체층 스택의 로컬 성장의 단면도들을 도시한다.
도 3a 및 3b는, 본 발명의 다른 실시예에 따라, 도 1a의 반도체 스택을 채택하는 평면형 반도체 디바이스의 제조시 단면도들을 도시한다.
도 4a-4c는, 본 발명의 실시예들에 따라, 도 1a의 반도체 스택을 채택하는 비-평면형 반도체 디바이스들을 제조하는 방법에서의 다양한 작업들을 나타내는 사시도들을 도시한다.
도 5a는, 본 발명의 일 실시예에 따라, 도 1a의 반도체 스택을 채택하는 나노와이어 또는 나노리본 반도체 디바이스의 등축 단면도를 도시한다.
도 5b는, 본 발명의 일 실시예에 따라, 도 5a의 나노와이어-기반 반도체 구조의 단면 채널도를 도시한다.
도 5c는, 본 발명의 일 실시예에 따라, 도 5a의 나노와이어-기반 반도체 구조의 단면도를 도시한다.
도 6a-6d는, 본 발명의 일 실시예에 따라, p-도핑된 천이층 위에 배치되는 게르마늄 디바이스층을, 공정에서의 일 지점에서 적어도, 갖는 나노와이어 반도체 디바이스를 제조하는 방법에서의 여러 작업들을 나타내는 등축 단면도들이다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
도핑된 반도체 천이층들 위에 배치되는 Ge이 풍부한 활성층을 갖는 반도체 디바이스들이 설명된다. 이하의 설명에서는, 다수의 상세들이 제시된다. 그러나, 이러한 특정 상세들 없이도 본 발명이 실시될 수 있다는 점이 기술분야의 숙련된 자에게는 명백할 것이다. 일부 경우들에서는, 본 발명을 불명료하게 하는 것을 회피하기 위해서, 잘-알려진 방법들 및 디바이스들이 상세히 보다는 오히려 블럭도 형태로 보여진다. 본 명세서 전반에 걸쳐 "일 실시예"라는 언급은, 해당 실시예와 관련하여 설명되는 특정 특징, 구조, 기능 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 점을 의미한다. 따라서, 본 명세서 전반에 걸쳐 도처에서 "일 실시예에서"라는 문구의 출현이 반드시 본 발명의 동일한 실시예를 말하는 것은 아니다. 또한, 특정 특징, 구조, 기능 또는 특성은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예와 제2 실시예가 서로 배타적이지 않은 임의의 곳에서 제1 실시예가 제2 실시예와 조합될 수 있다.
"연결된(coupled)" 및 "접속된(connected)"이라는 용어들은 그들의 파생어와 함께, 본 명세서에서 구성요소들 간의 구조적 관계들을 설명하기 위해 사용될 수 있다. 이 용어들은 상호 동의어로서 의도된 것이 아님이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속된"이란 2 이상의 엘리먼트들이 상호 직접적인 물리적 또는 전기적 접촉을 이루는 것을 나타내는데 사용될 수 있다. "연결된"이란 2 이상의 엘리먼트들이 직접적인 또는 간접적인(이들 사이에 다른 개재된(intervening) 요소들을 갖고) 물리적 또는 전기적으로 상호 접촉을 이루고, 및/또는 2 이상의 엘리먼트들이 상호 협조하거나 또는 상호작용(예를 들어, 인과관계와 같이)하는 것을 나타내는데 사용될 수 있다.
본 명세서에 사용되는 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"라는 용어들은 하나의 재료 층 또는 구성요소의 다른 층들 또는 구성요소들에 대한 상대적인 위치를 말한다. 예를 들어, 다른 층 위에(상위에) 또는 아래에 배치되는 하나의 층은 다른 층과 직접 접촉을 이룰 수 있거나 또는 하나 이상의 개재된 층들을 가질 수 있다. 또한, 2개의 층들 사이에 배치되는 하나의 층은 2개의 층들과 직접 접촉을 이룰 수 있거나 또는 하나 이상의 개재된 층들을 가질 수 있다. 대조적으로, 제2 층 "상"의 제1 층은 제2 층과 직접 접촉을 이룬다. 유사하게, 명백하게 달리 언급되지 않으면, 2개의 특징들 사이에 배치되는 하나의 특징은 인접한 특징과 직접 접촉을 이룰 수 있거나 또는 하나 이상의 개재된 특징들을 가질 수 있다.
본 명세서에 설명되는 하나 이상의 실시예들은, 천이층을 더 채택하는 Ge-on-Si(Germanium-on-Silicon) 기판 디바이스 아키텍처를 채택하는데, 이는, Ge가 풍부한 디바이스층과 Si 기판 사이에 배치되고, 디바이스층보다 상대적으로 Ge가 덜 포함되는 디바이스 스택의 다른 반도체층들을 제거하는데 채택되는 에칭제들에 대해 Ge가 풍부한 디바이스층의 저항성을 향상시키도록 도핑된다.
실시예들에서 p-타입 도핑된 반도체 천이층은 Ge가 풍부한 디바이스층과 Si 기판 사이에 배치된다. 이러한 배치들은 평면형 디바이스들, 핀(fin) 또는 트라이-게이트(tri-gate) 기반 디바이스들, 및 게이트-올-어라운드(gate-all-around) 디바이스들(예를 들어, 나노와이어 디바이스들)과 같이 게르마늄-기반 트랜지스터들의 형성에 활용될 수 있다. 보다 구체적으로, 하나 이상의 실시예들은 Ge/SiGe, Ge/Si, SiGe/SiGe 또는 SiGe/Si 다층 스택들로부터 직사각형 Ge 함유 나노와이어들 또는 나노리본들의 릴리스를 수행하는 것에 관한다.
본 명세서에서 설명되는 하나 이상의 실시예들은, p-타입의 δ-도핑된 매립형 반도체층을 이용하여, 상대적으로 Ge 함유량이 더 낮은(즉, 디바이스층보다 Si이 더 풍부한) 하나 이상의 SiGe(또는 순수 Si) 층들과 같은, 기타 재료들을 반도체 디바이스 스택으로부터 제거하는데 유용한 특정 웨트 에칭제들에 대한 상부의 Ge가 풍부한 디바이스층의 저항성을 강화하고, 이에 의해 순수 Ge 또는 Ge이 더 풍부한 SiGe의 디바이스층 쪽으로의 에치 공정 선택성을 향상시킨다. 실시예들에서, p-타입 도핑된 매립형 층의 존재는, (예를 들어, 게이트-올-어라운드 또는 나노와이어/나노리본 디바이스들에 대한) Ge 디바이스층 언더컷 및/또는 릴리즈 공정들 동안 채택되는 SiGe의 웨트 에칭제들에 대한 Ge가 풍부한 디바이스 층의 저항성을 향상시고, 이에 의해 미세한 Ge이 풍부한 나노와이어 지오메트리들을 보존하는 것이 발견되었다.
발명자들은, 노출된 Ge층(또는 상대적으로 Ge가 더 풍부한 SiGe층)에서 표면 원자들의 산화 상태에 민감한 특정 웨트 에칭제에 대하여, 반도체막 스택에 매립형 p-타입 도핑된 반도체층을 도입하면 Ge의 용해가 극적으로 감소될 수 있다는 점을 발견하였다. 이론에 얽매이는 것은 아니지만, Ge가 풍부한 디바이스층(들)의 향상된 에치 저항성은 현재, 적어도 일부는, Ge가 풍부한 디바이스층내의 전하들 및 전자 상태들이 p-타입 도핑된 매립층에서의 것들에 의해 변형되고, 이에 의해 Ge의 용해에 영향을 주는 갈바닉 공정들을 변경하는 것에 의한, Ge가 풍부한 디바이스층과 매립형 p-타입 도핑층 사이의 갈바닉 결합(galvanic coupling) 덕분이다. 에칭제에 노출되는 Ge가 풍부한 디바이스층과 매립형 p-타입 도핑층 사이의 재료층들이 도핑되어 있지 않은 곳에서(즉, 본질적 도핑 농도), p-타입 도핑층은 디바이스층들 아래에서 저지될 수 있고(예를 들어, 50-100nm 또는 그 이상), 예를 들어, SiGe의 웨트 에칭제에 노출될 때 상부의 Ge가 풍부한 반도체 디바이스층의 에치를 여전이 억제할 수 있다.
하나 이상의 실시예들에서는, p-타입의 δ-도핑된 매립층이 반도체 디바이스 스택의 n-타입 서브-채널 누설 억제층 위에 배치되고, 이 또한 δ-도핑층일 수 있다. p-타입 도핑층이 n-타입 도핑된 누설 억제층 위에 배치되는 곳에서, 도핑된 재료의 조각들은 도핑 다이폴(dipole)을 형성할 수 있다. 도핑 다이폴로부터 초래되는 도전 대역 불연속성들과 관련되는 정류 특성들 또한 관찰되는 Ge 에치 억제에서 역할을 할 수 있다. Ge가 풍부한 디바이스층과 매립형 p-타입 도핑층 사이의 재료층들이 도핑되어 있지 않으면(예를 들어, 진성임), 이동 전하를 보장하는 도펀트 농도를 갖는 δ-도핑된 p-타입 도핑층이 하부 n-타입 도핑된 누설 억제층에 의해 완전히 공핍되어, p-타입 도핑층의 존재가 FET 디바이스의 소스와 드레인 사이의 서브-채널 누설을 해롭게 상승시키지 않으므로, Ge 에치 억제가 또한 달성될 수 있다. 실시예들에서, p-타입의 δ-도핑된 매립층은, (예를 들어, Ge에 대해 선택적인 SiGe의 에칭에 후속하는) 열 공정 동안 이동/확산(migration/diffusion)을 겪을 수 있고 15nm 보다 많이 분산될 수 있지만, 그럼에도 불구하고 누설 억제층에서 n-타입 도펀트를 완전히 보상하지 않고, 제조 동안의 Ge 에치 억제 및 완성된 FET 디바이스에서의 누설의 억제 양자 모두를 가능하게 한다.
도 1a는, 본 발명의 일 실시예에 따라, 델타-도핑된 천이층 위에 배치되는 Ge 디바이스층을 포함하는 반도체층 스택(100)의 단면도를 도시한다. 도시된 바와 같이, 반도체 디바이스 스택(100)은, (예를 들어, 실리콘 웨이퍼의 일부와 같이) Si(silicon) 기판(104) 위에 성장되는 (압축 응력을 받는 게르마늄층과 같은) Ge(germanium)-기반 디바이스층 스택(108)을 포함한다.
기판(104)은 스택(100)에서 반도체층들의 제조를 견뎌낼 수 있고 결정 성장에 대한 씨딩층(seeding layer)으로서의 역할을 할 수 있는 임의의 반도체 재료로 구성될 수 있다. 일 실시예에서, 기판(104)은 반도체 산업에서 통상 사용되는 P-타입 실리콘 기판과 같은 벌크 기판이다. 일 실시예에서, 기판(104)은, 이에 제한되는 것은 아니지만, 인, 비소, 붕소 또는 이들의 조합과 같은 전하 캐리어로 도핑되는 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄층으로 구성된다. 일 실시예에서는, 기판(104)에서 실리콘 원자들의 농도가 97%보다 높거나, 또는 대안적으로, 도펀트 원자들의 농도가 1%보다 낮다. 다른 실시예에서, 기판(104)은, 예를 들어, 붕소 도핑된 벌크 실리콘 단결정질 기판 위에 성장되는 실리콘 에피택셜층과 같이, 별개의 결정질 기판 위에 성장되는 에피택셜층으로 구성된다. 기판(104)은 또한 벌크 결정 기판과 에피택셜층 사이에 배치되어, 예를 들어, 실리콘-온-인슐레이터(silicon-on-insulator) 기판을 형성하는 절연층을 포함할 수 있다. 일 실시예에서, 절연층은, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물 또는 고유전율(high-k) 유전체층과 같은 재료로 구성되지만, 이에 제한되는 것은 아니다. 기판(104)이 대안적으로는 III-V족 재료로 구성될 수 있다. 일 실시에에서, 기판(104)은, 갈륨 질화물, 갈륨 인화물, 갈륨 비소, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비소, 알루미늄 갈륨 비소, 인듐 갈륨 인화물 또는 이들의 조합과 같은 III-V족 재료로 구성되지만, 이에 제한되는 것은 아니다. 다른 실시예에서, 기판(104)은, III-V족 재료, 및 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은 전하-캐리어 도펀트 도펀트 원자들로 구성되지만, 이에 제한되는 것은 아니다.
Ge가 풍부한 디바이스층 스택(108)은 하나 이상의 Ge 디바이스 층들을 포함할 수 있지만, 도 1a에는 제1 Ge가 풍부한 디바이스층(108A)만 도시된다. 예시적인 실시예에서, Ge가 풍부한 디바이스층(108A)의 두께는 5-15nm의 범위이고 본질적으로 순수 Ge으로 구성된다(즉, 일부 진성 레벨(intrinsic level) 도펀트들이 존재할 수 있다). Si 기판(104)과 Ge가 풍부한 디바이스층 스택(108) 사이에는 Ge과 Si 사이의 열 및/또는 격자 부정합을 수용하는 SiGe(silicon germanium) 버퍼층 스택(106)(예를 들어, 약 0.5-1μm의 Si0 . 7Ge0 .3의 제1 층(106A) 및 약 0.3-1μm의 Si0 . 3Ge0 .7로 구성되는 제2 층(106B)을 더 포함함)이 배치된다. 대안적으로, 버퍼층 스택(106)은, Ge 조성이 등급화된(예를 들어, 30% 내지 70%) SiGe, 또는 Ge 농도가 다른 다층의 SiGe, 또는 이러한 다양한 타입들의 버퍼층 구조들의 임의의 조합들을 포함할 수 있다. 예시적인 실시예에서, 버퍼층 스택(106)은, 버퍼층 스택(106) 바로 위에 또는 그 상에 천이층 스택(107)이 더 배치되는 상태로, Si 기판(104)의 바로 위에, 또는 직접 그 상에서, 또한 Si 기판(104)과 디바이스층 스택(108) 사이에 배치된다.
천이층 스택(107)은 n-타입 도핑된 SiGe층(107A)(예를 들어, 인(phosphorous)이 느슨하게 도핑된 Si0 . 3Ge0 .7의 층)을 포함한다. 예시적인 실시예에서, n-타입 도핑된 SiGe층(107A)은 도펀트 농도가 1e17-1e19 원자들/cm3인, 바람직하게는 적어도 1e18cm-3인 5-20nm의 두께를 갖는다. 인 및 비소와 같은 기타 n-타입 도펀트들은 SiGe 및 Ge에서 빠르게 확산하기 때문에, n-타입 도핑된 SiGe 층(107A)이 Ge 디바이스층 스택(108)으로부터 저지되어 Ge 디바이스층 스택(108)으로의 N-타입 도펀트들의 진입을 감소시킨다. 예를 들어, n-타입 도핑된 SiGe 층(107A)은, 느슨한 진성 Si0 . 3Ge0 .7로 구성되는 반도체층(107C)에 의해 분리되는, Ge 디바이스층(108) 아래에 25-100nm일 수 있다. 대안적으로, 디바이스층(108)이 "오프(off)" 또는 비도통 상태에 있는 동안, 쇼트 채널 효과들 및/또는 누설을 더욱 개선하기 위해서, 반도체층(107C)은 강화된 확산 배리어로서 도핑되어 있지 않은 Si층 또는 상대적으로 게르마늄 농도가 낮은(예를 들어, < 7% Ge) SiGe 층일 수 있다(또는 진성 Si0 . 3Ge0 . 7의 .두께 이외에 이를 더 포함할 수 있다). 반도체층(107A)의 총 두께는 따라서 상당히 변할 수 있다.
천이층 스택(107)은 p-타입 도핑된 SiGe층(107B)(예를 들어, 느슨한 Si0.3Ge0.7의 층)을 더 포함한다. 예시적인 실시예에서, p-타입 도핑된 SiGe층(107B)은 시트 전하(sheet charge)의 2-D 조각에 근사하는 δ-도핑층이다. 이러한 실시예들에서, p-타입 도핑된 SiGe층(107B)은 5-15nm의 두께를 갖고, 천이층 스택(107)의 에피택셜 성장 동안 현장(in-situ) 도핑을 통해 달성될 수 있다. 더 두꺼운 두께 또한 가능할 수 있지만, n-타입 도핑층(107A)를 완전히 보상하지 않도록 제한된다. 예시적인 실시예에서, p-타입 도핑된 SiGe층(107B)은 5e17 내지 1e19cm-3인, 바람직하게는 적어도 1e18cm-3인 도핑을 갖는다. p-타입 도펀트 종이 예시적인 실시예에서는 붕소이지만, 기타 p-타입 도펀트 종이 유사하게 수행하는 것으로 예상될 수 있다.
도 1b는, 본 발명의 일 실시예에 따라, SiGe층(107A)과 같은, n-타입 도핑된 누설 억제층 위에 배치되고, 층(107B)와 같은, δ-도핑된 p-타입 SiGe 천이층을 포함하는 반도체층 스택의 도펀트 농도 깊이 프로필의 그래프를 도시한다. 도시된 도펀트 농도 깊이 프로필은 "어닐된(as-annealed)" 상태와는 대조적으로 반도체 스택의 "성장된(as-grown)" 상태를 나타낸다. 도 1b에 도시된 바와 같이, "107B"로서 표시되는 붕소-도핑된 SiGe 천이층은 깊이의 약 15nm 범위에 대해 2e18cm-3을 초과하고 적어도 1e18cm-3의 δ-도핑에 근사하는 붕소 농도를 갖는다. "107A"로 표시되는 깊이 범위를 갖고 약 1e18cm-3에 도달하는 인 도핑은 SiGe 천이층 n-타입 도핑된 누설 억제층에 대응한다. 도 1b에 도시된 바와 같이, 인 도핑층(107A)은, 붕소 도핑층(107B)보다 두꺼운 두께를 갖고, 붕소 도핑층(107B)보다 더 등급화된다(즉, δ-도핑되지 않음).
실시예들에서, p-타입 SiGe 천이층은 의도하지 않게 도핑된(예를 들어, 진성 도핑된) SiGe층 만큼 하부 n-타입 SiGe 천이층으로부터 이격된다. 이러한 스페이서층은, 도 1a에서 107A'로 표시되고, 성장 챔버(growth chamber)가 n-타입과 p-타입 도펀트 사이에서 전환하는 성장 비율 역학 및 속도에 의존하는 최소 두께(예를 들어, 2-5nm)이다. 스페이서층(107A')은 n-타입 도펀트의 종료 이후 p-타입 도펀트가 도입되기 이전에 성장되는 SiGe(예를 들어, Si0.3Ge0.7)이다. 스페이서층(107A')의 유효 도핑이 도 1b에 일 실시예에 대해서 도시되고, 여기서 붕소 및 인 도핑 레벨들 양자 모두는 5e17cm-3 미만이다. 실시예들에서, 스페이서층(107A')은 2-5nm의 두께를 갖는다. 이 범위의 상단에서의 실시예들에 대해서, 층(107A, 107A' 및 107B)은 적어도 p-타입층이 δ-도핑층인 p-i-n δ-도핑된 구조로서 특징화될 수 있다.
실시예에 따라, 반도체 스택(100)은, 기판의 전체 영역 위에 배치되는 "글로벌(global)" 필름 스택이거나(예를 들어, 도 1a의 기판(104)이 전체 웨이퍼를 나타냄), 또는 기판의 특정 부분들 위에만 배치되는 "로컬(local)" 필름 스택(예를 들어, 도 1a의 기판(104)이 웨이퍼의 적은 부분을 나타냄)일 수 있다. 다른 실시예에서, 반도체 스택(100)은 CVD 및 MBE(Molecular Beam Epitaxy)와 같이 SiGe 재료들에 적합한 것으로 알려진 임의의 에피틱시 기술로 형성될 수 있지만, 이에 제한되는 것은 아니다. 본 명세서에 채택되는 바와 같이, "에피택셜(epitaxial)"층은 씨딩 표면에 의해 레지스트리 내에 있다(예를 들어, 씨딩 표면의 결정도의 결과로서 선호되는 결정 배향을 가짐). 도 2a 및 2b는, 도 1a에 도시된 반도체층 스택이 ART(Aspect Ratio Trapping) 덕분에 성장되는 하나의 로컬 성장 실시예의 단면도를 도시한다.
도 2a에 도시된 바와 같이, 트렌치 바닥에서 반도체 씨딩 표면이 노출되는 트렌치(260)를 정의하는 측벽들(250)을 고립 유전체가 갖는다. 도 2b에 도시된 바와 같이, 결정질 반도체의 로컬이며 선택적인 에피택셜 성장은, (예를 들어, 기판(104)에 대해 설명된 속성들을 갖는) 기판(204) 상에 배치되는 (예를 들어, 층(106A)에 대해 설명된 속성들을 갖는) SiGe 버퍼층(206A) 위에 (예를 들어, 층(106A)에 대해 설명된 속성들을 갖는) SiGe 버퍼층(206B)을 형성한다. 또한, 트렌치(260) 내에는, (예를 들어, 각각, 층들(107A, 207B 및 107C)에 대해 설명된 속성들을 갖는) 천이층들(207A, 207B 및 207C), 및 개재된 희생층들(209A 및 209B)을 갖는 디바이스층들(208A 및 208B)이 배치된다. 예시적인 실시예에서, 희생층들(209A 및 209B)은, 각각 SiGe층들이고, 각각 동일한 조성을 가질 수 있다. 유리한 실시예들에서, 희생층들(209A 및 209B)에서의 Ge 농도는 천이층(207C)에 비해 바람직한 레벨의 압박(strain)(예를 들어, 1-1.5%)을 갖도록 천이층들보다 낮다(예를 들어, <70% Ge). 일 실시예에서, 디바이스층들(208A 및 208B)은 각각 본질적으로 순수 Ge이다. 다른 실시예에서, 디바이스층들(208A 및 208B)은 각각, SiGe 합금이거나 또는 실리콘일 수 있는 희생층들(209A, 209B)보다 Ge가 풍부한 SiGe 조성물이다.
도 3a 및 3b는 반도체 스택(100)을 채택하는 평면형 반도체 디바이스 실시예들의 단면도를 도시한다. 도 3b를 참조하면, 반도체 디바이스(300)는 기판(304) 위에 배치되는 게이트 스택(305)을 포함한다. Ge가 풍부한 디바이스층(308A)은 기판(304) 위, 게이트 스택(305) 아래에 배치된다. 일반적으로, 반도체 디바이스(300)는 MOS-FET와 같이 게이트, 채널 영역 및 한 쌍의 소스/드레인 영역들을 포함하는 임의의 반도체 디바이스일 수 있지만, 이에 제한되는 것은 아니다. 예시적인 실시예에서, 디바이스(300)는 CMOS 집적 회로 내에서 상보형 트랜지스터 타입들 중 하나로서 역할을 하는 PMOS FET이다.
예시적인 실시예에서 Ge가 풍부한 디바이스층(308A)은 1-2% 압축 압박된(compressively strained) 본질적으로 순수한 Ge이다. 기판(304) 위, 게르마늄 활성층(308A) 아래에 SiGe 천이층(307C)이 배치된다. 스택(100)의 맥락에서 설명된 바와 같이, 천이층(307C)과 누설 억제층(307A) 사이에 p-타입 Ge 에치 억제층(307B)이 배치된 채로, n-타입 접합 누설 억제층(307A)이 기판(304) 위에 배치된다. 예시적인 PMOS 실시예에서, 상승된 소스 및 드레인 영역들(322)은, 게이트 스택(305)의 양 측 상에서, 접합 누설 억제층(307A) 위에 고농도 도핑된 p-타입(예를 들어, 붕소) 적층 또는 성장되어 배치된다. 소스 드레인 영역들(322)은 n-타입 누설 억제층(307A)과 p+/n 접합들을 형성할 수 있거나 또는 그렇지 않을 수 있다(예를 들어, 천이층(307C)의 상부에 배치되는 소스/드레인 영역들(322)).
도 3a에 도시된 실시예에서는, 게이트 스택(305)이 Ge 활성층(308A) 바로 위에 배치되고, 게르마늄 디바이스층(308A)이 도핑되어 있지 않은 SiGe 천이층(307C) 바로 위에 배치되고, 천이층(307C)이 p-타입 천이층(307B) 바로 위에 배치되고, p-타입 천이층(307B)이 접합 누설 억제층(307A) 바로 위에 배치된다(그 사이에는 107A'와 같은 SiGe 스페이서만 있음).
게이트 스택(305)은, 도 3a에 도시된 바와 같이, 게이트 유전체층(305A) 바로 위에 배치되는 게이트 전극(305B)을 포함할 수 있다. 일 실시예에서, 게이트 전극(305B)은 금속 게이트로 구성되고, 게이트 유전체층(305A)은 고유전율 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체층(305A)은, 하프늄 산화물(hafnium oxide), 하프늄 산화질화물(hafnium oxy-nitride), 하프늄 실리케이트(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트(barium titanate), 스트론튬 티타네이트(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그의 조합물과 같은 재료로 구성되지만, 이에 제한되는 것은 아니다. 또한, 게이트 유전체층(305A)의 일부는 Ge가 풍부한 디바이스층(308A)의 상부 몇몇 층들로부터 형성되는 자연 산화물 층을 포함할 수 있다. 일 실시예에서, 게이트 유전체층(305A)은 상부 고유전율 부분(top high-k portion)으로 구성되고, 하부 부분은 반도체 재료의 산화물로 구성된다. 일 실시예에서, 게이트 유전체층(305A)은 하프늄 산화물의 상부 부분, 및 실리콘 이산화물 또는 실리콘 산화질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극(305B)은, 금속 질화물(metal nitrides), 금속 카바이드(metal carbides), 금속 실리사이드(metal silicides), 금속 알루미나이드(metal aluminides), 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈륨(tantalum), 알루미늄(aluminum), 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 또는 도전성 금속 산화물과 같은 금속층으로 구성되지만, 이에 제한되는 것은 아니다. 특정 실시예에서, 게이트 전극(305B)은 금속 일함수 설정층 위에 형성되는 비-일함수-설정 충전 재료(non-workfunction-setting fill material)로 구성된다. 일 실시예에서, 게이트 전극(305B)은 P-타입 재료로 구성된다. 도 3a에 도시된 바와 같이, 게이트 스택(305)은 또한 유전체 스페이서들(318)을 포함할 수 있다.
도 3b에 도시된 바와 같이, 소스 및 드레인 영역들(322)은 "임베딩된(embedded)" 또는 "상승된" 대체 소스 및 드레인 영역들이다. 도 3a는 또한 디바이스(300)의 제조 동안의 단면도를 도시한다. 도 3a를 참조하면, Ge가 풍부한 디바이스층(308A)의 일부들 및, 예시적 실시예에서, 상부 천이층(307C)의 일부들, 및 p-타입 천이층(307B)의 일부들 조차 제거되어 게이트 스택(305)의 양 측에 리세스된 영역들(320)을 제공한다. 리세스된 영역들(320)은 드라이 에치 또는 웨트 에치 공정과 같은, 디바이스층(308A) 등의 일부들을 제거하기에 적합한 임의의 기술에 의해 형성될 수 있다. 일 실시예에서, 리세스된 영역들(320)의 적어도 일부는, 암모늄 하이드록사이드(NH4OH), 칼륨 하이드록사이드(KOH), 테트라메틸암모늄 하이드록사이드(TMAH) 또는 다른 테트라알킬암모늄 하이드록사이들 등의 수성 하이드록사이드 화학반응과 같은 Ge가 풍부한 디바이스층(308A)의 산화 상태에 민감한 웨트 에치로 형성되지만, 이에 제한되는 것은 아니다. 일 실시예에서, 영역들(320)의 제1 리세싱은 NF3, HBr, SF6 또는 Cl2를 이용하여 Ge가 풍부한 디바이스층(308A)을 정의하는 드라이 플라즈마 에치를 수반하는 반면, 영역들(422)의 제2 리세싱은 수성 하이드록사이드 화학반응을 이용하는 SiGe 천이층(307C)의 웨트 에치를 수반한다. p-타입 천이층(307B)의 존재는, 예를 들어, Ge가 풍부한 디바이스층(308A)(예를 들어, 순수 게르마늄임)에 대해 고도로 선택적인(무한에 가까운) 상부 천이층(307C)의 SiGe 에치가 이어지는, Ge가 풍부한 디바이스층(308A)의 첫번째 에치를 허락하는 리세스된 영역들(320)의 형성에 유리하다. 이와 같이, 소스의 선단들, 디바이스 채널의 단부들에 가까운 드레인 영역들은 FET(Lg)의 게이트 길이의 스케일링을 고려하는 큰 정밀도로 형성될 수 있다. 일 실시예에서, 게이트 스택(305)은 리세스된 영역들(320)(즉, 자기-정렬된 리세스된 영역들(320))의 형성을 안내한다. 일 실시예에서, 리세스된 영역들(320)은, 도 3b에 도시된 바와 같이, 라운드된 코너들로 형성된다. 다른 실시예에서는, 그러나, 리세스된 영역들(320)이 작은 면을 낸(faceted) 코너들로 형성된다. 일 실시예에서, n-타입 누설 억제층(307A)은 리세스된 영역들(320)의 형성 동안 에치 스톱으로서 역할을 한다. 다시 도 3b를 참조하면, 한 쌍의 임베딩된 소스, 드레인 영역들(322)은 리세스된 영역들(320)에 에피택셜 형성되거나 또는 그렇지 않다. 일 실시예에서, 소스, 드레인 영역들(322)은 Ge가 풍부한 디바이스층(308)을 단축 압축으로 압박하고 있고, 게르마늄보다 격자 상수가 큰 III-V 재료들과 같이 게르마늄보다 격자 상수가 큰 재료로 구성된다.
위에 언급된 바와 같이, 본 발명의 실시예들은 비-평면형 MOS-FET에 적용될 수 있다. 예를 들어, 트라이-게이트 디바이스들과 같은 3차원 아키텍처를 갖는 디바이스들은, 매립형 p-타입 천이층을 포함하는 반도체 디바이스 스택으로부터 이익을 얻을 수 있다. 도 4a-4c는 본 발명의 실시예들에 따라서, 도 1a의 반도체 스택을 채택하는 비-평면형 반도체 디바이스들의 제조 방법에서 다양한 작업들을 나타내는 사시도들을 도시한다.
일반적으로, 비-평면형 FET 실시예들은 횡 치수가 매우 미세한(예를 들어, <22nm)인 핀이 Ge가 풍부한 디바이스층에 형성될 수 있게 함으로써 매립형 p-타입 Ge 에치 억제층으로부터 이익을 얻을 수 있다. Ge가 풍부한 핀을 형성하는 것에 후속하여, SiGe의 주변 및/또는 하부 영역들은, Ge가 풍부한 핀 구조에 대해 본질적으로 무한 선택성으로 에칭될 수 있어, 채널 길이들, 및/또는 소스/드레인 선단들, 및/또는 서브-채널 특징 치수들은 Ge가 풍부한 구조들을 따라 형성되는 화학적으로 샤프한 계면들로 잘 제어될 수 있다.
도 4a를 참조하면, 반도체 디바이스(400)는 기판(404) 위에 배치되는 게이트 스택(405)을 포함한다. 3차원 Ge가 풍부한 디바이스 바디(408A)가 기판(404) 위 및 게이트 스택(405) 아래에 배치된다. 고립 영역(420)은 3차원 디바이스 바디(408A)가 기판(404)으로부터 연장된 채로 기판(404) 위에 배치된다(고립 영역(420)과 평평한 디바이스 바디들 또한 가능하다). 상부 천이층(407C)은 기판(404) 위, 3차원 게르마늄이 풍부한 디바이스 바디(408A) 아래에 배치된다. Ge 에치 억제층(407B)은, 상부 천이층(407C) 아래에 배치되고, 디바이스 스택(100)의 층(107B)(도 1)의 맥락에서 본 명세서에서 다른 곳에 설명되는 특징들 중 적어도 일부를 갖는다. 층(407B)은 버퍼(406)와 기판(404) 위에 배치되는 접합 누설 억제층(407C) 위에 배치된다. 디바이스(400)에서 모든 반도체층들의 재료 조성들 및 치수들은, 반도체 디바이스(300)에 대해 설명된 것들과 동일하거나 또는 유사한데, 이는 이들 2개 디바이스 실시예들 모두 반도체 스택(100)을 채택하기 때문이다.
일 실시예에서, 고립 영역(420) 및/또는 고립 영역(420)에 의해 둘러싸이는 비-평면형 반도체 디바이스 스택의 적어도 일부는, 본 명세서의 다른 곳에서 설명되는 수성 하이드록사이드 화학반응들(TMAH 등)과 같이 Ge가 풍부한 디바이스층(408A)의 산화 상태에 민감한 웨트 에치로 형성되지만, 이에 제한되는 것은 아니다. 일 실시예에서, 고립 영역(420)을 형성하는 반도체 디바이스 스택(예를 들어, 스택(100))의 제1 에칭은, NF3, HBr, SF6 또는 Cl2와 같이 드라이 플라즈마 에치를 수반하지만, 이에 제한되는 것은 아니다. 예를 들어, 드라이 에칭에 의해 노출되는 반도체 스택의 드라이-에치 측벽의 제2 에칭은, 수성 하이드록사이드 화학반응들을 사용하는 SiGe 천이층(307C)의 웨트 에치를 수반한다. 대안적으로 또는 추가적으로, 비-평면형 반도체 바디에 대한 고립 영역(420)의 리세싱은, 본 명세서의 다른 곳에 설명되는 수성 하이드록사이드 화학반응들(TMAH 등)과 같이 Ge가 풍부한 디바이스층(408A)의 산화 상태에 민감한 웨트 에치를 포함할 수 있지만, 이에 제한되는 것은 아니다. 어느 상황이든, p-타입 천이층(307B)의 존재는 Ge가 풍부한 디바이스층(308A)(예를 들어, 순수 Ge임)에 대해 고도로 선택적인(거의 무한한) 상부 천이층(307C)의 SiGe 에치를 가능하게 한다.
게이트 스택(405)(및 주변 유전체 스페이스들(418)) 아래에 배치되지 않는 디바이스 바디(408A)의 부분들은 도핑된 소스 및 드레인 영역들이다. 본 발명의 일 실시예에 따르면, 고립 영역(420)은, 도 4a에 도시된 바와 같이, 3차원 Ge가 풍부한(예를 들어, 순수 Ge) 디바이스 바디(408A)와 상부 천이층(407C)(예를 들어, Si0.3Ge0.7)의 계면에 대해 리세스된다. 그러나, 다른 실시예들은 이러한 특정 계면 위에 또는 아래에 고립 영역들(420)의 높이를 설정하는 것을 포함할 수 있다.
일 실시예에서, 소스 및 드레인 영역들은 게이트 스택(405)에 의해 덮히지 않은 3차원 게르마늄 활성 바디(406)의 부분들을 (예를 들어, p-타입) 도핑함으로써 형성된다. 천이층(407C)의 부분들 또한 p-타입층(407B)으로의 통로로 줄곧 연장하는 소스 및 드레인 영역들에서 p-타입 도펀트들로 p-타입 도핑되어 비-평면형 디바이스 바디의 반대쪽 단부들에서 n-타입 누설 억제층(407A)과 p+/n 다이오드들을 형성할 수 있다. 그러나, 다른 실시예에서, 소스 및 드레인 영역들은 임베딩된 소스 및 드레인 영역들이다. 예를 들어, 도 4b 및 4c는, 본 발명의 다른 실시예에 따라, 하부 확산 배리어층을 갖는 Ge가 풍부한 디바이스층을 구비하는 다른 반도체 디바이스의 제조시 단면도들을 도시한다.
도 4b를 참조하면, 3차원 Ge가 풍부한 바디(408A)의 부분들, 및, 가능하게는 천이층(407C) 및 p-타입 천이층(407B)의 부분들이 게이트 스택(405)의 양 측에서 제거되어 리세스된 영역들(422)을 제공한다. 리세스된 영역들(422)은 드라이 에치 또는 웨트 에치 공정과 같이 3차원 Ge가 풍부한 디바이스 바디(408A)의 부분들 등을 제거하기에 적합한 임의의 기술에 의해 형성될 수 있다. 일 실시예에서, 리세스된 영역들(422)의 적어도 일부는, 본 명세서의 다른 곳에 설명되는 수성 하이드록사이드 화학반응들(TMAH 등)과 같이 Ge가 풍부한 디바이스층(408A)의 산화 상태에 민감한 웨트 에치로 형성된다. 일 실시예에서, 영역들(422)의 제1 리세싱은 NF3, HBr, SF6 또는 Cl2를 이용하여 Ge가 풍부한 디바이스층(408A)을 정의하는 드라이 플라즈마 에치를 수반하는 반면, 영역들(320)의 제2 리세싱은 NH4OH나 TMAH 또는 이와 유사한 것을 이용하는 웨트 에치를 수반한다. p-타입 천이층(407B)의 존재는, 예를 들어, Ge가 풍부한 디바이스층(408A)(예를 들어, 순수 Ge임)에 대해 고도로 선택적인(무한에 가까운) 천이층(407C)의 SiGe 에치가 이어지는, Ge가 풍부한 디바이스층(408A)의 첫번째 에치를 허락하는 리세스된 영역들(422)의 형성에 유리하다. 이와 같이, 소스, 드레인 영역들의 선단들은 FET(Lg)의 게이트 길이의 스케일링을 고려하는 큰 정밀도로 형성될 수 있다. 일 실시예에서, 게이트 스택(405)은 리세스된 영역들(422)의 형성을 안내하여, 자기-정렬된 리세스 영역들(422)을 형성한다. 일 실시예에서, n-타입 누설 억제층(407A)은 리세스된 영역들(422)의 형성 동안 에치 스톱으로서 역할을 한다.
도 4c를 참조하면, 한 쌍의 상승된 소스, 드레인 영역들(424)이 리세스된 영역들(422)에 에피택셜 형성되거나 또는 그렇지 않다. 일 실시예에서, 소스, 드레인 영역들(424)은 Ge가 풍부한 디바이스층(408A)을 단축 압축으로 압박하고 있고, 게르마늄보다 격자 상수가 큰 III-V 재료들과 같이 게르마늄보다 격자 상수가 큰 재료로 구성된다.
도 5a는, 본 발명의 일 실시예에 따라, 도 1a의 반도체 스택을 채택하는 나노와이어 또는 나노리본 반도체 디바이스의 등축 단면도를 도시한다. 도 5b는, 본 발명의 일 실시예에 따라, 도 5a의 나노와이어-기반 반도체 구조의 단면 채널도를 도시한다. 도 5c는, 본 발명의 일 실시예에 따라, 도 5a의 나노와이어-기반 반도체 구조의 단면도를 도시한다.
먼저, 도 5a를 참조하면, 반도체 디바이스(500)는 기판(504) 위에 배치되는 하나 이상의 수직으로 정렬되는 또는 적층되는 게르마늄 나노와이어들(508 세트)을 포함한다. 본 명세서의 실시예들은 단일 와이어 디바이스들 또는 다중 와이어 디바이스들을 포함한다. 예를 들어, 나노와이어들(508A, 508B)을 갖는 2개 나노와이어-기반 디바이스가 설명의 목적상 도시된다. 설명의 편의상, 나노와이어(508A)는 세트(508)에서의 나노와이어들 중 하나에만 설명이 집중되는 예로서 사용된다. 하나의 나노와이어의 속성들이 설명되는 곳에서, 복수의 나노와이어들에 기초하는 실시예들은 나노와이어들 각각에 대해 동일한 속성들을 가질 수 있다는 점이 이해되어야 한다.
Ge가 풍부한(예를 들어, 순수 Ge) 나노와이어들(508) 각각은 해당 나노와이어에 배치되는 채널 영역(506)을 포함한다. 채널 영역(506)은 길이(L)를 갖는다. 도 5b를 참조하면, 채널 영역은 또한 길이(L)에 직교하는 둘레를 갖는다. 도 5a 및 5b 양자 모두를 참조하면, 게이트 스택(505)은 채널 영역들(506) 각각의 전체 둘레를 둘러싼다. 게이트 스택(505)은 채널 영역(506)과 게이트 전극 사이에 배치되는 게이트 유전체층을 따라 게이트 전극을 포함한다(개별적으로 도시되지 않음). 채널 영역(506)은, (스택(100)에 관련되는 천이층(107C)와 같은) 하부 기판 재료 또는 Ge가 풍부한 나노와이어들(508)과 이격되는 기타 희생 채널 제조 재료들과 같은 임의의 개재된 재료없이 게이트 스택(505)에 의해 완전히 둘러싸인다는 점에서 개별적(discrete)이다. 따라서, 복수의 나노와이어들(508)을 갖는 실시예들에서, 나노와이어들의 채널 영역들(506)은, 도 5b에 도시된 바와 같이, 상호에 대하여 또한 개별적이다. 접합 누설 억제층(507A)은 기판(504) 위, 하나 이상의 게르마늄 나노와이어들(508) 아래에 배치된다. 게이트 스택(505)은, 도시된 바와 같이, n-타입 누설 억제층(507A) 위에 배치되고, SiGe 천이층(507C) 상에 있을 수 있다. 도시되지는 않았지만, 일 실시예에서는, 디바이스 스택(100)의 맥락에서 설명된 바와 같이 실질적으로, 버퍼가 기판(504)과 접합 누설 억제층(507A) 사이에 바로 배치될 수 있다.
다시 도 5a를 참조하면, 나노와이어들(508) 각각은 또한 채널 영역(506)의 양 측에서 나노와이어에 배치되는 소스 및 드레인 영역들(510 및 512)을 포함한다. 소스 및 드레인 영역들(510/512)은, 도시된 바와 같이, SiGe 천이층(507C) 상에 배치된다. 일 실시예에서, 소스 및 드레인 영역들(510/512)은 대체된 소스 및 드레인 영역들로, 예를 들어, 나노와이어들의 적어도 일부가 제거되어 소스/드레인 재료 영역으로 대체된다. 그러나, 다른 실시예에서, 소스 및 드레인 영역들(510/512)은 (예를 들어, 붕소 주입 등에 의해서) 단지 도핑되는 하나 이상의 게르마늄 나노와이어들(508)의 부분들로 구성된다.
소스/드레인 영역들(510/512) 위에 한 쌍의 콘택트들(514)(도 5a에서 점선 표시됨)이 배치된다. 일 실시예에서, 반도체 디바이스(500)는 한 쌍의 스베이서들(516)(도 5a에서 점선 표시됨)를 더 포함한다. 게이트 스택(505)과 상술한 쌍의 콘택트들(514) 사이에 스페이서들(516)이 배치된다. 위에 언급된 바와 같이, 채널 영역들 및 소스/드레인 영역들은, 적어도 몇몇 실시예들에서, 개별적이 되도록 만들어진다. 그러나, 나노와이어들(508)의 모든 영역들이 개별적일 필요는 없다. 예를 들어, 도 5c를 참조하면, 스페이서들(516) 아래의 위치에서 나노와이어들(508A-508B)은 개별적이지 않다. 일 실시예에서, 나노와이어들(508A-508B)의 스택은 그 사이에(509B) 및 아래에(509A) 개재된 희생 반도체 재료를 갖고, 이는 (예를 들어, 천이층(107C)의 것보다 Ge 농도가 낮은) SiGe 또는 실리콘일 수 있다. 일 실시예에서, 바닥 나노와이어(508A)는, 예를 들어, 이하 설명되는 바와 같이 제조에서 사용되는, 천이층(507C)의 부분과 여전히 접촉을 이룬다.
일 실시예에서는, 디바이스 스택(100)에 대해 본 명세서의 다른 곳에서 설명된 바와 같이, 하나 이상의 Ge가 풍부한 나노와이어들(508)은 본질적으로 게르마늄으로 구성되고, 천이층(507C)은 Si0 . 3Ge0 .7이고, p-타입 Ge 에치 억제층(507B)은 p-타입 도핑된 Si0 . 3Ge0 .7이고, 접합 누설 억제층(507A)는 n-타입 도핑된 Si0 . 3Ge0 . 7이다. 일 실시예에서, 하나 이상의 게르마늄 나노와이어들(508)은 (예를 들어, 천이층(507C)에 대하여 1-2%만큼) 압축 압박된다.
위에 설명된 디바이스(500)는 단일 디바이스, 예를 들어, PMOS 디바이스에 대한 것이지만, 동일한 기판 상에 또는 그 위에 배치되는 NMOS 및 PMOS 나노와이어-기반 디바이스들 양자 모두를 포함하는 CMOS 아키텍처 또한 형성될 수 있다. 일 실시예에서, 나노와이어들(508)은, z 및 y 치수들이 실질적으로 동일한 와이어들로서, 또는 z 및 y 치수들 중 어느 하나가 나머지 하나보다 큰 리본들로서 사이징될 수 있다. 나노와이어들(508)은 단면이 사각형, 원형 또는 작은 다각형(예를 들어, 몇몇 각도는 z 및 y축에 직교하지 않음)일 수 있다. 재료 조성들 및 치수들은 반도체 스택(100) 및 디바이스(300 또는 400)에 대해 설명된 것들과 동일하거나 또는 유사할 수 있다.
다른 양상에서는, 나노와이어 반도체 구조를 제조하는 방법들이 제공된다. 예를 들어, 도 6a-6d는, 본 발명의 일 실시예에 따라, 하부 SiGe 천이층 및 p-타입 도핑된 Ge 에치 억제층을 갖는 Ge가 풍부한 디바이스층을, 공정의 적어도 일 지점에서, 구비하는 나노와이어 반도체 디바이스를 제조하는 방법에서의 여러 작업들을 나타내는 3차원 단면도들을 도시한다.
도 6a를 참조하면, 기판(604) 위에 핀-타입 구조(612)가 형성된다. 이러한 핀은 Ge가 풍부한 디바이스층들(608A' 및 608B') 및 디바이스층들(608A' 및 608B')보다 Si 함유량이 높은 실리콘 또는 실리콘 게르마늄층들과 같은 2개의 개재된 실리콘이 풍부한 재료층들(609A' 및 609B')을 포함한다. 핀은 천이층(607C) 상에서 중단되지만, 다른 실시예들에서는 핀-타입 구조(612)가 아래로 연장되어 천이층(607C)의 패턴화된 부분을 포함할 수 있다. 도시되지는 않았지만, 일 실시예에서는, 버퍼가 기판(604)과 접합 누설 억제층(607C) 사이에 바로 배치된다.
도 6b는 그 상에 3개의 희생 게이트 구조들(614A, 614B 및 614C)이 배치되는 핀-타입 구조(612)를 도시한다. 이러한 일 실시예에서, 3개의 희생 게이트들(614A, 614B 및 614C)은, 예를 들어, 관련분야에 통상적인 플라즈마 에치 공정으로 전면(blanket) 적층되고 패턴화되는 희생 게이트 산화물층(616) 및 희생 폴리실리콘 게이트층(618)으로 구성된다.
3개의 희생 게이트들(614A, 614B 및 614C)을 형성하는 패터닝에 후속하여, 3개의 희생 게이트들(614A, 614B 및 614C)의 측벽들 상에 스페이서들이 형성될 수 있고, 도 6b에 도시된 핀-타입 구조(612)의 영역들(620)에 도핑이 수행될 수 있고(예를 들어, 선단 및/또는 소스 및 드레인 타입 도핑), 3개의 희생 게이트들(614A, 614B 및 614C)을 피복하여 재노출시키는 층간 유전체층이 형성될 수 있다. 그리고, 게이트 대체, 또는 게이트-지속(gate-last), 공정을 위해 3개의 희생 게이트들(614A, 614B 및 614C)을 노출시키도록 층간 유전체층이 연마될 수 있다. 도 6c를 참조하면, 3개의 희생 게이트들(614A, 614B 및 614C)이, 스페이서들(622) 및 층간 유전체층(624)을 따라 노출된다.
그리고, 핀-타입 구조(612)의 채널 부분들을 노출시키도록, 예를 들어, 선택된 재료들에 대해 기술분야에서 통상적인 게이트 대체 또는 게이트-지속 공정 흐름에서, 희생 게이트들(614A, 614B 및 614C)이 제거된다. 도 6d를 참조하면, 트렌치들(626)을 제공하고, 이에 따라, 나노와이어들의 채널 부분들을 드러내도록 희생 게이트들(614A, 614B 및 614C)이 제거된다. 트렌치들(626)에 의해 노출되는 개재된 희생층들의 부분들은 나노와이어들(608A 및 608B)을 형성하는 Ge가 풍부한 디바이스층들(608A' 및 608B')의 개별 부분들을 남겨두도록 제거된다. 도 6d에서, 희생 재료(609A)는 명확성을 위해 도시되지만, 608A와 608B 사이에 배치된 희생층과 동시에 통상적으로 제거될 것이다.
일 실시예에서, 실리콘이 풍부한 희생층들(609A 및 609B)은 Ge가 풍부한 디바이스층들(608A'및 608B')을 에칭하지 않는 웨트 에치를 이용하여 선택적으로 에칭되어, 다른 구조들(예를 들어, 스페이서들(622))에 의해 고정되지 않은 디바이스층들(608A' 및 608B')의 길이들을 릴리즈하거나 또는 언더컷한다. 일 실시예에서, 이러한 웨트 에치는 Ge가 풍부한 디바이스층들(608A' 및 608B')의 산화 상태에 민감하다. 예를 들어, NH4OH, KOH 및 TMAH를 포함하는, 수성 하이드록사이드 화학반응들과 같은 에치 화학반응들이 희생층들(609A 및 609B)을 선택적으로 에칭하는데 활용될 수 있지만, 이에 제한되는 것은 아니다. p-타입 천이층(607B)의 존재는 Ge가 풍부한 디바이스층들(609A' 및 609B')에 대한 SiGe 에치의 선택성을 향상시키는데 유리하다. 디바이스층들(609A' 및 609B')이 예를 들어 순수 Ge인 실시예들에서, 에치 선택성은 나노와이어들에 대해 거의 무한하여, 희생층들(609A 및 609B)은 디바이스층들(609A' 및 609B')과 화학적으로 샤프한 계면을 따라 제거될 수 있다(즉, 디바이스층들의 어느 부분도 에칭되지 않는다).
대안적인 실시예들에서는, 도시되지는 않았지만, 천이층들(607C 및 607B), 또한, 예를 들어 희생층들(609A 및 609B)의 제거 이전에, 이후에 또는 그와 동시에 제거될 수 있다. 또한, 확산 배리어층이, 예를 들어, 스페이서들 아래에 나머지를 남겨두고 완전히 제거되거나 또는 일부만이 제거될 수 있거나, 또는 대안적으로 온전히 남을 수 있다. 후속하여 디바이스 제조가 완료될 수 있다. 일 실시예에서는, 도 5a와 관련하여 위에 설명된 바와 같이, 게르마늄 나노와이어들(604 및 608) 주위에 및 누설 억제층(507A) 위에 주변 게이트 전극이 형성된다.
도 6d에 도시된 공정 단계에서, 채널 엔지니어링 또는 튜닝이 수행될 수 있다. 예를 들어, 일 실시예에서, Ge가 풍부한 디바이스층(608A 및 608B)의 개별 부분들은 산화 및 에치 공정 등을 사용하여 박막화될 수 있다. 따라서, Ge가 풍부한 층들(608A' 및 608B')로부터 형성되는 초기 와이어들은, 더 두껍게 시작될 수 있고, 디바이스의 소스 및 드레인 영역들의 사이징과는 독립적으로, 나노와이어 디바이스에서 채널 영역에 적합한 사이즈로 박막화된다.
도 6d에 도시된 바와 같은 분리된 채널 영역들의 형성에 이어서, 고유전율 유전체 및 금속 게이트 공정이 수행될 수 있고, 소스 및 드레인 콘택트들이 추가될 수 있다. 도 6d에 남아있는 층간 유전체층(624) 부분들 대신에 콘택트들이 형성될 수 있다. 또한, 하나 이상의 열 공정들이 반도체층들을 어닐링하여, p-타입 도핑층(607B) 및 n-타입 도핑층(607A)은, p-타입 및 n-타입 도펀트들이 도 1b에 도시된 바와 같은 도펀트 프로필에서의 개별 피크들을 형성하지 않는 지점까지, 함께 확산될 수 있다. 그러나, n-타입 도핑층(607A)이 p-타입 도핑층(607A)에 의해 완전히 보상되는 것은 아니고, SiGe 희생층들의 선택적 에칭 이후 어닐링들이 잘 수행됨에 따라서, p-타입 도핑층(607A)의 기능이 여전히 구현될 수 있다.
도 7은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(700)를 도시한다. 컴퓨팅 디바이스(700)는 보드(702)를 수용한다. 보드(702)는 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하는 다수의 컴포넌트들을 포함할 수 있지만, 이에 제한되는 것은 아니다. 프로세서(704)는 보드(702)에 물리적으로 및 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(706) 또한 보드(702)에 물리적으로 및 전기적으로 연결된다. 다른 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
그 응용들에 따라서, 컴퓨팅 디바이스(700)는 보드(702)에 물리적으로 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, CD(Compact Disk), DVD(Digital Versatile Disk) 등과 같은) 대용량 스토리지 디바이스를 포함하지만, 이에 제한되는 것은 아니다.
통신 칩(706)은 컴퓨팅 디바이스(700)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선(wireless)"이란 용어 및 그 파생어들은, 논-솔리드(non-solid) 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이러한 용어는 관련 디바이스들이 배선을 전혀 포함하지 않는다는 점을 내포하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(706)은, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-D0, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 이들의 파생물들 뿐만 아니라, 3G, 4G, 5G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있지만, 이에 제한되는 것은 아니다. 컴퓨팅 디바이스(700)는 복수의 통신 칩들(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 Bluetooth와 같은 근거리 무선 통신들 전용일 수 있고, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-D0 등과 같은 장거리 무선 통신들 전용일 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 명세서의 다른 곳에서 설명되는 실시예들에 따라 구축되는 MOS-FET들과 같은 하나 이상의 디바이스들을 포함한다. "프로세서"란 용어는 저항들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 저항들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스 일부를 말할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 실시예에 따르면, 통신 칩의 집적 회로 다이는, 본 명세서의 다른 곳에서 설명되는 실시예들에 따라 특징들을 갖고/갖거나 제조되는 MOS-FET들과 같은, 하나 이상의 디바이스들 포함한다.
다른 구현들에서는, 컴퓨팅 디바이스(700) 내에 수용되는 다른 컴포넌트가, 본 명세서의 다른 곳에서 설명되는 실시예들에 따라 특징들을 갖고/갖거나 제조되는 MOS-FET들과 같은, 하나 이상의 디바이스들을 포함하는 집적 회로 다이를 포함할 수 있다.
실시예들에서, 컴퓨팅 디바이스(700)는, 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대형 음악 재생기, 또는 디지털 비디오 레코더일 수 있다.
위 설명은 예시적인 제한적인 것이 아닌 의도임이 이해되어야 한다. 또한, 위 설명을 읽고 이해하면 기술분야의 통상의 기술자들에게는 다수의 다른 실시예들이 명백할 것이다. 비록 본 발명이 특정 예시적 실시예들을 참조하여 설명되었지만, 본 발명은 설명된 실시예들에 제한되는 것이 아니라, 첨부된 청구범위의 사상 및 범위 내에서 변형 및 변경을 가하여 실시될 수 있음이 인식될 것이다. 따라서, 본 발명의 범위는 첨부된 청구범위를 참조하여 이러한 청구범위와 등가인 범위 전체와 함께 결정되어야 한다.

Claims (20)

  1. 반도체 디바이스 스택으로서,
    실리콘(Si) 기판 위에 배치되는 게르마늄(Ge)이 풍부한(germanium (Ge)-rich) 디바이스층;
    상기 기판 위에, 그리고 상기 디바이스층 아래에 배치되는 SiGe 천이층;
    상기 기판 위에, 그리고 상기 천이층 아래에 배치되는 p-타입의 δ-도핑된 SiGe층;
    상기 기판 위에, 그리고 상기 p-타입의 δ-도핑된 SiGe층 아래에 배치되는 n-타입 SiGe층; 및
    상기 기판 위에, 그리고 상기 n-타입 SiGe층 아래에 배치되는 하나 이상의 SiGe 버퍼층
    을 포함하는 반도체 디바이스 스택.
  2. 제1항에 있어서,
    상기 디바이스층은 개재된 희생 반도체층(intervening sacrificial semiconductor layer)들에 의해 분리되는 복수의 디바이스층들 중 하나이며, 제1 디바이스층은 제1 희생층 바로 위에 배치되고, 상기 제1 희생층은 상기 천이층 바로 위에 배치되고, 상기 천이층은 상기 p-타입의 δ-도핑된 SiGe층 바로 위에 배치되고, 상기 p-타입의 δ-도핑된 SiGe층은 SiGe 스페이서층에 의해 상기 n-타입 SiGe층으로부터 분리되는 반도체 디바이스 스택.
  3. 제2항에 있어서,
    상기 희생층들은 상기 디바이스층들보다 낮은 Ge 농도를 가지며;
    상기 천이층, 상기 p-타입의 δ-도핑된 SiGe층, 상기 SiGe 스페이서층 및 상기 n-타입 SiGe층은 모두 동일한 실리콘 및 게르마늄 함유량을 갖는, 반도체 디바이스 스택.
  4. 제3항에 있어서,
    상기 천이층은 25 내지 100 nm 두께를 갖고, 상기 p-타입의 δ-도핑된 SiGe층은 5 내지 15 nm 두께를 갖고, 상기 SiGe 스페이서층은 2 내지 5 nm 두께를 갖고, 상기 n-타입 SiGe층은 5 내지 20 nm 두께를 갖는, 반도체 디바이스 스택.
  5. 제4항에 있어서,
    상기 천이층은 진성(intrinsic)이고, 상기 p-타입의 δ-도핑된 SiGe층은 붕소 도펀트 농도가 적어도 1e18cm-3이고, 상기 n-타입 SiGe층은 인 도펀트 농도가 적어도 1e18cm-3인 반도체 디바이스 스택.
  6. 제4항에 있어서,
    상기 디바이스층들은 본질적으로 게르마늄을 포함하고, 또한 도핑되어 있지 않으며, 각각이 5 내지 15 nm의 두께를 가지며, 상기 희생 반도체층들은 SiGe로 구성되고, 각각이 5 내지 30 nm의 두께를 갖는, 반도체 디바이스 스택.
  7. 제1항에 있어서,
    적어도 상기 디바이스층 및 상기 천이층은 상기 기판에 또한 배치되는 인접 고립 영역(isolation region) 내에 임베딩되는 반도체 디바이스 스택.
  8. 반도체 디바이스로서,
    제1항의 반도체 디바이스 스택 위에 배치되는 게이트 유전체 및 게이트 전극을 포함하는 게이트 스택- 상기 게이트 유전체는 상기 디바이스층과 직접 접촉함 -; 및
    상기 게이트 스택의 대향 측들 상에 배치되는 소스 영역 및 드레인 영역
    을 포함하는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 디바이스층은, 상기 기판 위에 배치되고 상기 디바이스 스택에 인접하는 유전체 고립 영역으로부터 연장되는 2개의 대향 측벽들을 갖는 비-평면형 바디를 포함하고, 상기 게이트 스택은 상기 측벽들 상에 배치되는 반도체 디바이스.
  10. 반도체 디바이스로서,
    실리콘(Si) 기판 위에 수직으로 정렬되는 복수의 게르마늄(Ge)이 풍부한 나노와이어들;
    상기 복수의 나노와이어들과 상기 기판 사이에 배치되는 SiGe 천이층;
    상기 SiGe 천이층 아래에 배치되는 p-타입의 δ-도핑된 SiGe층;
    상기 p-타입의 δ-도핑된 SiGe층과 상기 기판 사이에 배치되는 n-타입 SiGe층;
    상기 복수의 나노와이어들 위에 배치되고 상기 복수의 나노와이어들 각각의 길이를 완전히 둘러싸는 게이트 스택;
    상기 게이트 스택에 인접하여 배치되는 스페이서들; 및
    상기 복수의 나노와이어들과 접촉하여, 상기 게이트 스택의 대향 측들 상에서 상기 스페이서들과 인접하여 배치되는 소스/드레인 영역들
    을 포함하는 반도체 디바이스.
  11. 제10항에 있어서,
    상기 복수의 나노와이어들은 상기 스페이서들에 의해 피복되는 상기 나노와이어들의 길이들을 따라 개재된 희생 반도체층에 의해 수직으로 분리되고, 제1 나노와이어는 제1 희생 반도체층 바로 위에 배치되고, 상기 제1 희생 반도체층은 상기 천이층 바로 위에 배치되고, 상기 천이층은 상기 p-타입의 δ-도핑된 SiGe층 바로 위에 배치되고, 상기 p-타입의 δ-도핑된 SiGe층은 SiGe 스페이서층에 의해 상기 n-타입 SiGe층과 분리되는 반도체 디바이스.
  12. 제11항에 있어서,
    상기 게르마늄(Ge)이 풍부한 나노와이어들은 본질적으로 Ge을 포함하고, 상기 희생 반도체층은 실리콘을 포함하는 반도체 디바이스.
  13. 제12항에 있어서,
    상기 천이층은 25 내지 100 nm 두께를 갖고, 상기 p-타입의 δ-도핑된 SiGe층은 5 내지 15 nm 두께를 갖고, 상기 SiGe 스페이서층은 2 내지 5 nm 두께를 갖고, 상기 n-타입 SiGe층은 5 내지 20 nm 두께를 갖는 반도체 디바이스.
  14. 제13항에 있어서,
    상기 천이층은 진성(intrinsic)이고, 상기 p-타입의 δ-도핑된 SiGe층은 붕소 도펀트 농도가 적어도 1e18cm-3이고, 상기 n-타입 SiGe층은 인 도펀트 농도가 적어도 1e18cm-3인 반도체 디바이스.
  15. 제13항에 있어서,
    상기 게이트 스택에 의해 둘러싸여지는 길이를 따르는 상기 나노와이어들은, 도핑되어 있지 않으며, 또한 각각이 5 내지 15 nm의 두께를 가지며, 상기 희생층들 각각은 5 내지 30 nm의 두께를 갖는, 반도체 디바이스.
  16. 제10항에 있어서,
    상기 게이트 스택은 상기 천이층 바로 위에 배치되는 반도체 디바이스.
  17. 나노와이어 반도체 디바이스를 제조하는 방법으로서,
    반도체 디바이스 스택을 수용하는 단계- 상기 반도체 디바이스 스택은, 디바이스층보다 더 많은 실리콘(Si)을 포함하는 희생 반도체층 상에 배치되는 게르마늄(Ge)이 풍부한 디바이스층; 및 상기 희생 반도체층 아래에 매립되는 p-타입의 δ-도핑된 SiGe층을 포함함 -;
    웨트 에칭제를 이용하여 상기 디바이스층에 대해 상기 희생 반도체층의 적어도 일부 두께를 선택적으로 에칭하여, 상기 디바이스층을 언더컷(undercut)하고 나노와이어의 개별 채널 영역(discrete channel region)을 형성하는 단계; 및
    상기 나노와이어의 상기 개별 채널 영역을 완전히 둘러싸는 게이트 스택을 형성하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    상기 웨트 에칭제는, 암모늄 하이드록사이드, 칼륨 하이드록사이드, 테트라메틸암모늄 하이드록사이드(TMAH)를 포함하는 그룹에서 선택되는 방법.
  19. 제17항에 있어서,
    상기 웨트 에칭제는 상기 디바이스층과 상기 희생 반도체층 사이에 화학적으로 샤프한 계면(chemically sharp interface)을 형성하는 방법.
  20. 제17항에 있어서,
    상기 에칭 단계는 상기 p-타입의 δ-도핑된 SiGe층을 상기 웨트 에칭제에 노출시키지 않고 수행되는 방법.
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