KR20150058060A - 구조적 지연 고장 테스트를 위한 커버리지 증대 및 전력 인식 클록 시스템 - Google Patents

구조적 지연 고장 테스트를 위한 커버리지 증대 및 전력 인식 클록 시스템 Download PDF

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Abstract

구조적 지연 고장 테스트를 위한 테스트 커버리지를 증대시키기 위해 스캔 회로의 클록 시스템에 적용하는 방법 및 장치가 제공된다. 일 양태에 따르면, 하나 이상의 클록 게이팅 셀을 포함하는 스캔 테스트의 스캔 회로의 클록 시스템에 적용하는 방법은 스캔 테스트의 임의의 단계에서 각각의 클록 게이팅 셀에서의 제어 가능한 파형의 클록 신호를 출력하는 단계와, 각각의 클록 게이팅 셀에서의 캡처 사이클 중에 부분적으로 인에이블된 클록 신호를 제거하는 단계를 포함한다.

Description

구조적 지연 고장 테스트를 위한 커버리지 증대 및 전력 인식 클록 시스템{COVERAGE ENHANCEMENT AND POWER AWARE CLOCK SYSTEM FOR STRUCTURAL DELAY-FAULT TEST}
본 개시는 예를 들어 구조적 지연 고장 테스트 중에 사용되는 스캔 회로, 클록 게이팅 셀, 및 스캔 회로의 클록 시스템에 적용하는 방법에 관한 것이다. 특히, 일부 실시예는 부분적으로 제어 가능한 또는 제어 불가능한 로직이 스캔 회로에 존재할지라도 클록 신호를 제어 가능하게 하는 것에 관한 것이다. 추가 실시예는 테스트 단계 중에 전력 소모를 감소시키는 것에 관한 것이다.
지난 수십 년에 걸친 집적 회로(IC; 칩, 마이크로칩, 전자 회로 등) 개발에서의 엄청난 진보는 설계 구조에 대한 관련 규모를 서브미크론 그리고 심지어 나노미터 체제로 감소시켰다. 이하에서, "집적 회로(integrated circuit)"는 예를 들어 로직 게이트, 플립 플롭, 멀티플렉서 및 다른 회로를 포함하는 한 세트의 디지털 전자 회로를 포함하는 디지털 집적 회로와 관련된다. 그러한 작은 구조는 한편으로 전체 설계의 복잡성의 증가와 결부되고, 다른 한편으로 반도체 회사가 그의 칩의 결함을 감소시키는 것이 매우 도전적인 과제가 되게 한다. 집적 회로의 개발비용을 줄이기 위해, 회사는 그의 제품에 스캔 테스트를 받게 한다. 구조가 더 작아질수록, 결국 제품의 더 높은 품질을 암시하는 높은 테스트 커버리지를 획득하는 것이 더 어려워진다. 서브미크론 및 나노미터 구조는 기능적 결함(예를 들어, 장치 상호 연결에서의 단락 및 개방)을 겪을뿐만 아니라, 특히 타이밍 관련 지연 결함(고 임피던스 단락, 인라인 저항, 신호 사이의 혼선과 같은)을 겪는다. 전자는 정적 테스트(예를 들어, 스택 엣 고장 모델(stack-at fault model) 및 IDDQ 고장 모델)에서 효과적으로 검출될 수 있지만, 후자는 앳 스피드 테스트(at-speed test)를 통해서만 액세스될 수 있다. ATPG(Available automatic test pattern)(이용 가능한 자동 테스트 패턴) 툴은 지연 결함을 처리할 수 있다. 전형적으로, 앳 스피드 고장 모델(예를 들어, 자주 사용되는 앳 스피드 테스트의 일부를 언급하기 위해, 런치 오프 시프트(launch-off-shift) 또는 스큐드 로드(skewed-load) 방법을 사용하는 전이 지연 고장 모델, 런치 오프 캡쳐(launch-off-capture) 또는 브로드사이드(broadside) 방법을 사용하는 전이 지연 모델, 경로 지연 고장 모델)은 2개의 부분으로 구성된다: 제 1 부분 중에 검증될 논리 전이가 론칭되는 반면, 제 2 부분에서 응답은 예를 들어 클록 주기와 동일한 하나의 적용 기간(이하 "캡처 사이클"로 지칭됨) 후에 캡처된다.
집적 회로의 테스트 회로가 제어 불가능한 또는 부분적으로 제어 가능한 로직을 포함하면, 상술한 테스트 모델 중 임의의 것은 비효과적이 되고 따라서 낮은 테스트 커버리지를 초래한다. 많은 칩 제조사는 자신의 칩 설계에 예를 들어 소위 IP(intellectual property) 모듈을 포함하며, 그 작용(behavior)은 기능적 동작 중에만 잘 알려져 있는 반면 테스트 동작 중에는 잘 알려져 있지 않다. 그러한 제어 불가능한 또는 부분적으로 제어 가능한 로직은 테스트 동작 중에 제어 불가능한 또는 부분적으로 제어 가능한 출력 신호를 초래할 수 있어, 액세스 가능한 테스트 벡터의 수가 심하게 제약되게 하여, 낮은 테스트 커버리지를 초래한다. 구조적 앳 스피드 지연 고장 테스트와 관련된 이전 기술에서, 그러한 이슈는 아직 다루어지지 않았다.
본 개시의 목적은 특히 제어 불가능한 또는 부분적으로 제어 가능한 로직에 의해 지연 고장 테스트의 클록 시스템 내에서 야기되는 문제를 회피함에 의한 데스트 커버리지의 개선에 관한 것일 수 있다.
하나 이상의 클록 게이팅 셀을 포함하는 스캔 테스트의 스캔 회로의 클록 시스템에 적용하는 방법이 제공된다. 방법은 스캔 테스트의 임의의 단계에서 각각의 클록 게이팅 셀에서의 제어 가능한 파형의 클록 신호를 출력하는 단계와, 각각의 클록 게이팅 셀에서의 캡처 사이클 중에 부분적으로 인에이블된 클록 신호를 제거하는 단계를 포함한다.
또한, 클록 게이팅 셀이 제공된다. 클록 게이팅 셀은 구조적 지연 고장 스캔 테스트의 캡처 사이클 중에, 제어 가능한 파형의 클록 신호를 출력하고 테스트의 캡처 사이클 중에 부분적으로 인에이블된 클록 신호를 제거하도록 적응된다.
첨부 도면은 본 개시의 추가 이해를 제공하기 위해 포함되고, 본 발명에 통합되고 본 발명의 일부를 구성한다. 도면은 본 개시의 실시예를 예시하고 명세서와 함께 본 개시의 원리를 설명하는 역할을 한다. 본 개시의 다른 실시예 및 본 개시의 의도된 장점 중 다수는 그것들이 이하의 상세한 설명을 참조하여 더 잘 이해되기 때문에 용이하게 인식될 것이다.
도 1은 캡처 사이클 중에 클록 신호의 가능한 파형을 포함하는 2개의 클록 도메인을 갖는 SoC(system-on-a-chip)(시스템 온 칩) 클록 시스템을 도시한다.
도 2는 고속/마스터 클록 도메인에 대한 지연 고장 테스트 중에 캡처 사이클에서 원하는 파형을 도시한다.
도 3은 저속/분할 클록 도메인에 대한 지연 고장 테스트 중에 캡처 사이클에서 원하는 파형을 도시한다.
도 4a는 갱신된 클록 게이팅 셀에 대한 제 1 구현 예를 도시한다.
도 4b는 클록 게이팅 셀의 하나의 가능한 구현을 도시한다.
도 5는 갱신된 클록 게이팅 셀에 대한 제 2 구현 예를 도시한다.
도 6은 갱신된 클록 게이팅 셀을 포함하는 IP/최상위 구현 예를 도시한다.
스캔 회로에서의 구조적 앳 스피드(at-speed) 지연 고장 테스트의 낮은 커버리지는 잘 알려진 이슈이다. 많은 집적 회로는 예를 들어 소위 IP(intellectual property) 모듈, 비스캔(non-scan) 플립 플롭, 내장 메모리 및 "블랙 박스"와 같은 제어 불가능한 또는 부분적으로 제어 가능한 로직을 포함하며, 그 작용은 개별 기능 구현에 의존한다. 그러한 제어 불가능한 또는 부분적으로 제어 가능한 로직은 기능적 비테스트 동작 중에 잘 알려진 작용을 나타내지만, 스캔 테스트 중에 그의 작용은 일반적으로 사전에 액세스 가능하지 않다. 이것은 기능 동작 중에 액세스 가능한 것보다 더 큰 파라미터 공간을 커버하는 스캔 테스트 중의 다수의 테스트 벡터 때문이다. 테스트 커버리지를 극적으로 감소시키는 것은 스캔 회로 내의 일부 로직의 이러한 제어 불가능한 또는 부분적으로 제어 가능한 작용이다.
구조적 앳 스피드 지연 고장 테스트(전체적 리스트를 제공하지 않으면서 2개의 가장 중요한 것을 언급하자면, 전이 지연 고장 테스트, 경로 지연 고장 테스트) 중에, 예를 들어 부분적으로 제어 가능한 또는 제어 불가능한 로직 회로에 연결될 수 있는 각각의 클록 케이팅 셀의 출력에서의 테스트의 캡처 사이클 중에 비왜곡 클록 신호를 유지하는 것은 중요하다. 부분적으로 제어 가능한 또는 제어 불가능한 로직의 출력에서의 부분적으로 제어 가능한 또는 제어 불가능한 신호는 클록 게이팅 셀의 입력에서 클록 신호의 부분 인에이블 신호를 야기할 수 있다. 클록 게이팅 셀의 출력에서의 가능한 최종 왜곡 클록 신호는 이후에 "부분적으로 인에이블된 클록 신호"로 표시된다. (이하, 전부 망라하지는 않으면서 주파수, 펄스 등 및 당업자에게 잘 알려진 다른 표현을 포함할 수 있는 용어 "신호"가 사용된다.) 제어 가능한 클록 신호를 유지하지 않으면, ATPG(automatic test pattern generation)(자동 테스트 패턴 생성)) 툴은 클록 게이팅 셀의 출력에서 클록 신호를 정의할 수 없다. 이것은 부정확한 테스트 및 따라서 낮은 테스트 커버리지에 대한 하나의 이유이다. 다른 한편, 스캔 테스트 중에 많은 플립 플롭은 경로가 테스트되는 것에 관련없이 스위칭될 수 있다. 이것은 스캔 테스트 중에 높은 전력 소모를 야기한다. 문제는 도 1에 요약된다: 이 도면은 2개의 클록 도메인을 포함하는 SoC(system on a chip)(1)와 관련된다. fast_clk_o는 클록 게이팅 셀(2a, 2b, 2c, 2d)의 CP(clock path)(클록 경로)) 입력에서 종료하는 고속 또는 마스터 클록을 나타낸다. 클록 신호는 클록 제어 유닛(3)에 의해 제공된다. fast_clk_en_o 및 slow_clk_en_o는 각각 입력 EN에서 클록 게이팅 셀(2a, 2b, 2c, 2d)을 제어하는 고속 및 저속 클록 인에이블(EN) 신호이다. 클록 게이팅 셀(CG)은 총망라하지 않으면서, 하나 또는 복수의 플립 플롭, 하나 또는 복수의 멀티플렉서, 하나 또는 복수의 로직 게이트로 구성될 수 있다. 클록 게이팅 셀의 출력(CPEN)의 가능한 형태는 케이스 1, 3, 5 및 7로서 도시된다: 케이스 1 및 케이스 5에서의 파형만이 스캔 테스트의 앳 스피드 캡처 사이클 중에 바람직하다. 케이스 3-1은 고속 클록이 저속 클록으로 변하여 저속 도메인에서 테스트 중인 고속 도메인에 오류를 야기하는(부정확한 테스트 커버리지를 초래하는) 경우, 부분적으로 인에이블된 클록 신호의 일 예를 디스플레이한다. 케이스 3-2 및 3-3에서 부분적으로 인에이블된 클록 신호의 더 많은 예가 도시된다: 클록 펄스는 후자가 클록 신호를 정의할 수 없고, 따라서 낮은 테스트 커버리지를 야기하기 때문에 ATPG 툴의 비효율성을 야기하는 미싱(missing)이다. 케이스 7-1의 부분적으로 인에이블된 클록 신호는 고속 클록으로 변하는 저속 클록에 대응하며, 즉 저속 도메인에 나타나는 고장은 고속 도메인(부정확한 테스트 커버리지를 초래하는)에서 테스트된다. 케이스 7-2 및 7-3은 미싱 클록 펄스를 갖는 부분적으로 인에이블된 클록 신호를 디스플레이하여, 케이스 3-2 및 3-3과 유사하게, ATPG 툴의 비효율성 및 따라서 낮은 테스트 커버리지를 야기한다. 원하지 않은 파형(3-1, 3-2, 3-3 및 7-1, 7-2, 7-3)은 각각 기능적 비테스트 동작 중에만 제어 가능하지만, 스캔 테스트 중에 제어 불가능할 수 있는 기능 컨트롤(5b 및 5d)에서 기인한다.
도 1은 스캔 테스트 중에 모든 가능한 클록 신호 관련 문제의 제한되고 단순화된 선택만을 도시하는 것으로 암시된다. 그러나, 당업자는 그것을 동일한 주제와 관련있는 더욱 많이 수반된 이슈로 일반화할 수 있을 것이다.
본 개시의 일 실시예에 따른 방법은 개별 클록 게이팅 셀(CG)의 출력(CPEN)에서 원하지 않는 파형(예를 들어, 그것의 일부는 도 1에 도시되며, 케이스 3-1, 3-2, 3-3, 7-1, 7-2, 7-3의 부분적으로 인에이블된 클록 신호)의 제거에 관한 것이며, ATPG 툴에 의해 하나 이상의 제어 가능한 클록 신호의 정의를 허용한다. 원하지 않은 파형은 예를 들어 제어 불가능한 또는 부분적으로 제어 가능한 로직 회로(5b, 5d)에서 기인하는 클록 게이팅 셀의 1개의 입력(EN)에서의 부분 인에이블 신호(4b, 4d)에 의해 야기될 수 있다. 이러한 방법은 클록 게이팅 셀 각각의 전력 소모 컨트롤에 의해 수정될 수 있다.
클록 게이팅 셀의 설계에 관한 본 발명의 영향은 고속/마스터 또는 저속/분할 클록 레짐(regime)에서의 동작에 대해 도 2 및 도 3 각각에 도시된다. 출력 신호(CG_1.clk_o 및 CG_2.clk_o)는 도 4 및 도 5에 각각 언급된 실시예에 대해 예시적으로 도시되지만, 분명히 실시예에 제한되는 것은 아니라 일반적 예의 역할을 한다. 양 도면에서, CCU.fast_clk_o는 시스템 클록 신호일 수 있지만 이에 제한되지 않는 인가 클록을 나타낸다.
도 2의 좌측 패널은 예를 들어 원하지 않은 부분적으로 인에이블된 클록 신호의 제거된 파형의 일부와 함께, 예를 들어 턴 온된 클록 게이팅 셀(CG 인에이블드)의 경우에 클록 게이팅 셀 중 하나의 출력에서 고속/마스터 클록 레짐(regime)에 대한 지연 고장 테스트의 캡처 사이클 중에 신호(CG_1.clk_o)의 파형을 도시한다: 이러한 경우에, 클록 게이팅 셀은 클록 게이팅 셀의 입력에서 클록 신호에 대해 완전히 투과적이다(transparent). 도 2의 우측 패널에서, 클록 게이팅 셀은 디스에이블되고(CG 디스에이블드), 따라서 OFF 신호(CG_1.clk_o)가 클록 게이팅 셀의 출력에 나타난다.
도 3은 예를 들어 원하지 않는 부분적으로 인에이블된 클록 신호의 제거된 파형의 일부와 함께, 예를 들어 턴 온된 클록 게이팅 셀(CG 인에이블드, 좌측 패널)의 경우 및 디스에이블된 클록 게이팅 셀(CG 디스에이블드, 우측 패널)의 경우에 본 개시의 클록 게이팅 셀의 다른 것의 출력에서 저속/분할 클록 레짐에 대한 지연 고장 테스트의 캡처 사이클 중에 신호(CG_2.clk_o)의 파형을 디스플레이한다. CCU.slow_clk_en은 원하는 비율에 따라 CCU.slow_clk_en을 분할하는 저속 클록 인에이블 신호이다(도 3에서 CCU.slow_clk_en와 CCU.slow_clk_en 사이의 비율은 2와 동일한 예로 선택됨). 도 2에서와 같이, 클록 게이팅 셀은 클록 게이팅 셀이 인에이블되게 설정되면(좌측 패널) 클록 게이팅 셀의 입력에서 클록 신호에 대해 완전히 투과적이다. 우측 패널에서, 클록 게이팅 셀은 디스에이블드되고(CG 디스에이블드), 따라서 OFF 신호(CG_2.clk_o)가 클록 게이팅 셀의 출력에 나타난다.
이하의 2개의 실시예는 위의 바람직한 작용을 초래하는 2개의 예시적 디지털 회로를 설명한다. 이하에 설명되는 모든 신호는 스캔 테스트 내의 특정 사용에 제한되지 않고, 그것은 종종 설명에서 언급된다는 점이 이해되어야 한다. 당업자는 테스트 회로와 다른 회로에 제시된 실시예를 적응시키고 적용할 수 있을 것이다.
도 4a에 도시된 갱신된 클록 게이팅 셀(12a)은 클록 게이팅 셀(102a)(CG(전류)), 스캔 D 플립 플롭(102b)(scanFF) 및 조합 로직(102c)으로 구성된다. 클록 게이팅 셀 CG(전류)의 가장 단순한 구현은 AND 게이트에 의해 제공된다. 여기서 고려되는 경우에, 1개의 인에이블 신호는 클록 신호(clk_i)를 제어한다. 도 4a의 특정 예에서, 클록 게이팅 셀(102a)(CG(전류))은 입력으로서 제 1 클록 신호(clk_i), 기능 인에이블 신호(FE) 및 시프트 인에이블 신호(SE)를 사용한다. 클록 게이팅 셀(102a)(CG(전류))의 출력 신호는 clk_o로 표시된다. 예를 들어, 신호(clk_i)는 기능적 비테스트 동작 중의 고속/마스터 클록 신호, 스캔 테스트의 캡처 사이클 중의 고속/마스터 클록 신호 또는 스캔 테스트의 초기화 사이클(시프트 인, 시프트 아웃) 중의 스캔 시프트 클록 신호일 수 있지만, 이에 제한되지 않는다.
이하, 이전에 설명된 클록 게이팅 셀(102a)(CG(전류))은 "종래의 클록 게이팅 셀의 일 예"로 표시될 것이다. 그것은 예를 들어 이하의 진리표를 특징으로 한다(표 1에서, x는 0 또는 1 중 어느 하나를 나타냄):
Figure pat00001
종래의 클록 게이팅 셀의 제한적이지 않는 1개의 특정 구현이 도 4b에 도시된다: 그것은 OR 게이트(102e), 래치(102d) 및 AND 게이트(102f)로 조립된다. 이러한 종래의 클록 게이팅 셀은 시프트 인에이블 신호(SE)가 기능 인에이블 신호(FE)와 비교하여 ATPG 툴에 의해 제어하는 것이 훨씬 더 용이하기 때문에 테스트 설계에 통상적으로 사용된다. 특히, SE 입력의 포함은 FE 신호와 독립적으로 스캔 테스트 신호의 인에이블링을 허용한다. 도 4b에 도시된 종래의 클록 게이팅 셀의 특정 실시예에 대한 래치는 이하의 이득을 위해 사용된다: 클록 신호(clk_i) = 0이기만 하면, 출력 클록 신호(clk_o)는 OFF이며, 즉 clk_o = 0이다. 클록 신호(clk_i)가 0에서 1로 변할 때, 래치는 그것의 D 입력에서 상태를 유지하여, 클록 게이팅 셀에서 타이밍 이슈를 감소시킨다. clk_i = 1이기만 하면, 출력 클록 신호(clk_o)는 FE 또는 SE의 변화에 영향을 받지 않는다.
본 개시에서, 예로서 종래의 특정 클록 게이팅 셀이 고려되지만, 당업자가 종래의 클록 게이팅 셀(CG(전류))을 테스트 설계에서 자주 사용되는 임의의 다른 타입의 클록 게이팅 셀로 대체하거나 적응시키는 것은 손쉬운 문제이다. 이러한 의미에서, 도 4b 내의 래치는 예를 들어 플립 플롭으로 대체되거나, 종래의 클록 게이팅 셀의 다른 구현에서, OR 게이트는 래치 뒤에 배치될 수 있다. 종래의 클록 게이팅 셀의 제시된 구현(도 4b)의 많은 작은 수정은 본 개시에서 사용될 수 있고, 이는 당업자에게 잘 알려져 있다.
도 4a 내의 갱신된 클록 게이팅 셀의 스캔 D 플립 플롭(102b)(scanFF)은 스캔 시트프 동작 중에 시프트 인(SI) 신호에 의해 제어된다. 이것은, 무엇보다도, 한편으로 더 크고 더 용이한 ATPG 제어성 및 따라서 더 높은 테스트 커버리지를 초래하고, 다른 한편으로 스캔 테스트 중에 전력 소모의 감소를 초래한다. 이러한 특정 실시예에서, 스캔 플립 플롭의 Q 출력은 스캔 시프트 출력(SO) 신호를 출력한다.
주어진 예에서의 조합 로직(102c)은 도 4a에 도시된 바와 같이 연결된 1개의 인버터, 2개의 OR 게이트 및 2개의 AND 게이트를 포함한다.
본 개시의 제 1 예시적 갱신된 클록 게이팅 셀(12a)(CG_1)은 6개의 입력을 보유한다: 클록 신호(clk_i), 기능 인에이블 신호(FE), 시프트 인에이블 신호(SE), 지연 테스트 인에이블 신호(DT), 스캔 시프트 입력 신호(SI) 및 스캔 모드 중에 스캔 플립 플롭(scanFF)을 리셋하는 리셋 신호(reset). 갱신된 클록 게이팅 셀(CG_1)은 클록 신호(clk_o) 및 스캔 시프트 출력(SO) 신호를 출력한다. 도 4a의 로직을 고려해 볼 때, CG_1의 진리표는 표 1에 주어진 바와 같이 발생한다:
Figure pat00002
표 2에서, x는 0 또는 1 중 어느 하나를 나타낸다. 더욱이, 표 2를 고려하면, DT = 0, SE = 0을 특징으로 하는 단계에서(예를 들어, 기능 동작에서), 출력 클록 신호(clk_o)는 기능 인에이블 신호(FE)에 의해 완전히 제어되는 것을 알게 된다. SE = 1을 특징으로 하는 단계 중 어느 하나(예를 들어, 스캔 테스트의 시프트 단계) 중에, 갱신된 클록 게이팅 셀(CG_1)은 스캔 시프트 클록 입력 신호일 수 있지만 이에 제한되지 않는 클록 입력 신호(clk_i)에 대해 완전히 투과적이다. DT = 1, SE = 0을 특징으로 하는 단계(예를 들어, 앳 스피드 캡처 사이클) 중에, 출력 클록 신호(clk_o)는 예를 들어 스캔 테스트의 시프트 인 사이클에서의 신호(SI)에 의해 설정되었던 스캔 플립 플롭(scanFF)에 의해 제어된다. 이러한 마지막 단계에서, clk_i는 예를 들어 고속/마스터 클록 신호에 의해 주어질 수 있다. scanFF = 1이면 갱신된 클록 게이팅 셀(CG_1)은 scanFF = 1에 대해서와 같이 입력 클록 신호(clk_i), 즉 clk_o = clk_i에 대해 완전히 투과적인 반면, CG_1은 scanFF = 0일 때는 언제든지 예를 들어 스캔 테스트의 캡처 사이클 중에 기능 인에이블 신호와 관계없이 스위칭 오프(OFF)된다. 설명된 갱신 클록 게이팅 셀(12a)에 의해, 바람직하지 않은 부분적으로 인에이블된 클록 신호는 CG_1의 출력(clk_o)에서 제거된다.
도 5에서 도시된 제 2 예시적 실시예는 도 4a의 갱신된 클록 게이팅 셀(CG_1)의 상황에 도입된 입력 신호(clk_i, FE, SE, DT, SI, reset)에 추가하여 디지털 회로의 저속 클록 인에이블 신호일 수 있지만 이에 제한되지 않는 입력 신호(slow_clk_en_i)를 포함한다. 갱신된 클록 게이팅 셀(1012a)(CG_2)은 갱신된 클록 게이팅 셀(12a)(CG_1)의 상황에 설명된 바와 같이 제 1 및 제 2 종래의 클록 게이팅 셀(1102d, 1102a)(CG(전류), 예를 들어 도 4b에 도시된 바와 같이), 멀티플렉서(1102e), 스캔 D 플립 플롭(1102b)(scanFF) 및 조합 로직(1102c)으로 구성된다. 시스템 멀티플렉서/클록 게이팅 셀은 통상적으로 "멀티플렉서 타입 클록 게이팅 셀"로 표시된다. 갱신된 클록 게이팅 셀(CG_2)은 출력 클록 신호(clk_o) 및 스캔 시프트 출력 신호(SO)를 출력한다.
예를 들어, 제 2 클록 신호가 slow_clk_en_i 신호(예를 들어, 도 3의 CCU.slow_clk_en)의 사용에 의해 고속/마스터 클록 신호(예를 들어, 도 3의 CCU.fast_clk_o)로부터 유도되면, 갱신된 클록 게이팅 셀(CG_2)이 사용될 수 있다. clk_i 입력이 clk_i 신호와 연결되고 FE 입력이 slow_clk_en_in 신호와 연결되는 도 5의 제 1 종래의 클록 게이팅 셀(1102d)(CG(전류))은 원하는 클록 신호를 생성한다. 멀티플렉서(1102e)의 출력은 제 2 종래의 클록 게이팅 셀(1102a)(CG(전류))의 입력(FE)에 연결된다. 0 또는 1인 멀티플렉서의 입력 신호에 따라, 멀티플렉서의 출력 신호는 멀티플렉서의 "0" 입력 또는 그것의 "1" 입력에서 신호에 의해 각각 주어진다. 스캔 플립 플롭(1102b)(scanFF)은 도 4a에서 갱신된 클록 게이팅 셀(CG_1)의 맥락에서 설명된 바와 같다.
2개의 AND 게이트, 1개의 OR 게이트 및 1개의 인버터를 포함하는 도 5의 조합 로직이 주어지면, CG_2의 진리표가 표 3에서와 같이 주어진다:
Figure pat00003
표 2에서와 같이, 표 3의 x는 0 또는 1 중 어느 하나를 나타낸다. DT = 0, SE = 0을 특징으로 하는 단계(예를 들어, 기능 동작에서)에서, 출력 클록 신호(clk_o)는 기능 인에이블 신호(FE)에 의해 완전히 제어된다. SE = 1을 특징으로 하는 단계 중 어느 하나(예를 들어, 스캔 테스트의 시프트 단계) 중에, 갱신된 클록 게이팅 셀(CG_2)은 스캔 시프트 클록 입력 신호일 수 있지만, 이에 제한되지 않는 클록 입력 신호(clk_i)에 대해 완전히 투과적이다. DT = 1, SE = 0을 특징으로 하는 단계(예를 들어, 앳 스피드 캡처 사이클) 중에, 출력 클록 신호(clk_o)는 slow_clk_en 신호 및 스캔 테스트의 시프트 인 사이클에서의 신호(SI)에 의해 설정되었된 스캔 플립 플롭(scanFF) 양자에 의해 제어된다: slow_clk_en 신호가 없는 한, 즉 slow_clk_en = 0인 한, 갱신된 클록 게이팅 셀(CG_2)은 스캔 플립 플롭(scanFF)의 상태와 관계없이 오프(OFF)이다. slow_clk_en = 1에 대해, 갱신된 클록 게이팅 셀(CG_2)은 scanFF가 설정되면, 즉, scanFF = 1이면 클록 신호(clk_i)에 대해 완전히 투과적인 반면, scanFF = 0이면 CG_2는 OFF이다. 갱신된 클록 게이팅 셀(CG_2)의 하나의 응용에서, CG_2는 ATPG 툴에 의해 갱신된 클록 게이팅 셀(CG_2)의 출력에서 저속/분할 클록 신호의 정의를 허용한다.
동일하거나 다른 응용에서, 갱신된 클록 게이팅 셀(CG_1 또는 CG_2) 각각은 SI 신호에 따라 스캔 모드 당 한 번씩 개별적으로 턴 온되거나 스위칭 오프될 수 있다. 이러한 개별 제어에 의해, 스캔 테스트 중에 전력 소모의 감소가 가능하다.
도 6은 위에 주어진 설명에 따른 갱신된 클록 게이팅 셀(CG_1 또는 CG_2)을 포함하는 최상위 구현의 일 예를 도시한다. 구체화를 위해서 그러나 응용 가능성을 제한하지 않으면서, 제 1(예를 들어, 고속) 클록 도메인에서 동작하는 제 1 IP(intellectual property) 모듈(601a), 및 제 2(예를 들어, 저속 또는 분할) 클록 도메인에서 동작하는 제 2 IP 모듈(601b)이 도시된다. 클록 신호는 클록 제어 유닛(603)에 의해 생성된다. 고속 클록 신호가 fast_clk_o에 의해 주어지는 반면, 제 1 IP 모듈(601a) 및 제 2 IP 모듈(601b)에 대한 클록 인에이블 신호는 fast_clk_en_o 및 slow_clk_en_o로 각각 표시된다.
제 1 IP 모듈(601a)은 회로의 임의의 단계에서, 예로서 종래의 클록 게이팅 셀의 일부 또는 전부를 대체했던 갱신된 클록 게이팅 셀을 포함한다. 종래의 클록 게이팅 셀의 입력에 이미 존재하는 입력 신호(clk_i, FE 및 SE)에 추가하여, 제 1 IP 모듈 내의 각각의 갱신된 클록 게이팅 셀은 지연 테스트 인에이블 신호(delay_test), 스캔 시프트 입력 신호(SI) 및 리셋 신호(reset)를 수신한다. delay_test = 1은 지연 고장 테스트의 앳 스피드 캡처 사이클을 정의한다. 스캔 시프트 입력 신호가 다른 것 중에서 예를 들어 내부 스캔 플립 플롭을 제어함으로써 갱신된 클록 게이팅 셀을 턴 온하거나 스위칭 오프하기 위해 사용된다. 최종적으로, 리셋 신호(reset)가 상이한 스캔 모드 중에 기존 시스템을 리셋하기 위해 사용된다.
제 2 IP 모듈(601b)은 구체화를 위해서 그러나 제한하지 않으면서 위에 상세히 설명된 바와 같이 제 1 단계 클록 게이팅 셀로서 타입 CG_1의 하나의 갱신된 클록 게이팅 셀 그리고 상술된 바와 같이 제 2 및 더 높은 단계 클록 게이팅 셀로서 타입 CG_2의 갱신된 클록 게이팅 셀로 구성된다. 타입 CG_1의 갱신된 클록 게이팅 셀의 입력에 이미 존재하고 논의된 clk_i, FE, SE, DT, SI 및 리셋(reset) 입력 신호에 추가하여, 제 2 IP 모듈 내의 타입 CG_2의 각각의 갱신된 클록 게이팅 셀은 입력 slow_clk_en_i에서 저속 클록 인에이블 신호(예를 들어, slow_clk_en_o)를 수신한다. 상술된 바와 같이, slow_clk_en_i에서의 입력은 delay_test = 1의 경우에 갱신된 클록 게이팅 셀의 작용에만 영향을 준다. 이러한 경우에, slow_clk_en_i에서의 입력은 갱신된 클록 게이팅 셀이 ON인 조건 하에 출력 클록 신호(clk_o)의 파형을 결정한다. 클록 신호의 원하는 파형이 생성되면, 필요하지 않으면서 스캔 체인(scan chain) 내의 더 높은 단계(제 2 및 더 높은)의 갱신된 클록 게이팅 셀이 타입 CG_1인 것은 충분하다.
표 2 및 표 3 각각에 주어진 갱신된 클록 게이팅 셀(CG_1 및 CG_2)의 작용 때문에, 기능 및 테스트 동작 양자의 각각의 단계에서 출력 클록 신호(clk_o)는 각각의 개별 갱신된 클록 게이팅 셀에서 입력 신호에 의해 제어 가능하다. 특히, DT = 1을 갖는 단계(앳 스피드 지연 고장 테스트의 캡처 사이클을 포함하지만, 이에 제한되지 않는) 중에 출력 클록 신호(clk_o)는 스캔 체인의 각각의 단계에서 입력 클록 신호(fast_clk_o) 및 클록 인에이블 신호(예를 들어, fast_clk_en_o, slow_clk_en_o)에 의해 완전히 제어 가능하다. 도 6에 도시된 예시적 실시예에 따르면, 제 1 클록 게이팅 셀의 출력(clk_o)에서 정의된 DT = 1 단계 중에 클록 신호는 ON으로 설정되는 더 높은 단계(제 2 및 더 높은) 클록 게이팅 셀에서 변하지 않는다. 더욱이, 도 1에 예시적 도시된 바와 같이, 클록 신호의 왜곡된 파형, 즉 케이스 3-1, 3-2, 3-3, 7-1, 7-2의 부분적으로 인에이블된 클록 신호가 제거될 수 있다. 각각의 갱신된 클록 게이팅 셀에서의 잘 정의된 출력 클록 신호 때문에, ATPG 툴은 입력(FE)에서의 기능 인에이블 신호에 상관없이, 캡처 단계 중에 이러한 클록 게이팅 셀 각각의 출력에서 클록 신호를 정의할 수 있게 된다. 따라서, 본 개시에 따른 갱신된 클록 게이팅 셀 사용의 이러한 최종적 의미는 테스트 커버리지의 증가를 초래한다. 더욱이, 갱신된 클록 게이팅 셀의 응용은 다른 것 중에서 각각의 IP 모듈에 대한 제어 가능한 클록 신호의 정의를 허용하므로, 테스트 커버리지는 클록 도메인 스위칭이 제거되거나 억제될 수 있기 때문에 더욱 증가 될 수 있다. 특히, 저속 도메인에서 테스트되는 고속 도메인에서 발생하는 고장(테스트 회피를 야기함; 클록 신호의 왜곡된 파형은 도 1의 케이스 3-1에 도시됨), 및 그 반대(테스트 과잉(overkill)을 야기함; 클록 신호의 왜곡된 파형은 도 1의 케이스 5-1에 도시됨)가 제거될 수 있다.
갱신된 클록 게이팅 셀 사용의 다른 이득은 스캔 플립 플롭에 의한 그것의 개별 제어성 때문에 발생할 수 있다. 스캔 테스트 중에 전력 소모는 감소된 수의 갱신된 클록 게이팅 셀만을 스위칭 온함으로써 감소될 수 있다. 스캔 테스트 중에 전력 소모를 감소시키기 위해, ATPG 툴은 스캔 테스트 중에 턴 온될 갱신된 클록 게이팅 셀의 최대 수를 임계값으로서 제공받을 수 있다.
본 개시의 추가 이득은 예를 들어 회로, 회로 요소, 시스템 요소, 모듈 등에서의 빠르고 쉬운 구현일 수 있다: 각각의 종래의 클록 게이팅 셀은 예를 들어 갱신된 클록 게이팅 셀(CG_1, CG_2) 중 하나로 대체될 수 있다. 갱신된 클록 게이팅 셀에 의한 종래의 대체는 예를 들어 자동 ECO(engineer change order)(기술자 변경 지시) 스크립트에 의해 달성될 수 있다.
본 개시가 특정 실시예를 참조하여 설명되었지만, 본 개시의 범위에서 벗어나지 않으면서 다양한 변경이 이루어질 수 있고 균등물로 대체될 수 있다는 점이 당업자에 의해 이해될 것이다. 아울러, 그의 범위에서 벗어나지 않으면서 많은 수정이 특정 상황 또는 재료를 본 개시의 교시에 적응시키기 위해 이루어질 수 있다. 따라서, 본 개시는 개시된 특정 실시예에 제한되는 것이 아니라, 본 개시는 첨부된 특허청구범위 내에 속하는 모든 실시예를 포함하도록 의도된다.

Claims (19)

  1. 하나 이상의 클록 게이팅 셀을 포함하는 스캔 테스트의 스캔 회로의 클록 시스템에 적용하는 방법으로서,
    (a) 상기 스캔 테스트의 임의의 단계에서 각각의 클록 게이팅 셀에서 제어 가능한 파형의 클록 신호를 출력하는 단계와,
    (b) 각각의 클록 게이팅 셀에서 캡처 사이클 중에 부분적으로 인에이블된 클록 신호를 제거하는 단계를 포함하는
    스캔 회로의 클록 시스템에 적용하는 방법.
  2. 제 1 항에 있어서,
    상기 부분적으로 인에이블된 클록 신호가 상기 스캔 테스트의 테스트 커버리지를 증대시키기 위해 제거되는
    스캔 회로의 클록 시스템에 적용하는 방법.
  3. 제 1 항에 있어서,
    상기 스캔 테스트는 구조적 지연 고장 테스트인
    스캔 회로의 클록 시스템에 적용하는 방법.
  4. 제 1 항에 있어서,
    기능적 비테스트 동작 중에 상기 하나 이상의 클록 게이팅 셀은 클록 신호에 대해 완전히 투과적인(transparent)
    스캔 회로의 클록 시스템에 적용하는 방법.
  5. 제 3 항에 있어서,
    상기 지연 고장 테스트 중에 전력 소모를 감소시키기 위해 전력 소모를 제어하는 단계를 더 포함하는
    스캔 회로의 클록 시스템에 적용하는 방법.
  6. 제 5 항에 있어서,
    상기 전력 소모를 제어하는 단계는 스캔 플립 플롭을 이용하는 단계를 포함하는
    스캔 회로의 클록 시스템에 적용하는 방법.
  7. 제 1 항에 있어서,
    상기 스캔 회로는 부분적으로 제어 가능한 또는/그리고 제어 불가능한 로직을 포함하는
    스캔 회로의 클록 시스템에 적용하는 방법.
  8. 제 1 항에 있어서,
    상기 클록 시스템은 복수의 클록 도메인을 포함하는
    스캔 회로의 클록 시스템에 적용하는 방법.
  9. 제 1 항에 있어서,
    상기 클록 신호를 사전 정의된 형태로 ATPG(automatic test pattern generation) 툴에 의해 생성하는 단계를 더 포함하는
    스캔 회로의 클록 시스템에 적용하는 방법.
  10. 클록 게이팅 셀로서,
    구조적 지연 고장 스캔 테스트의 캡처 사이클 중에, 제어 가능한 파형의 클록 신호를 출력하고,
    상기 구조적 지연 고장 스캔 테스트의 상기 캡처 사이클 중에 부분적으로 인에이블된 클록 신호를 제거하도록 구성되는
    클록 게이팅 셀.
  11. 제 10 항에 있어서,
    상기 지연 고장 스캔 테스트 중에 전력 소모를 감소시키도록 구성된 전력 소모 컨트롤을 더 포함하는
    클록 게이팅 셀.
  12. 제 11 항에 있어서,
    상기 전력 소모 컨트롤은 스캔 플립 플롭을 포함하는
    클록 게이팅 셀.
  13. 제 10 항에 있어서,
    입력 클록 신호로부터 출력 클록 신호를 유도하도록 구성된 로직을 더 포함하고, 상기 출력 클록 신호는 상기 입력 클록 신호와 상이한
    클록 게이팅 셀.
  14. 제 10 항에 있어서,
    멀티플렉서를 더 포함하는
    클록 게이팅 셀.
  15. 제 10 항에 있어서,
    기능적 비테스트 동작 중에 클록 신호에 대해 완전히 투과적이도록 더 구성되는
    클록 게이팅 셀.
  16. 제 10 항에 있어서,
    상기 클록 신호를 사전 정의된 형태로 ATPG(automatic test pattern generation) 툴에 의해 생성하도록 더 구성되는
    클록 게이팅 셀.
  17. 하나 이상의 클록 게이팅 셀을 포함하는 스캔 회로 - 상기 스캔 회로는 스캔 테스트를 위해 사용되도록 구성됨 - 로서,
    (a) 상기 클록 게이팅 셀의 각각은 개별적으로 제어 가능하도록 구성되고,
    (b) 상기 클록 게이팅 셀의 각각은 구조적 지연 고장 스캔 테스트의 캡처 사이클 중에 제어 가능한 파형의 클록 신호를 출력하도록 구성되고,
    (c) 상기 클록 게이팅 셀의 각각은 상기 구조적 지연 고장 스캔 테스트의 상기 캡처 사이클 중에 부분적으로 인에이블된 클록 신호를 제거하도록 구성되는
    스캔 회로.
  18. 제 17 항에 있어서,
    상기 지연 고장 스캔 테스트 중에 전력 소모를 감소시키도록 구성된 전력 소모 컨트롤을 더 포함하는
    스캔 회로.
  19. 제 18 항에 있어서,
    상기 전력 소모 컨트롤은 스캔 플립 플롭을 포함하는
    스캔 회로.
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