KR20150052132A - 반도체 장치 및 그 제조방법 - Google Patents

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KR20150052132A
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silicon nitride
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가즈히로 오쿠다
시게오 이시카와
히로시 아마이케
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피에스4 뤽스코 에스.에이.알.엘.
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Abstract

층간절연막을 구성하는 막이 벗겨지는 것을 방지하여 반도체 장치의 장치특성 저하를 방지한다. 반도에 장치는, 탄소함유 실리콘 질화(SiCN)막, 제1 실리콘 질화막, 및 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막을 이 순서대로 가지는 층간절연막을 구비한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다.
종래부터 다양한 적층구조를 가지는 반도체 장치가 이용되고 있다.
특허문헌 1(특개 2001-23984호 공보)에는 스토퍼막, 층간막을 형성한 후 IC손상 저감막 및 그 바탕막을 형성하고, 이어서 트렌치 패턴 또는 비어 패턴을 형성하고, 이어서 배리어막, 시드막을 형성한 후에 Cu 다마신 배선을 형성하는 방법이 개시되어 있다.
일본국 특허 공개 2001-23984호 공보
종래기술의 문제점에 대하여 층간절연막 내에 다마신 공정을 적용하는 예를 들어 설명한다. 도 16은 종래기술의 다마신 공정을 이용하여 층간절연막 내에 형성된 비어플러그와 배선을 나타내는 확대도이다. 종래기술에서는 실리콘 산화막으로 이루어지는 층간절연막(17), 탄소함유 실리콘 질화막(SiCN막)으로 이루어지는 저유전율 배리어막(18c)과 실리콘 산화막 또는 탄소함유 실리콘 산화막(SiOC막)으로 이루어지는 절연막(18a)이 순서대로 적층된 층간절연막(18)이 마련되어 있다. 또한 층간절연막(18) 위에는 탄소함유 실리콘 질화막(SiCN막)으로 이루어지는 저유전율 배리어막(19c)과, 실리콘 산화막 또는 탄소함유 실리콘 산화막(SiOC막)(19a)이 순서대로 적층된 층간절연막(19)이 마련되어 있다. 그리고 층간절연막(18) 내에는 비어플러그(18b)와 배선(18d)이 형성되며, 층간절연막(19) 내에는 비어플러그(19b)와 배선(19d)이 형성되어 있다. 비어플러그(18b), 배선(18d), 비어플러그(19b) 및 배선(19d)은 전기적으로 접속되어 있다.
도 16의 반도체 장치에서는 층간절연막(18) 내에서 SiCN막(18c)과 실리콘 산화막 또는 SiOC막(18a)의 밀착성이 낮았다. 마찬가지로 층간절연막(19) 내에서 SiCN(19c)과 실리콘 산화막 또는 SiOC막(19a, 18a)와의 밀착성이 낮았다. 이 때문에 Pressure Cooker Test 및 Highly Accelerated Temperature and Humidity Stress Test(수지 밀봉된 전자부품 등의 내습성을 평가하는 목적의 시험방법) 등의 평가를 실시하면 SiCN막(18c, 19c)과 실리콘 산화막 또는 SiOC막(18a, 19a)의 계면에 벗겨짐이 발생하여 반도체 장치의 장치 특성이 저하된다는 문제가 있었다.
일 실시형태는, 탄소함유 실리콘 질화(SiCN)막, 제1 실리콘 질화막, 및 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막을 이 순서대로 가지는 층간절연막을 갖춘 반도체 장치에 관한 것이다.
다른 실시형태는, 탄소함유 실리콘 질화(SiCN)막, 제1 실리콘 질화막, 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막을 이 순서대로 가지는 층간절연막 형성하는 공정을 갖춘 반도체 장치의 제조방법에 관한 것이다.
층간절연막을 구성하는 막이 벗겨지는 것을 방지하여 반도체 장치의 장치특성 저하를 방지할 수 있다.
도 1은 제1 실시예의 반도체 장치를 나타내는 단면도이다.
도 2는 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 3은 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 4는 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 5는 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 6은 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 7은 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 8은 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 9는 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 10은 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 11은 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 12는 제1 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 13은 제2 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 14는 제2 실시 예의 반도체 장치의 제조방법을 나타내는 단면도이다.
도 15는 제2 실시 예의 반도체 장치를 나타내는 단면도이다.
도 16은 반도체 장치를 나타내는 단면도이다.
도 17은 제1 및 제2 실시 예의 반도체 장치의 제조방법을 나타내는 흐름도이다.
본 발명의 반도체 장치의 일례에서는 탄소함유 실리콘 질화(SiCN)막, 제1 실리콘 질화막, 및 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막을 이 순서대로 가지는 층간절연막을 갖춘다. 이렇듯 층간절연막은 탄소함유 실리콘 질화(SiCN)막과 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막 사이에 제1 실리콘 질화막을 가지기 때문에 이들 막 사이의 밀착성을 향상시킬 수 있다. 따라서 Pressure Cooker Test 및 Highly Accelerated Temperature and Humidity Stress Test(수지 밀봉된 전자부품 등의 내습성을 평가하는 목적의 시험방법) 등의 평가에서 층간절연막을 구성하는 막이 벗겨지는 것을 방지할 수 있다. 이 결과 반도체 장치의 장치특성의 저하를 방지할 수 있다.
층간절연막은 탄소함유 실리콘 질화(SiCN)의 아래에 제2 실리콘 질화막을 가질 수도 있다. 이 경우, 층간절연막의 구성은 제2 실리콘 질화막, 탄소함유 실리콘 질화(SiCN)막, 제1 실리콘 질화막, 및 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막이 된다. 이렇듯 탄소함유 실리콘 질화(SiCN)막의 상하에 제1 및 제2 실리콘 질화막을 끼움으로써 층간절연막을 구성하는 막이 벗겨지는 것을 보다 효과적으로 방지할 수 있다.
또한 층간절연막 내에는 비어플러그, 및 비어플러그에 접하도록 층간절연막 내에 마련됨과 동시에 비어플러그와 같은 재료로 구성되는 배선을 마련할 수 있다. 비어플러그와 배선을 같은 재료로 구성하는 방법으로는 다마신 공정을 들 수 있다. 비어플러그와 배선의 재료로는 구리를 이용하는 것이 바람직하다.
본 발명의 반도체 장치의 일례에서는 복수의 층간절연막을 겹쳐 쌓도록 적층시킬 수도 있다. 이 경우 제1 층간절연막, 제2 층간절연막, 제3 층간절연막……제n 층간절연막과 같이 복수의 층간절연막이 연속하여 적층된다. 또한 각각의 층간절연막 내에 비어플러그와 배선을 형성하는 경우에는 각각의 층간절연막 내에 형성한 비어플러그 및 배선을 서로 전기적으로 접속하는 것이 바람직하다.
이하, 첨부 도면을 참조하면서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다. 또한 이들 실시 예는 본 발명의 한층 더 깊은 이해를 위해 제시되는 구체적인 예로서, 본 발명은 이들 구체적인 예에 전혀 한정되지 않는다.
(제1 실시 예)
도 1은 본 실시 예의 반도체 장치를 나타내는 단면도이다. 도 1에 나타낸 것처럼 본 실시 예의 반도체 장치는 반도체 기판(10) 내에 소자분리영역(15)으로 둘러싸이도록 하여 활성영역(1)이 구획되어 있다. 활성영역(1)의 X방향에서의 중심부의 바로 위에는 게이트 절연막(8)과 게이트 전극(7) 및 커버 절연막(5)이 순서대로 적층되어 있다. 게이트 절연막(8)은 실리콘 산화막, 고유전율막 또는 실리콘 산화막과 고유전율막의 적층막으로 이루어진다. 게이트 절연막(8)과 게이트 전극(7) 및 커버 절연막(5)의 적층막의 측면 상에는 사이드월 절연막(6)으로 덮여 있다. 게이트 전극(7)을 사이에 낀 좌우양측의 활성영역(1) 부분에 소스/드레인 확산층(12)이 마련되어 있다. 이 활성영역(1), 소스/드레인 확산층(12), 게이트 절연막(8) 및 게이트 전극(7)은 하나의 트랜지스터(Tr)를 구성하고 있다. 또한 게이트 전극(7)을 덮고 매설하도록 실리콘 산화막으로 이루어지는 제1 층간절연막(11)이 마련되어 있다. 소스/드레인 확산층(12)의 상면에는 제1 층간절연막(11)을 관통하는 콘택(13)이 접속되어 있다. 콘택(13)의 상면에 접속되도록 주변배선(14)이 배치되어 있다. 주변배선(14)을 덮도록 스토퍼막(16) 및 실리콘 산화막으로 이루어지는 제2 층간절연막(17)이 마련되어 있다.
이어서, 스토퍼막(16) 및 제2 층간절연막(17)을 덮도록 저유전율 배리어막인 탄소함유 실리콘 질화막(SiCN막)(20c)가 마련되어 있다. SiCN막(20c) 위에는 또한 배리어막으로서의 제1 실리콘 질화막(20b) 및 실리콘 산화막 혹은 탄소함유 실리콘 산화막(SiOC막)(20a)이 마련되어 있다. 이 SiCN막(20c), 제1 실리콘 질화막(20b) 및 실리콘 산화막 혹은 SiOC막(20a)은 제3 층간절연막(20)을 구성한다.
스토퍼막(16), 제2 및 제3 층간절연막(17, 20)을 관통하여 주변배선(14)과 접속하는 제1 비어플러그(23a)와, 제1 비어플러그(23a)에 접하는 제1 배선(23b)이 마련되어 있다. 제1 비어플러그(23a) 및 제1 배선(23b)은 구리로 구성된다. 후술하는 것처럼 제1 비어플러그(23a) 및 제1 배선(23b)은 다마신 공정에 의해 형성된다.
제3 층간절연막(20) 및 제1 배선(23b)의 상면 위에는 또한, 저유전율 배리어막인 탄소함유 실리콘 질화막(SiCN막)(25c), 배리어막인 제1 실리콘 질화막(25b) 및 실리콘 산화막 혹은 탄소함유 실리콘 산화막(SiOC막)(25a)이 이 순서대로 마련되어 있다. 이 SiCN막(25c), 제1 실리콘 질화막(25b) 및 실리콘 산화막 혹은 SiOC막(25a)은 제4 층간절연막(25)을 구성한다.
제4 층간절연막(25)을 관통하여 제1 배선(23b)와 접속하는 제2 비어플러그(28a)와, 제2 비어플러그(28a)에 접하는 제2 배선(28b)이 마련되어 있다. 제2 비어플러그(28a) 및 제2 배선(28b)은 구리로 구성되어 있다. 후술하는 것처럼 제2 비어플러그(28a) 및 제2 배선(28b)은 다마신 공정에 의해 형성된다.
제4 층간절연막(25) 및 제2 배선(28b)의 상면 위에는 또한 보호절연막(30)이 마련되어 있다.
본 실시 예에서는 SiCN막(20c)과 실리콘 산화막 또는 SiOC막(20a) 사이에 제1 실리콘 질화막(20b)을 마련함으로써 막 사이의 밀착성을 향상시킬 수 있다. 따라서 Pressure Cooker Test 및 Highly Accelerated Temperature and Humidity Stress Test(수지 밀봉된 전자부품 등의 내습성을 평가하는 목적의 시험방법) 등의 평가에서 층간절연막을 구성하는 막이 벗겨지는 것을 방지할 수 있다. 이 결과, 반도체 장치의 장치특성의 저하를 방지할 수 있다.
이어서, 본 실시 예의 반도체 장치의 제조방법에 대하여 도 2 내지 도 12 및 도 17의 A를 참조하여 설명한다. 도 2 내지 도 12는 도 1에 대응하는 단면도, 도 17의 A는 본 실시 예의 제조방법을 나타내는 흐름도이다. 나아가 도 3 내지 도 12에서는 제2 층간절연막(17)보다 아래의 구조는 생략한다.
먼저, 도 2에 나타낸 것처럼 반도체 기판(10)을 준비하고, 반도체 기판(10) 내에 공지의 방법에 의해 소자분리영역(15)을 형성한다. 이로 인해 반도체 기판(10) 내에 소자분리영역(15)으로 구획되도록 활성영역(1)을 형성한다. 반도체 기판(10) 위에 순서대로 절연막, 도전막 및 커버 절연막을 형성한 후, 이들 막을 순차적으로 패터닝함으로써 각각 게이트 절연막(8), 게이트 전극(7) 및 커버 절연막(5)을 형성한다. 반도체 기판(10) 위에 실리콘 질화막 등의 절연막을 형성한 후 에치백을 실시한다. 이로 인해 게이트 절연막(8), 게이트 전극(7) 및 커버 절연막(5)의 측면 위에 사이드월 절연막(6)을 형성한다.
커버 절연막(5)을 마스크로 이용하여 반도체 기판(10) 내에 불순물을 주입함으로써 소스/드레인 확산층(12)을 형성한다. 공지의 방법에 의해 반도체 기판(10) 위에 제1 층간절연막(11)을 형성한 후, 커버 절연막(5)이 노출될 때까지 평탄화를 실시한다. 공지의 방법에 의해 제1 층간절연막(11)을 관통하여 소스/드레인 확산층(12)에 접속되도록 콘택(13)을 형성한다. 제1 층간절연막(11) 위에 도전막을 형성한 후, 이 도전막을 패터닝함으로써 주변배선(14)을 형성한다. 이어서 공지의 방법에 의해 주변배선(14)을 덮도록 제1 층간절연막(11) 위에 순차적으로 스토퍼막(16) 및 제2 층간절연막(17)을 형성한다.
도 3에 나타낸 것처럼 제2 층간절연막(17) 위에 CVD법 등에 의해 제3 층간절연막(20)으로서 SiCN막(20c), 제1 실리콘 질화막(20b) 및 실리콘 산화막 혹은 SiOC막(20a)을 이 순서대로 형성한다.
도 4에 나타낸 것처럼 SiOC막(20a) 위에 포토 레지스트(30a)를 형성한 후, 리소그래피 기술과 드라이 에칭 기술을 이용하여 제2 및 제3 층간절연막(17, 20), 스토퍼막(16)(미도시)을 관통하여 주변배선(14)(미도시)을 노출시키는 제1 비어홀(22)을 형성한다.
도 5에 나타낸 것처럼 제1 비어홀(22)을 매설하도록 전면에 BARC막(반사방지막)(33)을 도포한 후 에칭을 실시하여 제1 비어홀(22) 내에만 BARC막(33)을 잔류시킨다.
도 6에 나타낸 것처럼 제3 층간절연막(20) 위에 포토 레지스트(30b)를 도포한 후, 리소그래피 기술과 드라이 에칭 기술을 이용하여 제1 배선용 제1 트렌치(21)를 형성한다. 이 드라이 에칭에서는 제1 트렌치(21)의 깊이만큼 실리콘 산화막 혹은 SiOC막(20a)의 에칭이 끝났을 때 제1 비어홀(22) 내에 BARC막(33)이 모두 없어져있는 것이 바람직하다. 나아가 드라이 에칭 후에 제1 비어홀(22) 내에 BARC막(33)이 남아있는 경우 에치백에 의해 BARC막(33)을 제거할 수도 있다.
도 7에 나타낸 것처럼 제1 비어홀(22) 및 제1 트렌치(21) 안을 매설하도록 전면에 구리막(Cu막)을 형성한다. 이어서 CMP에 의해 제3 층간절연막(20)의 상면이 노출될 때까지 구리막을 연마함으로써 제1 비어플러그(23a) 및 제1 배선(23b)을 형성한다. 이상과 같이 제1 비어플러그(23a) 및 제1 배선(23b)은 다마신 공정에 의해 형성된다.
도 8에 나타낸 것처럼 제3 층간절연막(20) 위에 CVD법 등에 의해 제4 층간절연막(25)으로서 SiCN막(25c), 제1 실리콘 질화막(25b) 및 실리콘 산화막 혹은 SiOC막(25a)을 이 순서대로 형성한다.
도 9에 나타낸 것처럼 제4 층간절연막(25) 위에 포토 레지스트(30c)를 도포한 후 리소그래피 기술과 드라이 에칭 기술을 이용하여 제4 층간절연막(25) 내에 제2 비어홀(29)을 형성한다. 이 때 제2 비어홀(29)은 제1 배선(23b) 위에 약 80nm의 SiCN막(25c)이 잔류하도록 형성한다. 이 이유는, 제1 배선(23b)가 노출될 때까지 제2 비어홀(29)을 형성하면 이후의 공정에서 제2 비어플러그 및 제2 배선을 형성할 때까지 제1 배선(23b)의 표면이 산화되어 그 저항이 증가하기 때문이다.
도 10에 나타낸 것처럼 제2 비어홀(29)을 매설하도록 전면에 BARC막(반사방지막)(33)을 도포한 후 BARC막(33)을 에치백하여 제2 비어홀(29) 내에만 BARC막(33)을 남긴다.
도 11에 나타낸 것처럼 포토 레지스트(30d)를 도포한 후 리소그래피 기술과 드라이 에칭 기술을 이용하여 제2 배선용 제2 트렌치(34)를 형성한다. 이 드라이 에칭에서는 제2 트렌치(34)의 깊이만큼 실리콘 산화막 혹은 SiOC막(25a)의 에칭이 끝났을 때 제2 비어홀(29) 내에 BARC막(33)이 모두 없어져있는 것이 바람직하다. 나아가 드라이 에칭 후에 제2 비어홀(22) 내에 BARC막(33)이 남아있는 경우 에치백에 의해 BARC막(33)을 제거할 수도 있다.
도 12에 나타낸 것처럼 제2 비어홀(29) 및 제2 트렌치(34) 안을 매설하도록 전면에 구리막(Cu막)을 형성한다. 이어서 CMP에 의해 제4 층간절연막(25)의 상면이 노출될 때까지 구리막을 연마함으로써 제2 비어플러그(28a) 및 제2 배선(28b)을 형성한다. 이상과 같이 제2 비어플러그(23a) 및 제2 배선(28b)은 다마신 공정에 의해 형성된다.
마지막으로 도 1에 나타낸 것처럼 제2 배선(28b)의 상면과 제4 층간절연막(25)의 표면을 덮도록 보호절연막(30)을 형성함으로써 본 실시 예의 반도체 장치가 완성된다.
(제2 실시 예)
도 15는 본 실시 예의 반도체 장치를 나타내는 단면도이다. 본 실시 예에서는 제3 및 제4 층간절연막(20, 25) 속에 제2 실리콘 질화막(20d, 25d)을 각각 더 가진다는 점이 제1 실시 예와 다르다. 그 밖의 구조에 대해서는 제1 실시 예와 같기 때문에 이하에서는 각 구조의 상세한 설명을 생략한다.
본 실시 예에서는 제2 층간절연막(17)과 SiCN막(20c) 사이, SiCN막(20c)과 실리콘 산화막 혹은 SiOC막(20a) 사이, 실리콘 산화막 혹은 SiOC막(20a)와 SiCN막(25c) 사이, SiCN막(25c)과 실리콘 산화막 혹은 SiOC막(25a) 사이에 각각 실리콘 질화막(Si3N4막)(20d, 20b, 25d, 25b)을 마련함으로써 제1 실시 예보다 막 사이의 밀착성을 더 향상시킬 수 있다. 따라서 Pressure Cooker Test 및 Highly Accelerated Temperature and Humidity Stress Test(수지 밀봉된 전자부품 등의 내습성을 평가하는 목적의 시험방법) 등의 평가에서 층간절연막을 구성하는 막이 벗겨지는 것을 보다 효과적으로 방지할 수 있다. 이 결과, 반도체 장치의 장치특성의 저하를 방지할 수 있다.
이어서 본 실시 예의 반도체 장치의 제조방법에 대하여 도 13 내지 도 15 및 도 17의 B를 참조하여 설명한다. 도 13 내지 도 14는 도 15에 대응하는 단면도, 도 17의 B는 본 실시예의 제조방법을 나타내는 흐름도이다. 나아가 도 13 내지 도 14에서는 제2 층간절연막(17)보다 아래의 구조는 생략한다.
제1 실시 예와 같은 방법에 의해 제2 층간절연막(17)까지를 형성한다.
도 13에 나타낸 것처럼 CVD법 등에 의해 제3 층간절연막(20)으로서 제2 실리콘 질화막(20d), SiCN막(20c), 제1 실리콘 질화막(20b) 및 실리콘 산화막 혹은 SiOC막(20a)을 이 순서대로 형성한다.
도 14에 나타낸 것처럼 제1 실시 예의 도 4 내지 도 7의 다마신 공정을 실시하여 제1 비어홀(22) 및 제1 트렌치(21) 내에 각각 제1 비어플러그(23a) 및 제1 배선(23b)을 형성한다. 그 후 제3 층간절연막(20) 위에 CVD법 등에 의해 제4 층간절연막(25)으로서 제2 실리콘 질화막(25d), SiCN막(25c), 제1 실리콘 질화막(25b) 및 실리콘 산화막 혹은 SiOC막(25a)을 이 순서대로 형성한다.
도 15에 나타낸 것처럼 제1 실시 예의 도 9 내지 도 12의 다마신 공정을 실시하여 제2 비어홀(29) 및 제2 트렌치(34) 내에 각각 제2 비어플러그(28a) 및 제2 배선(28b)을 형성한다. 그 후 제2 배선(28b)의 상면과 제4 층간절연막(25)의 표면을 덮도록 보호절연막(30)을 형성함으로써 본 실시 예의 반도체 장치가 완성된다.
상기 제1 및 제2 실시 예에서는 평면 트랜지스터의 소스/드레인 확산층(12)에 접속되도록 제3 및 제4 층간절연막(20, 25)을 관통하는 비어플러그, 배선을 형성하는 예를 설명하였다. 이 평면 트랜지스터, 비어플러그 및 배선은 예를 들면 DRAM(Dynamic Random Access Memory)을 갖춘 반도체 장치의 주변회로영역에 형성할 수 있다. 이러한 반도체 장치의 메모리셀 영역은 예를 들면 주변회로영역과 함께 하기와 같이 형성할 수 있다.
먼저 메모리셀 영역 내에 불순물을 주입한다. 이어서 메모리셀 영역 내에 라인 앤드 스페이스 패턴의 트렌치를 형성한다. 이로 인해 스페이스 부분에 상당하는 반도체 기판의 불순물 주입부분을 소스/드레인 확산층으로서 형성한다. 트렌치의 내벽 측면 상에 게이트 절연막 및 워드라인으로서의 삽입 게이트 전극을 형성한다. 이후 주변회로영역 상에 게이트 절연막용 절연막을 형성한다. 이어서 메모리셀 영역 및 주변회로영역 상에 도전막 및 커버 절연막을 형성한다. 이 게이트 절연막용 절연막, 도전막 및 커버 절연막을 패터닝함으로써 메모리셀 영역의 소스/드레인 확산층의 한쪽에 접하도록 비트라인, 주변회로영역의 활성영역(1)의 중앙부에 게이트 절연막(8), 게이트 전극(7) 및 커버 절연막(5)을 형성한다. 이후 메모리셀 영역의 비트라인과 주변회로영역의 게이트 전극 등의 양측면 위에 사이드월 절연막(6)을 형성한다.
메모리셀 영역 및 주변회로영역 상에 제1 층간절연막(11)을 형성한 후, 메모리셀 영역의 소스/드레인 확산층의 다른 쪽에 접하도록 용량 콘택, 주변회로영역의 소스/드레인 확산층(12)에 접하도록 콘택(13)을 형성한다. 메모리셀 영역의 콘택에 접하도록 콘택 패드, 주변회로영역의 콘택(13)에 접하도록 주변배선(14)을 형성한다. 콘택 패드와 주변배선(14)은 동일한 공정에서 형성할 수도, 각각 다른 공정에서 형성할 수도 있다.
이후, 메모리셀 영역 및 주변회로영역 상에 순차적으로 제2, 제3, 제4 층간절연막(17, 20, 25), 보호절연막(30)을 형성한다. 또한 이들 막을 형성하는 도중에 메모리셀 영역에서는 콘택 패드에 접속되는 커패시터를 형성한다. 또한 주변회로영역에서는 상기 제1 및 제2 실시 예에 기재한 것처럼 제1 비어플러그(23a), 제1 배선(23b), 제2 비어플러그(28a) 및 제2 배선(28b)을 형성한다.
또한 상기 제1 및 제2 실시 예에 나타낸 구조는 플래쉬 메모리나 로직 회로 등의 구조의 일부로서 가지고 있을 수도 있다.
상기 제1 및 제2 실시 예에서는 제3 및 제4 층간절연막(20, 25) 내에 비어홀과 트렌치를 각각 별도의 공정으로 형성하는 싱글 다마신법을 사용하였다. 그러나 비어홀과 트렌치를 한번의 공정으로 형성하는 듀얼 다마신법을 사용할 수도 있다.
나아가 상기 제1 및 제2 실시 예에서는 제3 및 제4 층간절연막(20, 25) 내에 제1 비어플러그(23a), 제1 배선(23b), 제2 비어플러그(28a) 및 제2 배선(28b)을 형성한 예를 나타내었다. 그러나 본 발명의 반도체 장치는 제3 및 제4 층간절연막(20, 25)과 같은 층간절연막을 3층 이상 가지며, 이들 층간절연막을 관통하도록 3개 이상의 비어플러그와 3개 이상의 배선을 형성할 수도 있다. 또한 층간절연막을 1층으로 하고 이 층간절연막을 관통하도록 1개의 비어플러그와 1개의 배선을 형성할 수도 있다.
1 활성영역
5 커버 절연막
6 사이드월 절연막
7 게이트 전극
8 게이트 절연막
10 반도체 기판
11 제1 층간절연막
12 소스/드레인 확산층
13 콘택
14 주변배선
15 소자분리영역
14 주변배선
16 스토퍼 막
17 제2 층간절연막
18, 19 층간절연막
18a, 19a 실리콘 산화막 또는 탄소함유 실리콘 산화막(SiOC막)
18b, 19b 비어플러그
18c, 19c 탄소함유 실리콘 질화막(SiCN막)
18d, 19d 배선
20 제3 층간절연막
20a, 25a 실리콘 산화막 또는 탄소함유 실리콘 산화막(SiOC막)
20b, 25b 제1 실리콘 질화막
20c, 25c 탄소함유 실리콘 질화막(SiCN막)
20d, 25d 제2 실리콘 질화막
21 제1 트렌치
22 제1 비어홀
23a 제1 비어플러그
23b 제1 배선
25 제4 층간절연막
28a 제2 비어플러그
28b 제2 배선
29 제2 비어홀
30 보호절연막
30a, 30b, 30c, 30d 포토 레지스트
33 BARC막(반사방지막)
34 제2 트렌치
Tr 트랜지스터

Claims (10)

  1. 탄소함유 실리콘 질화(SiCN)막, 제1 실리콘 질화막, 및 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막을 이 순서대로 가지는 층간절연막을 갖춘 반도체 장치.
  2. 청구항 1에 있어서,
    상기 층간절연막은, 제2 실리콘 질화막, 탄소함유 실리콘 질화(SiCN)막, 제1 실리콘 질화막, 및 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막을 이 순서대로 가지는 반도체 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 층간절연막 내에 마련된 비어플러그, 및
    상기 비어플러그에 접하도록 상기 층간절연막 내에 마련됨과 동시에 상기 비어플러그와 같은 재료로 구성되는 배선을 더 가지는 반도체 장치.
  4. 청구항 3에 있어서,
    복수의 상기 층간절연막을 겹쳐 쌓도록 적층시키고,
    각각의 상기 층간절연막 내에는 상기 비어플러그 및 배선이 마련되며,
    각각의 상기 층간절연막 내에 마련된 상기 비어플러그 및 배선은 서로 전기적으로 접속되어 있는 반도체 장치.
  5. 청구항 3 또는 청구항 4에 있어서,
    상기 비어플러그 및 배선은 구리로 구성되는 반도체 장치.
  6. 탄소함유 실리콘 질화(SiCN)막, 제1 실리콘 질화막, 및 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막을 이 순서대로 가지는 층간절연막을 형성하는 공정을 갖춘 반도체 장치의 제조방법.
  7. 청구항 6에 있어서,
    제2 실리콘 질화막, 탄소함유 실리콘 질화(SiCN)막, 제1 실리콘 질화막, 및 실리콘 산화막 또는 탄소함유 실리콘 산화(SiOC)막을 이 순서대로 가지는 상기 층간절연막을 형성하는 공정을 갖춘 반도체 장치의 제조방법.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 층간절연막의 형성 후에 또한,
    상기 층간절연막 내에 비어홀 및 상기 비어홀에 관통된 트렌치를 형성하는 공정, 및
    상기 비어홀 및 트렌치 내에 도전재료를 삽입함으로써 각각 비어플러그 및 배선을 형성하는 공정을 더 가지는 반도체 장치의 제조방법.
  9. 청구항 8에 있어서,
    (1) 상기 층간절연막을 형성하는 공정,
    (2) 상기 비어홀 및 트렌치를 형성하는 공정,
    (3) 상기 비어플러그 및 배선을 형성하는 공정으로 이루어지는 사이클을 복수 회 반복하며,
    각각의 사이클의 상기 공정(3)에서는,
    각각의 상기 층간절연막 내의 상기 비어플러그 및 배선은 서로 전기적으로 접속되도록 상기 비어플러그 및 배선을 형성하는 반도체 장치의 제조방법.
  10. 청구항 8 또는 청구항 9에 있어서,
    상기 도전재료는 구리인 반도체 장치의 제조방법.
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