KR20150050330A - 메모리 셀을 위한 라이트 자기 종료 - Google Patents

메모리 셀을 위한 라이트 자기 종료 Download PDF

Info

Publication number
KR20150050330A
KR20150050330A KR1020140112854A KR20140112854A KR20150050330A KR 20150050330 A KR20150050330 A KR 20150050330A KR 1020140112854 A KR1020140112854 A KR 1020140112854A KR 20140112854 A KR20140112854 A KR 20140112854A KR 20150050330 A KR20150050330 A KR 20150050330A
Authority
KR
South Korea
Prior art keywords
resistance
programmable impedance
write operation
impedance element
write
Prior art date
Application number
KR1020140112854A
Other languages
English (en)
Inventor
키이스 골케
데이빗 케이. 넬슨
Original Assignee
허니웰 인터내셔널 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 허니웰 인터내셔널 인코포레이티드 filed Critical 허니웰 인터내셔널 인코포레이티드
Publication of KR20150050330A publication Critical patent/KR20150050330A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G11C2013/0066—Verify correct writing whilst writing is in progress, e.g. by detecting onset or cessation of current flow in cell and using the detector output to terminate writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5624—Concurrent multilevel programming and programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

프로그래머블 임피던스 기반 메모리 소자는 프로그래머블 임피던스 요소, 라이트 동작 동안 프로그래머블 임피던스 요소의 저항을 판단하도록 구성된 리드 회로(read circuit); 및 라이트 동작을 수행하는 일부로서 프로그래머블 임피던스 요소의 저항을 변동시키도록 구성된 라이트 회로(write circuit)를 포함하고, 라이트 회로는 프로그래머블 임피던스 요소의 저항이 임계값을 통과한 것을 검출하는 리드 회로에 기초하여 라이트 동작을 종료하도록 더 구성된다.

Description

메모리 셀을 위한 라이트 자기 종료{SELF-TERMINATING WRITE FOR A MEMORY CELL}
본 개시 내용은 메모리 소자에 관한 것으로, 더욱 상세하게는, 프로그래머블 임피던스 요소를 사용하는 비휘발성 메모리 소자에 관한 것이다.
대부분의 현대 전자 소자는 전원, 데이터 저장용 컴포넌트, 데이터 처리용 컴포넌트, 사용자 입력 수신용 컴포넌트 및 사용자 출력 전달용 컴포넌트를 구비한다. 이러한 전자 소자는 긴 배터리 수명, 강력한 처리 능력 및 대량의 데이터 스토리지를 가지는 것이 바람직하지만, 동시에, 전자 소자는 작고 경량의 폼팩트를 유지하는 것도 바람직하다. 이러한 상충하는 요구를 만족시키기 위하여, 이러한 소자의 컴포넌트는 더 나은 성능을 가지면서 더 작아지는 것이 바람직하다.
일반적으로, 메모리 컴포넌트는, 예를 들어, 더 빠른 리드 및 라이트 동작을 가지면서 더 작은 공간 내에 더 많은 데이터를 저장하는 것이 바람직하다. 종래의 비휘발성 메모리 종류는 리드/라이트(read/write) 헤드가 일련의 회전하는 디스크로부터 데이터를 저장하거나 그에 라이트하는 전기-기계 하드 드라이브를 포함한다. 다른 종류의 비휘발성 메모리는 어떠한 이동하는 부분도 없고 더 빠른 리드 및 라이트 액세스로 데이터를 저장하기 위하여 트랜지스터와 기타 소자(예를 들어, 커패시터, 플로팅 게이트 MOSFET)를 사용하는 고체 상태(solid state) 메모리를 포함한다.
본 개시 내용은 일반적으로 탄소 나노튜브(CNT) 메모리 소자와 같은 프로그래머블 임피던스 요소 기반의 메모리 소자에 데이터를 라이트하는 기술을 설명한다. 본 기술은 일부 경우에 더 빠르고 더 정밀한 리드 및 라이트 동작을 제공한다.
일례에서, 프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법은, 프로그래머블 임피던스 요소의 저항을 변동시키도록 라이트 동작을 수행하는 단계; 라이트 동작 동안 프로그래머블 임피던스 요소의 저항을 모니터하는 단계; 및 프로그래머블 임피던스 요소의 저항이 임계값을 통과한 것을 검출하는 단계에 응답하여, 라이트 동작을 종료하는 단계를 포함한다.
다른 예에서, 탄소 나노튜브 기반 메모리 소자는, 탄소 나노튜브(CNT) 요소; 라이트 동작 동안 CNT 요소의 저항을 판단하도록 구성된 리드(read) 회로; 및 라이트 동작을 수행하는 일부로서 CNT 요소의 저항을 변동시키도록 구성된 라이트(write) 회로를 포함하고, 라이트 회로는 CNT 요소의 저항이 임계값을 통과한 것을 검출하는 리드 회로에 기초하여 라이트 동작을 종료하도록 더 구성된다.
다른 예에서, 프로그래머블 임피던스 기반 메모리 소자는, 프로그래머블 임피던스 요소; 라이트 동작 동안 프로그래머블 임피던스 요소의 저항을 판단하도록 구성된 리드 회로; 및 라이트 동작을 수행하는 일부로서 프로그래머블 임피던스 요소의 저항을 변동시키도록 구성된 라이트 회로를 포함하고, 라이트 회로는 프로그래머블 임피던스 요소의 저항이 임계값을 통과한 것을 검출하는 리드 회로에 기초하여 라이트 동작을 종료하도록 더 구성된다.
본 발명의 하나 이상의 실시예에 대한 상세가 첨부된 도면 및 아래의 발명을 실시하기 위한 구체적인 내용에서 설명된다. 본 발명의 다른 특징, 과제 및 이점은 발명을 실시하기 위한 구체적인 내용 및 도면과 특허청구범위로부터 명확할 것이다.
도 1은 본 개시 내용의 기술을 구현하는데 사용될 수 있는 탄소 나노튜브 기반 메모리 셀의 회로도를 도시한다.
도 2는 본 개시 내용에 따라 정의된 바와 같은 CNT 요소의 Rhigh 및 Rlow 분포의 개념적인 표현을 도시한다.
도 3은 일정한 하이 전압이 걸쳐 인가될 때 CNT 요소 저항 발진(scillation)의 개념적인 예시를 도시한다.
도 4는 CNT 요소의 저항 발진 주기(Tres_period)의 절반에 일치하지 않는 일정한 write1 및 write0 Tpulse로 라이트할 때 CNT 요소 저항 변동의 개념적 예시를 도시한다. 라이트 동작(op) A 내지 F가 도시된다.
도 5는 본 개시 내용의 기술을 구현하는데 사용될 수 있는 CNT 메모리 셀 어레이의 도면을 도시한다.
도 6은 자기 종료 기준 저항 Rwrite1_ref 및 Rwrite0_ref으로 라이트할 때 CNT 요소 저항 변동의 개념적 예시를 도시한다. 라이트 동작(op) A 내지 F가 도시된다.
도 7은 본 개시 내용의 기술에 따른 프로그래머블 임피던스 요소 기반 메모리 셀에서 라이트 동작을 수행하는 방법에 대한 플로우 차트를 도시한다.
본 개시 내용은 라이트 동작 동안 소자의 프로그래머블 임피던스 요소의 저항을 모니터하기 위한 회로를 포함하는 프로그래머블 임피던스 요소 기반 비휘발성 메모리 소자를 설명한다. 전력이 제거될 때 프로그래밍된 임피던스 상태를 유지하는 프로그래머블 임피던스 요소의 일례는 탄소 나노튜브(CNT) 요소이다. 본 개시 내용의 기술은 가끔은 CNT 요소에 관하여 설명될 것이지만, 그 기술은 전력이 제거될 때 소자가 프로그래밍된 상태를 유지하는지 또는 유지하지 않는지 "0"과 "1"의 데이터 상태를 정의하기 위하여 임피던스가 변경되는 프로그래머블 임피던스 요소를 활용하는 임의의 메모리 소자에 일반적으로 적용 가능하다는 것이 이해되어야 한다. 이러한 소자의 예는, MRAM(Magnetoresistive RAM)에 사용되는 GMR(Giant Magnetoresistance resistor) 및 MTJ(Magnetic Tunneling Junctions); SPRAM(Spin Transfer Torque RAM)에 사용되는 스핀 트랜스퍼 토크 소자; PCRAM(Phase Change RAM)에 사용되는 칼코겐화물 저항(Chalcogenide resistor); RRAM(Resistive Switching RAM)에 사용되는 Mox(Metal oxide) 소자; CBRAM(Conductive Bridging RAM)에 사용되는 PMC(Progammable silver diffusion metallization cell); ReRAM(Resistor RAM) 내에 배치될 수 있는 임의의 멤리스트(memristor) 타입의 소자를 포함할 수 있다.
고정된 지속 시간 동안 CNT 요소에 전압을 인가함으로써 라이트 동작을 수행하는 전형적인 CNT 메모리 소자에 비하여, 본 개시 내용의 CNT 메모리 소자는 비고정적인 지속 시간 동안 라이트 조건을 적용한다. CNT 요소가 언제 원하는 저항에 도달하였는지 판단하기 위하여 CNT 요소의 저항을 모니터함으로써, 본 개시 내용의 CNT 메모리 소자는, CNT 요소에서 원하는 저항을 획득한 것에 따라 라이트 조건을 종료할 수 있으며, 이는, 아래에서 더욱 상세히 설명되는 바와 같이, 소자 성능을 개선할 수 있다.
도 1은 본 개시 내용의 기술을 구현하는데 사용될 수 있는 탄소 나노튜브 기반 메모리 셀(100)의 회로도이다. 메모리 셀(100)은, 예를 들어, 수 백억 개 이상의 메모리 셀을 포함하는 더 큰 반도체 소자의 일부를 형성할 수 있다. 탄소 나토튜브 메모리 셀(100)은 CNT 요소(102), CNT 요소(102)에 대한 액세스를 제어하기 위하여 "ON" 및 "OFF"될 수 있는 액세스 MOSFET(access metal-oxide semiconductor field effect transistor)(104), 워드 라인(WL)(106), 비트 라인(BL)(108) 및 비트 라인(BL)(109)을 포함한다. CNT 요소(102)는 제1 단자(110)와 제2 단자(112)를 포함하며, 액세스 MOSFET(104)은 제1 단자(114), 제2 단자(115) 및 제3 단자(116)를 포함한다. 비트 라인(109)은 노드에서 단자(112)에 연결되며, 비트 라인(108)은 노드에서 단자(114)에 연결된다. 워드 라인(106)은 노드에서 액세스 MOSFET(104)의 단자(116)에 연결되어 액세스 MOSFET(104)의 "턴 ON" 및 "턴 OFF"를 제어한다. 단자(115)는 단자(110)에 연결된다.
단자(116)는 액세스 MOSFET(104)의 게이트에 대응하고, 단자(114) 및 단자(115)는 액세스 MOSFET(104)의 소스와 드레인에 대응한다. 워드 라인(106) 전압이 액세스 MOSFET(104)를 턴 "ON"하는 값으로 설정될 때, 전류는 MOFET을 통해 흐를 수 있으며, 비트 라인(108) 전압은 CNT 요소(102) 단자(110)로 통과되며, 전류는 CNT 요소(102)를 통해 흐르도록 허용된다. 워드 라인(106) 전압이 액세스 MOSFET(104)을 턴 "OFF"하는 값으로 설정될 때, 전류는 MOSFET을 통해 흐를 수 없고, 비트 라인(108) 전압은 CNT 요소(102) 단자(110)로부터 분리되며, 전류는 CNT 요소(102)를 통해 흐르도록 허용되지 않는다. 이 회로를 위한 전원(도 1에서는 도시되지 않음)은 전원 전압을 제공한다. 본 개시 내용은 더 많은 양(positive)의 전원이 VDD로 표시되고, 더 많은 음(negative)의 전원이 VSS로 표시되는 종래 기술을 따른다.
본 개시 내용에서 사용되는 바와 같이, 노드(node)라는 용어는 일반적으로 2 이상의 단자가 서로 연결되거나 하나 이상의 단자가 비트 라인(108), 비트 라인(109) 또는 워드 라인(106)과 같은 라인에 연결되는 연결 지점을 말한다. 도 1에서, 예를 들어, MOSFET(104)의 단자(115)와 CNT 요소(102)의 단자(110)가 노드에서 연결되고; MOSFET(104)의 단자(116)와 워드 라인(106)이 노드에서 연결되고; MOSFET(104)의 단자(114)와 비트 라인(108)이 노드에서 연결되고, CNT 요소(102)의 단자(112)와 비트 라인(109)이 노드에서 연결된다. 일반적으로, 전압이 단자 또는 라인에 연결되면, 동일한 전압이 동일한 노드의 모든 단자 및 라인에 인가된다. 예를 들어, 도 1의 예에서, 전압차가 비트 라인(108) 및 비트 라인(109)에 인가되면, 동일한 전압차가 각각 비트 라인(108) 및 비트 라인(109)와 함께 노드를 형성하는 단자(114) 및 단자(112)에 인가된다. 다른 예로서, 전압이 워드 라인(106)에 연결되면, 동일한 전압이 워드 라인(106)과 함께 노드를 형성하는 단자(116)에 인가된다.
메모리 셀(100)은 단일 비트의 데이터(즉, "0" 또는 "1")를 저장하는 방식으로 동작될 수 있다. 메모리 셀(100)의 스토리지 데이터 상태는 CNT 요소(102)의 저항값의 함수일 수 있다. CNT 요소(102)의 저항값은 원하는 값(즉, 하이(high) 또는 로우(low))로 설정될 수 있다는 의미로 프로그래밍 가능한(programmable) 것으로 고려될 수 있고, 이러한 원하는 값은 디지털 데이터의 비트를 나타내도록 고려될 수 있다. 예를 들어, CNT 요소(102)에 대한 하이 저항값은 디지털 "0"에 대응할 수 있으며, CNT 요소(102)에 대한 로우 저항값은 디지털 "1"에 대응할 수 있다. CNT 요소(102)의 저항값은 단자(110, 112)에 걸쳐 CNT 요소(102)에 인가된 전류 및 전압에 따라 변동될 수 있다. 전형적으로, 고정된 지속 시간(즉, 펄스 폭 시간 = Tpulse) 동안 고정된 전압값을 CNT 요소에 인가함으로써 원하는 바에 따라 CNT 요소의 저항값은 디지털 "1"에 대응하는 로우 저항값 또는 디지털 "0"에 대응하는 하이 저항값으로 라이트될 수 있다. 그러나, 본 개시 내용의 기술에 따라, 고정된 지속 시간 동안 전압을 CNT 요소(102)에 인가하는 대신에, CNT 요소(102)에 대한 원하는 저항값을 획득하는 것에 따라 전압의 인가가 종료될 수 있도록 전압이 인가되는 동안, CNT 요소(102)의 저항값이 모니터될 수 있다. CNT 요소(102)에 대한 저항값이 모니터링될 수 있는 방법의 예는 아래에서 더욱 상세히 설명될 것이다.
경험적으로 관찰된 CNT의 저항 변동 거동은 다음과 같다. CNT 요소(102)가 로우 저항 상태에 있다면, 단자(110, 112)에 걸쳐 하이 전압차를 인가하는 것은 CNT 요소(102)를 통한 하이 전류 흐름을 발생시킨다. 하이 전류 상태를 갖는 하이 전압은 CNT 요소(102)의 저항이 증가하게 한다. 그러나, 증가된 저항은 CNT 요소(102)를 통한 전류를 낮추지만 단자(110, 112)에 걸린 전압차가 유지된다. 낮은 전류 상태를 갖는 하이 전압은 저항이 감소하게 하여, CNT 요소(102)를 다시 로우 저항 상태로 되돌린다. 저항이 다시 로우가 되면, CNT 요소(102)를 통한 전류는 또 다시 증가하여, CNT 요소(102)의 저항이 또 다시 증가하게 한다. 이러한 방식으로, CNT 요소(102)의 저항은 하이 전압차가 단자(110, 112)에 걸쳐 연속적으로 인가될 때 Tres_period의 주기로 하이 저항 상태와 로우 저항 상태 사이에서 발진한다. 도 2는 이러한 거동을 개념적으로 도시한다.
도 2는 본 개시 내용에 따라 정의되는 바와 같이 CNT 요소의 Rhigh 및 Rlow 분포의 개념적인 표현을 도시한다. 하이 및 로우 저항 상태 사이의 전이 시간은 유한하다. 단자(110, 112)에 걸쳐 인가된 전압의 크기 및 지속 시간(Tpulse)를 제어함으로써, CNT 요소(102)는 성공적으로 "0"으로 라이트(즉, 로우로부터 하이 저항 상태로 변경)되거나 또는 "1"로 라이트(즉, 하이로부터 로우 저항 상태로 변경)될 수 있다. 또한, CNT 요소(102)는 인가된 전압이 CNT 요소에 공급할 수 있는 전류를 Rlow에서 Rhigh로의 변경을 발생시키기에 불충분한 로우 레벨(Ilow)로 제한함으로써 "1"(Rlow)로 성공적으로 라이트될 수 있다. 초기에 CNT 요소(102)가 "0"(Rhigh) 상태로 있다면, Vhigh가 제공할 수 있는 전류를 Ilow로 제한함으로써, CNT 요소(102)가 Rhigh에서 Rlow 로 변경된 후에, Ilow 한계는 CNT 요소(102)가 Rhigh 상태로 다시 변경되는것을 방지하고, 라이트 "1"(Rlow) 동작이 성공적으로 완료된다. 하이 전류가 Rlow에서 Rhigh로의 상태 변경을 생성하는데 필요하기 때문에 성공적인 라이트 "0" (Rhigh) 동작을 발생시키는 전류 제한 접근 방식은 없다. 설명을 위하여, 본 개시 내용은 CNT 요소(102)의 저항을 하이 저항(즉, 낮은 전도도) 상태로 설정하는 것이 "라이트 0" 또는 "라이트 로우" 동작이고, CNT 요소(102)의 저항을 로우 저항(즉, 높은 전도도) 상태로 설정하는 것은 "라이트 1" 또는 "라이트 하이" 동작인 종래 기술을 일반적으로 따른다. 물론, 이 동작은 논리적으로 반대일 수 있다.
CNT 요소(102)를 리드할 때, CNT 요소(102)의 저항 상태를 변동되지 않은 상태로 유지하는 것이 일반적으로 바람직하다. 따라서, CNT 요소(102)를 리드하기 위하여, 비트 라인(108) 및 비트 라인(109)에 걸쳐 로우 전압차를 인가함으로써 CNT 요소(102)의 저항값을 변경하지 않을 로우 전압차가 단자(110, 112)에 걸쳐 인가되고, CNT 요소(102)를 통한 결과에 따른 전류가 다른 회로에 의해 측정될 수 있다. 비트 라인(108) 및 비트 라인(109)에 걸쳐 측정된 전류 및 전압에 기초하여, 그리고, CNT 요소(102)의 저항값보다 훨씬 적은 저항값을 갖는 액세스 MOSFET을 가지는 것에 기초하여, CNT 요소(102)의 저항이 하이 또는 로우로 판단될 수 있다. CNT 요소(102)의 저항이 하이인지 또는 로우인지 여부에 따라, 메모리 셀(100)의 값이 디지털 "0"인지 디지털 "1"인지 판단될 수 있다. 아래에서 더욱 상세히 설명되는 바와 같이, CNT 요소(102)의 저항값을 리드하기 위한 원하는 리드 조건과, CNT 요소(102)의 저항값을 변경하기 원하는 라이트 조건이 워드 라인(106), 비트 라인(108) 및 비트 라인(109)에 인가된 잔압에 기초하여 획득될 수 있다.
하이 저항(Rhigh), 로우 저항(Rlow), 하이 전압(Vhigh), 로우 전압(Vlow), 하이 전류(Ihigh) 및 로우 전류(Ilow)라는 용어는 일반적으로 상대적인 용어라는 의미이다. 예를 들어, 하이 저항값은 로우 저항값보다 더 크다(Rhigh > Rlow). 용어들은 임의의 특정 값의 특정 저항, 전압 및 전류를 암시하는 것으로 의미되지 않는다.
여러 노드가 주어진 동작 조건에 대하여 Vhigh를 갖는 것으로 정의될 때, 전압값은 상이한 노드에서 동일할 수 있거나 동일하지 않을 수 있다. 상이한 동작 조건이 Vhigh를 가지는 것으로 정의될 때, 전압값은 다른 동작 조건과 동일할 수 있거나 동일하지 않을 수 있다. 여러 노드가 주어진 동작 조건에 대하여 Vlow를 갖는 것으로 정의될 때, 전압값은 상이한 노드에서 동일할 수 있거나 동일하지 않을 수 있다. 상이한 동작 조건이 Vlow를 가지는 것으로 정의될 때, 전압값은 다른 동작 조건과 동일할 수 있거나 동일하지 않을 수 있다. VDD와 VSS 값은 VDD 및 VDSS 노드로의 직접적인 연결들 통해 노드에 인가될 수 있거나, 회로를 통해 VDD 및 VSS 값으로 구동될 수 있다. Vhigh > VDD를 생성하기 위한 수단은 전하 펌프 회로를 이용하여 획득될 수 있다. VDD > Vlow > VSS를 생성하기 위한 수단은 일반적으로 밴드갭(bandgap) 회로를 포함하는 기준 전압(Vref) 생성 회로를 이용하여 획득될 수 있다. 전하 펌프 및 Vref 회로는 모두 집적 회로 업게에서 일반적으로 알려져 있다. 예로서, VDD = 5V인 일부 구현례에서, CNT 요소(102)를 리드하기 위한 로우 전압은 대략 1 V일 수 있으며, CNT 요소(102)를 라이트하기 위한 하이 전압은 대략 6 내지 8 V일 수 있다. "0" 또는 로우 상태에 대응하는 하이 저항값은 대략 10 내지 100 GΩ일 수 있으며, "1" 또는 하이 상태에 대응하는 로우 저항값은 대략 10 내지 100 ㏀일 수 있다. "ON" 액세스 MOSFET 임피던스는 대략 1 내지 10 ㏀일 수 있다. 그러나, 본 개시 내용의 메모리 소자가 다른 범위의 전압 및 저항에 대하여 동작하도록 구성될 수 있기 때문에, 이러한 전압 및 저항의 이러한 범위는 단지 예이다.
하이 저항(Rhigh) 및 로우 저항(Rlow) 상태 사이의 차이는 Rhigh 및 Rlow 분포 사이에 중첩이 없는 것을 확실히 하기 위하여 충분히 클 필요가 있다. 저항 상태가 하이인지 또는 로우인지 판단하기 위한 리드 기준 저항(Rread_ref)은 이러한 2개의 분포 사이에 설정된다. 다른 말로 하면, 요건은 다음과 같다:
Rlow 분포 최대(Rlow_max) < Rhigh 분포 최소(Rhigh_min)
Rlow_max < Rread_ref < Rhigh_min
아래에서 더욱 상세히 설명되는 바와 같이, CNT 요소(102)의 값을 리드할 때, Rread_ref보다 큰 저항값은 메모리 셀(100)이 "로우" 또는 0을 저장하고 있는 것을 의미하며, Rread_ref보다 작은 저항값은 메모리 셀(100)이 "하이" 또는 1을 저장하고 있는 것을 의미한다. 더 높은 CNT 요소 저항값은 높은 성능의 애플리케이션에 대하여 바람직하지 않을 수 있는 더 긴 리드 및 라이트 시간을 일반적으로 필요로 한다. Rlow와 Rhigh 분포가 더 밀집될수록, Rlow_min과 Rhigh_max 사이의 차이는 더 작아진다. 이는 Rhigh_max의 값을 감소시키는 것을 허용한다.
본 개시 내용의 기술에 따라, 성공적인 라이트 동작은 CNT 요소(102)에 인가된 전압 및 전류의 크기 및 지속 시간을 제어함으로써 획득될 수 있다. 제한되지 않는 전류를 갖는 하이 전압이 연속적으로 인가되는 경우에 도 2에 도시된 바와 같이 CNT 요소(102)가 Tres_period의 주기로 하이 및 로우 저항 상태 사이에서 발진하는 것이 가능하기 때문에, 지속 시간 제어는 CNT 요소의 저항을 원하는 저항으로 설정하는데 있어서 중요할 수 있다. 그러나, CNT 요소의 집단 중에서 Tres_period의 분포가 있다고 여겨지고, write0 및 write1 전압 펄스 폭이 인가되는 동일하게 부과된 지속 시간에 모든 CNT 요소가 적합하게 대응하지 않아 바람직한 라이트 수율보다 낮은 수율을 야기한다는 것이 밝혀졌다. 또한, 성공적으로 상태를 변경하는 이러한 CNT 요소의 저항 변동은 매우 클 수 있다.
도 3은 op*write*Tpulse로 라벨이 붙은 수직 라인들 사이에서 라이트 동작이 발생하고 각진 평행 라인이 라이트 동작 사이의 일부 시간량의 흐름을 나타내는 것을 도시한다(이 시간은 길거나 짧을 수 있고, 각을 이룬 평행 라인의 각각의 세트에 대하여 동일하거나 상이할 수 있다). 도 3은 일정한 하이 전압이 걸쳐 인가될 때의 CNT 요소의 저항 발진에 대한 개념적인 예시를 도시한다. CNT 요소의 라이트 동작 동안, 그 저항은 변동한다. CNT 요소에서 라이트 동작이 없을 때, 저항은 일정하다. 도 3은 CNT 요소의 저항 발진 주기(Tres_period)의 절반에 일치하지 않는 일정한 write1 및 write0 Tpulse로 라이트할 때 CNT 요소 저항 변동의 개념적인 예시를 도시한다. 한 가지 가능한 결과는 write1이 Rread_ref를 지나 저항을 충분히 이동시키지 않는 동작 D(op D)의 경우이며, 이는 동작 E(op E)에서 동작 D를 재수행할 필요성을 발생시킨다 또한, 성공적인 라이트 후의 결과에 따른 저항값 분포는 크다.
매우 충분한 비율의 메모리 셀이 미리 정의된 Write0 및 Write1 전압, 전류, 및 폴스폭 지속 시간 조건 내에서 동작하도록, 모든 CNT 소자뿐만 아니라 CNT 소자의 모든 메모리 셀 내의 모든 CNT 요소가 충분히 균일하게 되게 하려고 노력하는 대신에, 본 개시 내용은 원하는 저항 상태를 획득하기 위하여 라이트 펄스폭 지속 시간을 각각의 개별 CNT 요소의 특징적 거동에 커스터마이징하기 위한 기술을 개시한다. 본 개시 내용의 기술에 따르면, 이는 라이트 동작 동안 리드 동작을 수행하고 그 다음 원하는 CNT 저항이 도달되었다고 리드가 판단할 때 라이트 동작을 종료함으로써 달성될 수 있다. 즉, 라이트 조건이 메모리 셀(100)에 적용되는 동안, 회로는 CNT 요소(102)의 저항을 이것이 변동함에 따라 모니터할 수 있다. CNT 요소(102)의 저항이 미리 정의된 원하는 양으로 변동하면, 라이트 조건은 종료될 수있다. 본 개시 내용의 기술을 구현할 때, CNT 요소(102)의 저항이 이미 원하는 상태에 있다면, 라이트 조건은 즉시 종료할 수 있으며, 라이트 조건의 적용은 불필요하게 긴 방지될 수 있다.
도 4는 본 개시 내용에 따라 정의된 바와 같은 Rhigh 및 Rlow 분포의 개념적 표현을 도시한다. 도 4는 x 축에서 저항값을 도시하며, y 축에 CNT 요소 카운트를 도시한다. Rread_ref는 CNT 요소(102)가 하이 저항 상태에 있는지 또는 로우 저항 상태에 있는지 판단하는데 사용되는 저항값을 나타낸다. Rread_ref보다 낮은 저항값은 로우 저항 상태에 대응하는 것으로 고려되고, Rread_ref보다 높은 저항값은 하이 저항 상태에 대응하는 것으로 고려된다. 앞에서 소개된 바와 같이, 본 개시 내용은 저항값을 모니터링하고 CNT 요소 저항이 라이트 하이 또는 write1 동작에 대하여 충분히 낮거나 라이트 로우 또는 write0 동작에 대하여 충분히 높을 때 라이트 동작을 종료하는 기술을 설명한다. Rwrite0_ref는 CNT 요소 저항이 Rwite0_ref보다 큰 것으로 판단될 때 라이트 로우/write0 동작이 종료될 수 있는 저항값의 예이고, Rwrite1_ref는 CNT 요소 저항이 Rwite0_ref보다 작은 것으로 판단될 때 라이트 하이/write0 동작이 종료될 수 있는 저항값의 예이다. 아래에서 더욱 상세히 설명되는 바와 같이, 본 개시 내용의 기술에 따라 동작하는 소자는 CNT 요소의 저항값을 Rwrite1_ref 및 Rwrite0_ref에 비교하고 비교에 기초하여 라이트 동작을 종료하는 회로를 포함할 수 있다.
도 5는 메모리 셀 어레이(501A 내지 D)에 대한 다이어그램을 도시한다. 메모리 셀(501A, 501B, 501C, 501D)은 각각 도 1의 메모리 셀(100)과 유사한 구조와 기능을 가질 수 있다. 또한, 도 5는 워드 라인 드라이버 및 로우 디코드(row decode) 회로(회로(503)), 컬럼 디코드(column decode) 회로(회로(505)), 라이트 회로(521), 리드 회로(522) 및 비교 회로(523)를 도시한다. 회로(503)는 워드 라인(506A) 및 워드 라인(506B)을 제어한다. 워드 라인(506A)은 노드(516A)에서 메모리 셀(501A)에 연결되고, 노드(516B)에서 메모리 셀(501B)에 연결된다. 워드 라인(506B)은 노드(516C)에서 메모리 셀(501C)에 연결되고, 노드(516D)에서 메모리 셀(501D)에 연결된다. 도 5에 명시적으로 도시되지 않지만, 노드(516A 내지 D)의 각각은 도 1의 메모리 셀(100)의 액세스 MOSFET(104)에 관련하여 설명된 바와 같이 액세스 MOSFET의 게이트에 대응할 수 있다. 메모리 셀(501A 내지 D)은 액세스 MOSFET를 포함하고, 노드(514A 내지 D) 각각은 액세스 MOSFET의 소스 또는 드레인 단자에 대응하며, 노드(512A 내지 D) 각각은 CNT 요소의 단자에 대응한다.
도 5는, 예시를 위하여, 4개의 메모리 셀의 2×2 에레이를 도시하지만, 실제 메모리 소자는 수 백억 개의 개별 메모리 셀 또는 그 이상의 메모리 셀 어레이를 포함할 수 있다. 본 개시 내용에서 설명된 기술의 하나 이상을 구현하는 메모리 소자는, 음악 플레이어, 스마트폰, 게임 카트리지 및 메모리 스틱과 같은 소형 휴대용 장치로부터 태블릿 컴퓨터, 게임 장치 또는 콘솔, 데스크탑 컴퓨터, 슈퍼 컴퓨터 및 기업용 스토리지 솔루션과 같은 더 큰 장치에 걸친 다양한 전자 장치에서 구현될 수 있다.
비트 라인(508A)은 노드(514A)에서 메모리 셀(501A)에 연결되고, 노드(514C)에서 메모리 셀(501C)에 연결된다. 비트 라인(508B)은 노드(514B)에서 메모리 셀(501B)에 연결되고, 노드(514D)에서 메모리 셀(501D)에 연결된다. 도 5에 명시적으로 도시되지 않지만, 노드(514A 내지 D)의 각각은 도 1의 메모리 셀(100)의 액세스 MOSFET(104)에 관련하여 설명된 바와 같이 액세스 MOSFET의 소스 또는 드레인 단자에 대응할 수 있다.
비트 라인(509A)은 노드(512A)에서 메모리 셀(501A)에 연결되고, 노드(512C)에서 메모리 셀(501C)에 연결된다. 비트 라인(508B)은 노드(512B)에서 메모리 셀(501B)에 연결되고, 노드(512D)에서 메모리 셀(501D)에 연결된다. 도 5에 명시적으로 도시되지 않지만, 노드(512A 내지 D)의 각각은 도 1의 메모리 셀(100)의 CNT 요소(102)에 관련하여 설명된 바와 같이 CNT 요소의 단자에 대응할 수 있다.
워드 라인(506A), 워드 라인(506B), 비트 라인(508A), 비트 라인(508B), 비트 라인(509A) 및 비트 라인(509B)에 인가된 전압을 제어함으로써, 개별 메모리셀의 CNT 요소가 어드레싱될 수 있다. 예를 들어, 라이트 동작이 메모리 셀(501A)에서 수행되고 있다고 가정하라. 회로(503)는 액세스 MOSFET 턴온 전압을 워드라인(506A)에 인가하고 턴오프 전압을 506B에 인가할 수 있고, 회로(505)는 하이 전압을 노드(509)로부터 509B가 아닌 비트 라인(509A)으로 전달하고, 소스 전압을 노드(508)로부터 508B가 아닌 비트 라인(508A)으로 전달할 수 있다. 이 경우에, 워드 라인(506A)에 인가된 턴온 전압은 노드(516A)(도 5에서는 도시되지 않은, 액세스 MOSFET의 게이트에 연결된 것)가 턴온 전압을 수신하게 한다. 비트 라인(509A)에 인가된 하이 전압은 노드(512A)(도 5에서는 도시되지 않은, CNT 요소의 단자에 연결된 것)가 하이 전압을 수신하게 하고, 비트 라인(508A)에 인가된 소스 전압은 노드(514A)(액세스 MOSFET의 소스 또는 드레인에 연결된 것)가 소스 전압을 수신하게 한다. 전술한 바와 같이, 노드(516A)에 인가된 하이 전압은 액세스 MOSFET을 통해 전류가 흐르게 하여, 메모리 셀(501A)의 CNT 요소를 통한 전류 흐름 및 그에 걸친 하이 전압 강하를 가져다 준다. 따라서, CNT 요소(501A)의 저항은 변동될 수 있다.
이러한 라이트 동작이 메모리 셀(501A)에서 발생하고 있는 동안, 메모리 셀(501B, 501C, 501D)은 변동되지 않고 유지되는 것으로 의도된다. 워드 라인(506A)에 인가된 하이 전압이 노드(516B)(메모리 셀(501B)에서의 액세스 MOSFET의 게이트에 연결된 것)에서 하이 전압을 발생시키지만, 회로(505)는 비트 라인(508B 또는 509B)의 어디에도 하이 전압을 인가하지 않는다. 이 경우에, 그 CNT 요소에 걸쳐 하이 전압 강하가 없어, 메모리 셀(501B)의 상태는 변동하지 않는다.
유사하게, 이 라이트 동작이 메모리 셀(501A)에서 발생하고 있는 동안, 비트 라인(509A)에 인가된 하이 전압은 노드(512C)에서 하이 전압을 발생시키고, 비트 라인(508A)에 인가된 소스 전압은 노드(514C)에서 소스 전압을 발생시킨다. 그러나, 회로(503)는 턴오프 전압을 워드 라인(506B)에 인가한다. 따라서, 메모리 셀(501C)의 액세스 MOSFET은 전류를 전도하지 않고, 따라서 이것이 메모리 셀(501C)의 CNT 요소를 통한 전류 흐름을 방지하는 것이 의도된다. 전류 흐름 없이, CNT 요소의 저항은 변동하지 않고 메모리 셀(501C)의 상태는 변동하지 않는다. 따라서, 워드 라인(506A), 워드 라인(506B), 비트 라인(508A), 비트 라인(508B), 비트 라인(509A) 및 비트 라인(509B)에 인가된 전압을 전술한 방식으로 제어함으로써, 메모리 셀(501A, 501B, 501C, 501D)을 공통 워드 라인 또는 공통 비트 라인에 연결된 메모리 셀의 상태를 변동시키지 않고 개별적으로 라이트될 수 있다.
라이트 회로(521)는 특정 메모리 셀에 대한 라이트 하이 또는 라이트 로우 동작을 나타내는 데이터 입력(메모리 셀로 라이트될 1 또는 0의 데이터 상태의 정의)을 수신한다. 라이트될 데이터 상태에 따라, 라이트 회로(521)는 비트 라인에 인가될 적합한 전압을 정의한다. 전술한 바와 같이, 회로(505)는 라이트 동작이 메모리 셀 어레이 내에서 정확한 메모리 셀에 적용되도록 라이트 회로(521) 출력 노드(508, 509)로부터 다양한 비트 라인으로의 전압의 전달을 제어한다.
리드 회로(522)는 라이트 동작을 받고 있는 동안 메모리 셀의 저항을 모니터하도록 구성된다. 저항에 대한 이러한 모니터링은 Rmonitor라 하고, 이는 라이트 동작 동안 CNT 요소 저항의 실시간 측정을 나타낸다. 이는 설정된 모니터링 상태 및 Rwrite_ref가 무엇인지 결정하기 위하여 data_in에 정의된 라이트 "0" 또는 "1" 상태를 사용한다.
예를 들어:
data_in = 1(즉, write1 동작을 수행)이면, Rwrite_ref = Rwrite1_ref로 설정하고,
Rmonitor ≤ Rwrite1_ref이면, data_out = 1로 설정하고, 아니면 data_out = 0으로 설정한다;
data_in = 0(즉, write0 동작을 수행)이면, Rwrite_ref = Rwrite0_ref로 설정하고,
Rmonitor ≥ Rwrite0_ref이면, data_out = 0으로 설정하고, 아니면 data_out = 1로 설정한다.
Rmonitor ≤(≥) Rwrite1(0)_ref를 판단하기 위하여 Rmonitor를 Rwrite_ref에 비교하는 것은 저항값을 직접 비교하는 것에 의해 수행되지 않는다. 대신에, 리드 회로(522)는 비교하기 위하여 Rmoinitor 및 Rwrite(0)_ref를 전압 또는 전류로 변환한다. 리드 회로(522)는, 예를 들어, 라이트 회로에 의해 메모리 셀로 공급되거나 감소된 노드(508 또는 509)를 통한 전류(즉, Icnt)를 메모리 셀에 걸쳐 인가된 동일한 하이 전압이 Rwrite(0)_ref에 걸쳐 인가될 때 발생한 Rwrite1(0)_ref를 통한 전류(즉, Iwrite1(0)_ref)에 비교함으로써 라이트 동작을 받고 있는 메모리 셀에서의 CNT 요소의 저항을 모니터할 수 있다. Icnt와 Iwrite1(0)_ref를 비교함으로써, 리드 회로(522)는 메모리 셀에서의 CNT 요소의 저항이 언제 Rwrite1(0)_ref와 동일하거나 이를 통과하는지 판단할 수 있다. Iwrite1(0)_ref가 Rwrite_1ref 및 Rwrite0_ref 저항 소자가 아닌 다른 방식으로 정의될 수 있다는 것을 주목하라. 하나의 접근 방식은 원하는 Iwrite1(0)_ref를 정의하기 위하여 전류 레퍼런스와 전류 미러 회로 기술을 이용하는 것이다. 도 5의 예에서, 리드 회로(522)는 노드(data_out)를 통해 회로(523)를 비교하기 위하여 메모리 셀 내의 CNT 요소의 판단된 "0" 또는 "1" 데이터 상태를 전달하도록 구성된다.
비교 회로(523)는, 리드 회로(522)에 의해 판단되고 노드(data_out)에서 정의된 바와 같은, 메모리 셀(501A 내지 D)의 선택된 CNT 요소의 "0" 또는 "1" 데이터 상태를, 노드(data_in)에서 정의된 바와 같은 "0" 또는 "1" 데이터 상태에 비교하고, data_in과 data_out에서의 데이터 상태가 일치한다고 판단한 것에 따라 write_control_bl 및 write_control_wl에 라이트 종료 명령어를 발행한다.
회로(523)가 write_control_bl에 라이트 종료 명령어를 라이트 회로(521)에 발행할 때, 라이트 회로(521)는 CNT 요소에서의 저항 변동을 정지할 선택된 메모리 셀에 걸린 하이 전압이 붕괴하게 하는 노드(508 또는 509)에서의 하이 전압의 인가를 종료한다. 회로(523)가 write_control_wl에 라이트 종료 명령어를 회로(503)에 발행할 때, 회로(503)는 턴온된 워드 라인을 턴오프로 바꾸며, 이는 CNT 요소에서의 저항 변동을 정지시킬 선택된 메모리 셀을 통한 전류가 붕괴하게 한다. 전술한 바와 같이 라이트 회로(521)에 대한 라이트 종료 명령 또는 회로(503)에 대한 라이트 종료 명령 그 자체의 어느 것도 CNT 요소의 저항 변동을 정지시키기에 충분하다는 것에 주목하라.
도 6은 설명된 동작으로부터의 CNT 요소 저항 거동을 도시하며, op*write*duration으로 라벨이 붙은 수직 라인들 사이에서 라이트 동작이 발생하고 각진 평행 라인이 라이트 동작 사이의 일부 시간량의 흐름을 나타내는 것을 도시한다(이 시간은 길거나 짧을 수 있고, 각을 이룬 평행 라인의 각각의 세트에 대하여 동일하거나 상이할 수 있다). CNT 요소에서의 라이트 동작 동안, 그 저항은 변동한다. CNT 요소에서 라이트 동작이 없는 경우에, 그 저항은 일정하다. 도 6은 스스로 종료하는 Rwrite1_ref 및 Rwrite0_ref로 라이트할 때의 CNT 요소 저항 변동의 개념적인 예시를 도시한다. 이것이 CNT 요소의 저항 발진 주기(Tres_period)와 독립적으로 Rwrite0 및 Rwrite1 값의 신뢰성 있는 저항 변동 및 밀집된 분포를 제공한다는 것에 주목하라.
본 개시 내용의 기술에 따르면, 리드 회로(522)는 CNT 메모리 셀의 CNT 요소의 저항을 모니터하고 적용된 라이트 조건 동안 CNT 요소의 데이터 상태를 판단할 수 있다. 그 다음, 비교 회로(523)는 CNT 요소가 언제 원하는 값에 도달하였는지를 판단하고 그 다음 라이트 조건을 종료하기 위하여 리드 회로(522)로부터 CNT 요소 데이터 상태 정보를 사용할 수 있다. 일반적으로, 본 개시 내용은 메모리 셀의 라이트 동안 리드를 수행하는 것에 의한 메모리 셀에 대한 스스로 종료하는 라이트를 설명하며, 메모리 셀이 원하는 상태를 획득할 때 이는 라이트를 스스로 종료한다.
본 개시 내용의 기술을 이용할 때, Write0 또는 Write1 동작에 대하여 CNT 요소에 인가된 전류를 제한할 필요가 없을 수 있다. 또한, 본 개시 내용의 기술을 이용할 때, Vhigh 펄스 폭 지속 시간이 자동으로 정의되어 각각의 CNT 요소의 특징에 구체적으로 맞추어질 수 있기 때문에, "하나의 크기"가 Write0 또는 Write1 동작에 대하여 CNT 요소에 대한 "모든" Vhigh 펄스 폭 지속 시간에 피팅된다는 것을 부과할 필요가 없을 수 있다. 따라서, 본 개시 내용의 기술을 구현하는 것은 Rwrite_ref보다 작은 알려진 Rlow_max 및 더 작은 Rlow 분포를 제공하며, Rwrite_ref보다 큰 알려진 Rhigh_min 및 더 작은 Rhigh 분포를 제공한다.
또한, 본 개시 내용의 기술은, Rlow_max 및 Rhigh_min에 대한 특정 저항값을 정의하는 것을 허용하고, Rlow_max 및 Rhigh_min의 값 및 그 사이의 간격을 감소시키는 것을 허용하며, 이는 Rread_ref가 감소되게 한다. 일부 경우에, 심지어 Rlow_max = Rread_ref = Rhigh_min가 가능할 수 있다. Rlow_max, Rhigh_min 및 Rread_ref에서의 감소는 비트 라인에서의 누설 전류에 대한 민감도를 감소시킬 수 있다. 또한, 이는 비트 라인에 대한 RC 지연을 감소시킬 수 있어, 리드 및 라이트 시간을 감소시킨다.
도 7은 본 개시 내용의 기술에 따른 프로그래머블 임피던스 요소 기반 메모리 셀에서 라이트 동작을 수행하는 방법의 플로우 차트를 도시한다. 도 7의 방법은, 예를 들어, 도 5에 관하여 전술된 CNT 소자를 포함하는 프로그래머블 임피던스 요소 기반 메모리 소자에 의해 수행될 수 있다. 소자는 프로그래머블 임피던스 요소의 저항을 변동시키기 위하여 라이트 동작을 수행한다(710). 소자는 고정되지 않은 지속 시간 동안 전압을 프로그래머블 임피던스 요소에 인가함으로써 라이트 동작을 수행할 수 있다. 소자는 라이트 동작이 수행되는 동안 프로그래머블 임피던스 요소의 저항을 모니터할 수 있고(720), 프로그래머블 임피던스 요소의 저항이 임계 저항값을 통과한 것을 검출한 것(720, 예)에 응답하여 라이트 동작을 종료할 수 있다(730). 프로그래머블 임피던스 요소의 저항이 임계 저항값을 통과하지 않았다고 검출한 것(720, 아니오)에 응답하여 소자는 라이트 동작을 계속 실행할 수 있다(710). 프로그래머블 임피던스 요소의 저항이 임계값을 통과한 것을 검출하기 위하여, 소자는 프로그래머블 임피던스 요소의 저항을 임계값에 비교할 수 있다. 라이트 동작이 라이트 하이 동작이라면, 소자는 프로그래머블 임피던스 요소의 저항이 임계값보다 낮은 것을 검출함으로써 프로그래머블 임피던스 요소의 저항이 임계값을 통과한 것을 검출할 수 있다. 라이트 동작이 라이트 로우 동작이라면, 소자는 CNT 요소의 저항이 임계값보다 높은 것을 검출함으로써 프로그래머블 임피던스 요소의 저항이 임계값을 통과한 것을 검출할 수 있다. 소자는 동시에 또는 실질적으로 동시에 라이트 동작을 수행하고 프로그래머블 임피던스 요소의 저항을 모니터할 수 있다.
본 발명의 다양한 실시예가 설명되었다. 이러한 실시예 또는 다른 실시예는 이어지는 특허청구범위의 보호 범위 내에 있다.

Claims (15)

  1. 프로그래머블 임피던스 요소의 저항을 변동시키도록 라이트 동작을 수행하는 단계;
    상기 라이트 동작 동안 상기 프로그래머블 임피던스 요소의 저항을 모니터하는 단계; 및
    상기 프로그래머블 임피던스 요소의 저항이 임계값을 통과한 것을 검출하는 단계에 응답하여, 상기 라이트 동작을 종료하는 단계
    를 포함하는,
    프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법.
  2. 제1항에 있어서,
    상기 프로그래머블 임피던스 요소의 저항이 상기 임계값을 통과한 것을 검출하는 단계는, 상기 프로그래머블 임피던스 요소의 저항을 상기 임계값에 비교하는 단계를 포함하는,
    프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법.
  3. 제1항에 있어서,
    상기 라이트 동작은 라이트 하이(write high) 동작을 포함하고,
    상기 프로그래머블 임피던스 요소의 저항이 상기 임계값을 통과한 것을 검출하는 단계는, 상기 프로그래머블 임피던스 요소의 저항이 하이 상태를 정의하는 미리 정의된 저항 임계값을 통과한 것을 검출하는 단계를 포함하는,
    프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법.
  4. 제1항에 있어서,
    상기 라이트 동작은 라이트 로우(write low) 동작을 포함하고,
    상기 프로그래머블 임피던스 요소의 저항이 상기 임계값을 통과한 것을 검출하는 단계는, 상기 프로그래머블 임피던스 요소의 저항이 로우 상태를 정의하는 미리 정의된 저항 임계값을 통과한 것을 검출하는 단계를 포함하는,
    프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법.
  5. 제1항에 있어서,
    상기 라이트 동작을 수행하는 단계와, 상기 프로그래머블 임피던스 요소의 저항을 모니터하는 단계는 동시에 수행되는,
    프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법.
  6. 제1항에 있어서,
    상기 라이트 동작을 수행하는 단계는, 비고정적인 지속 시간 동안 상기 프로그래머블 임피던스 요소에 전압을 인가하는 단계를 포함하는,
    프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법.
  7. 제1항에 있어서,
    상기 프로그래머블 임피던스 요소를 모니터하는 단계는, 상기 프로그래머블 임피던스 요소를 통한 전류 흐름을 검출하고, 측정된 전류에 기초하여 CNT 요소의 저항을 판단하는 단계를 포함하는,
    프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법.
  8. 제1항에 있어서,
    상기 프로그래머블 임피던스 요소의 저항이 상기 임계값을 통과한 것을 검출하는 단계는, 상기 프로그래머블 임피던스 요소를 통한 전류 흐름을 기준 전류에 비교하는 단계를 포함하는,
    프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법.
  9. 제1항에 있어서,
    상기 프로그래머블 임피던스 요소는 탄소 나노튜브를 포함하는,
    프로그래머블 임피던스 요소 기반 메모리 셀에 라이트 동작을 수행하는 방법.
  10. 탄소 나노튜브(CNT) 요소;
    라이트 동작 동안 상기 CNT 요소의 저항을 판단하도록 구성된 리드(read) 회로; 및
    상기 라이트 동작을 수행하는 일부로서 상기 CNT 요소의 저항을 변동시키도록 구성된 라이트(write) 회로
    를 포함하고,
    상기 라이트 회로는 상기 CNT 요소의 저항이 임계값을 통과한 것을 검출하는 상기 리드 회로에 기초하여 상기 라이트 동작을 종료하도록 더 구성되는,
    탄소 나노튜브 메모리 소자.
  11. 제10항에 있어서,
    비교 회로를 더 포함하고,
    상기 비교 회로는 상기 CNT 요소의 저항을 상기 임계값에 비교하도록 구성되는,
    탄소 나노튜브 메모리 소자.
  12. 제10항에 있어서,
    상기 라이트 동작은 라이트 하이 동작을 포함하고,
    상기 CNT 요소의 저항이 상기 임계값을 통과한 것을 검출하는 것은, 상기 CNT 요소의 저항이 하이 상태를 정의하는 미리 정의된 저항 임계값을 통과한 것을 검출하는 것을 포함하는,
    탄소 나노튜브 메모리 소자.
  13. 제10항에 있어서,
    상기 라이트 동작은 라이트 로우 동작을 포함하고,
    상기 CNT 요소의 저항이 상기 임계값을 통과한 것을 검출하는 것는, 상기 CNT 요소의 저항이 로우 상태를 정의하는 미리 정의된 저항 임계값을 통과한 것을 검출하는 것을 포함하는,
    탄소 나노튜브 메모리 소자.
  14. 제10항에 있어서,
    상기 라이트 회로 및 상기 리드 회로는 동시에 동작하도록 구성되는,
    탄소 나노튜브 메모리 소자.
  15. 제10항에 있어서,
    상기 라이트 회로는 비고정적인 지속 시간 동안 상기 CNT 요소에 전압을 인가함으로써 상기 라이트 동작을 수행하는,
    탄소 나노튜브 메모리 소자.
KR1020140112854A 2013-10-31 2014-08-28 메모리 셀을 위한 라이트 자기 종료 KR20150050330A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/068,683 2013-10-31
US14/068,683 US20150117087A1 (en) 2013-10-31 2013-10-31 Self-terminating write for a memory cell

Publications (1)

Publication Number Publication Date
KR20150050330A true KR20150050330A (ko) 2015-05-08

Family

ID=51302930

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140112854A KR20150050330A (ko) 2013-10-31 2014-08-28 메모리 셀을 위한 라이트 자기 종료

Country Status (6)

Country Link
US (1) US20150117087A1 (ko)
EP (1) EP2869302A1 (ko)
JP (1) JP2015092426A (ko)
KR (1) KR20150050330A (ko)
CN (1) CN104599709A (ko)
TW (1) TW201523611A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026476B2 (en) * 2014-11-25 2018-07-17 Hewlett-Packard Development Company, L.P. Bi-polar memristor
US20170083813A1 (en) * 2015-09-23 2017-03-23 Charles Augustine Electronic neural network circuit having a resistance based learning rule circuit
CN112071342A (zh) * 2020-08-31 2020-12-11 西安交通大学 一种非易失性存储器的写入方法和装置
CN115985363A (zh) * 2021-10-15 2023-04-18 浙江驰拓科技有限公司 一种mram的写入方法、装置以及电路
CN117153211A (zh) * 2022-05-23 2023-12-01 北京超弦存储器研究院 磁性存储器及其读写方法、存储装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4249992B2 (ja) * 2002-12-04 2009-04-08 シャープ株式会社 半導体記憶装置及びメモリセルの書き込み並びに消去方法
US7528437B2 (en) * 2004-02-11 2009-05-05 Nantero, Inc. EEPROMS using carbon nanotubes for cell storage
US8000127B2 (en) * 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US7479654B2 (en) * 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
US8331129B2 (en) * 2010-09-03 2012-12-11 Hewlett-Packard Development Company, L. P. Memory array with write feedback
JP5619296B2 (ja) * 2010-11-19 2014-11-05 ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． メムリスティブデバイスを切り替えるための方法及び回路
US8934292B2 (en) * 2011-03-18 2015-01-13 Sandisk 3D Llc Balanced method for programming multi-layer cell memories

Also Published As

Publication number Publication date
JP2015092426A (ja) 2015-05-14
TW201523611A (zh) 2015-06-16
US20150117087A1 (en) 2015-04-30
EP2869302A1 (en) 2015-05-06
CN104599709A (zh) 2015-05-06

Similar Documents

Publication Publication Date Title
JP2020074252A (ja) メモリおよびその動作を含む装置および方法
US7054183B2 (en) Adaptive programming technique for a re-writable conductive memory device
US8031516B2 (en) Writing memory cells exhibiting threshold switch behavior
US8934292B2 (en) Balanced method for programming multi-layer cell memories
US7881094B2 (en) Voltage reference generation for resistive sense memory cells
JP6391014B2 (ja) 抵抗変化型不揮発性記憶装置
US20130250657A1 (en) System and Method for Writing Data to an RRAM Cell
US9852090B2 (en) Serial memory device alert of an external host to completion of an internally self-timed operation
KR20150050330A (ko) 메모리 셀을 위한 라이트 자기 종료
JP7471422B2 (ja) メモリセルの三状態プログラミング
KR20090123244A (ko) 상 변화 메모리 장치 및 그것의 쓰기 방법
US20220270682A1 (en) Read method, write method and memory circuit using the same
JP2012533194A (ja) 活性イオン界面領域を備えた不揮発性メモリ
CN110120239B (zh) 半导体存储器装置
Aziza et al. An energy-efficient current-controlled write and read scheme for resistive RAMs (RRAMs)
US10490276B2 (en) Non-volatile storage device and driving method
US9524776B2 (en) Forming method for variable-resistance nonvolatile memory element
KR20190001498A (ko) 메모리 장치 및 메모리 장치의 동작 방법
US9472279B2 (en) Memory cell dynamic grouping using write detection
US8659954B1 (en) CBRAM/ReRAM with improved program and erase algorithms
TW202125509A (zh) 半導體記憶裝置
WO2020177089A1 (zh) 具有差分架构的2t2r阻变式存储器、mcu及设备
US10191666B1 (en) Write parameter switching in a memory device
JP5774154B1 (ja) 抵抗変化型メモリ
US9842991B2 (en) Memory cell with redundant carbon nanotube

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid