KR20150050202A - 게이트 구동부, 이를 구비한 표시 장치 및 이를 이용한 표시 패널의 구동 방법 - Google Patents

게이트 구동부, 이를 구비한 표시 장치 및 이를 이용한 표시 패널의 구동 방법 Download PDF

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Abstract

게이트 구동부는 프리챠지 신호 생성부 및 신호 합산부를 포함한다. 상기 프리챠지 신호 생성부는 이전 게이트 라인에 대응하는 이전 데이터 신호 및 현재 게이트 라인에 대응하는 현재 데이터 신호에 따라 변화하는 프리챠지 신호를 생성한다. 상기 신호 합산부는 상기 프리챠지 신호 및 비프리챠지 신호를 합산하여 게이트 신호를 생성한다. 이에 따라, 프리챠지 구동으로 인한 고스트의 발생을 방지하여 표시 패널의 표시 품질을 향상시킬 수 있다.

Description

게이트 구동부, 이를 구비한 표시 장치 및 이를 이용한 표시 패널의 구동 방법{GATE DRIVER, DISPLAY APPARATUS HAVING THE SAME AND METHOD OF DRIVING DISPLAY PANEL USING THE SAME}
본 발명은 게이트 구동부, 이를 구비한 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것으로, 보다 상세하게는 표시 품질을 향상시키기 위한 게이트 구동부, 이를 구비한 표시 장치 및 이를 이용한 표시 패널의 구동 방법에 관한 것이다.
일반적으로, 액정 표시 장치는 픽셀 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.
일반적으로, 표시 장치는 표시 패널 및 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들 및 상기 게이트 라인들 및 상기 데이터 라인들에 연결되는 복수의 픽셀들을 포함한다. 상기 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.
상기 픽셀의 충전율을 개선하기 위해 제N 게이트 라인을 제N 수평 주기 이전에 미리 액티베이트하는 프리챠지 구동 방법이 개발되고 있다. 상기 프리챠지 구동 방법에서, 프리챠지가 과도한 경우, 해당 픽셀이 과충전되어 표현하고자 하는 계조에 비해 높은 휘도를 나타내는 고스트 현상이 발생하는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 고스트 현상을 방지하여 표시 패널의 표시 품질을 향상시키는 게이트 구동부를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동부를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동부를 이용하는 표시 패널의 구동 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동부는 프리챠지 신호 생성부 및 신호 합산부를 포함한다. 상기 프리챠지 신호 생성부는 이전 게이트 라인에 대응하는 이전 데이터 신호 및 현재 게이트 라인에 대응하는 현재 데이터 신호에 따라 가변하는 프리챠지 신호를 생성한다. 상기 신호 합산부는 상기 프리챠지 신호 및 비프리챠지 신호를 합산하여 게이트 신호를 생성한다.
본 발명의 일 실시예에 있어서, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 결정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 상기 프리챠지 신호의 하이 구간의 폭이 가변할 수 있다.
본 발명의 일 실시예에 있어서, 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이가 클수록 상기 프리챠지 신호의 상기 하이 구간의 상기 폭이 증가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 현재 데이터 신호가 상기 이전 데이터 신호보다 작은 경우, 상기 프리챠지 신호는 상기 하이 구간을 갖지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 현재 데이터 신호가 상기 이전 데이터 신호보다 작거나 같은 경우, 상기 프리챠지 신호는 상기 하이 구간을 갖지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 이전 데이터 신호는 상기 이전 게이트 라인에 대응하는 계조 데이터의 평균값일 수 있다. 상기 현재 데이터 신호는 상기 현재 게이트 라인에 대응되는 계조 데이터의 평균값일 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 구동부는 상기 이전 데이터 신호를 저장하기 위한 메모리를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 신호 합산부는 상기 프리챠지 신호 및 상기 비프리챠지 신호의 OR 연산을 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 이전 데이터 신호는 제N-1 게이트 라인에 대응하고, 상기 현재 데이터 신호는 제N 게이트 라인에 대응할 수 있다. 상기 프리챠지 신호의 하이 구간은 제N-1 수평 구간 내에 존재하고, 상기 비프리챠지 신호의 하이 구간은 제N 수평 구간 내에 존재할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제N-1 게이트 라인에 대응하는 데이터 신호는 상기 제N 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 이전 데이터 신호는 제N-2 게이트 라인에 대응하고, 상기 현재 데이터 신호는 제N 게이트 라인에 대응할 수 있다. 상기 프리챠지 신호의 하이 구간은 제N-2 수평 구간 내에 존재하고, 상기 비프리챠지 신호의 하이 구간은 제N 수평 구간 내에 존재할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제N-2 게이트 라인에 대응하는 데이터 신호는 상기 제N 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 가질 수 있다. 제N-1 게이트 라인에 대응하는 데이터 신호는 상기 제N 게이트 라인에 대응하는 상기 데이터 신호와 반대의 극성을 가질 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 영상을 표시한다. 상기 게이트 구동부는 이전 게이트 라인에 대응하는 이전 데이터 신호 및 현재 게이트 라인에 대응하는 현재 데이터 신호에 따라 가변하는 프리챠지 신호를 생성하는 프리챠지 신호 생성부 및 상기 프리챠지 신호 및 비프리챠지 신호를 합산하여 게이트 신호를 생성하는 신호 합산부를 포함한다. 상기 게이트 구동부는 상기 게이트 신호를 상기 표시 패널에 출력한다. 상기 데이터 구동부는 데이터 전압을 생성하여 상기 표시 패널에 출력한다.
본 발명의 일 실시예에 있어서, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 결정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 상기 프리챠지 신호의 하이 구간의 폭이 가변할 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 이전 게이트 라인에 대응하는 이전 데이터 신호 및 현재 게이트 라인에 대응하는 현재 데이터 신호에 따라 가변하는 프리챠지 신호를 생성하는 단계 및 상기 프리챠지 신호 및 비프리챠지 신호를 합산하여 게이트 신호를 생성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 결정될 수 있다.
본 발명의 일 실시예에 있어서, 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 상기 프리챠지 신호의 하이 구간의 폭이 가변할 수 있다.
이와 같은 게이트 구동부, 이를 포함하는 표시 장치 및 이를 이용하는 표시 패널의 구동 방법에 따르면, 이전 데이터 신호 및 현재 데이터 신호에 따라 가변하는 프리챠지 신호를 생성하여, 픽셀의 계조에 따라 적절한 양의 프리챠지를 수행할 수 있다. 따라서, 프리챠지 구동에 의해 픽셀의 충전률을 보상할 수 있고, 프리챠지로 인한 고스트 현상을 방지할 수 있어, 표시 패널의 표시 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 게이트 구동부를 나타내는 블록도이다.
도 3은 도 1의 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 게이트 구동부를 나타내는 블록도이다.
도 7은 도 6의 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.
상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.
상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 단위 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.
각 단위 픽셀은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 단위 픽셀들은 매트릭스 형태로 배치될 수 있다.
상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 게이트 구동부(300)에도 출력할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.
상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.
상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.
상기 게이트 구동부(300)에 대해서는 도 2를 참조하여 자세히 설명한다.
상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.
본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.
상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.
상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.
도 2는 도 1의 게이트 구동부(300)를 나타내는 블록도이다. 도 3은 도 1의 게이트 구동부(300)의 입출력 신호들을 나타내는 타이밍도이다.
도 1 내지 도 3을 참조하면, 상기 게이트 구동부(300)는 이전 게이트 라인에 대응하는 이전 데이터 신호(예컨대, DATA[N-1]) 및 현재 게이트 라인에 대응하는 현재 데이터 신호(예컨대, DATA[N])를 기초로 프리챠지 신호(예컨대, PG[N])를 생성하고 및 상기 프리챠지 신호(예컨대, PG[N])를 비프리챠지 신호(예컨대, NPG[N])와 합산하여 게이트 신호(예컨대, GOUT[N])를 생성한다.
비프리챠지 신호(NPG)는 프리챠지 구동을 수행하지 않는 경우의 게이트 신호일 수 있다. 제N 비프리챠지 신호(NPG[N])의 하이 구간은 제N 수평 구간 내에 존재한다.
프리챠지 신호(PG)는 프리챠지 구동을 위해 상기 비프리챠지 신호(NPG)에 앞서 하이 상태를 갖는 신호이다. 제N 프리챠지 신호(NPG[N])의 하이 구간은 상기 제N 수평 구간 외에 존재한다. 예를 들어, 상기 제N 프리챠지 신호(NPG[N])의 하이 구간은 상기 제N 수평 구간 이전에 존재할 수 있다.
상기 게이트 구동부(300)는 프리챠지 신호 생성부(340) 및 신호 합산부(360)를 포함한다. 상기 게이트 구동부(300)는 메모리(320)를 더 포함할 수 있다.
상기 프리챠지 신호 생성부(340)는 이전 게이트 라인에 대응하는 이전 데이터 신호(DATA[N-1]) 및 현재 게이트 라인에 대응하는 현재 데이터 신호(DATA[N])에 따라 가변하는 프리챠지 신호(PG[N])를 생성한다.
본 실시예에서, 상기 현재 게이트 라인은 제N 게이트 라인이고, 상기 이전 게이트 라인은 제N-1 게이트 라인일 수 있다. 이와 같은 방식은 N-1 프리챠지 구동이라고 할 수 있다.
상기 프리챠지 신호(PG[N])는 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이에 따라 결정될 수 있다. 예를 들어, 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이에 따라 상기 프리챠지 신호(PG[N])의 하이 구간의 폭이 가변할 수 있다.
상기 프리챠지 신호 생성부(340)는 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이에 따른 상기 프리챠지 신호(PG[N])의 하이 구간의 폭을 저장하는 프리챠지 룩업 테이블을 포함할 수 있다. 상기 프리챠지 룩업 테이블의 가로 축은 현재 데이터 신호, 세로 축은 이전 데이터 신호일 수 있고, 상기 가로 축과 상기 세로 축이 만나는 각 필드들은 상기 프리챠지 신호(PG)의 하이 구간의 폭을 저장할 수 있다.
상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이가 클수록 상기 프리챠지 신호(PG[N])의 상기 하이 구간의 상기 폭이 증가할 수 있다.
예를 들어, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])에 비해 큰 경우, 제N 수평 주기 동안 상기 픽셀이 충분히 충전되지 않을 수 있으므로, 상기 제N 수평 주기에 앞서 상기 픽셀을 프리챠지 시킬 필요성이 크다.
반면, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])와 동일한 경우에는, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])에 비해 큰 경우에 비해 상기 프리챠지의 필요성이 감소한다.
또한, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])보다 작은 경우, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])와 동일한 경우에 비해 상기 프리챠지의 필요성이 더욱 감소한다.
도 3에서, 제N-1 수평 구간을 보면, 현재 데이터 신호인 DATA[N-1]은 이전 데이터 신호인 DATA[N-2]에 비해 큰 값을 갖는다. 상기 제N-1 프리챠지 신호(PG[N-1])는 t1의 하이 구간의 폭을 갖는다.
제N+1 수평 구간을 보면, 현재 데이터 신호인 DATA[N+1]은 이전 데이터 신호인 DATA[N]과 동일한 값을 갖는다. 상기 제N+1 프리챠지 신호(PG[N+1])는 상기 t1보다 작은 t3의 하이 구간의 폭을 갖는다.
제N 수평 구간을 보면, 현재 데이터 신호인 DATA[N]은 이전 데이터 신호인 DATA[N-1]보다 작은 값을 갖는다. 상기 제N 프리챠지 신호(PG[N])는 상기 t3보다 작은 t2의 하이 구간의 폭을 갖는다.
본 실시예에서, 상기 프리챠지 룩업 테이블의 가로 축이 상기 현재 데이터, 세로 축이 상기 이전 데이터일 때, 상기 프리챠지 룩업 테이블의 필드는 모두 0보다 큰 값을 가질 수 있다.
상기 신호 합산부(360)는 상기 프리챠지 신호(PG) 및 비프리챠지 신호(NPG)를 합산하여 게이트 신호(GOUT)를 생성한다.
상기 제N-1 내지 제N+1 비프리챠지 신호(NPG[N-1], NPG[N], NPG[N+1])는 동일한 하이 구간의 폭(t)을 갖는다.
상기 제N-1 게이트 신호(GOUT[N-1])는 상기 제N-1 프리챠지 신호(PG[N-1]) 및 상기 제N-1 비프리챠지 신호(NPG[N-1])를 합산하여 생성한다. 상기 제N-1 게이트 신호(GOUT[N-1])의 하이 구간의 폭은 t1+t일 수 있다.
상기 제N 게이트 신호(GOUT[N])는 상기 제N 프리챠지 신호(PG[N]) 및 상기 제N 비프리챠지 신호(NPG[N])를 합산하여 생성한다. 상기 제N 게이트 신호(GOUT[N])의 하이 구간의 폭은 t2+t일 수 있다.
상기 제N+1 게이트 신호(GOUT[N+1])는 상기 제N+1 프리챠지 신호(PG[N+1]) 및 상기 제N+1 비프리챠지 신호(NPG[N+1])를 합산하여 생성한다. 상기 제N+1 게이트 신호(GOUT[N+1])의 하이 구간의 폭은 t3+t일 수 있다.
예를 들어, 상기 신호 합산부(360)는 상기 프리챠지 신호(PG) 및 비프리챠지 신호(NPG)의 OR 연산을 수행하는 OR 회로를 포함할 수 있다.
상기 메모리(320)는 상기 타이밍 컨트롤러(200)로부터 상기 데이터 신호(DATA)를 수신한다. 상기 메모리(320)는 상기 데이터 신호(DATA)를 저장한 후 상기 프리챠지 신호 생성부(340)에 출력한다.
상기 메모리(320)는 상기 타이밍 컨트롤러(200)로부터 현재 데이터 신호(예컨대, DATA[N])를 수신하고, 상기 프리챠지 신호 생성부(340)에 이전 데이터 신호(예컨대, DATA[N-1])를 출력할 수 있다.
예를 들어, 상기 메모리(320)는 상기 타이밍 컨트롤러(200) 내에 내장될 수 있다.
제N 수평 구간에서, 현재 데이터 신호(DATA[N])는 제N 게이트 라인에 대응하는 픽셀들의 계조 데이터의 평균값일 수 있다. 제N 수평 구간에서, 이전 데이터 신호(DATA[N-1])는 제N-1 게이트 라인에 대응하는 픽셀들의 계조 데이터의 평균값일 수 있다.
제N 수평 구간에서, 상기 현재 데이터 신호(DATA[N])는 상기 제N 게이트 라인에 대응하는 픽셀들의 평균 휘도를 나타내는 값일 수 있다. 제N 수평 구간에서, 상기 이전 데이터 신호(DATA[N-1])는 상기 제N-1 게이트 라인에 대응하는 픽셀들의 평균 휘도를 나타내는 값일 수 있다.
본 실시예에서, 동일한 데이터 라인에 연결되는 픽셀을 기준으로, 상기 제N-1 게이트 라인에 대응하는 데이터 신호는 상기 제N 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 가질 수 있다.
예를 들어, 제1 데이터 라인 및 상기 제N-1 게이트 라인에 대응하는 데이터 신호는 상기 제1 데이터 라인 및 상기 제N 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 가질 수 있다.
또한, 상기 제1 데이터 라인 및 상기 제N 게이트 라인에 대응하는 데이터 신호는 상기 제1 데이터 라인 및 상기 제N+1 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 가질 수 있다.
본 실시예에서, 상기 표시 패널(100)의 픽셀들은 컬럼 반전 구동될 수 있다. 즉, 제2 데이터 라인 및 상기 제N 게이트 라인에 대응하는 데이터 신호는 상기 제1 데이터 라인 및 상기 제N 게이트 라인에 대응하는 데이터 신호와는 반대의 극성을 가질 수 있다.
이와는 달리, 상기 표시 패널(100)의 픽셀들은 프레임 단위로 반전될 뿐, 동일 프레임 내에서 모두 같은 극성을 가질 수 있다.
본 실시예에 따르면, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 가변하므로, 픽셀의 과충전으로 인한 고스트 현상을 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
본 실시예에 따른 게이트 구동부 및 표시 장치는 프리챠지 신호를 제외하면, 도 1 내지 도 3의 게이트 구동부 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1, 도 2 및 도 4를 참조하면, 상기 게이트 구동부(300)는 프리챠지 신호 생성부(340) 및 신호 합산부(360)를 포함한다. 상기 게이트 구동부(300)는 메모리(320)를 더 포함할 수 있다.
상기 프리챠지 신호 생성부(340)는 이전 게이트 라인에 대응하는 이전 데이터 신호(DATA[N-1]) 및 현재 게이트 라인에 대응하는 현재 데이터 신호(DATA[N])에 따라 가변하는 프리챠지 신호(PG[N])를 생성한다.
상기 프리챠지 신호(PG[N])는 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이에 따라 결정될 수 있다. 예를 들어, 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이에 따라 상기 프리챠지 신호(PG[N])의 하이 구간의 폭이 가변할 수 있다.
상기 프리챠지 신호 생성부(340)는 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이에 따른 상기 프리챠지 신호(PG[N])의 하이 구간의 폭을 저장하는 프리챠지 룩업 테이블을 포함할 수 있다. 상기 프리챠지 룩업 테이블의 가로 축은 현재 데이터 신호, 세로 축은 이전 데이터 신호일 수 있고, 상기 가로 축과 상기 세로 축이 만나는 각 필드들은 상기 프리챠지 신호(PG)의 하이 구간의 폭을 저장할 수 있다.
상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이가 클수록 상기 프리챠지 신호(PG[N])의 상기 하이 구간의 상기 폭이 증가할 수 있다.
예를 들어, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])에 비해 큰 경우, 제N 수평 주기 동안 상기 픽셀이 충분히 충전되지 않을 수 있으므로, 상기 제N 수평 주기에 앞서 상기 픽셀을 프리챠지 시킬 필요성이 크다.
반면, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])와 동일한 경우에는, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])에 비해 큰 경우에 비해 상기 프리챠지의 필요성이 감소한다.
또한, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])보다 작은 경우, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])와 동일한 경우에 비해 상기 프리챠지의 필요성이 더욱 감소한다. 본 실시예에서, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])보다 작은 경우에는 프리챠지를 수행하지 않는다.
도 4에서, 제N-1 수평 구간을 보면, 현재 데이터 신호인 DATA[N-1]은 이전 데이터 신호인 DATA[N-2]에 비해 큰 값을 갖는다. 상기 제N-1 프리챠지 신호(PG[N-1])는 t1의 하이 구간의 폭을 갖는다.
제N+1 수평 구간을 보면, 현재 데이터 신호인 DATA[N+1]은 이전 데이터 신호인 DATA[N]과 동일한 값을 갖는다. 상기 제N+1 프리챠지 신호(PG[N+1])는 상기 t1보다 작은 t3의 하이 구간의 폭을 갖는다.
제N 수평 구간을 보면, 현재 데이터 신호인 DATA[N]은 이전 데이터 신호인 DATA[N-1]보다 작은 값을 갖는다. 상기 제N 프리챠지 신호(PG[N])는 하이 구간을 갖지 않는다.
본 실시예에서, 상기 프리챠지 룩업 테이블의 가로 축이 상기 현재 데이터, 세로 축이 상기 이전 데이터일 때, 상기 프리챠지 룩업 테이블의 필드 중 우측 상부에 형성되는 삼각형 형상의 필드만이 0보다 큰 값을 가질 수 있다. 또한, 상기 현재 데이터와 상기 이전 데이터가 동일한 부분을 나타내는 대각선 형상의 필드에도 0보다 큰 값이 저장될 수 있다.
상기 신호 합산부(360)는 상기 프리챠지 신호(PG) 및 비프리챠지 신호(NPG)를 합산하여 게이트 신호(GOUT)를 생성한다.
상기 제N-1 내지 제N+1 비프리챠지 신호(NPG[N-1], NPG[N], NPG[N+1])는 동일한 하이 구간의 폭(t)을 갖는다.
상기 제N-1 게이트 신호(GOUT[N-1])는 상기 제N-1 프리챠지 신호(PG[N-1]) 및 상기 제N-1 비프리챠지 신호(NPG[N-1])를 합산하여 생성한다. 상기 제N-1 게이트 신호(GOUT[N-1])의 하이 구간의 폭은 t1+t일 수 있다.
상기 제N 게이트 신호(GOUT[N])는 상기 제N 프리챠지 신호(PG[N]) 및 상기 제N 비프리챠지 신호(NPG[N])를 합산하여 생성한다. 본 실시예에서는 제N 프리챠지 신호(PG[N])는 하이 구간을 갖지 않으므로, 상기 제N 게이트 신호(GOUT[N])의 하이 구간의 폭은 제N 비프리챠지 신호(NPG[N])와 동일한 t일 수 있다.
상기 제N+1 게이트 신호(GOUT[N+1])는 상기 제N+1 프리챠지 신호(PG[N+1]) 및 상기 제N+1 비프리챠지 신호(NPG[N+1])를 합산하여 생성한다. 상기 제N+1 게이트 신호(GOUT[N+1])의 하이 구간의 폭은 t3+t일 수 있다.
본 실시예에 따르면, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 가변하므로, 픽셀의 과충전으로 인한 고스트 현상을 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
본 실시예에 따른 게이트 구동부 및 표시 장치는 프리챠지 신호를 제외하면, 도 1 내지 도 3의 게이트 구동부 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1, 도 2 및 도 5를 참조하면, 상기 게이트 구동부(300)는 프리챠지 신호 생성부(340) 및 신호 합산부(360)를 포함한다. 상기 게이트 구동부(300)는 메모리(320)를 더 포함할 수 있다.
상기 프리챠지 신호 생성부(340)는 이전 게이트 라인에 대응하는 이전 데이터 신호(DATA[N-1]) 및 현재 게이트 라인에 대응하는 현재 데이터 신호(DATA[N])에 따라 가변하는 프리챠지 신호(PG[N])를 생성한다.
상기 프리챠지 신호(PG[N])는 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이에 따라 결정될 수 있다. 예를 들어, 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이에 따라 상기 프리챠지 신호(PG[N])의 하이 구간의 폭이 가변할 수 있다.
상기 프리챠지 신호 생성부(340)는 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이에 따른 상기 프리챠지 신호(PG[N])의 하이 구간의 폭을 저장하는 프리챠지 룩업 테이블을 포함할 수 있다. 상기 프리챠지 룩업 테이블의 가로 축은 현재 데이터 신호, 세로 축은 이전 데이터 신호일 수 있고, 상기 가로 축과 상기 세로 축이 만나는 각 필드들은 상기 프리챠지 신호(PG)의 하이 구간의 폭을 저장할 수 있다.
상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-1])의 차이가 클수록 상기 프리챠지 신호(PG[N])의 상기 하이 구간의 상기 폭이 증가할 수 있다.
예를 들어, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])에 비해 큰 경우, 제N 수평 주기 동안 상기 픽셀이 충분히 충전되지 않을 수 있으므로, 상기 제N 수평 주기에 앞서 상기 픽셀을 프리챠지 시킬 필요성이 크다.
반면, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])와 동일하거나 상기 이전 데이터 신호(DATA[N-1])보다 작은 경우에는, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])에 비해 큰 경우에 비해 상기 프리챠지의 필요성이 감소한다. 본 실시예에서, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-1])보다 작거나 같은 경우에는 프리챠지를 수행하지 않는다.
도 5에서, 제N-1 수평 구간을 보면, 현재 데이터 신호인 DATA[N-1]은 이전 데이터 신호인 DATA[N-2]에 비해 큰 값을 갖는다. 상기 제N-1 프리챠지 신호(PG[N-1])는 t1의 하이 구간의 폭을 갖는다.
제N+1 수평 구간을 보면, 현재 데이터 신호인 DATA[N+1]은 이전 데이터 신호인 DATA[N]과 동일한 값을 갖는다. 상기 제N+1 프리챠지 신호(PG[N+1])는 하이 구간을 갖지 않는다.
제N 수평 구간을 보면, 현재 데이터 신호인 DATA[N]은 이전 데이터 신호인 DATA[N-1]보다 작은 값을 갖는다. 상기 제N 프리챠지 신호(PG[N])는 하이 구간을 갖지 않는다.
본 실시예에서, 상기 프리챠지 룩업 테이블의 가로 축이 상기 현재 데이터, 세로 축이 상기 이전 데이터일 때, 상기 프리챠지 룩업 테이블의 필드 중 우측 상부에 형성되는 삼각형 형상의 필드만이 0보다 큰 값을 가질 수 있다. 상기 현재 데이터와 상기 이전 데이터가 동일한 부분을 나타내는 대각선 형상의 필드에는 0이 저장될 수 있다.
상기 신호 합산부(360)는 상기 프리챠지 신호(PG) 및 비프리챠지 신호(NPG)를 합산하여 게이트 신호(GOUT)를 생성한다.
상기 제N-1 내지 제N+1 비프리챠지 신호(NPG[N-1], NPG[N], NPG[N+1])는 동일한 하이 구간의 폭(t)을 갖는다.
상기 제N-1 게이트 신호(GOUT[N-1])는 상기 제N-1 프리챠지 신호(PG[N-1]) 및 상기 제N-1 비프리챠지 신호(NPG[N-1])를 합산하여 생성한다. 상기 제N-1 게이트 신호(GOUT[N-1])의 하이 구간의 폭은 t1+t일 수 있다.
상기 제N 게이트 신호(GOUT[N])는 상기 제N 프리챠지 신호(PG[N]) 및 상기 제N 비프리챠지 신호(NPG[N])를 합산하여 생성한다. 본 실시예에서는 제N 프리챠지 신호(PG[N])는 하이 구간을 갖지 않으므로, 상기 제N 게이트 신호(GOUT[N])의 하이 구간의 폭은 제N 비프리챠지 신호(NPG[N])와 동일한 t일 수 있다.
상기 제N+1 게이트 신호(GOUT[N+1])는 상기 제N+1 프리챠지 신호(PG[N+1]) 및 상기 제N+1 비프리챠지 신호(NPG[N+1])를 합산하여 생성한다. 본 실시예에서는 제N+1 프리챠지 신호(PG[N+1])는 하이 구간을 갖지 않으므로, 상기 제N+1 게이트 신호(GOUT[N+1])의 하이 구간의 폭은 제N+1 비프리챠지 신호(NPG[N+1])와 동일한 t일 수 있다.
본 실시예에 따르면, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 가변하므로, 픽셀의 과충전으로 인한 고스트 현상을 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 게이트 구동부를 나타내는 블록도이다. 도 7은 도 6의 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
본 실시예에 따른 게이트 구동부 및 표시 장치는 이전 데이터 신호를 제외하면, 도 1 내지 도 3의 게이트 구동부 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1, 도 6 및 도 7을 참조하면, 상기 게이트 구동부(300A)는 프리챠지 신호 생성부(340) 및 신호 합산부(360)를 포함한다. 상기 게이트 구동부(300A)는 메모리(320)를 더 포함할 수 있다.
상기 프리챠지 신호 생성부(340)는 이전 게이트 라인에 대응하는 이전 데이터 신호(DATA[N-2]) 및 현재 게이트 라인에 대응하는 현재 데이터 신호(DATA[N])에 따라 가변하는 프리챠지 신호(PG[N])를 생성한다.
본 실시예에서, 상기 현재 게이트 라인은 제N 게이트 라인이고, 상기 이전 게이트 라인은 제N-2 게이트 라인일 수 있다. 이와 같은 방식은 N-2 프리챠지 구동이라고 할 수 있다. 본 실시예에서, 상기 제N 게이트 라인에 대응되는 데이터 신호와 상기 제N-2 게이트 라인에 대응되는 데이터 신호의 극성은 같은 반면, 상기 제N 게이트 라인에 대응되는 데이터 신호와 상기 제N-1 게이트 라인에 대응되는 데이터 신호의 극성은 서로 다르다. 따라서, 제N 게이트 라인의 제N 게이트 신호를 생성하기 위해 상기 제N-1 게이트 라인에 대응되는 이전 데이터 신호를 이용할 경우 정상적인 프리챠지가 불가능할 수 있다.
상기 프리챠지 신호(PG[N])는 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-2])의 차이에 따라 결정될 수 있다. 예를 들어, 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-2])의 차이에 따라 상기 프리챠지 신호(PG[N])의 하이 구간의 폭이 가변할 수 있다.
상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-2])의 차이가 클수록 상기 프리챠지 신호(PG[N])의 상기 하이 구간의 상기 폭이 증가할 수 있다.
예를 들어, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])에 비해 큰 경우, 제N 수평 주기 동안 상기 픽셀이 충분히 충전되지 않을 수 있으므로, 상기 제N 수평 주기에 앞서 상기 픽셀을 프리챠지 시킬 필요성이 크다.
반면, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])와 동일한 경우에는, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])에 비해 큰 경우에 비해 상기 프리챠지의 필요성이 감소한다.
또한, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])보다 작은 경우, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])와 동일한 경우에 비해 상기 프리챠지의 필요성이 더욱 감소한다.
도 7에서, 제N 수평 구간을 보면, 현재 데이터 신호인 DATA[N]은 이전 데이터 신호인 DATA[N-2]에 비해 큰 값을 갖는다. 상기 제N 프리챠지 신호(PG[N])는 t1의 하이 구간의 폭을 갖는다.
제N+4 수평 구간을 보면, 현재 데이터 신호인 DATA[N+4]는 이전 데이터 신호인 DATA[N+2]와 동일한 값을 갖는다. 상기 제N+4 프리챠지 신호(PG[N+4])는 상기 t1보다 작은 t5의 하이 구간의 폭을 갖는다.
제N+2 수평 구간을 보면, 현재 데이터 신호인 DATA[N+2]는 이전 데이터 신호인 DATA[N]보다 작은 값을 갖는다. 상기 제N+2 프리챠지 신호(PG[N+2])는 상기 t5보다 작은 t3의 하이 구간의 폭을 갖는다.
상기 신호 합산부(360)는 상기 프리챠지 신호(PG) 및 비프리챠지 신호(NPG)를 합산하여 게이트 신호(GOUT)를 생성한다.
상기 제N, 제N+2 및 제N+4 비프리챠지 신호(NPG[N], NPG[N+2], NPG[N+4])는 동일한 하이 구간의 폭(t)을 갖는다.
상기 제N 게이트 신호(GOUT[N])는 상기 제N 프리챠지 신호(PG[N]) 및 상기 제N 비프리챠지 신호(NPG[N])를 합산하여 생성한다. 상기 제N 게이트 신호(GOUT[N])의 하이 구간의 폭은 t1+t일 수 있다.
상기 제N+2 게이트 신호(GOUT[N+2])는 상기 제N+2 프리챠지 신호(PG[N+2]) 및 상기 제N+2 비프리챠지 신호(NPG[N+2])를 합산하여 생성한다. 상기 제N+2 게이트 신호(GOUT[N+2])의 하이 구간의 폭은 t3+t일 수 있다.
상기 제N+4 게이트 신호(GOUT[N+4])는 상기 제N+4 프리챠지 신호(PG[N+4]) 및 상기 제N+4 비프리챠지 신호(NPG[N+4])를 합산하여 생성한다. 상기 제N+4 게이트 신호(GOUT[N+4])의 하이 구간의 폭은 t5+t일 수 있다.
제N+1, 제N+3 및 제N+5 게이트 신호(GOUT[N+1], GOUT[N+3], GOUT[N+5])는 상기 제N, 제N+2 및 제N+4 게이트 신호(GOUT[N], GOUT[N+2], GOUT[N+4])와 같은 방식으로 생성된다.
예를 들어, 상기 신호 합산부(360)는 상기 프리챠지 신호(PG) 및 비프리챠지 신호(NPG)의 OR 연산을 수행하는 OR 회로를 포함할 수 있다.
상기 메모리(320)는 상기 타이밍 컨트롤러(200)로부터 상기 데이터 신호(DATA)를 수신한다. 상기 메모리(320)는 상기 데이터 신호(DATA)를 저장한 후 상기 프리챠지 신호 생성부(340)에 출력한다.
상기 메모리(320)는 상기 타이밍 컨트롤러(200)로부터 현재 데이터 신호(예컨대, DATA[N])를 수신하고, 상기 프리챠지 신호 생성부(340)에 이전 데이터 신호(예컨대, DATA[N-2])를 출력할 수 있다.
제N 수평 구간에서, 현재 데이터 신호(DATA[N])는 제N 게이트 라인에 대응하는 픽셀들의 계조 데이터의 평균값일 수 있다. 제N 수평 구간에서, 이전 데이터 신호(DATA[N-2])는 제N-2 게이트 라인에 대응하는 픽셀들의 계조 데이터의 평균값일 수 있다.
제N 수평 구간에서, 상기 현재 데이터 신호(DATA[N])는 상기 제N 게이트 라인에 대응하는 픽셀들의 평균 휘도를 나타내는 값일 수 있다. 제N 수평 구간에서, 상기 이전 데이터 신호(DATA[N-2])는 상기 제N-2 게이트 라인에 대응하는 픽셀들의 평균 휘도를 나타내는 값일 수 있다.
본 실시예에서, 동일한 데이터 라인에 연결되는 픽셀을 기준으로, 상기 제N-2 게이트 라인에 대응하는 데이터 신호는 상기 제N 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 가질 수 있고, 상기 제N-1 게이트 라인에 대응하는 데이터 신호는 상기 제N 게이트 라인에 대응하는 데이터 신호와 반대의 극성을 가질 수 있다.
예를 들어, 제1 데이터 라인 및 상기 제N-2 게이트 라인에 대응하는 데이터 신호는 상기 제1 데이터 라인 및 상기 제N 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 가질 수 있다. 반면, 제1 데이터 라인 및 상기 제N-1 게이트 라인에 대응하는 데이터 신호는 상기 제1 데이터 라인 및 상기 제N 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 가질 수 있다.
본 실시예에서, 상기 표시 패널(100)의 픽셀들은 도트 반전 구동될 수 있다. 즉, 제2 데이터 라인 및 상기 제N 게이트 라인에 대응하는 데이터 신호는 상기 제1 데이터 라인 및 상기 제N 게이트 라인에 대응하는 데이터 신호와는 반대의 극성을 가질 수 있다.
본 실시예에 따르면, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 가변하므로, 픽셀의 과충전으로 인한 고스트 현상을 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.
도 8은 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
본 실시예에 따른 게이트 구동부 및 표시 장치는 프리챠지 신호를 제외하면, 도 6 및 도 7의 게이트 구동부 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1, 도 6 및 도 8을 참조하면, 상기 게이트 구동부(300A)는 프리챠지 신호 생성부(340) 및 신호 합산부(360)를 포함한다. 상기 게이트 구동부(300A)는 메모리(320)를 더 포함할 수 있다.
상기 프리챠지 신호 생성부(340)는 이전 게이트 라인에 대응하는 이전 데이터 신호(DATA[N-2]) 및 현재 게이트 라인에 대응하는 현재 데이터 신호(DATA[N])에 따라 가변하는 프리챠지 신호(PG[N])를 생성한다.
본 실시예에서, 상기 현재 게이트 라인은 제N 게이트 라인이고, 상기 이전 게이트 라인은 제N-2 게이트 라인일 수 있다.
상기 프리챠지 신호(PG[N])는 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-2])의 차이에 따라 결정될 수 있다. 예를 들어, 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-2])의 차이에 따라 상기 프리챠지 신호(PG[N])의 하이 구간의 폭이 가변할 수 있다.
상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-2])의 차이가 클수록 상기 프리챠지 신호(PG[N])의 상기 하이 구간의 상기 폭이 증가할 수 있다.
예를 들어, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])에 비해 큰 경우, 제N 수평 주기 동안 상기 픽셀이 충분히 충전되지 않을 수 있으므로, 상기 제N 수평 주기에 앞서 상기 픽셀을 프리챠지 시킬 필요성이 크다.
반면, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])와 동일한 경우에는, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])에 비해 큰 경우에 비해 상기 프리챠지의 필요성이 감소한다.
또한, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])보다 작은 경우, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])와 동일한 경우에 비해 상기 프리챠지의 필요성이 더욱 감소한다. 본 실시예에서, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])보다 작은 경우에는 프리챠지를 수행하지 않는다.
도 8에서, 제N 수평 구간을 보면, 현재 데이터 신호인 DATA[N]은 이전 데이터 신호인 DATA[N-2]에 비해 큰 값을 갖는다. 상기 제N 프리챠지 신호(PG[N])는 t1의 하이 구간의 폭을 갖는다.
제N+4 수평 구간을 보면, 현재 데이터 신호인 DATA[N+4]는 이전 데이터 신호인 DATA[N+2]와 동일한 값을 갖는다. 상기 제N+4 프리챠지 신호(PG[N+4])는 상기 t1보다 작은 t5의 하이 구간의 폭을 갖는다.
제N+2 수평 구간을 보면, 현재 데이터 신호인 DATA[N+2]는 이전 데이터 신호인 DATA[N]보다 작은 값을 갖는다. 상기 제N+2 프리챠지 신호(PG[N+2])는 하이 구간을 갖지 않는다.
상기 신호 합산부(360)는 상기 프리챠지 신호(PG) 및 비프리챠지 신호(NPG)를 합산하여 게이트 신호(GOUT)를 생성한다.
상기 제N, 제N+2 및 제N+4 비프리챠지 신호(NPG[N], NPG[N+2], NPG[N+4])는 동일한 하이 구간의 폭(t)을 갖는다.
상기 제N 게이트 신호(GOUT[N])는 상기 제N 프리챠지 신호(PG[N]) 및 상기 제N 비프리챠지 신호(NPG[N])를 합산하여 생성한다. 상기 제N 게이트 신호(GOUT[N])의 하이 구간의 폭은 t1+t일 수 있다.
상기 제N+2 게이트 신호(GOUT[N+2])는 상기 제N+2 프리챠지 신호(PG[N+2]) 및 상기 제N+2 비프리챠지 신호(NPG[N+2])를 합산하여 생성한다. 본 실시예에서는 제N+2 프리챠지 신호(PG[N+2])는 하이 구간을 갖지 않으므로, 상기 제N+2 게이트 신호(GOUT[N+2])의 하이 구간의 폭은 제N 비프리챠지 신호(NPG[N+2])와 동일한 t일 수 있다.
상기 제N+4 게이트 신호(GOUT[N+4])는 상기 제N+4 프리챠지 신호(PG[N+4]) 및 상기 제N+4 비프리챠지 신호(NPG[N+4])를 합산하여 생성한다. 상기 제N+4 게이트 신호(GOUT[N+4])의 하이 구간의 폭은 t5+t일 수 있다.
제N+1, 제N+3 및 제N+5 게이트 신호(GOUT[N+1], GOUT[N+3], GOUT[N+5])는 상기 제N, 제N+2 및 제N+4 게이트 신호(GOUT[N], GOUT[N+2], GOUT[N+4])와 같은 방식으로 생성된다.
본 실시예에 따르면, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 가변하므로, 픽셀의 과충전으로 인한 고스트 현상을 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.
도 9는 본 발명의 다른 실시예에 따른 게이트 구동부의 입출력 신호를 나타내는 타이밍도이다.
본 실시예에 따른 게이트 구동부 및 표시 장치는 프리챠지 신호를 제외하면, 도 6 및 도 7의 게이트 구동부 및 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 1, 도 6 및 도 9를 참조하면, 상기 게이트 구동부(300A)는 프리챠지 신호 생성부(340) 및 신호 합산부(360)를 포함한다. 상기 게이트 구동부(300A)는 메모리(320)를 더 포함할 수 있다.
상기 프리챠지 신호 생성부(340)는 이전 게이트 라인에 대응하는 이전 데이터 신호(DATA[N-2]) 및 현재 게이트 라인에 대응하는 현재 데이터 신호(DATA[N])에 따라 가변하는 프리챠지 신호(PG[N])를 생성한다.
본 실시예에서, 상기 현재 게이트 라인은 제N 게이트 라인이고, 상기 이전 게이트 라인은 제N-2 게이트 라인일 수 있다.
상기 프리챠지 신호(PG[N])는 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-2])의 차이에 따라 결정될 수 있다. 예를 들어, 상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-2])의 차이에 따라 상기 프리챠지 신호(PG[N])의 하이 구간의 폭이 가변할 수 있다.
상기 현재 데이터 신호(DATA[N]) 및 상기 이전 데이터 신호(DATA[N-2])의 차이가 클수록 상기 프리챠지 신호(PG[N])의 상기 하이 구간의 상기 폭이 증가할 수 있다.
예를 들어, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])에 비해 큰 경우, 제N 수평 주기 동안 상기 픽셀이 충분히 충전되지 않을 수 있으므로, 상기 제N 수평 주기에 앞서 상기 픽셀을 프리챠지 시킬 필요성이 크다.
반면, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])와 동일하거나 상기 이전 데이터 신호(DATA[N-2])보다 작은 경우에는, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])에 비해 큰 경우에 비해 상기 프리챠지의 필요성이 감소한다. 본 실시예에서, 상기 현재 데이터 신호(DATA[N])가 상기 이전 데이터 신호(DATA[N-2])보다 작거나 같은 경우에는 프리챠지를 수행하지 않는다.
도 9에서, 제N 수평 구간을 보면, 현재 데이터 신호인 DATA[N]은 이전 데이터 신호인 DATA[N-2]에 비해 큰 값을 갖는다. 상기 제N 프리챠지 신호(PG[N])는 t1의 하이 구간의 폭을 갖는다.
제N+4 수평 구간을 보면, 현재 데이터 신호인 DATA[N+4]는 이전 데이터 신호인 DATA[N+2]와 동일한 값을 갖는다. 상기 제N+4 프리챠지 신호(PG[N+4])는 하이 구간을 갖지 않는다.
제N+2 수평 구간을 보면, 현재 데이터 신호인 DATA[N+2]는 이전 데이터 신호인 DATA[N]보다 작은 값을 갖는다. 상기 제N+2 프리챠지 신호(PG[N+2])는 하이 구간을 갖지 않는다.
상기 신호 합산부(360)는 상기 프리챠지 신호(PG) 및 비프리챠지 신호(NPG)를 합산하여 게이트 신호(GOUT)를 생성한다.
상기 제N, 제N+2 및 제N+4 비프리챠지 신호(NPG[N], NPG[N+2], NPG[N+4])는 동일한 하이 구간의 폭(t)을 갖는다.
상기 제N 게이트 신호(GOUT[N])는 상기 제N 프리챠지 신호(PG[N]) 및 상기 제N 비프리챠지 신호(NPG[N])를 합산하여 생성한다. 상기 제N 게이트 신호(GOUT[N])의 하이 구간의 폭은 t1+t일 수 있다.
상기 제N+2 게이트 신호(GOUT[N+2])는 상기 제N+2 프리챠지 신호(PG[N+2]) 및 상기 제N+2 비프리챠지 신호(NPG[N+2])를 합산하여 생성한다. 본 실시예에서는 제N+2 프리챠지 신호(PG[N+2])는 하이 구간을 갖지 않으므로, 상기 제N+2 게이트 신호(GOUT[N+2])의 하이 구간의 폭은 제N 비프리챠지 신호(NPG[N+2])와 동일한 t일 수 있다.
상기 제N+4 게이트 신호(GOUT[N+4])는 상기 제N+4 프리챠지 신호(PG[N+4]) 및 상기 제N+4 비프리챠지 신호(NPG[N+4])를 합산하여 생성한다. 본 실시예에서는 제N+4 프리챠지 신호(PG[N+4])는 하이 구간을 갖지 않으므로, 상기 제N+4 게이트 신호(GOUT[N+4])의 하이 구간의 폭은 제N 비프리챠지 신호(NPG[N+4])와 동일한 t일 수 있다.
제N+1, 제N+3 및 제N+5 게이트 신호(GOUT[N+1], GOUT[N+3], GOUT[N+5])는 상기 제N, 제N+2 및 제N+4 게이트 신호(GOUT[N], GOUT[N+2], GOUT[N+4])와 같은 방식으로 생성된다.
본 실시예에 따르면, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 가변하므로, 픽셀의 과충전으로 인한 고스트 현상을 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.
이상에서 설명한 본 발명에 따른 게이트 구동부, 이를 포함하는 표시 장치 및 이를 이용하는 표시 패널의 구동 방법에 따르면, 프리챠지 구동에 의해 픽셀의 충전률을 보상할 수 있고, 프리챠지로 인한 고스트 현상을 방지하여, 표시 패널의 표시 품질을 향상시킬 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 패널 200: 타이밍 컨트롤러
300, 300A: 게이트 구동부 320: 메모리
340: 프리챠지 신호 생성부 360: 신호 합산부
400: 감마 기준 전압 생성부 500: 데이터 구동부

Claims (19)

  1. 이전 게이트 라인에 대응하는 이전 데이터 신호 및 현재 게이트 라인에 대응하는 현재 데이터 신호에 따라 가변하는 프리챠지 신호를 생성하는 프리챠지 신호 생성부; 및
    상기 프리챠지 신호 및 비프리챠지 신호를 합산하여 게이트 신호를 생성하는 신호 합산부를 포함하는 게이트 구동부.
  2. 제1항에 있어서, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 결정되는 것을 특징으로 하는 게이트 구동부.
  3. 제2항에 있어서, 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 상기 프리챠지 신호의 하이 구간의 폭이 가변하는 것을 특징으로 하는 게이트 구동부.
  4. 제3항에 있어서, 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이가 클수록 상기 프리챠지 신호의 상기 하이 구간의 상기 폭이 증가하는 것을 특징으로 하는 게이트 구동부.
  5. 제4항에 있어서, 상기 현재 데이터 신호가 상기 이전 데이터 신호보다 작은 경우, 상기 프리챠지 신호는 상기 하이 구간을 갖지 않는 것을 특징으로 하는 게이트 구동부.
  6. 제4항에 있어서, 상기 현재 데이터 신호가 상기 이전 데이터 신호보다 작거나 같은 경우, 상기 프리챠지 신호는 상기 하이 구간을 갖지 않는 것을 특징으로 하는 게이트 구동부.
  7. 제1항에 있어서, 상기 이전 데이터 신호는 상기 이전 게이트 라인에 대응하는 계조 데이터의 평균값이고, 상기 현재 데이터 신호는 상기 현재 게이트 라인에 대응되는 계조 데이터의 평균값인 것을 특징으로 하는 게이트 구동부.
  8. 제1항에 있어서, 상기 이전 데이터 신호를 저장하기 위한 메모리를 더 포함하는 것을 특징으로 하는 게이트 구동부.
  9. 제1항에 있어서, 상기 신호 합산부는 상기 프리챠지 신호 및 상기 비프리챠지 신호의 OR 연산을 수행하는 것을 특징으로 하는 게이트 구동부.
  10. 제1항에 있어서, 상기 이전 데이터 신호는 제N-1 게이트 라인에 대응하고, 상기 현재 데이터 신호는 제N 게이트 라인에 대응하며,
    상기 프리챠지 신호의 하이 구간은 제N-1 수평 구간 내에 존재하고, 상기 비프리챠지 신호의 하이 구간은 제N 수평 구간 내에 존재하는 것을 특징으로 하는 게이트 구동부.
  11. 제10항에 있어서, 상기 제N-1 게이트 라인에 대응하는 데이터 신호는 상기 제N 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 갖는 것을 특징으로 하는 게이트 구동부.
  12. 제1항에 있어서, 상기 이전 데이터 신호는 제N-2 게이트 라인에 대응하고, 상기 현재 데이터 신호는 제N 게이트 라인에 대응하며,
    상기 프리챠지 신호의 하이 구간은 제N-2 수평 구간 내에 존재하고, 상기 비프리챠지 신호의 하이 구간은 제N 수평 구간 내에 존재하는 것을 특징으로 하는 게이트 구동부.
  13. 제12항에 있어서, 상기 제N-2 게이트 라인에 대응하는 데이터 신호는 상기 제N 게이트 라인에 대응하는 데이터 신호와 동일한 극성을 갖고,
    제N-1 게이트 라인에 대응하는 데이터 신호는 상기 제N 게이트 라인에 대응하는 상기 데이터 신호와 반대의 극성을 갖는 것을 특징으로 하는 게이트 구동부.
  14. 영상을 표시하는 표시 패널;
    이전 게이트 라인에 대응하는 이전 데이터 신호 및 현재 게이트 라인에 대응하는 현재 데이터 신호에 따라 가변하는 프리챠지 신호를 생성하는 프리챠지 신호 생성부 및 상기 프리챠지 신호 및 비프리챠지 신호를 합산하여 게이트 신호를 생성하는 신호 합산부를 포함하고, 상기 게이트 신호를 상기 표시 패널에 출력하는 게이트 구동부; 및
    데이터 전압을 생성하여 상기 표시 패널에 출력하는 데이터 구동부를 포함하는 표시 장치.
  15. 제14항에 있어서, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 결정되는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 상기 프리챠지 신호의 하이 구간의 폭이 가변하는 것을 특징으로 하는 표시 장치.
  17. 이전 게이트 라인에 대응하는 이전 데이터 신호 및 현재 게이트 라인에 대응하는 현재 데이터 신호에 따라 가변하는 프리챠지 신호를 생성하는 단계; 및
    상기 프리챠지 신호 및 비프리챠지 신호를 합산하여 게이트 신호를 생성하는 단계를 포함하는 표시 패널의 구동 방법.
  18. 제17항에 있어서, 상기 프리챠지 신호는 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 결정되는 것을 특징으로 하는 표시 패널의 구동 방법.
  19. 제18항에 있어서, 상기 현재 데이터 신호 및 상기 이전 데이터 신호의 차이에 따라 상기 프리챠지 신호의 하이 구간의 폭이 가변하는 것을 특징으로 하는 표시 패널의 구동 방법.

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