KR20120098139A

KR20120098139A - 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치

Info

Publication number: KR20120098139A
Application number: KR1020110017890A
Authority: KR
Inventors: 최용준; 최재석
Original assignee: 삼성전자주식회사
Priority date: 2011-02-28
Filing date: 2011-02-28
Publication date: 2012-09-05
Also published as: US20120218317A1; US9478184B2; KR101874106B1

Abstract

표시 패널의 구동 방법은 제N 게이트 라인에 대응하는 계조 데이터를 증가시켜 보정 계조 데이터를 생성하는 단계, 보정 계조 데이터를 기초로 데이터 전압을 생성하여 표시 패널에 출력하는 단계, 제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨을 갖는 스토리지 전압을 생성하는 단계 및 스토리지 전압을 표시 패널에 인가하는 단계를 포함한다. 표시 패널은 화소 전극, 게이트 라인 및 제1 화소 열의 화소 전극과 제2 화소 열의 화소 전극에 교대로 연결되는 데이터 라인을 포함한다. 여기서, N은 자연수이다.

Description

표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치{METHOD OF DRIVING DISPLAY PANEL AND DISPLAY APPARATUS FOR PERFORMING THE SAME}

본 발명은 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것으로, 보다 상세하게는 표시 품질을 향상시키기 위한 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것이다.

일반적으로, 액정 표시 장치는 화소 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

회로 상의 딜레이로 인해 상기 화소 전극에는 원하는 데이터 전압이 충전되지 않을 수 있다. 상기 화소 전극에 인가되는 데이터 전압의 충전량을 보상하기 위해 게이트 신호의 인가 시간을 1 수평 주기 보다 길게 조절하는 프리차지 구동 방식이 채용되고 있다.

데이터 라인에 연결되는 화소들은 표시 영상에 대응하여 고 계조를 나타내기도 하고 저 계조를 나타내기도 한다. 상기 프리차지 구동에서 하나의 데이터 라인에 연결된 화소들이 저 계조 후에 고 계조를 표시하면, 상기 화소 전극에는 저 계조의 데이터 전압이 프리차지되어 상기 고 계조를 표시할 때 데이터 전압의 충전률을 보상할 수 있다.

그러나, 상기 프리차지 구동에서 하나의 데이터 라인에 연결된 화소들이 고 계조 후에 저 계조를 표시하면, 상기 저 계조에 대응하는 화소 전극에 프리차지된 고 계조의 데이터 전압이 상기 딜레이로 인해 충분히 방전되지 않아, 상기 저 계조에 대응하는 화소 전극에는 원하는 데이터 전압보다 높은 데이터 전압이 충전될 수 있다. 따라서, 상기 저 계조에 대응하는 화소는 원하는 계조보다 높은 계조를 표시하게 되는 문제점이 있다. 이러한 현상을 고스트(ghost)라고 한다.

예를 들어, 상기 고스트는 적색 화소가 고 계조를 표시하고 상기 적색 화소와 동일한 데이터 라인에 연결된 바로 다음의 녹색 화소가 저 계조를 표시할 때 사용자에게 잘 시인된다.

상기 고스트로 인해 표시 패널의 표시 품질이 저하되는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 표시 품질을 향상시키기 위한 표시 패널의 구동 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 구동 방법을 수행하기 위한 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 제N 게이트 라인에 대응하는 계조 데이터를 증가시켜 보정 계조 데이터를 생성하는 단계, 상기 보정 계조 데이터를 기초로 데이터 전압을 생성하여 표시 패널에 출력하는 단계, 제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨을 갖는 스토리지 전압을 생성하는 단계 및 상기 스토리지 전압을 상기 표시 패널에 인가하는 단계를 포함한다. 상기 표시 패널은 화소 전극, 게이트 라인 및 제1 화소 열의 상기 화소 전극과 제2 화소 열의 상기 화소 전극에 교대로 연결되는 데이터 라인을 포함한다. 여기서, N은 자연수이다.

본 발명의 일 실시예에 있어서, 상기 표시 패널의 구동 방법은 상기 계조 데이터를 기초로 표시 에러를 검출하는 단계를 더 포함할 수 있다. 상기 보정 계조 데이터를 생성하는 단계는 상기 표시 에러가 검출되면 상기 계조 데이터를 증가시킬 수 있다.

본 발명의 일 실시예에 있어서, 상기 보정 계조 데이터를 생성하는 단계는 상기 제M 데이터 라인의 상기 계조 데이터에서 상기 표시 에러가 검출되면 상기 제M 데이터 라인을 제외한 데이터 라인들의 상기 계조 데이터들을 증가시킬 수 있다. 여기서, M은 자연수이다.

본 발명의 일 실시예에 있어서, 상기 표시 에러를 검출하는 단계는 제N-1 게이트 라인에 대응하는 이전 계조 데이터를 상기 제N 게이트 라인에 대응하는 현재 계조 데이터와 비교할 수 있다.

본 발명의 일 실시예에 있어서, 상기 이전 계조 데이터가 상기 현재 계조 데이터보다 큰 계조를 가질 때 상기 표시 에러를 검출할 수 있다.

본 발명의 일 실시예에 있어서, 상기 스토리지 전압을 인가하는 단계는 제N+K 게이트 신호에 의해 제어될 수 있다. 여기서, K는 자연수이다.

본 발명의 일 실시예에 있어서, 상기 스토리지 전압은 제N+K 수평 주기에서 상기 제2 레벨을 가질 수 있다.

본 발명의 일 실시예에 있어서, 상기 제N 게이트 라인에 인가되는 게이트 신호는 제N-2, 제N-1, 제N 수평 주기 동안 연속하여 온(ON)이 될 수 있다. 상기 화소 전극은 상기 제N-2 및 제N-1 수평 주기 동안 프리차지 될 수 있다. 상기 K는 3이상일 수 있다.

본 발명의 일 실시예에 있어서, 상기 제N 게이트 라인에 인가되는 게이트 신호는 제N-1, 제N 수평 주기 동안 연속하여 온(ON)이 될 수 있다. 상기 화소 전극은 상기 제N-1 수평 주기 동안 프리차지 될 수 있다. 상기 K는 2이상일 수 있다.

본 발명의 일 실시예에 있어서, 상기 게이트 라인 및 상기 데이터 라인이 만나는 영역으로 정의되는 화소는 직사각형 형상을 가질 수 있다. 상기 화소의 장변은 상기 게이트 라인과 평행할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 계조 데이터 보정부, 데이터 구동부 및 스토리지 전압 생성부를 포함한다. 상기 표시 패널은 화소 전극, 게이트 라인 및 제1 화소 열의 상기 화소 전극과 제2 화소 열의 상기 화소 전극에 교대로 연결되는 데이터 라인을 포함한다. 상기 계조 데이터 보정부는 제N 게이트 라인에 대응하는 계조 데이터를 증가시켜 보정 계조 데이터를 생성한다. 여기서 N은 자연수이다. 상기 데이터 구동부는 상기 보정 계조 데이터를 기초로 데이터 전압을 생성하여 상기 표시 패널에 출력한다. 상기 스토리지 전압 생성부는 제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨을 갖는 스토리지 전압을 생성하여 상기 표시 패널에 인가한다.

본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 계조 데이터를 기초로 표시 에러를 검출하는 에러 검출부를 더 포함할 수 있다. 상기 계조 데이터 보정부는 상기 표시 에러가 검출되면 상기 계조 데이터를 증가시킬 수 있다.

본 발명의 일 실시예에 있어서, 상기 계조 데이터 보정부는 상기 제M 데이터 라인의 상기 계조 데이터에서 상기 표시 에러가 검출되면 상기 제M 데이터 라인을 제외한 데이터 라인들의 상기 계조 데이터들을 증가시킬 수 있다. 여기서 M은 자연수이다.

본 발명의 일 실시예에 있어서, 상기 에러 검출부는 제N-1 게이트 라인에 대응하는 이전 계조 데이터를 상기 제N 게이트 라인에 대응하는 현재 계조 데이터와 비교하여 상기 표시 에러를 검출할 수 있다.

본 발명의 일 실시예에 있어서, 상기 에러 검출부는 상기 이전 계조 데이터가 상기 현재 계조 데이터보다 큰 계조를 가질 때 상기 표시 에러를 검출할 수 있다.

본 발명의 일 실시예에 있어서, 상기 표시 장치는 상기 스토리지 전압을 상기 표시 패널의 스토리지 전극에 인가하는 스토리지 스위치를 더 포함할 수 있다. 상기 스토리지 스위치의 제어 전극은 상기 제N+K 게이트 라인과 연결될 수 있다. 여기서 K는 자연수이다.

이러한 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 의하면, 계조 데이터를 보정하고 스토리지 전압을 조절하여 표시 에러를 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 패널의 화소 구조를 나타내는 평면도이다.
도 3은 도 1의 타이밍 제어부를 나타내는 블록도이다.
도 4는 도 1의 표시 패널의 구동 신호들의 파형을 나타내는 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 패널의 화소 구조를 나타내는 평면도이다.
도 6은 도 5의 표시 패널의 구동 신호들의 파형을 나타내는 타이밍도이다.

이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 타이밍 제어부(200), 스토리지 전압 생성부(300), 게이트 구동부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 화소들을 포함한다.

상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다. 각 화소는 스위칭 소자(TFT), 상기 스위칭 소자(TFT)에 전기적으로 연결된 액정 캐패시터(CLC) 및 스토리지 캐패시터(CST)를 포함한다. 상기 화소들은 매트릭스 형태로 배치된다. 상기 스위칭 소자(TFT)는 박막 트랜지스터일 수 있다.

상기 액정 캐패시터(CLC)는 화소 전극과 연결되어 데이터 전압이 인가되는 제1 전극 및 공통 전극과 연결되어 공통 전압(VCOM)이 인가되는 제2 전극을 포함한다. 상기 스토리지 캐패시터(CST)는 상기 화소 전극과 연결되어 상기 데이터 전압이 인가되는 제1 전극 및 스토리지 전극과 연결되어 스토리지 전압(VCST)이 인가되는 제2 전극을 포함한다. 상기 스토리지 전압(VCST)은 상기 공통 전압(VCOM)과 동일한 값을 가질 수 있다.

상기 화소는 직사각형 형상을 가질 수 있다. 상기 화소는 상기 제1 방향(D1)의 장변 및 상기 제2 방향(D2)의 단변을 가질 수 있다. 상기 화소의 상기 장변은 상기 게이트 라인(GL)과 평행할 수 있다.

상기 표시 패널(100)의 화소 구조에 대해서는 도 2를 참조하여 구체적으로 설명한다.

상기 타이밍 제어부(200)는 외부의 장치(미도시)로부터 입력 계조 데이터 및 입력 제어 신호를 수신한다. 상기 입력 계조 데이터는 적색 계조 데이터, 녹색 계조 데이터 및 청색 계조 데이터를 포함할 수 있다. 상기 입력 제어 신호는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호 및 수평 동기 신호 등을 포함할 수 있다.

상기 타이밍 제어부(200)는 상기 입력 계조 데이터 및 상기 입력 제어 신호를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 보정 계조 데이터(CDATA)를 생성한다.

상기 타이밍 제어부(200)는 상기 입력 계조 데이터를 근거로 상기 제1 제어 신호(CONT1)를 생성하여 상기 스토리지 전압 생성부(300)에 출력한다.

상기 타이밍 제어부(200)는 상기 입력 제어 신호를 근거로 상기 게이트 구동부(400)의 구동 타이밍을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 게이트 구동부(400)에 출력한다. 상기 제2 제어 신호(CONT2)는 수직 개시 신호 및 게이트 클럭 신호 등을 포함할 수 있다.

상기 타이밍 제어부(200)는 상기 입력 제어 신호를 근거로 상기 데이터 구동부(500)의 구동 타이밍을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제3 제어 신호(CONT3)는 수평 개시 신호 및 로드 신호 등을 포함할 수 있다.

상기 타이밍 제어부(200)는 상기 입력 계조 데이터를 근거로 상기 보정 계조 데이터(CDATA)를 생성하여 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 제어부(200)의 동작에 대해서는 도 3을 참조하여 구체적으로 설명한다.

상기 스토리지 전압 생성부(300)는 스토리지 전압(VCST)을 생성한다. 상기 스토리지 전압 생성부(300)는 상기 스토리지 전압(VCST)을 상기 표시 패널(100)의 상기 스토리지 전극에 인가한다.

상기 스토리지 전압(VCST)은 제1 레벨 및 제2 레벨을 가질 수 있다. 상기 제2 레벨은 상기 제1 레벨보다 낮은 값을 가질 수 있다. 상기 스토리지 전압(VCST)의 제1 레벨은 상기 공통 전압(VCOM)과 일치할 수 있다.

반면, 상기 표시 패널(100)이 반전 구동되어 상기 데이터 전압이 상기 공통 전압(VCOM)에 비해 낮은 값을 갖는 경우, 상기 제2 레벨은 상기 제1 레벨보다 높은 값을 가질 수 있다. 이하에서는 주로 상기 표시 패널(100)이 양극성(+)으로 구동되는 경우를 가정하여 본 발명의 실시예들을 설명한다.

상기 스토리지 전압 생성부(300)는 상기 타이밍 제어부(200)로부터 상기 제1 제어 신호(CONT1)를 수신한다. 상기 스토리지 전압 생성부(300)는 상기 제1 제어 신호(CONT1)에 응답하여 상기 스토리지 전압(VCST)이 제2 레벨을 갖도록 상기 스토리지 전압(VCST)을 조절할 수 있다.

상기 제1 제어 신호(CONT1)는 상기 입력 계조 데이터를 상기 표시 패널(100)에 표시할 때 표시 에러가 발생함을 나타내는 표시 에러 신호일 수 있다. 예를 들어, 상기 표시 에러는 하나의 데이터 라인에 인가되는 상기 입력 계조 데이터가 고 계조에서 저 계조로 변화할 때, 상기 저 계조를 표시하는 화소에 상기 저 계조 보다 높은 계조가 표시되어 발생할 수 있다.

본 실시예에서, 상기 스토리지 전압 생성부(300)는 상기 타이밍 제어부(200)와 별도로 형성되는 것으로 도시하였으나, 상기 스토리지 전압 생성부(300)는 상기 타이밍 제어부(200) 내에 배치될 수 있다. 이와는 달리, 상기 스토리지 전압 생성부(300)는 상기 데이터 구동부(500) 내에 배치될 수 있다.

본 실시예에서, 상기 스토리지 전압 생성부(300)는 상기 스토리지 전압(VCST)을 상기 표시 패널(100)에 직접 인가하는 것으로 도시하였으나, 상기 스토리지 전압 생성부(300)는 상기 데이터 구동부(500)를 경유하여 상기 스토리지 전압(VCST)을 상기 표시 패널(100)에 인가할 수 있다.

상기 게이트 구동부(400)는 상기 타이밍 제어부(200)로부터 상기 제2 제어 신호(CONT2)를 수신한다. 상기 게이트 구동부(400)는 상기 제2 제어 신호(CONT2)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(400)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(400)는 상기 표시 패널(100) 상에 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)에 집적(integrated)될 수도 있다.

상기 데이터 구동부(500)는 상기 타이밍 제어부(200)로부터 상기 제3 제어 신호(CONT3) 및 상기 보정 계조 데이터(CDATA)를 수신한다. 상기 데이터 구동부(500)는 감마 전압 생성부(미도시)로부터 감마 기준 전압을 수신한다. 상기 감마 전압 생성부는 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 보정 계조 데이터(CDATA)를 상기 감마 기준 전압을 이용하여 아날로그 형태의 데이터 전압들을 생성한다. 상기 데이터 구동부(500)는 상기 데이터 전압들을 상기 데이터 라인들(DL)에 순차적으로 출력한다.

상기 데이터 구동부(500)는 쉬프트 레지스터(미도시), 래치(미도시), 신호 처리부(미도시) 및 버퍼부(미도시)를 포함할 수 있다. 상기 쉬프트 레지스터는 래치 펄스를 상기 래치에 출력한다. 상기 래치는 상기 보정 계조 데이터(CDATA)를 일시 저장한 후 상기 신호 처리부에 출력한다. 상기 신호 처리부는 상기 디지털 형태인 상기 보정 계조 데이터(CDATA) 및 상기 감마 기준 전압을 근거로 아날로그 형태의 상기 데이터 전압들을 생성하여 상기 버퍼부에 출력한다. 상기 버퍼부는 상기 데이터 전압들의 레벨이 일정한 레벨을 갖도록 보상하여 상기 데이터 전압들을 상기 데이터 라인들(DL)에 출력한다.

상기 데이터 구동부(500)는 상기 표시 패널(100) 상에 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)에 집적될 수도 있다.

도 2는 도 1의 표시 패널(100)의 화소 구조를 나타내는 평면도이다.

도 1 및 도 2를 참조하면, 상기 표시 패널(100)은 복수의 화소들(P11, P12, P13, P14, P15, P21, P22, P23, P24, P25)을 포함한다. 상기 화소들(P11 내지 P25)은 상기 표시 패널(100)에 매트릭스 형태로 배치되는 전체 화소들의 일부분을 나타낸다.

상기 화소들(P11 내지 P25)은 제1 화소 열 및 제2 화소 열 내에 배치된다. 상기 제1 화소 열은 제1 내지 제5 화소들(P11, P12, P13, P14, P15)을 포함한다. 상기 제2 화소 열은 제6 내지 제10 화소들(P21, P22, P23, P24, P25)을 포함한다.

각 화소들은 상기 게이트 라인(GL) 및 데이터 라인(DL)에 전기적으로 연결된다. 이때, 상기 데이터 라인(DL)은 인접하는 화소 열 내의 화소들에 교대로 연결된다. 예를 들어, 상기 제2 데이터 라인(DL2)은 상기 제1 화소 열의 상기 제1 화소(P11), 상기 제2 화소 열의 상기 제7 화소(P22), 상기 제1 화소 열의 상기 제3 화소(P13), 상기 제2 화소 열의 상기 제9 화소(P24) 및 상기 제1 화소 열의 상기 제5 화소(P15)와 순차적으로 연결된다. 각 화소들은 상기 스위칭 소자(TFT), 상기 액정 캐패시터(CLC) 및 상기 스토리지 캐패시터(CST)를 포함한다.

예를 들어, 제1 화소(P11)는 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)과 전기적으로 연결된다. 상기 제1 화소(P11)는 제1 스위칭 소자(TFT11), 제1 액정 캐패시터(CLC11) 및 제1 스토리지 캐패시터(CST11)를 포함한다.

예를 들어, 제2 화소(P12)는 제2 게이트 라인(GL2) 및 제2 데이터 라인(DL2)과 전기적으로 연결된다. 상기 제2 화소(P12)는 제2 스위칭 소자(TFT12), 제2 액정 캐패시터(CLC12) 및 제2 스토리지 캐패시터(CST12)를 포함한다.

예를 들어, 제3 화소(P13)는 제3 게이트 라인(GL3) 및 제1 데이터 라인(DL1)과 전기적으로 연결된다. 상기 제3 화소(P13)는 제3 스위칭 소자(TFT13), 제3 액정 캐패시터(CLC13) 및 제3 스토리지 캐패시터(CST13)를 포함한다.

예를 들어, 제4 화소(P14)는 제4 게이트 라인(GL4) 및 제2 데이터 라인(DL2)과 전기적으로 연결된다. 상기 제4 화소(P14)는 제4 스위칭 소자(TFT14), 제4 액정 캐패시터(CLC14) 및 제4 스토리지 캐패시터(CST14)를 포함한다.

예를 들어, 제5 화소(P15)는 제5 게이트 라인(GL5) 및 제1 데이터 라인(DL1)과 전기적으로 연결된다. 상기 제5 화소(P15)는 제5 스위칭 소자(TFT15), 제5 액정 캐패시터(CLC15) 및 제5 스토리지 캐패시터(CST15)를 포함한다.

예를 들어, 제6 화소(P21)는 제1 게이트 라인(GL1) 및 제2 데이터 라인(DL2)과 전기적으로 연결된다. 상기 제6 화소(P21)는 제6 스위칭 소자(TFT21), 제6 액정 캐패시터(CLC21) 및 제6 스토리지 캐패시터(CST21)를 포함한다.

예를 들어, 제7 화소(P22)는 제2 게이트 라인(GL2) 및 제3 데이터 라인(DL3)과 전기적으로 연결된다. 상기 제7 화소(P22)는 제7 스위칭 소자(TFT22), 제7 액정 캐패시터(CLC22) 및 제7 스토리지 캐패시터(CST22)를 포함한다.

예를 들어, 제8 화소(P23)는 제3 게이트 라인(GL3) 및 제2 데이터 라인(DL2)과 전기적으로 연결된다. 상기 제8 화소(P23)는 제8 스위칭 소자(TFT23), 제8 액정 캐패시터(CLC23) 및 제8 스토리지 캐패시터(CST23)를 포함한다.

예를 들어, 제9 화소(P24)는 제9 게이트 라인(GL4) 및 제3 데이터 라인(DL3)과 전기적으로 연결된다. 상기 제9 화소(P24)는 제9 스위칭 소자(TFT24), 제9 액정 캐패시터(CLC24) 및 제9 스토리지 캐패시터(CST24)를 포함한다.

예를 들어, 제10 화소(P25)는 제10 게이트 라인(GL5) 및 제2 데이터 라인(DL2)과 전기적으로 연결된다. 상기 제10 화소(P25)는 제10 스위칭 소자(TFT25), 제10 액정 캐패시터(CLC25) 및 제10 스토리지 캐패시터(CST25)를 포함한다.

복수의 스토리지 스위치들(SW11, SW12, SW13, SW14, SW21, SW22, SW23, SW24, SW31, SW32, SW33, SW34, SW41, SW42, SW43, SW44)은 상기 표시 패널(100)에 스토리지 전압(VCST)을 인가한다. 상기 스토리지 스위치는 트랜지스터일 수 있다.

상기 표시 패널(100)이 반전 구동되는 경우, 상기 스토리지 전압은 정상 스토리지 전압(VCST0), 제1 스토리지 전압(VCSTP) 및 제2 스토리지 전압(VCSTN)을 포함한다.

예를 들어, 제1 프레임에서 상기 제1 스토리지 전압(VCSTP)은 상기 정상 스토리지 전압(VCST0)을 기준으로 양극성을 가질 수 있고, 상기 제2 스토리지 전압(VCSTN)은 상기 정상 스토리지 전압(VCST0)을 기준으로 음극성을 가질 수 있다. 반면, 제2 프레임에서 상기 제1 스토리지 전압(VCSTP)은 상기 정상 스토리지 전압(VCST0)을 기준으로 음극성을 갖고, 상기 제2 스토리지 전압(VCSTN)은 상기 정상 스토리지 전압(VCST0)을 기준으로 양극성을 가질 수 있다.

제1, 제2, 제3 및 제4 스토리지 스위치들(SW11, SW12, SW13, SW14)의 제어 전극들은 상기 제4 게이트 라인(GL4)에 연결된다. 상기 제어 전극은 게이트 전극일 수 있다.

상기 제1 및 제2 스토리지 스위치들(SW11, SW12)의 상기 제어 전극에는 상기 제4 게이트 라인(GL4)에 인가되는 게이트 신호가 반전되지 않고 인가된다.

따라서, 상기 제4 게이트 라인(GL4)에 인가되는 상기 게이트 신호가 온 되면, 상기 제1 스토리지 스위치(SW11)는 상기 제1 스토리지 전압(VCSTP)을 상기 제1 화소(P11)의 상기 제1 스토리지 캐패시터(CST11)에 인가한다. 상기 제4 게이트 라인(GL4)에 인가되는 상기 게이트 신호가 온 되면, 상기 제2 스토리지 스위치(SW12)는 상기 제2 스토리지 전압(VCSTN)을 상기 제6 화소(P12)의 상기 제6 스토리지 캐패시터(CST21)에 인가한다.

상기 제3 및 제4 스토리지 스위치들(SW13, SW14)의 상기 제어 전극에는 상기 제4 게이트 라인(GL4)에 인가되는 상기 게이트 신호가 반전되어 인가된다.

따라서, 상기 제4 게이트 라인(GL4)에 인가되는 상기 게이트 신호가 오프 되면, 상기 제3 스토리지 스위치(SW13)는 상기 정상 스토리지 전압(VCST0)을 상기 제1 화소(P11)의 상기 제1 스토리지 캐패시터(CST11)에 인가한다. 상기 제4 게이트 라인(GL4)에 인가되는 상기 게이트 신호가 오프가 되면, 상기 제4 스토리지 스위치(SW14)는 상기 정상 스토리지 전압(VCST0)을 상기 제6 화소(P12)의 상기 제6 스토리지 캐패시터(CST21)에 인가한다.

제5, 제6, 제7 및 제8 스토리지 스위치들(SW21, SW22, SW23, SW24)의 제어 전극들은 상기 제5 게이트 라인(GL5)에 연결된다.

상기 제5 스토리지 스위치(SW21)는 상기 제1 스토리지 전압(VCSTP)을 상기 제2 화소(P12)의 상기 제2 스토리지 캐패시터(CST12)에 인가하고, 상기 제6 스토리지 스위치(SW22)는 상기 제2 스토리지 전압(VCSTN)을 상기 제7 화소(P22)의 상기 제7 스토리지 캐패시터(CST22)에 인가한다.

상기 제7 및 제8 스토리지 스위치들(SW23, SW24)은 상기 정상 스토리지 전압(VCST0)을 상기 제2 화소(P12)의 상기 제2 스토리지 캐패시터(CST12) 및 상기 제7 화소(P22)의 상기 제7 스토리지 캐패시터(CST22)에 인가한다.

이와 같은 방식으로, 제9 내지 제12 스토리지 스위치들(SW31 내지 SW34)은 상기 제6 게이트 라인(미도시)에 연결되고, 제13 내지 제16 스토리지 스위치들(SW41 내지 SW44)은 상기 제7 게이트 라인(미도시)에 연결된다.

결과적으로, 상기 정상, 제1 및 제2 스토리지 전압들(VCST0, VCSTP, VCSTN)은 상기 제4 게이트 라인(GL4)과 연결되는 상기 제1 내지 제4 스토리지 스위치들(SW11 내지 SW14)을 통해 상기 제1 게이트 라인(GL1)에 연결되는 상기 제1 및 제6 화소들(P11, P21)에 인가된다.

상기 정상, 제1 및 제2 스토리지 전압들(VCST0, VCSTP, VCSTN)은 상기 제5 게이트 라인(GL5)과 연결되는 상기 제5 내지 제8 스토리지 스위치들(SW21 내지 SW24)을 통해 상기 제2 게이트 라인(GL2)에 연결되는 상기 제2 및 제7 화소들(P12, P22)에 인가된다.

일반화하여 표현하면, 상기 정상, 제1 및 제2 스토리지 전압들(VCST0, VCSTP, VCSTN)은 상기 제N+3 게이트 라인과 연결되는 상기 스토리지 스위치들을 통해 상기 제N 게이트 라인에 연결되는 화소들에 인가된다. 여기서, N은 자연수이다.

도 3은 도 1의 타이밍 제어부(200)를 나타내는 블록도이다.

도 3을 참조하면, 상기 타이밍 제어부(200)는 에러 검출부(210), 계조 데이터 보정부(220) 및 신호 생성부(230)를 포함한다. 이는 설명의 편의를 위해 논리적으로 구분하였을 뿐, 하드웨어적으로 구분한 것은 아니다.

상기 에러 검출부(210)는 상기 입력 계조 데이터(DATA)를 수신한다. 예를 들어, 상기 입력 계조 데이터(DATA)는 외부의 장치로부터 수신할 수 있고, 상기 타이밍 제어부(200) 내의 다른 블록으로부터 수신할 수 있다. 상기 에러 검출부(210)는 상기 입력 계조 데이터(DATA)를 기초로 표시 에러를 검출한다.

상기 에러 검출부(210)는 제N-1 게이트 라인에 대응하는 이전 계조 데이터를 상기 제N 게이트 라인에 대응하는 현재 계조 데이터와 비교하여 제N 게이트 라인에 연결된 화소에서 발생하는 상기 표시 에러를 검출한다. 여기서, 상기 이전 계조 데이터 및 상기 현재 계조 데이터는 동일한 데이터 라인에 연결된 화소에 대응하는 데이터들이다.

상기 에러 검출부(210)는 상기 이전 계조 데이터가 상기 현재 계조 데이터보다 큰 계조를 가질 때 상기 표시 에러를 검출할 수 있다.

도 2를 다시 참조하여, 상기 표시 에러가 발생하는 경우를 검토한다.

상기 제2 데이터 라인(DL2)에 연결된 상기 제6 화소(P21)에 고 계조의 데이터 전압이 인가되고, 상기 제2 데이터 라인(DL2)에 연결된 제2 화소(P12)에 저 계조의 데이터 전압이 인가되는 경우, 상기 제2 화소(P12)에는 상기 제6 화소(P21)에 대응되는 고 계조의 데이터 전압이 프리차지 된 후, 제2 화소(P12)에 대응되는 저 계조의 데이터 전압이 충전되게 된다. 이 때, 제2 화소(P12)가 빠르게 방전되지 못할 경우, 제2 화소(P12)는 원하는 계조보다 높은 계조를 표시하게 된다.

상기 에러 검출부(210)는 제1 게이트 라인(GL1)에 대응하는 이전 계조 데이터(P21의 계조 데이터)를 제2 게이트 라인(GL2)에 대응하는 현재 계조 데이터(P12의 계조 데이터)와 비교하여 상기 제2 게이트 라인(GL2)에서 발생하는 표시 에러를 검출할 수 있다.

상기 이전 계조 데이터와 상기 현재 계조 데이터의 계조 차이가 클수록 상기 표시 에러의 정도는 커질 수 있다.

상기 에러 검출부(210)는 상기 제1 제어 신호(CONT1)를 생성하여, 상기 계조 데이터 보정부(220) 및 상기 스토리지 전압 생성부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 상기 표시 에러 신호일 수 있다.

상기 계조 데이터 보정부(220)는 상기 입력 계조 데이터(DATA)를 수신한다. 상기 계조 데이터 보정부(220)는 상기 에러 검출부(210)로부터 상기 제1 제어 신호(CONT1)를 수신한다.

상기 계조 데이터 보정부(220)는 상기 제1 제어 신호(CONT1)에 응답하여, 상기 입력 계조 데이터(DATA)를 증가시켜 상기 보정 계조 데이터(CDATA)를 생성한다.

단, 상기 표시 패널(100)이 반전 구동되어 상기 데이터 전압이 상기 공통 전압(VCOM)에 비해 낮은 값을 갖는 경우, 상기 계조 데이터 보정부(220)는 상기 입력 계조 데이터(DATA)를 감소시켜 상기 보정 계조 데이터(CDATA)를 생성할 수 있다. 이하에서는 주로 상기 표시 패널(100)이 양극성(+)으로 구동되는 경우를 가정하여 본 발명의 실시예들을 설명한다.

상기 계조 데이터 보정부(220)는 제M 데이터 라인의 입력 계조 데이터에서 표시 에러가 검출되면, 상기 제M 데이터 라인을 제외한 데이터 라인들의 입력 계조 데이터들을 증가시킬 수 있다. 여기서, M은 자연수이다.

도 2를 다시 참조하여 설명하면, 상기 제2 데이터 라인(DL2)에 연결된 제6 화소(P21)가 고 계조의 입력 계조 데이터를 갖고, 상기 제2 데이터 라인(DL2)에 연결된 상기 제2 화소(P12)가 저 계조의 입력 계조 데이터를 갖는 경우, 상기 제2 게이트 라인에 연결된 상기 제2 화소(P12)에서는 상기 표시 오류가 발생한다.

이때, 상기 계조 데이터 보정부(220)는 상기 표시 오류가 발생한 제2 데이터 라인(DL2)을 제외한 데이터 라인들의 입력 계조 데이터들을 증가시킬 수 있다.

예를 들어, 상기 계조 데이터 보정부(220)는 상기 제2 화소(P12)와 같이 상기 제2 게이트 라인(GL2) 및 상기 제3 데이터 라인(DL3)에 연결된 상기 제7 화소(P22)의 입력 계조 데이터를 증가시킬 수 있다. 이와 마찬가지로, 상기 제2 게이트 라인(GL2) 및 제4 데이터 라인(미도시)에 연결된 제12 화소(미도시), 상기 제2 게이트 라인(GL2) 및 제5 데이터 라인(미도시)에 연결된 제17 화소(미도시), 상기 제2 게이트 라인(GL2) 및 제6 데이터 라인(미도시)에 연결된 제22 화소(미도시) 등의 입력 계조 데이터를 모두 증가시킬 수 있다.

예를 들어, 상기 제2 화소(P12), 상기 제 7화소(P22), 상기 제12 화소, 상기 제17 화소, 상기 제22 화소 등의 계조가 모두 10일 때, 상기 제2 화소(P12)는 10 계조보다 높은 데이터 전압이 충전되어, 10 계조보다 높은 휘도를 나타낸다. 만약 상기 제2 화소(P12)가 상기 10 계조보다 높은 20 계조를 나타낸다고 할 때, 상기 계조 데이터 보정부(220)는 상기 제12 화소, 상기 제17 화소, 상기 제22 화소 등의 계조가 20 계조가 되도록 상기 입력 계조 데이터(DATA)를 보정한다.

이때, 상기 제2 게이트 라인(GLN)에 대응하는 화소들은 상기 10 계조보다 밝은 20 계조를 표시하게 된다. 그러나, 상기 표시 에러가 발생한 제2 화소(P12)와 표시 에러가 발생하지 않은 다른 화소들(제7 화소, 제12 화소, 제17 화소, 제22 화소 등)과의 휘도 편차는 제거된다.

그리고 나서, 상기 스토리지 전압(VCST)의 레벨을 조절하여, 상기 제2 게이트 라인(GLN)에 대응하는 상기 화소들에 충전된 데이터 전압들을 감소시킬 수 있다. 예를 들어, 상기 제2 게이트 라인(GLN)에 대응하는 상기 화소들이 상기 10 계조를 표시하도록 상기 데이터 전압들을 감소시켜, 상기 표시 오류를 제거할 수 있다. 예를 들어, 상기 스토리지 전압(VCST)의 레벨을 제1 레벨에서 상기 제1 레벨보다 낮은 제2 레벨로 감소하도록 조절될 수 있다.

상기 계조 데이터 보정부(220)는 상기 이전 계조 데이터 및 상기 현재 계조 데이터의 차이를 이용하여 상기 보정 계조 데이터(CDATA)를 생성할 수 있다. 상기 계조 데이터 보정부(220)는 룩업 테이블을 이용하여 상기 보정 계조 데이터(CDATA)를 생성할 수 있다. 표 1은 상기 룩업 테이블을 나타낸다.

[표 1]

표 1을 보면, 상기 이전 계조 데이터와 상기 현재 계조 데이터의 차이가 1일 때는 상기 표시 에러가 발생하지 않으므로, 상기 현재 계조 데이터를 증가시키지 않는다. 상기 이전 계조 데이터와 상기 현재 계조 데이터의 차이가 88일 때는 상기 표시 에러가 발생하므로, 상기 표시 에러가 발생한 데이터 라인을 제외한 데이터 라인들의 현재 계조 데이터를 20 계조 증가시킨다. 상기 이전 계조 데이터와 상기 현재 계조 데이터의 차이가 102일 때는 상기 표시 에러가 발생하므로, 상기 표시 에러가 발생한 데이터 라인을 제외한 데이터 라인들의 현재 계조 데이터를 30 계조 증가시킨다. 상기 이전 계조 데이터와 상기 현재 계조 데이터의 차이가 121일 때는 상기 표시 에러가 발생하므로, 상기 표시 에러가 발생한 데이터 라인을 제외한 데이터 라인들의 현재 계조 데이터를 40 계조 증가시킨다. 상기 이전 계조 데이터와 상기 현재 계조 데이터의 차이가 145일 때는 상기 표시 에러가 발생하므로, 상기 표시 에러가 발생한 데이터 라인을 제외한 데이터 라인들의 현재 계조 데이터를 50 계조 증가시킨다. 상기 이전 계조 데이터와 상기 현재 계조 데이터의 차이가 185일 때는 상기 표시 에러가 발생하므로, 상기 표시 에러가 발생한 데이터 라인을 제외한 데이터 라인들의 현재 계조 데이터를 60 계조 증가시킨다.

상기 룩업 테이블의 증가 계조 값은 상기 표시 패널(100)의 광 표시 특성에 따라 조절될 수 있다.

상기 타이밍 제어부(200)는 메모리(미도시)를 더 포함할 수 있다. 상기 룩업 테이블은 상기 메모리에 저장될 수 있다.

상기 계조 데이터 보정부(220)는 상기 보정 계조 데이터(CDATA)를 상기 데이터 구동부(500)에 출력한다.

상기 신호 생성부(230)는 입력 제어 신호(CONT)를 수신한다. 상기 입력 제어 신호(CONT)를 기초로 상기 게이트 구동부(400)의 구동 타이밍을 조절하기 위한 상기 제2 제어 신호(CONT2)를 생성하고, 상기 데이터 구동부(500)의 구동 타이밍을 조절하기 위한 상기 제3 제어 신호(CONT3)를 생성한다.

상기 신호 생성부(230)는 상기 제2 제어 신호(CONT2)를 상기 게이트 구동부(400)에 출력하고 상기 제3 제어 신호(CONT3)를 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 제어부(200)는 색 특성 보상부(미도시), 능동 캐패시턴스 보상부(미도시)를 더 포함할 수 있다.

상기 색 특성 보상부는 계조 데이터를 수신하여 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함)을 수행한다. 상기 색 특성 보상부는 감마 곡선을 이용하여 상기 계조 데이터를 보상할 수 있다.

상기 능동 캐패시턴스 보상부는 이전 프레임 데이터와 현재 프레임 데이터를 이용하여 상기 현재 프레임 데이터의 계조 데이터를 보정하는 능동 캐패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함)을 수행한다.

상기 색 특성 보상부 및 상기 능동 캐패시턴스 보상부는 상기 에러 검출부(210) 및 상기 계조 데이터 보정부(220)의 전단에 배치되어, 상기 입력 계조 데이터(DATA)를 보정하여, 상기 에러 검출부(210) 및 상기 계조 데이터 보정부(220)에 제공할 수 있다.

도 4는 도 1의 표시 패널(100)의 구동 신호들의 파형을 나타내는 타이밍도이다.

도 1 내지 도 4를 참조하면, 수직 개시 신호(STV)가 온(ON)이 되면 상기 표시 패널(100)의 상기 제1 게이트 라인(G1)에 제1 게이트 신호가 인가되기 시작하여, 제N 게이트 라인에 제N 게이트 신호(GN)가 인가되고, 마지막 게이트 라인까지 순차적으로 게이트 신호들이 인가된다.

본 실시예에서, 상기 게이트 신호들은 3 수평 주기(3H)동안 온(ON)이 되어 제1 및 제2 수평 주기 동안 프리차지가 수행되고, 제3 수평 주기에 화소의 계조 데이터가 충전된다.

예를 들어, 상기 제N 게이트 신호(GN)는 제N-2, 제N-1, 제N 수평 주기(N-2H, N-1H, NH)동안 온이 된다. 상기 제N-2 수평 주기에는 제N-2 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N 게이트 라인에 연결된 화소에 프리차지 된다. 상기 제N-1 수평 주기에는 제N-1 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N 게이트 라인에 연결된 화소에 프리차지 된다. 상기 제N 수평 주기에는 제N 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N 게이트 라인에 충전된다.

예를 들어, 상기 제N+1 게이트 신호(GN+1)는 제N-1, 제N, 제N+1 수평 주기(N-1H, NH, N+1H)동안 온이 된다. 상기 제N-1 수평 주기에는 제N-1 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N+1 게이트 라인에 연결된 화소에 프리차지 된다. 상기 제N 수평 주기에는 제N 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N+1 게이트 라인에 연결된 화소에 프리차지 된다. 상기 제N 수평 주기에는 제N+1 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N+1 게이트 라인에 충전된다.

상기 제N-1 수평 주기(N-1H)에 대응하는 데이터 전압(DN)은 고 계조를 나타내고 상기 제N 수평 주기(NH)에 대응하는 데이터 전압(DN)은 저 계조를 나타내므로, 상기 제N 게이트 라인(GN)에 연결된 화소에서 표시 오류가 발생할 수 있다.

상기 제N 게이트 라인(GN)에 연결된 화소에서 표시 오류가 발생하면, 상기 계조 데이터 보정부(220)는 상기 표시 오류가 발생한 데이터 라인을 제외한 다른 데이터 라인에 대응하는 입력 계조 데이터(DATA)를 증가시켜 보정 계조 데이터(CDATA)를 생성한다.

이에 따라, 상기 데이터 구동부(500)는 상기 보정 계조 데이터(CDATA)를 기초로 상기 제N 게이트 라인(GN)에 연결된 화소들에 입력 계조 데이터(DATA)가 나타내는 계조보다 높은 데이터 전압을 출력한다.

상기 스토리지 전압(VCST)은 제N-2 내지 제N+2 수평 주기(N-2H 내지 N+2H)에서 제1 레벨(L1)을 가지나, 상기 제N+3 수평 주기(N+3H)에서 상기 제1 레벨(L1)보다 낮은 제2 레벨(L2)을 갖는다.

도 2를 참조하면, 상기 제N+3 게이트 라인은 상기 제N 게이트 라인에 연결된 화소들에 스토리지 전압(VCST)을 인가하는 상기 스토리지 스위치들의 제어 전극에 연결된다.

따라서, 상기 제N+3 수평 주기(N+3H)에서 상기 제1 레벨(L1)보다 낮은 상기 제2 레벨(L2)을 갖는 상기 스토리지 전압(VCST)이 상기 제N 게이트 라인에 연결된 화소들에 충전된 데이터 전압을 감소시킨다.

그러므로, 상기 계조 데이터 보정부(220)의 동작에 의해 원하는 계조보다 높은 값을 표시하도록 보정된 상기 제N 게이트 라인에 연결된 화소들의 데이터 전압은 원하는 계조를 표시할 수 있다. 따라서, 상기 표시 패널(100) 상의 표시 오류를 제거할 수 있다.

상기 스토리지 전압(VCST)이 제2 레벨(L2)을 갖는 시점은 제N+3 수평 주기(N+3H)로 제한되지 않는다. 상기 스토리지 전압(VCST)은 제N+K 수평 주기에서 상기 제2 레벨을 갖도록 변경될 수 있다. 여기서, K는 자연수이다. 단, 상기 제2 레벨(L2)을 갖는 타이밍에 따라 상기 스토리지 스위치의 제어 전극과 연결되는 상기 게이트 라인도 변경되어야 한다.

상기 스토리지 전압(VCST)은 상기 제N+2 수평 주기(N+2H)에 상기 제2 레벨(L2)을 갖도록 변경될 수 있다.

예를 들어, 상기 스토리지 전압(VCST)이 제N+2 수평 주기(N+2H)에서 상기 제2 레벨(L2)을 갖는 경우, 상기 제N 게이트 라인에 연결된 화소들에 스토리지 전압(VCST)을 전달하는 스토리지 스위치의 제어 전극은 제N+2 게이트 라인과 연결되어야 한다.

예를 들어, 상기 스토리지 전압(VCST)이 제N+4 수평 주기(N+4H)에서 상기 제2 레벨(L2)을 갖는 경우, 상기 제N 게이트 라인에 연결된 화소들에 스토리지 전압(VCST)을 전달하는 스토리지 스위치의 제어 전극은 제N+4 게이트 라인과 연결되어야 한다.

바람직하게는 K는 3이상일 수 있다. 상기 제N 게이트 라인에 인가되는 상기 제N 게이트 신호(GN)가 오프(OFF)된 후인 상기 제N+3 수평 주기 이후에 상기 제2 레벨(L2)을 갖는 경우, 상기 표시 패널이 더욱 안정되게 구동될 수 있다.

상기 스토리지 전압(VCST)의 감소에 따라 상기 충전된 데이터 전압이 감소되는 정도는 아래의 수식 1과 같다.

[수식 1]

여기서, ΔVCST는 스토리지 전압의 감소량이고, CLC는 상기 액정 캐패시터의 캐패시턴스, CST는 상기 스토리지 캐패시터의 캐패시턴스, ΔVCLC는 상기 충전된 데이터 전압의 감소량이다.

예를 들어, 상기 계조 데이터 보정부(220)에 의해, 상기 데이터 전압이 2V 증가한 경우, 상기 스토리지 전압(VCST)을 조절하여 상기 데이터 전압을 다시 2V 감소시켜야 한다.

ΔVCLC=2이고, CLC:CST = 2:1인 경우, 이다. 즉, 상기 스토리지 전압(VCST)을 6V 감소시키면, 상기 액정 캐패시터(CLC)에 충전된 데이터 전압(VCLC)을 원하는 계조로 회복시켜 상기 표시 오류를 제거할 수 있다. 이때, 상기 스토리지 전압(VCST)의 제2 레벨(L2)은 상기 제1 레벨(L1)보다 6V 낮게 설정한다.

본 실시예에 따르면, 상기 에러 검출부(210)는 표시 오류를 검출하고, 상기 계조 데이터 보정부(220)는 입력 계조 데이터(DATA)를 보정한다. 또한, 상기 스토리지 전압 생성부(300)는 상기 스토리지 전압(VCST)의 레벨을 조절하여 상기 표시 패널(100)의 표시 에러를 방지할 수 있다.

도 5는 본 발명의 다른 실시예에 따른 표시 패널의 화소 구조를 나타내는 평면도이다.

본 실시예에 따른 표시 장치는 상기 제N 게이트 라인에 연결된 화소에 스토리지 전압(VCST)을 인가하는 스토리지 스위치의 제어 전극이 제N+2 게이트 라인에 연결되는 것을 제외하면, 도 1 내지 도 4에 따른 표시 장치와 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.

본 실시예에 따른 표시 패널의 구동 방법은 상기 게이트 신호가 2 수평 주기(2H) 동안 온(ON)이 되어 1 수평 주기(1H) 동안 프리차지를 수행하는 것을 제외하면, 도 1 내지 도 4에 따른 표시 패널의 구동 방법과 동일하므로, 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조번호를 이용하고, 중복되는 설명은 생략한다.

도 1 및 도 5를 참조하면, 상기 표시 패널(100)은 복수의 화소들(P11, P12, P13, P14, P15, P21, P22, P23, P24, P25)을 포함한다.

각 화소들은 상기 게이트 라인(GL) 및 데이터 라인(DL)에 전기적으로 연결된다. 이때, 상기 데이터 라인(DL)은 인접하는 화소 열 내의 화소들에 교대로 연결된다.

각 화소들은 상기 스위칭 소자(TFT), 상기 액정 캐패시터(CLC) 및 상기 스토리지 캐패시터(CST)를 포함한다.

복수의 스토리지 스위치들(SW11, SW12, SW13, SW14, SW21, SW22, SW23, SW24, SW31, SW32, SW33, SW34, SW41, SW42, SW43, SW44)은 상기 표시 패널(100)에 스토리지 전압(VCST)을 인가한다.

정상, 제1 및 제2 스토리지 전압들(VCST0, VCSTP, VCSTN)은 제3 게이트 라인(GL3)과 연결되는 제1 내지 제4 스토리지 스위치들(SW11 내지 SW14)을 통해 상기 제1 게이트 라인(GL1)에 연결되는 상기 제1 및 제6 화소들(P11, P21)에 인가된다.

상기 정상, 제1 및 제2 스토리지 전압들(VCST0, VCSTP, VCSTN)은 제4 게이트 라인(GL4)과 연결되는 제5 내지 제8 스토리지 스위치들(SW21 내지 SW24)을 통해 상기 제2 게이트 라인(GL2)에 연결되는 상기 제2 및 제7 화소들(P12, P22)에 인가된다.

상기 정상, 제1 및 제2 스토리지 전압들(VCST0, VCSTP, VCSTN)은 제5 게이트 라인(GL5)과 연결되는 제9 내지 제12 스토리지 스위치들(SW31 내지 SW34)을 통해 상기 제3 게이트 라인(GL3)에 연결되는 상기 제3 및 제8 화소들(P13, P23)에 인가된다.

일반화하여 표현하면, 상기 정상, 제1 및 제2 스토리지 전압들(VCST0, VCSTP, VCSTN)은 상기 제N+2 게이트 라인과 연결되는 상기 스토리지 스위치들을 통해 상기 제N 게이트 라인에 연결되는 화소들에 인가된다. 여기서, N은 자연수이다.

도 6은 도 5의 표시 패널의 구동 신호들의 파형을 나타내는 타이밍도이다.

도 1, 도 3, 도 5 및 도 6을 참조하면, 수직 개시 신호(STV)가 온(ON)이 되면 상기 표시 패널(100)의 상기 제1 게이트 라인(G1)에 제1 게이트 신호가 인가되기 시작하여, 제N 게이트 라인에 제N 게이트 신호(GN)가 인가되고, 마지막 게이트 라인까지 순차적으로 게이트 신호들이 인가된다.

본 실시예에서, 상기 게이트 신호들은 2 수평 주기(2H)동안 온(ON)이 되어 제1 수평 주기 동안 프리차지가 수행되고, 제2 수평 주기에 화소의 계조 데이터가 충전된다.

예를 들어, 상기 제N 게이트 신호(GN)는 제N-1, 제N 수평 주기(N-1H, NH)동안 온이 된다. 상기 제N-1 수평 주기에는 제N-1 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N 게이트 라인에 연결된 화소에 프리차지 된다. 상기 제N 수평 주기에는 제N 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N 게이트 라인에 충전된다.

예를 들어, 상기 제N+1 게이트 신호(GN+1)는 제N, 제N+1 수평 주기(NH, N+1H)동안 온이 된다. 상기 제N 수평 주기에는 제N 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N+1 게이트 라인에 연결된 화소에 프리차지 된다. 상기 제N 수평 주기에는 제N+1 게이트 라인에 대응하는 데이터 전압(DN)이 상기 제N+1 게이트 라인에 충전된다.

상기 스토리지 전압(VCST)은 제N-1 내지 제N+1 수평 주기(N-1H 내지 N+1H)에서 제1 레벨(L1)을 가지나, 상기 제N+2 수평 주기(N+2H)에서 상기 제1 레벨(L1)보다 낮은 제2 레벨(L2)을 갖는다.

도 5를 참조하면, 상기 제N+2 게이트 라인은 상기 제N 게이트 라인에 연결된 화소들에 스토리지 전압(VCST)을 인가하는 상기 스토리지 스위치들의 제어 전극에 연결된다.

따라서, 상기 제N+2 수평 주기(N+2H)에서 상기 제1 레벨(L1)보다 낮은 상기 제2 레벨(L2)을 갖는 상기 스토리지 전압(VCST)이 상기 제N 게이트 라인에 연결된 화소들에 충전된 데이터 전압을 감소시킨다.

상기 스토리지 전압(VCST)이 제2 레벨(L2)을 갖는 시점은 제N+2 수평 주기(N+2H)로 제한되지 않는다. 상기 스토리지 전압(VCST)은 제N+K 수평 주기에서 상기 제2 레벨을 갖도록 변경될 수 있다. 여기서, K는 자연수이다. 단, 상기 제2 레벨(L2)을 갖는 타이밍에 따라 상기 스토리지 스위치의 제어 전극과 연결되는 상기 게이트 라인도 변경되어야 한다.

바람직하게는 K는 2이상일 수 있다. 상기 제N 게이트 라인에 인가되는 상기 제N 게이트 신호(GN)가 오프(OFF)된 후인 상기 제N+2 수평 주기 이후에 상기 제2 레벨(L2)을 갖는 경우, 상기 표시 패널이 더욱 안정되게 구동될 수 있다.

이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 계조 데이터를 보정하고 스토리지 전압을 조절하여 표시 에러를 방지할 수 있다. 따라서, 표시 패널의 표시 품질을 향상시킬 수 있다.

이상에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 타이밍 제어부
210: 에러 검출부 220: 계조 데이터 보정부
230: 신호 생성부 300: 스토리지 전압 생성부
400: 게이트 구동부 500: 데이터 구동부

Claims

제N 게이트 라인에 대응하는 계조 데이터를 증가시켜 보정 계조 데이터를 생성하는 단계(N은 자연수);
상기 보정 계조 데이터를 기초로 데이터 전압을 생성하여 화소 전극, 게이트 라인 및 제1 화소 열의 상기 화소 전극과 제2 화소 열의 상기 화소 전극에 교대로 연결되는 데이터 라인을 포함하는 표시 패널에 출력하는 단계;
제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨을 갖는 스토리지 전압을 생성하는 단계;
상기 스토리지 전압을 상기 표시 패널에 인가하는 단계를 포함하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 계조 데이터를 기초로 표시 에러를 검출하는 단계를 더 포함하고,
상기 보정 계조 데이터를 생성하는 단계는 상기 표시 에러가 검출되면 상기 계조 데이터를 증가시키는 것을 특징으로 하는 표시 패널의 구동 방법.
제2항에 있어서, 상기 보정 계조 데이터를 생성하는 단계는
제M 데이터 라인의 상기 계조 데이터에서 상기 표시 에러가 검출되면 상기 제M 데이터 라인을 제외한 데이터 라인들의 상기 계조 데이터들을 증가시키는 것을 특징으로 하는 표시 패널의 구동 방법(M은 자연수).
제2항에 있어서, 상기 표시 에러를 검출하는 단계는
제N-1 게이트 라인에 대응하는 이전 계조 데이터를 상기 제N 게이트 라인에 대응하는 현재 계조 데이터와 비교하는 것을 특징으로 하는 표시 패널의 구동 방법.
제4항에 있어서, 상기 표시 에러를 검출하는 단계는
상기 이전 계조 데이터가 상기 현재 계조 데이터보다 큰 계조를 가질 때 상기 표시 에러를 검출하는 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 스토리지 전압을 인가하는 단계는
제N+K 게이트 신호에 의해 제어되는 것을 특징으로 하는 표시 패널의 구동 방법(K는 자연수).
제6항에 있어서, 상기 스토리지 전압은
제N+K 수평 주기에서 상기 제2 레벨을 갖는 것을 특징으로 하는 표시 패널의 구동 방법.
제7항에 있어서, 상기 제N 게이트 라인에 인가되는 게이트 신호는 제N-2, 제N-1, 제N 수평 주기 동안 연속하여 온(ON)이 되고,
상기 화소 전극은 상기 제N-2 및 제N-1 수평 주기 동안 프리차지 되며,
상기 K는 3이상인 것을 특징으로 하는 표시 패널의 구동 방법.
제7항에 있어서, 상기 제N 게이트 라인에 인가되는 게이트 신호는 제N-1, 제N 수평 주기 동안 연속하여 온(ON)이 되고,
상기 화소 전극은 상기 제N-1 수평 주기 동안 프리차지 되며,
상기 K는 2이상인 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 게이트 라인 및 상기 데이터 라인이 만나는 영역으로 정의되는 화소는 직사각형 형상을 갖고,
상기 화소의 장변은 상기 게이트 라인과 평행한 것을 특징으로 하는 표시 패널의 구동 방법.
화소 전극, 게이트 라인 및 제1 화소 열의 상기 화소 전극과 제2 화소 열의 상기 화소 전극에 교대로 연결되는 데이터 라인을 포함하는 표시 패널;
제N 게이트 라인에 대응하는 계조 데이터를 증가시켜 보정 계조 데이터를 생성하는 계조 데이터 보정부(N은 자연수);
상기 보정 계조 데이터를 기초로 데이터 전압을 생성하여 상기 표시 패널에 출력하는 데이터 구동부; 및
제1 레벨 및 상기 제1 레벨보다 낮은 제2 레벨을 갖는 스토리지 전압을 생성하여 상기 표시 패널에 인가하는 스토리지 전압 생성부를 포함하는 표시 장치.
제11항에 있어서, 상기 계조 데이터를 기초로 표시 에러를 검출하는 에러 검출부를 더 포함하고,
상기 계조 데이터 보정부는 상기 표시 에러가 검출되면 상기 계조 데이터를 증가시키는 것을 특징으로 하는 표시 장치.
제12항에 있어서, 상기 계조 데이터 보정부는
제M 데이터 라인의 상기 계조 데이터에서 상기 표시 에러가 검출되면 상기 제M 데이터 라인을 제외한 데이터 라인들의 상기 계조 데이터들을 증가시키는 것을 특징으로 하는 표시 장치(M은 자연수).
제12항에 있어서, 상기 에러 검출부는
제N-1 게이트 라인에 대응하는 이전 계조 데이터를 상기 제N 게이트 라인에 대응하는 현재 계조 데이터와 비교하여 상기 표시 에러를 검출하는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 에러 검출부는
상기 이전 계조 데이터가 상기 현재 계조 데이터보다 큰 계조를 가질 때 상기 표시 에러를 검출하는 것을 특징으로 하는 표시 장치.
제11항에 있어서, 상기 스토리지 전압을 상기 표시 패널의 스토리지 전극에 인가하는 스토리지 스위치를 더 포함하고,
상기 스토리지 스위치의 제어 전극은 상기 제N+K 게이트 라인과 연결되는 것을 특징으로 하는 표시 장치(K는 자연수).
제16항에 있어서, 상기 스토리지 전압은
제N+K 수평 주기에서 상기 제2 레벨을 갖는 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 제N 게이트 라인에 인가되는 게이트 신호는 제N-2, 제N-1, 제N 수평 주기 동안 연속하여 온(ON)이 되고,
상기 화소 전극은 상기 제N-2 및 제N-1 수평 주기 동안 프리차지 되며,
상기 K는 3이상인 것을 특징으로 하는 표시 장치.
제17항에 있어서, 상기 제N 게이트 라인에 인가되는 게이트 신호는 제N-1, 제N 수평 주기 동안 연속하여 온(ON)이 되고,
상기 화소 전극은 상기 제N-1 수평 주기 동안 프리차지 되며,
상기 K는 2이상인 것을 특징으로 하는 표시 장치.
제11항에 있어서, 상기 게이트 라인 및 상기 데이터 라인이 만나는 영역으로 정의되는 화소는 직사각형 형상을 갖고,
상기 화소의 장변은 상기 게이트 라인과 평행한 것을 특징으로 하는 표시 장치.