KR20170049701A

KR20170049701A - 표시 장치 및 그 구동 방법

Info

Publication number: KR20170049701A
Application number: KR1020150149593A
Authority: KR
Inventors: 백윤기; 장용준; 최남곤
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-10-27
Filing date: 2015-10-27
Publication date: 2017-05-11
Also published as: US10210829B2; US20170116941A1

Abstract

표시 장치는 표시 패널, 공통 전압 발생 회로 및 타이밍 제어 회로를 포함한다. 표시 패널은 제1 픽셀을 포함한다. 공통 전압 발생 회로는 기준 공통 전압을 발생하여 제1 픽셀에 인가한다. 타이밍 제어 회로는 기준 공통 전압과 제1 픽셀의 최적 공통 전압의 일치 여부를 나타내는 제1 공통 전압 정보에 기초하여 제1 픽셀의 디더링 방식을 결정하고, 제1 픽셀의 디더링 방식을 기초로 제1 입력 픽셀 데이터에 디더링 기능을 적용하여 제1 출력 픽셀 데이터를 발생한다. 제1 출력 픽셀 데이터에 기초하여 발생되고 제1 픽셀에 인가되는 제1 데이터 전압의 위상은, 기준 공통 전압을 중심으로 일정한 구간마다 반전되며, 제1 픽셀의 디더링 방식에 따라서 기준 공통 전압을 중심으로 비대칭적이거나 대칭적이다.

Description

표시 장치 및 그 구동 방법{DISPLAY APPARATUS AND METHOD OF OPERATING THE SAME}

본 발명은 영상 표시에 관한 것으로서, 더욱 상세하게는 표시 품질을 개선할 수 있는 표시 장치 및 상기 표시 장치의 구동 방법에 관한 것이다.

일반적으로, 액정 표시 장치는 픽셀 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻을 수 있다.

상기 액정층에 일정 방향의 전계가 계속하여 인가되면 액정 특성이 열화된다. 상기 액정의 열화를 방지하기 위해 상기 액정에 인가되는 데이터 전압을 공통 전압에 대해 일정한 구간마다 위상을 반전시키는 반전 구동 방식이 채용되고 있다. 이 때, 영상의 계조 및/또는 액정 표시 장치에서 영상이 표시되는 위치에 따라서 최적의 공통 전압 레벨이 달라질 수 있으며, 이로 인해 화면이 깜빡이는 플리커 현상이 발생하여 액정 표시 장치의 표시 불량으로 인식될 수 있다.

본 발명의 일 목적은 플리커 현상을 방지하여 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 공통 전압 발생 회로 및 타이밍 제어 회로를 포함한다. 상기 표시 패널은 제1 픽셀을 포함한다. 상기 공통 전압 발생 회로는 기준 공통 전압을 발생하여 상기 제1 픽셀에 인가한다. 상기 타이밍 제어 회로는 상기 기준 공통 전압과 상기 제1 픽셀의 최적 공통 전압의 일치 여부를 나타내는 제1 공통 전압 정보에 기초하여 상기 제1 픽셀의 디더링(dithering) 방식을 결정하고, 상기 제1 픽셀의 디더링 방식을 기초로 제1 입력 픽셀 데이터에 디더링 기능을 적용하여 제1 출력 픽셀 데이터를 발생한다. 상기 제1 출력 픽셀 데이터에 기초하여 발생되고 상기 제1 픽셀에 인가되는 상기 제1 데이터 전압의 위상은, 상기 기준 공통 전압을 중심으로 일정한 구간마다 반전되며, 상기 제1 픽셀의 디더링 방식에 따라서 상기 기준 공통 전압을 중심으로 비대칭적이거나 대칭적이다.

일 실시예에서, 상기 타이밍 제어 회로는, 상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압과 다른 것으로 판단된 경우에 상기 제1 픽셀의 디더링 방식을 제1 디더링 방식 및 제2 디더링 방식 중 하나로 설정할 수 있다. 상기 제1 및 제2 디더링 방식들 중 하나에 기초하여 발생되는 상기 제1 데이터 전압의 위상은 상기 기준 공통 전압을 중심으로 비대칭적일 수 있다.

일 실시예에서, 상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압보다 높은 경우에, 상기 제1 픽셀의 디더링 방식은 상기 제1 디더링 방식으로 설정될 수 있다. 상기 제1 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조보다 낮은 제2 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제1 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제1 부극성 전압 레벨을 가질 수 있다.

상기 표시 패널은 상기 제1 픽셀과 인접한 제2 픽셀을 더 포함할 수 있다. 상기 타이밍 제어 회로는 상기 제2 픽셀의 디더링 방식을 상기 제1 픽셀의 디더링 방식과 동일한 상기 제1 디더링 방식으로 설정할 수 있다. 상기 제1 디더링 방식에 기초하여 발생되고 상기 제2 픽셀에 인가되는 제2 데이터 전압은, 상기 제1 프레임에서 상기 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임에서 상기 제1 정극성 전압 레벨을 가지고, 상기 제3 프레임에서 상기 제1 부극성 전압 레벨을 가지며, 상기 제4 프레임에서 상기 제1 정극성 전압 레벨을 가질 수 있다.

일 실시예에서, 상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압보다 낮은 경우에, 상기 제1 픽셀의 디더링 방식은 상기 제2 디더링 방식으로 설정될 수 있다. 상기 제2 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조보다 높은 제2 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제1 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제1 부극성 전압 레벨을 가질 수 있다.

일 실시예에서, 상기 타이밍 제어 회로는, 상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압과 동일한 것으로 판단된 경우에 상기 제1 픽셀의 디더링 방식을 제3 디더링 방식으로 설정할 수 있다. 상기 제3 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압의 위상은 상기 기준 공통 전압을 중심으로 대칭적일 수 있다.

일 실시예에서, 상기 제3 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조보다 낮은 제2 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제2 계조에 상응하는 제2 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제1 계조에 상응하는 제2 부극성 전압 레벨을 가질 수 있다.

일 실시예에서, 상기 제3 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제1 계조보다 낮은 제2 계조에 상응하는 제2 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제2 계조에 상응하는 제2 부극성 전압 레벨을 가질 수 있다.

상기 타이밍 제어 회로는 계조 보정부, 디더링 제어부 및 디더링 처리부를 포함할 수 있다. 상기 계조 보정부는 상기 제1 입력 픽셀 데이터에 상응하는 제1 계조에 기초하여 제1 목표 계조를 발생할 수 있다. 상기 디더링 제어부는 상기 제1 계조 및 상기 제1 공통 전압 정보에 기초하여 상기 제1 픽셀의 디더링 방식을 나타내는 제1 디더링 신호를 발생할 수 있다. 상기 디더링 처리부는 상기 제1 디더링 신호를 기초로, 상기 제1 목표 계조를 표현하도록 상기 제1 계조와 제2 계조를 조합하여 상기 제1 출력 픽셀 데이터를 발생할 수 있다.

상기 제1 계조, 상기 제1 목표 계조 및 상기 제1 공통 전압 정보의 관계는 룩업 테이블의 형태로 저장될 수 있다.

일 실시예에서, 상기 제1 공통 전압 정보는 외부의 플리커 측정 장치로부터 획득된 플리커 수치들에 기초하여 발생될 수 있다.

일 실시예에서, 상기 제1 공통 전압 정보는 상기 제1 입력 픽셀 데이터에 상응하는 제1 계조에 따라서 달라질 수 있다.

일 실시예에서, 상기 제1 공통 전압 정보는 상기 표시 패널 내의 상기 제1 픽셀의 위치에 따라서 달라질 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치의 구동 방법에서는, 기준 공통 전압을 발생한다. 상기 기준 공통 전압과 표시 패널에 포함되는 제1 픽셀의 최적 공통 전압의 일치 여부를 나타내는 제1 공통 전압 정보에 기초하여 상기 제1 픽셀의 디더링(dithering) 방식을 결정한다. 상기 제1 픽셀의 디더링 방식을 기초로 제1 입력 픽셀 데이터에 디더링 기능을 적용하여 제1 출력 픽셀 데이터를 발생한다. 상기 제1 출력 픽셀 데이터에 기초하여 제1 데이터 전압을 발생한다. 상기 기준 공통 전압 및 상기 제1 데이터 전압을 상기 제1 픽셀에 인가한다. 상기 제1 데이터 전압의 위상은, 상기 기준 공통 전압을 중심으로 일정한 구간마다 반전되며, 상기 제1 픽셀의 디더링 방식에 따라서 상기 기준 공통 전압을 중심으로 비대칭적이거나 대칭적이다.

일 실시예에서, 상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압과 다른 것으로 판단된 경우에, 상기 제1 픽셀의 디더링 방식을 제1 디더링 방식 및 제2 디더링 방식 중 하나로 설정할 수 있다. 상기 제1 및 제2 디더링 방식들 중 하나에 기초하여 발생되는 상기 제1 데이터 전압의 위상은 상기 기준 공통 전압을 중심으로 비대칭적일 수 있다.

일 실시예에서, 상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압과 동일한 것으로 판단된 경우에 상기 제1 픽셀의 디더링 방식을 제3 디더링 방식으로 설정할 수 있다. 상기 제3 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압의 위상은 상기 기준 공통 전압을 중심으로 대칭적일 수 있다.

상기와 같은 본 발명의 실시예들에 따른 표시 장치는, 기준 공통 전압과 최적 공통 전압의 일치 여부에 기초하여 디더링 방식을 결정하고, 상기 결정된 디더링 방식에 기초하여 픽셀 데이터들에 상기 디더링 기능을 적용할 수 있다. 따라서, 기준 공통 전압과 최적 공통 전압이 일치하지 않더라도 최적 공통 전압을 중심으로 대칭적인 위상을 가지는 데이터 전압을 효과적으로 발생할 수 있으며, 표시 장치의 플리커 현상을 최소화하여 표시 품질을 향상시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다.
도 3, 4, 5 및 6은 본 발명의 실시예들에 따른 표시 장치에 포함되는 제1 픽셀의 동작을 설명하기 위한 도면들이다.
도 7, 8, 9 및 10은 본 발명의 실시예들에 따른 표시 장치에 포함되고 상기 제1 픽셀과 인접하는 제2 픽셀의 동작을 설명하기 위한 도면들이다.
도 11은 도 2의 타이밍 제어 회로에 저장되는 룩업 테이블의 일 예를 나타내는 표이다.
도 12는 본 발명의 실시예들에 따른 표시 장치의 플리커 특성을 측정하는 플리커 측정 장치를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 표시 장치에 포함되는 표시 패널을 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
도 16은 도 15의 단계 S200의 일 예를 나타내는 순서도이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 타이밍 제어 회로(200), 게이트 구동 회로(300), 데이터 구동 회로(400) 및 공통 전압 발생 회로(500)를 포함한다.

표시 패널(100)은 출력 영상 데이터(DAT)에 기초하여 구동(즉, 영상을 표시)한다. 표시 패널(100)은 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)과 연결된다. 복수의 게이트 라인들(GL)은 제1 방향(D1)으로 연장될 수 있고, 복수의 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 표시 패널(100)은 매트릭스 형태로 배치된 복수의 픽셀들(P1, P2 등)을 포함할 수 있다. 하나의 픽셀(예를 들어, P1)은 게이트 라인들(GL) 중 하나 및 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다.

타이밍 제어 회로(200)는 표시 패널(100)의 동작을 제어하며, 게이트 구동 회로(300), 데이터 구동 회로(400) 및 공통 전압 발생 회로(500)의 동작을 제어한다. 타이밍 제어 회로(200)는 외부의 장치(예를 들어, 그래픽 처리 장치)로부터 입력 영상 데이터(IDAT) 및 입력 제어 신호(ICONT)를 수신한다. 입력 영상 데이터(IDAT)는 상기 복수의 픽셀들에 대한 복수의 입력 픽셀 데이터들(IPD1~IPDn)을 포함할 수 있다. 입력 제어 신호(ICONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호 및 수평 동기 신호 등을 포함할 수 있다.

타이밍 제어 회로(200)는 입력 영상 데이터(IDAT)에 기초하여 출력 영상 데이터(DAT)를 발생한다. 출력 영상 데이터(DAT)는 상기 복수의 픽셀들에 대한 복수의 출력 픽셀 데이터들(PD1~PDn)을 포함할 수 있다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT)에 기초하여 게이트 구동 회로(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 발생한다. 제1 제어 신호(CONT1)는 수직 개시 신호, 게이트 클럭 신호 등을 포함할 수 있다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT)에 기초하여 데이터 구동 회로(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 발생한다. 제2 제어 신호(CONT2)는 수평 개시 신호, 데이터 클럭 신호, 극성 제어 신호, 데이터 로드 신호 등을 포함할 수 있다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT)에 기초하여 공통 전압 발생 회로(500)의 동작을 제어하기 위한 제3 제어 신호(CONT3)를 발생한다.

게이트 구동 회로(300)는 제1 제어 신호(CONT1)에 기초하여 게이트 라인들(GL)을 구동하기 위한 복수의 게이트 신호들을 발생한다. 게이트 구동 회로(300)는 상기 게이트 신호들을 게이트 라인들(GL)에 순차적으로 인가할 수 있다.

데이터 구동 회로(400)는 제2 제어 신호(CONT2) 및 디지털 형태의 출력 영상 데이터(DAT)에 기초하여 아날로그 형태의 복수의 데이터 전압들을 발생한다. 데이터 구동 회로(400)는 상기 데이터 전압들을 데이터 라인들(DL)에 순차적으로 인가할 수 있다.

공통 전압 발생 회로(500)는 제3 제어 신호(CONT3)에 기초하여 기준 공통 전압(VCOM)을 발생한다. 표시 패널(100)은 기준 공통 전압(VCOM)이 인가되는 적어도 하나의 공통 라인(미도시)과 더 연결될 수 있다.

실시예에 따라서, 게이트 구동 회로(300), 데이터 구동 회로(400) 및/또는 공통 전압 발생 회로(500)는 표시 패널(100) 상에 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 표시 패널(100)에 연결될 수 있다. 실시예에 따라서, 게이트 구동 회로(300), 데이터 구동 회로(400) 및/또는 공통 전압 발생 회로(500)는 표시 패널(100)에 집적될 수도 있다.

본 발명의 실시예들에 따른 표시 장치(10)에서, 타이밍 제어 회로(200)는 입력 픽셀 데이터들(IPD1~IPDn)에 디더링(dithering) 기능을 적용하여 출력 픽셀 데이터들(PD1~PDn)을 발생한다. 또한, 데이터 구동 회로(400)는 기준 공통 전압(VCOM)을 중심으로 일정한 구간마다 반전되는 위상을 가지는 데이터 전압을 발생한다. 다시 말하면, 표시 장치(10)는 반전 구동 방식에 기초하여 동작하며, 예를 들어 데이터 전압의 극성을 픽셀 단위로 반전시키는 방식 또는 라인 단위(즉, 행(row)마다 또는 열(column)마다)로 반전시키는 방식에 기초하여 동작할 수 있다.

본 발명의 실시예들에 따른 타이밍 제어 회로(200)는 기준 공통 전압(VCOM)과 최적 공통 전압의 일치 여부에 기초하여 디더링 방식을 결정하고, 상기 결정된 디더링 방식에 기초하여 입력 픽셀 데이터들(IPD1~IPDn)에 상기 디더링 기능을 적용한다. 상기 디더링 방식은 기준 공통 전압(VCOM)을 중심으로 비대칭적인 위상을 가지도록 데이터 전압을 발생하는 비대칭 디더링 방식과, 기준 공통 전압(VCOM)을 중심으로 대칭적인 위상을 가지도록 데이터 전압을 발생하는 대칭 디더링 방식으로 구분될 수 있다.

이하에서는, 표시 패널(100) 내의 하나의 픽셀(예를 들어, P1) 또는 서로 인접한 두 개의 픽셀들(예를 들어, P1, P2)에 기초하여 본 발명의 실시예들에 따른 표시 장치(10)의 동작을 상세하게 설명하도록 한다.

도 2는 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다.

도 1 및 2를 참조하면, 타이밍 제어 회로(200)는 계조 보정부(210), 디더링 제어부(220) 및 디더링 처리부(230)를 포함할 수 있다. 타이밍 제어 회로(200)는 제어 신호 발생부(240) 및 저장부(250)를 더 포함할 수 있다. 다만, 이는 설명의 편의를 위해 논리적으로 구분하였을 뿐, 하드웨어적으로 구분한 것은 아닐 수 있다.

계조 보정부(210)는 제1 픽셀(P1)에 대한 제1 입력 픽셀 데이터(IPD1)에 상응하는 제1 계조에 기초하여 제1 목표 계조(TG1)를 발생할 수 있다. 상기 제1 계조는 디더링 기능 없이 표현 가능한 계조일 수 있고, 제1 목표 계조(TG1)는 디더링 기능에 의해 표현 가능한 계조일 수 있다. 예를 들어, 표시 패널(100)이 0 계조에서 255 계조까지 256개의 계조들에 의해 영상을 표현하는 경우에, 상기 제1 계조는 256개의 계조들 중 하나인 정수 계조(예를 들어, 128 계조)일 수 있고, 제1 목표 계조(TG1)는 256개의 계조들 중 인접한 두 개의 정수 계조들 사이의 임의의 실수 계조(예를 들어, 128.5 계조)일 수 있다.

디더링 제어부(220)는 상기 제1 계조 및 제1 공통 전압 정보에 기초하여 제1 픽셀(P1)의 디더링 방식을 나타내는 제1 디더링 신호(DS1)를 발생할 수 있다. 상기 제1 공통 전압 정보는 기준 공통 전압(VCOM)과 제1 픽셀(P1)의 최적 공통 전압의 일치 여부를 나타낼 수 있다. 도 12를 참조하여 후술하는 것처럼, 상기 제1 공통 전압 정보는 표시 장치(10)의 제조 시에 플리커 수치들을 측정하여 획득될 수 있다.

일 실시예에서, 상기 제1 계조, 제1 목표 계조(TG1) 및 상기 제1 공통 전압 정보의 관계는 룩업 테이블의 형태로 저장될 수 있다. 예를 들어, 저장부(250)는 복수의 입력 계조들과 이에 상응하는 목표 계조들 및 공통 전압 정보들을 포함하는 제1 룩업 테이블(LUT1)을 저장할 수 있다. 제1 룩업 테이블(LUT1)은 저장부(250)로부터 계조 보정부(210) 및 디더링 제어부(220)에 제공될 수 있으며, 계조 보정부(210) 및 디더링 제어부(220)는 제1 룩업 테이블(LUT1)을 검색하여 상기 복수의 입력 계조들 중 상기 제1 계조에 상응하는 제1 목표 계조(TG1) 및 상기 제1 공통 전압 정보를 획득할 수 있다.

일 실시예에서, 저장부(250)는 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM), 플래시 메모리(flash memory), 상변화 랜덤 액세스 메모리(Phase change Random Access Memory; PRAM), 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory; FRAM), 저항 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM), 강자성 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다. 실시예에 따라서, 저장부(250)는 타이밍 제어 회로(200)의 외부에 배치될 수도 있다.

디더링 처리부(230)는 제1 디더링 신호(DS1)를 기초로, 제1 목표 계조(TG1)를 표현하도록 상기 제1 계조와 제1 디더링 계조를 조합하여 제1 출력 픽셀 데이터(PD1)를 발생할 수 있다. 상기 제1 디더링 계조는 상기 제1 계조보다 1 계조만큼 높거나 낮은 계조일 수 있다. 예를 들어, 상기 제1 계조가 128 계조이고 제1 목표 계조(TG1)가 128.5 계조인 경우에, 상기 제1 디더링 계조는 129 계조일 수 있다.

디더링 처리부(230)는 제1 입력 픽셀 데이터(IPD1)에 상기 디더링 기능을 적용할 수 있다. 상기 디더링 기능은, 주어진 제한된 계조들로 원하는 컬러를 표현하고자 할 때 정확하게 표현할 수 없는 색을 근사색으로 처리하는 기능을 나타낸다. 예를 들어, 0 계조에서 255 계조까지 256개의 계조들에 의해 영상을 표현하는 표시 패널에서 128.5 계조를 표현하고자 하는 경우에, 하나의 픽셀에 128 계조 및 129 계조를 교번적으로 표시하여 시간적 조합에 의해 128.5 계조를 표현할 수도 있고(시간적 디더링), 인접한 두 개의 픽셀들에 128 계조 및 129 계조를 표시하여 공간적 조합에 의해 128.5 계조를 표현할 수도 있다(공간적 디더링).

제어 신호 발생부(240)는 입력 제어 신호(ICONT)에 기초하여 게이트 구동 회로(300)의 구동 타이밍을 조절하기 위한 제1 제어 신호(CONT1), 데이터 구동 회로(400)의 구동 타이밍을 조절하기 위한 제2 제어 신호(CONT2) 및 공통 전압 발생 회로(500)의 구동 타이밍을 조절하기 위한 제3 제어 신호(CONT3)를 발생할 수 있다.

한편, 입력 픽셀 데이터들(IPD1~IPDn) 중 제1 입력 픽셀 데이터(IPD1)를 제외한 나머지 입력 픽셀 데이터들에 대해서도 상술한 동작들이 수행될 수 있다. 예를 들어, 계조 보정부(210)는 제1 픽셀(P1)과 인접한 제2 픽셀(P2)에 대한 제2 입력 픽셀 데이터(IPD2)에 상응하는 제2 계조에 기초하여 제2 목표 계조(TG2)를 발생할 수 있다. 디더링 제어부(220)는 상기 제2 계조 및 기준 공통 전압(VCOM)과 제2 픽셀(P2)의 최적 공통 전압의 일치 여부를 나타내는 제2 공통 전압 정보에 기초하여 제2 픽셀(P2)의 디더링 방식을 나타내는 제2 디더링 신호(DS2)를 발생할 수 있다. 디더링 처리부(230)는 제2 디더링 신호(DS2)를 기초로, 제2 목표 계조(TG2)를 표현하도록 상기 제2 계조와 제2 디더링 계조를 조합하여 제2 출력 픽셀 데이터(PD2)를 발생할 수 있다.

실시예에 따라서, 상기 제2 계조, 제2 목표 계조(TG2), 상기 제2 공통 전압 정보, 제2 디더링 신호(DS2) 및 상기 제2 디더링 계조는 상기 제1 계조, 제1 목표 계조(TG1), 상기 제1 공통 전압 정보, 제1 디더링 신호(DS1) 및 상기 제1 디더링 계조와 각각 실질적으로 동일할 수도 있고 서로 상이할 수도 있다.

도시하지는 않았지만, 타이밍 제어 회로(200)는 입력 픽셀 데이터들(IPD1~IPDn)에 대한 화질 보정, 얼룩 보정, 색 특성 보상(Adaptive Color Correction; ACC) 및/또는 능동 커패시턴스 보상(Dynamic Capacitance Compensation; DCC) 등을 수행하는 구성요소를 더 포함할 수 있다.

또한, 도시하지는 않았지만, 데이터 구동 회로(400)는 제1 출력 픽셀 데이터(PD1)를 기초로 제1 데이터 전압을 발생하여 제1 픽셀(P1)에 인가할 수 있다. 상술한 것처럼, 상기 제1 데이터 전압의 위상은 기준 공통 전압(VCOM)을 중심으로 일정한 구간마다(예를 들어, 프레임마다) 반전되며, 상기 제1 픽셀(P1)의 디더링 방식에 따라서 상기 기준 공통 전압을 중심으로 비대칭적이거나 대칭적일 수 있다. 제2 출력 픽셀 데이터(PD2)에 기초하여 발생되고 제2 픽셀(P2)에 인가되는 제2 데이터 전압도 상기 제1 데이터 전압과 유사한 위상을 가질 수 있다.

도 3, 4, 5 및 6은 본 발명의 실시예들에 따른 표시 장치에 포함되는 제1 픽셀의 동작을 설명하기 위한 도면들이다. 도 3, 4, 5 및 6은 상기 제1 픽셀(P1)의 최적 공통 전압의 레벨에 따라 하나의 목표 계조를 표현하기 위한 시간적 디더링의 예들을 나타낸다. 상기 제1 계조가 128 계조이고 제1 목표 계조(TG1)가 128.5 계조이며 상기 제1 디더링 계조가 129 계조인 경우에 기초하여 도 3, 4, 5 및 6의 실시예들을 설명하도록 한다.

도 2, 3 및 4를 참조하면, 타이밍 제어 회로(200)는 제1 픽셀(P1)의 최적 공통 전압(VOPT1 또는 VOPT2)이 기준 공통 전압(VCOM)과 다른 것으로 판단된 경우에, 상기 제1 픽셀(P1)의 디더링 방식을 상기 비대칭 디더링 방식(예를 들어, 제1 디더링 방식 및 제2 디더링 방식 중 하나)으로 설정할 수 있다. 상기 비대칭 디더링 방식에 기초하여 발생되는 제1 데이터 전압(도 3 및 4의 VD1)의 위상은 기준 공통 전압(VCOM)을 중심으로 비대칭적일 수 있다.

일 실시예에서, 도 3에 도시된 것처럼, 제1 픽셀(P1)의 최적 공통 전압(VOPT1)이 기준 공통 전압(VCOM)보다 높은 경우에, 상기 제1 픽셀(P1)의 디더링 방식은 상기 제1 디더링 방식으로 설정될 수 있다. 상기 제1 디더링 방식은 양의(positive) 비대칭 디더링 방식으로 부를 수 있다.

제1 데이터 전압(VD1)이 상기 제1 디더링 방식에 기초하여 발생되는 경우에, 제1 데이터 전압(VD1)은 제1 프레임(F11)에서 상기 제1 디더링 계조(예를 들어, 129 계조)에 상응하는 정극성 전압 레벨(VP1)을 가질 수 있고, 제1 프레임(F11) 이후의 제2 프레임(F12)에서 상기 제1 디더링 계조와 다른(예를 들어, 상기 제1 디더링 계조보다 낮은) 상기 제1 계조(예를 들어, 128 계조)에 상응하는 부극성 전압 레벨(VN2)을 가질 수 있고, 제2 프레임(F12) 이후의 제3 프레임(F13)에서 정극성 전압 레벨(VP1)을 가질 수 있으며, 제3 프레임(F13) 이후의 제4 프레임(F14)에서 부극성 전압 레벨(VN2)을 가질 수 있다.

일 실시예에서, 도 4에 도시된 것처럼, 제1 픽셀(P1)의 최적 공통 전압(VOPT2)이 기준 공통 전압(VCOM)보다 낮은 경우에, 상기 제1 픽셀(P1)의 디더링 방식은 상기 제2 디더링 방식으로 설정될 수 있다. 상기 제2 디더링 방식은 음의(negative) 비대칭 디더링 방식으로 부를 수 있다.

제1 데이터 전압(VD1)이 상기 제2 디더링 방식에 기초하여 발생되는 경우에, 제1 데이터 전압(VD1)은 제1 프레임(F21)에서 상기 제1 계조에 상응하는 정극성 전압 레벨(VP2)을 가질 수 있고, 제1 프레임(F21) 이후의 제2 프레임(F22)에서 상기 제1 계조와 다른(예를 들어, 상기 제1 계조보다 높은) 상기 제1 디더링 계조에 상응하는 부극성 전압 레벨(VN1)을 가질 수 있고, 제2 프레임(F22) 이후의 제3 프레임(F23)에서 정극성 전압 레벨(VP2)을 가질 수 있으며, 제3 프레임(F23) 이후의 제4 프레임(F24)에서 부극성 전압 레벨(VN1)을 가질 수 있다.

상기 비대칭 디더링 방식에서, 제1 픽셀(P1)은 두 개의 프레임들(예를 들어, 도 3의 F11, F13 또는 도 4의 F22, F24) 동안에 상기 제1 디더링 계조를 표시하고 다른 두 개의 프레임들(예를 들어, 도 3의 F12, F14 또는 도 4의 F21, F23) 동안에 상기 제1 계조를 표시함으로써, 네 개의 프레임들(예를 들어, 도 3의 F11~F14 또는 도 4의 F21~F24) 동안에 제1 목표 계조(TG1)(예를 들어, 128.5 계조)를 표현할 수 있다. 또한, 상기 비대칭 디더링 방식에서, 제1 데이터 전압(VD1)의 위상은 기준 공통 전압(VCOM)을 중심으로는 비대칭적일 수 있으나, 최적 공통 전압(예를 들어, 도 3의 VOPT1 또는 도 4의 VOPT2)을 중심으로는 대칭적일 수 있다. 다시 말하면, 도 3 및 4에서 대각선 영역의 넓이의 합과 수직선 영역의 넓이의 합이 실질적으로 동일할 수 있으며, 따라서 플리커 현상이 최소화될 수 있다.

도 2, 5 및 6을 참조하면, 타이밍 제어 회로(200)는 제1 픽셀(P1)의 최적 공통 전압(VOPT3)이 기준 공통 전압(VCOM)과 실질적으로 동일한 것으로 판단된 경우에, 상기 제1 픽셀(P1)의 디더링 방식을 상기 대칭 디더링 방식(예를 들어, 제3 디더링 방식)으로 설정할 수 있다. 상기 대칭 디더링 방식에 기초하여 발생되는 제1 데이터 전압(도 5 및 6의 VD1)의 위상은 기준 공통 전압(VCOM)을 중심으로 대칭적일 수 있다.

일 실시예에서, 제1 데이터 전압(VD1)이 상기 제3 디더링 방식에 기초하여 발생되는 경우에, 도 5에 도시된 것처럼, 제1 데이터 전압(VD1)은 제1 프레임(F31)에서 상기 제1 디더링 계조(예를 들어, 129 계조)에 상응하는 정극성 전압 레벨(VP1)을 가질 수 있고, 제1 프레임(F31) 이후의 제2 프레임(F32)에서 상기 제1 디더링 계조와 다른(예를 들어, 상기 제1 디더링 계조보다 낮은) 상기 제1 계조(예를 들어, 128 계조)에 상응하는 부극성 전압 레벨(VN2)을 가질 수 있고, 제2 프레임(F32) 이후의 제3 프레임(F33)에서 상기 제1 계조에 상응하는 정극성 전압 레벨(VP2)을 가질 수 있으며, 제3 프레임(F33) 이후의 제4 프레임(F34)에서 상기 제1 디더링 계조에 상응하는 부극성 전압 레벨(VN1)을 가질 수 있다.

일 실시예에서, 제1 데이터 전압(VD1)이 상기 제3 디더링 방식에 기초하여 발생되는 경우에, 도 6에 도시된 것처럼, 제1 데이터 전압(VD1)은 제1 프레임(F41)에서 상기 제1 디더링 계조에 상응하는 정극성 전압 레벨(VP1)을 가질 수 있고, 제1 프레임(F41) 이후의 제2 프레임(F42)에서 상기 제1 디더링 계조에 상응하는 부극성 전압 레벨(VN1)을 가질 수 있고, 제2 프레임(F42) 이후의 제3 프레임(F43)에서 상기 제1 디더링 계조보다 낮은 상기 제1 계조에 상응하는 정극성 전압 레벨(VP2)을 가질 수 있으며, 제3 프레임(F43) 이후의 제4 프레임(F44)에서 상기 제1 계조에 상응하는 부극성 전압 레벨(VN2)을 가질 수 있다.

상기 대칭 디더링 방식에서, 제1 픽셀(P1)은 두 개의 프레임들(예를 들어, 도 5의 F31, F34 또는 도 6의 F41, F42) 동안에 상기 제1 디더링 계조를 표시하고 다른 두 개의 프레임들(예를 들어, 도 5의 F32, F33 또는 도 6의 F43, F44) 동안에 상기 제1 계조를 표시함으로써, 네 개의 프레임들(예를 들어, 도 5의 F31~F34 또는 도 6의 F41~F44) 동안에 제1 목표 계조(TG1)(예를 들어, 128.5 계조)를 표현할 수 있다. 또한, 상기 대칭 디더링 방식에서, 제1 데이터 전압(VD1)의 위상은 기준 공통 전압(VCOM)을 중심으로 대칭적일 수 있다. 다시 말하면, 도 5 및 6에서 대각선 영역의 넓이의 합과 수직선 영역의 넓이의 합이 실질적으로 동일할 수 있다.

도 3, 4, 5 및 6을 참조하여, 제1 목표 계조(TG1)가 상기 제1 계조와 상기 제1 디더링 계조의 중간 계조인 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 실시예에 따라서 제1 목표 계조는 상기 제1 계조와 상기 제1 디더링 계조 사이의 임의의 실수 계조일 수 있으며, 이에 따라 구동 방식이 변경될 수 있다. 예를 들어, 상기 제1 계조가 128 계조이고 상기 제1 디더링 계조가 129 계조인 경우에, 제1 목표 계조(TG1)는 128.25 계조 또는 128.75 계조일 수 있다. 제1 목표 계조(TG1)가 128.25 계조인 경우에, 제1 픽셀(P1)은 네 개의 프레임들 중 하나의 프레임 동안에 상기 제1 계조를 표시하고 세 개의 프레임들 동안에 상기 제1 디더링 계조를 표시하여 제1 목표 계조(TG1)를 표현할 수 있다. 제1 목표 계조(TG1)가 128.75 계조인 경우에, 제1 픽셀(P1)은 네 개의 프레임들 중 하나의 프레임 동안에 상기 제1 디더링 계조를 표시하고 세 개의 프레임들 동안에 상기 제1 계조를 표시하여 제1 목표 계조(TG1)를 표현할 수 있다.

도 7, 8, 9 및 10은 본 발명의 실시예들에 따른 표시 장치에 포함되고 상기 제1 픽셀과 인접하는 제2 픽셀의 동작을 설명하기 위한 도면들이다. 도 7, 8, 9 및 10은 상기 제2 픽셀(P2)의 최적 공통 전압의 레벨에 따라 하나의 목표 계조를 표현하기 위한 시간적 디더링의 예들을 나타낸다. 도 7, 8, 9 및 10의 예들은 각각 도 3, 4, 5 및 6의 예들에 상응할 수 있다. 상기 제2 픽셀(P2)의 최적 공통 전압, 상기 제2 계조, 제2 목표 계조(TG2) 및 상기 제2 디더링 계조가 상기 제1 픽셀(P1)의 최적 공통 전압, 상기 제1 계조, 제1 목표 계조(TG1) 및 상기 제1 디더링 계조와 각각 실질적으로 동일한 경우에 기초하여 도 7, 8, 9 및 10의 실시예들을 설명하도록 한다.

도 2, 7 및 8을 참조하면, 타이밍 제어 회로(200)는 상기 제2 픽셀(P2)의 디더링 방식을 상기 제1 픽셀(P1)의 디더링 방식과 동일한 상기 비대칭 디더링 방식으로 설정할 수 있다.

일 실시예에서, 제2 데이터 전압(VD2)이 상기 제1 디더링 방식에 기초하여 발생되는 경우에, 도 7에 도시된 것처럼, 제2 데이터 전압(VD2)은 제1 프레임(F11)에서 상기 제2 계조(예를 들어, 128 계조)에 상응하는 부극성 전압 레벨(VN2)을 가질 수 있고, 제1 프레임(F11) 이후의 제2 프레임(F12)에서 상기 제2 계조보다 높은 상기 제2 디더링 계조(예를 들어, 129 계조)에 상응하는 정극성 전압 레벨(VP1)을 가질 수 있고, 제2 프레임(F12) 이후의 제3 프레임(F13)에서 부극성 전압 레벨(VN2)을 가질 수 있으며, 제3 프레임(F13) 이후의 제4 프레임(F14)에서 정극성 전압 레벨(VP1)을 가질 수 있다.

일 실시예에서, 제2 데이터 전압(VD2)이 상기 제2 디더링 방식에 기초하여 발생되는 경우에, 도 8에 도시된 것처럼, 제2 데이터 전압(VD2)은 제1 프레임(F21)에서 상기 제2 디더링 계조에 상응하는 부극성 전압 레벨(VN1)을 가질 수 있고, 제1 프레임(F21) 이후의 제2 프레임(F22)에서 상기 제2 디더링 계조보다 낮은 상기 제2 계조에 상응하는 정극성 전압 레벨(VP2)을 가질 수 있고, 제2 프레임(F22) 이후의 제3 프레임(F23)에서 부극성 전압 레벨(VN1)을 가질 수 있으며, 제3 프레임(F23) 이후의 제4 프레임(F24)에서 정극성 전압 레벨(VP2)을 가질 수 있다.

상기 비대칭 디더링 방식에서, 제2 픽셀(P2)은 네 개의 프레임들 동안에 상기 제2 디더링 계조 및 상기 제2 계조를 조합하여 표시함으로써 제2 목표 계조(TG2)(예를 들어, 128.5 계조)를 표현할 수 있고, 제2 데이터 전압(VD2)이 최적 공통 전압을 중심으로 대칭적인 위상을 가짐으로써 플리커 현상이 최소화될 수 있다. 또한, 인접한 제1 및 제2 픽셀들(P1, P2)이 제1 및 제2 계조들과 제1 및 제2 디더링 계조들을 조합하여 표시함으로써 시간적 디더링과 공간적 디더링이 동시에 수행될 수 있다.

도 2, 9 및 10을 참조하면, 타이밍 제어 회로(200)는 상기 제2 픽셀(P2)의 디더링 방식을 상기 제1 픽셀(P1)의 디더링 방식과 동일한 상기 대칭 디더링 방식으로 설정할 수 있다.

일 실시예에서, 제2 데이터 전압(VD2)이 상기 제3 디더링 방식에 기초하여 발생되는 경우에, 도 9에 도시된 것처럼, 제2 데이터 전압(VD2)은 제1 프레임(F31)에서 상기 제2 계조(예를 들어, 128 계조)에 상응하는 부극성 전압 레벨(VN2)을 가질 수 있고, 제1 프레임(F31) 이후의 제2 프레임(F32)에서 상기 제2 계조에 상응하는 정극성 전압 레벨(VP2)을 가질 수 있고, 제2 프레임(F32) 이후의 제3 프레임(F33)에서 상기 제2 계조보다 높은 상기 제2 디더링 계조(예를 들어, 129 계조)에 상응하는 부극성 전압 레벨(VN1)을 가질 수 있으며, 제3 프레임(F33) 이후의 제4 프레임(F34)에서 상기 제2 디더링 계조에 상응하는 정극성 전압 레벨(VP1)을 가질 수 있다.

일 실시예에서, 제2 데이터 전압(VD2)이 상기 제3 디더링 방식에 기초하여 발생되는 경우에, 도 10에 도시된 것처럼, 제2 데이터 전압(VD2)은 제1 프레임(F41)에서 상기 제2 디더링 계조에 상응하는 부극성 전압 레벨(VN1)을 가질 수 있고, 제1 프레임(F41) 이후의 제2 프레임(F42)에서 상기 제2 디더링 계조보다 낮은 상기 제2 계조에 상응하는 정극성 전압 레벨(VP2)을 가질 수 있고, 제2 프레임(F42) 이후의 제3 프레임(F43)에서 상기 제2 계조에 상응하는 부극성 전압 레벨(VN2)을 가질 수 있으며, 제3 프레임(F43) 이후의 제4 프레임(F44)에서 상기 제2 디더링 계조에 상응하는 정극성 전압 레벨(VP1)을 가질 수 있다.

상기 대칭 디더링 방식에서, 제2 픽셀(P2)은 상기 제2 디더링 계조 및 상기 제2 계조를 조합하여 표시함으로써 네 개의 프레임들 동안에 제2 목표 계조(TG2)(예를 들어, 128.5 계조)를 표현할 수 있고, 제2 데이터 전압(VD2)이 기준 공통 전압(VCOM)을 중심으로 대칭적인 위상을 가질 수 있다. 또한, 인접한 제1 및 제2 픽셀들(P1, P2)이 제1 및 제2 계조들과 제1 및 제2 디더링 계조들을 조합하여 표시함으로써 시간적 디더링과 공간적 디더링이 동시에 수행될 수 있다.

도 11은 도 2의 타이밍 제어 회로에 저장되는 룩업 테이블의 일 예를 나타내는 표이다.

도 1, 2 및 11을 참조하면, 제1 룩업 테이블(LUT1)은 입력 계조들과 이에 상응하는 목표 계조들 및 공통 전압 정보들을 포함할 수 있다.

일 실시예에서, 기준 공통 전압(VCOM)과 상기 제1 픽셀(P1)의 최적 공통 전압의 일치 여부를 나타내는 상기 제1 공통 전압 정보는 제1 입력 픽셀 데이터(IPD1)에 상응하는 상기 제1 계조에 따라서 달라질 수 있다. 다시 말하면, 상기 제1 픽셀(P1)의 최적 공통 전압은 제1 입력 픽셀 데이터(IPD1)에 상응하는 상기 제1 계조에 따라서 달라질 수 있다.

예를 들어, 상기 제1 계조가 2 계조인 경우에, 상기 제1 픽셀(P1)의 최적 공통 전압은 기준 공통 전압(VCOM)과 일치하지 않고 기준 공통 전압(VCOM)보다 높을 수 있으며, 상기 제1 공통 전압 정보는 제1 조건(POSD)을 나타낼 수 있다. 이 경우, 디더링 제어부(220)는 상기 제1 디더링 방식을 나타내는 제1 디더링 신호(DS1)를 발생할 수 있으며, 디더링 처리부(230)는 도 3을 참조하여 상술한 디더링 기능을 적용할 수 있다.

다른 예에서, 상기 제1 계조가 128 계조인 경우에, 상기 제1 픽셀(P1)의 최적 공통 전압은 기준 공통 전압(VCOM)과 일치하지 않고 기준 공통 전압(VCOM)보다 낮을 수 있으며, 상기 제1 공통 전압 정보는 제2 조건(NEGD)을 나타낼 수 있다. 이 경우, 디더링 제어부(220)는 상기 제2 디더링 방식을 나타내는 제1 디더링 신호(DS1)를 발생할 수 있으며, 디더링 처리부(230)는 도 4를 참조하여 상술한 디더링 기능을 적용할 수 있다.

또 다른 예에서, 상기 제1 계조가 0 계조인 경우에, 상기 제1 픽셀(P1)의 최적 공통 전압은 기준 공통 전압(VCOM)과 일치할 수 있으며, 상기 제1 공통 전압 정보는 제3 조건(NORD)을 나타낼 수 있다. 이 경우, 디더링 제어부(220)는 상기 제3 디더링 방식을 나타내는 제1 디더링 신호(DS1)를 발생할 수 있으며, 디더링 처리부(230)는 도 5 또는 6을 참조하여 상술한 디더링 기능을 적용할 수 있다.

도 12는 본 발명의 실시예들에 따른 표시 장치의 플리커 특성을 측정하는 플리커 측정 장치를 나타내는 블록도이다.

도 1, 2 및 12를 참조하면, 표시 장치(10)의 제조 시에, 외부의 플리커 측정 장치(30)는 표시 패널(100)의 계조별 및/또는 위치별 플리커 수치들(FV)을 획득할 수 있다. 예를 들어, 표시 패널(100)에 테스트 영상들을 표시하고 계조들 각각에 대한 플리커 특성 및/또는 표시 패널(100)의 위치에 대한 플리커 특성이 실시간으로 측정될 수 있다.

일 실시예에서, 기준 공통 전압(VCOM)과 최적 공통 전압의 일치 여부를 나타내는 상기 공통 전압 정보는 플리커 수치들(FV)에 기초하여 발생될 수 있다. 예를 들어, 플리커 수치들(FV)이 기준 플리커 지수보다 높거나 같은 경우에, 상기 최적 공통 전압과 기준 공통 전압(VCOM)이 일치하지 않는 것으로 판단될 수 있고, 공통 전압 정보가 제1 조건(도 11의 POSD) 또는 제2 조건(도 11의 NEGD)으로 설정될 수 있다. 플리커 수치들(FV)이 기준 플리커 지수보다 낮은 경우에, 상기 최적 공통 전압과 기준 공통 전압(VCOM)이 일치하는 것으로 판단될 수 있고, 공통 전압 정보가 제3 조건(도 11의 NORD)으로 설정될 수 있다.

일 실시예에서, 표시 장치(10)는 플리커 측정 장치(30)와 일시적으로 연결되어 플리커 측정 값들(FV)을 수신할 수 있다. 예를 들어, 표시 장치(10)는 플리커 측정 장치(30)와 I2C 인터페이스 방식으로 연결될 수 있다. 상기 공통 전압 정보의 설정이 완료된 경우에, 표시 장치(10)는 플리커 측정 장치(30)와 분리될 수 있다.

한편, 도시하지는 않았지만, 기준 공통 전압(VCOM)과 최적 공통 전압의 일치 여부를 나타내는 상기 공통 전압 정보는 표시 패널(100)에 인가된 기준 공통 전압(VCOM)을 피드백하여 획득될 수도 있다.

이하에서는, 표시 패널(100) 내의 서로 이격된 두 개의 픽셀들(예를 들어, 도 14의 P1, P3)에 기초하여 본 발명의 실시예들에 따른 표시 장치(10)의 동작을 설명하도록 한다.

도 13은 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다. 도 14는 본 발명의 실시예들에 따른 표시 장치에 포함되는 표시 패널을 나타내는 도면이다.

도 1, 13 및 14를 참조하면, 타이밍 제어 회로(200a)는 계조 보정부(210), 디더링 제어부(220) 및 디더링 처리부(230)를 포함할 수 있고, 제어 신호 발생부(240) 및 저장부(250a)를 더 포함할 수 있다.

저장부(250a)에 저장되는 룩업 테이블이 변경되고 계조 보정부(210), 디더링 제어부(220) 및 디더링 처리부(230)에서 발생되는 신호들 및/또는 데이터들이 변경되는 것을 제외하면, 도 13의 타이밍 제어 회로(200a)는 도 2의 타이밍 제어 회로(200)와 실질적으로 동일할 수 있다.

표시 패널(100)은 복수 개의 표시 영역들로 구분될 수 있다. 예를 들어, 도 14에 도시된 것처럼, 표시 패널(100)은 제1 표시 영역(A1) 및 제2 표시 영역(A2)을 포함할 수 있다. 제1 픽셀(P1)은 제1 표시 영역(A1)에 배치될 수 있고, 제3 픽셀(P3)은 제2 표시 영역(A2)에 배치될 수 있다.

계조 보정부(210)는 제1 픽셀(P1)에 대한 제1 입력 픽셀 데이터(IPD1)에 상응하는 제1 계조에 기초하여 제1 목표 계조(TG1)를 발생할 수 있고, 제3 픽셀(P3)에 대한 제3 입력 픽셀 데이터(IPD3)에 상응하는 제3 계조에 기초하여 제3 목표 계조(TG3)를 발생할 수 있다. 디더링 제어부(220)는 제1 픽셀(P1)의 디더링 방식을 나타내는 제1 디더링 신호(DS1)를 발생할 수 있고, 제3 픽셀(P3)의 디더링 방식을 나타내는 제3 디더링 신호(DS3)를 발생할 수 있다.

저장부(250a)는 제1 표시 영역(A1)에 표시되는 복수의 입력 계조들과 이에 상응하는 목표 계조들 및 공통 전압 정보들을 포함하는 제1 룩업 테이블(LUT1)을 저장할 수 있고, 제2 표시 영역(A2)에 표시되는 복수의 입력 계조들과 이에 상응하는 목표 계조들 및 공통 전압 정보들을 포함하는 제2 룩업 테이블(LUT3)을 저장할 수 있다. 계조 보정부(210) 및 디더링 제어부(220)는, 제1 룩업 테이블(LUT1)을 검색하여 제1 목표 계조(TG1) 및 제1 디더링 신호(DS1)를 발생할 수 있고, 제2 룩업 테이블(LUT3)을 검색하여 제3 목표 계조(TG3) 및 제3 디더링 신호(DS3)를 발생할 수 있다.

디더링 처리부(230)는 제1 목표 계조(TG1) 및 제1 디더링 신호(DS1)에 기초하여 제1 출력 픽셀 데이터(PD1)를 발생할 수 있고, 제3 목표 계조(TG3) 및 제3 디더링 신호(DS3)에 기초하여 제3 출력 픽셀 데이터(PD3)를 발생할 수 있다.

도 15는 본 발명의 실시예들에 따른 표시 장치의 구동 방법을 나타내는 순서도이다. 도 16은 도 15의 단계 S200의 일 예를 나타내는 순서도이다.

도 1, 15 및 16을 참조하면, 본 발명의 실시예들에 따른 표시 장치의 구동 방법에서, 공통 전압 발생 회로(500)는 기준 공통 전압(VCOM)을 발생한다(단계 S100).

타이밍 제어 회로(200)는 기준 공통 전압(VCOM)과 최적 공통 전압의 일치 여부를 나타내는 공통 전압 정보에 기초하여 디더링 방식을 결정한다(단계 S200). 상기 최적 공통 전압이 기준 공통 전압(VCOM)과 일치하지 않는 경우에(단계 S210: 아니오), 상기 디더링 방식은 상기 비대칭 디더링 방식으로 설정될 수 있다(단계 S220). 상기 최적 공통 전압이 기준 공통 전압(VCOM)과 일치하는 경우에(단계 S220: 예), 상기 디더링 방식은 상기 대칭 디더링 방식으로 설정될 수 있다(단계 S230).

실시예에 따라서, 상기 디더링 방식은 픽셀(또는 표시 영역)마다 설정될 수 있으며, 계조별 및/또는 위치별로 상이하게 설정될 수 있다. 상기 공통 전압 정보는, 도 12를 참조하여 상술한 것처럼 외부의 플리커 측정 장치(30)로부터 획득된 플리커 수치들(FV)에 기초하여 발생될 수 있다.

타이밍 제어 회로(200)는 상기 결정된 디더링 방식을 기초로 입력 픽셀 데이터들(IPD1~IPDn)에 디더링 기능을 적용하여 출력 픽셀 데이터들(PD1~PDn)을 발생한다(단계 S300).

데이터 구동 회로(400)는 출력 픽셀 데이터들(PD1~PDn)에 기초하여 데이터 전압들을 발생한다(단계 S400). 상기 비대칭 디더링 방식에 기초하여 발생된 데이터 전압은 도 3, 4, 7, 8 등을 참조하여 상술한 것과 같은 비대칭 파형을 가질 수 있고, 상기 대칭 디더링 방식에 기초하여 발생된 데이터 전압은 도 5, 6, 9, 10 등을 참조하여 상술한 대칭 파형을 가질 수 있다.

데이터 구동 회로(400) 및 공통 전압 발생 회로(500)는 상기 데이터 전압들 및 기준 공통 전압(VCOM)을 표시 패널(100)에 인가한다(단계 S500). 도시하지는 않았지만, 하나의 픽셀(예를 들어, P1)은 스위칭 소자, 픽셀 전극 및 공통 전극을 포함할 수 있으며, 상기 픽셀 전극에 데이터 전압이 인가되고 상기 공통 전극에 공통 전압이 인가될 수 있다.

이상, 특정한 계조, 특정한 비대칭 디더링 방식(예를 들어, 도 3, 4, 7, 8) 및 특정한 대칭 디더링 방식(예를 들어, 도 5, 6, 9, 10)에 기초하여 본 발명의 실시예들에 따른 표시 장치 및 그 구동 방법을 설명하였으나, 본 발명의 실시예들은 다양한 반전 구동 방식 및 디더링 방식에 기초하여 동작하는 임의의 표시 장치에 대해서도 적용될 수 있다.

본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP(Portable Multimedia Player), 디지털 카메라(Digital Camera), 캠코더(Camcoder), PC(Personal Computer), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop Computer), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

제1 픽셀을 포함하는 표시 패널;
기준 공통 전압을 발생하여 상기 제1 픽셀에 인가하는 공통 전압 발생 회로; 및
상기 기준 공통 전압과 상기 제1 픽셀의 최적 공통 전압의 일치 여부를 나타내는 제1 공통 전압 정보에 기초하여 상기 제1 픽셀의 디더링(dithering) 방식을 결정하고, 상기 제1 픽셀의 디더링 방식을 기초로 제1 입력 픽셀 데이터에 디더링 기능을 적용하여 제1 출력 픽셀 데이터를 발생하는 타이밍 제어 회로를 포함하고,
상기 제1 출력 픽셀 데이터에 기초하여 발생되고 상기 제1 픽셀에 인가되는 상기 제1 데이터 전압의 위상은, 상기 기준 공통 전압을 중심으로 일정한 구간마다 반전되며, 상기 제1 픽셀의 디더링 방식에 따라서 상기 기준 공통 전압을 중심으로 비대칭적이거나 대칭적인 표시 장치.
제 1 항에 있어서,
상기 타이밍 제어 회로는, 상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압과 다른 것으로 판단된 경우에 상기 제1 픽셀의 디더링 방식을 제1 디더링 방식 및 제2 디더링 방식 중 하나로 설정하고,
상기 제1 및 제2 디더링 방식들 중 하나에 기초하여 발생되는 상기 제1 데이터 전압의 위상은 상기 기준 공통 전압을 중심으로 비대칭적인 것을 특징으로 하는 표시 장치.
제 2 항에 있어서,
상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압보다 높은 경우에, 상기 제1 픽셀의 디더링 방식은 상기 제1 디더링 방식으로 설정되며,
상기 제1 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조보다 낮은 제2 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제1 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제1 부극성 전압 레벨을 가지는 것을 특징으로 하는 표시 장치.
제 3 항에 있어서,
상기 표시 패널은 상기 제1 픽셀과 인접한 제2 픽셀을 더 포함하고,
상기 타이밍 제어 회로는 상기 제2 픽셀의 디더링 방식을 상기 제1 픽셀의 디더링 방식과 동일한 상기 제1 디더링 방식으로 설정하며,
상기 제1 디더링 방식에 기초하여 발생되고 상기 제2 픽셀에 인가되는 제2 데이터 전압은, 상기 제1 프레임에서 상기 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임에서 상기 제1 정극성 전압 레벨을 가지고, 상기 제3 프레임에서 상기 제1 부극성 전압 레벨을 가지며, 상기 제4 프레임에서 상기 제1 정극성 전압 레벨을 가지는 것을 특징으로 하는 표시 장치.
제 2 항에 있어서,
상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압보다 낮은 경우에, 상기 제1 픽셀의 디더링 방식은 상기 제2 디더링 방식으로 설정되며,
상기 제2 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조보다 높은 제2 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제1 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제1 부극성 전압 레벨을 가지는 것을 특징으로 하는 표시 장치.
제 2 항에 있어서,
상기 타이밍 제어 회로는, 상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압과 동일한 것으로 판단된 경우에 상기 제1 픽셀의 디더링 방식을 제3 디더링 방식으로 설정하고,
상기 제3 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압의 위상은 상기 기준 공통 전압을 중심으로 대칭적인 것을 특징으로 하는 표시 장치.
제 6 항에 있어서,
상기 제3 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조보다 낮은 제2 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제2 계조에 상응하는 제2 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제1 계조에 상응하는 제2 부극성 전압 레벨을 가지는 것을 특징으로 하는 표시 장치.
제 6 항에 있어서,
상기 제3 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제1 계조보다 낮은 제2 계조에 상응하는 제2 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제2 계조에 상응하는 제2 부극성 전압 레벨을 가지는 것을 특징으로 하는 표시 장치.
제 1 항에 있어서, 상기 타이밍 제어 회로는,
상기 제1 입력 픽셀 데이터에 상응하는 제1 계조에 기초하여 제1 목표 계조를 발생하는 계조 보정부;
상기 제1 계조 및 상기 제1 공통 전압 정보에 기초하여 상기 제1 픽셀의 디더링 방식을 나타내는 제1 디더링 신호를 발생하는 디더링 제어부; 및
상기 제1 디더링 신호를 기초로, 상기 제1 목표 계조를 표현하도록 상기 제1 계조와 제2 계조를 조합하여 상기 제1 출력 픽셀 데이터를 발생하는 디더링 처리부를 포함하는 것을 특징으로 하는 표시 장치.
제 9 항에 있어서,
상기 제1 계조, 상기 제1 목표 계조 및 상기 제1 공통 전압 정보의 관계는 룩업 테이블의 형태로 저장되는 것을 특징으로 하는 표시 장치.
제 10 항에 있어서,
상기 제1 공통 전압 정보는 외부의 플리커 측정 장치로부터 획득된 플리커 수치들에 기초하여 발생되는 것을 특징으로 하는 표시 장치.
제 1 항에 있어서,
상기 제1 공통 전압 정보는 상기 제1 입력 픽셀 데이터에 상응하는 제1 계조에 따라서 달라지는 것을 특징으로 하는 표시 장치.
제 1 항에 있어서,
상기 제1 공통 전압 정보는 상기 표시 패널 내의 상기 제1 픽셀의 위치에 따라서 달라지는 것을 특징으로 하는 표시 장치.
기준 공통 전압을 발생하는 단계;
상기 기준 공통 전압과 표시 패널에 포함되는 제1 픽셀의 최적 공통 전압의 일치 여부를 나타내는 제1 공통 전압 정보에 기초하여 상기 제1 픽셀의 디더링(dithering) 방식을 결정하는 단계;
상기 제1 픽셀의 디더링 방식을 기초로 제1 입력 픽셀 데이터에 디더링 기능을 적용하여 제1 출력 픽셀 데이터를 발생하는 단계;
상기 제1 출력 픽셀 데이터에 기초하여 제1 데이터 전압을 발생하는 단계; 및
상기 기준 공통 전압 및 상기 제1 데이터 전압을 상기 제1 픽셀에 인가하는 단계를 포함하고,
상기 제1 데이터 전압의 위상은, 상기 기준 공통 전압을 중심으로 일정한 구간마다 반전되며, 상기 제1 픽셀의 디더링 방식에 따라서 상기 기준 공통 전압을 중심으로 비대칭적이거나 대칭적인 표시 장치의 구동 방법.
제 14 항에 있어서,
상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압과 다른 것으로 판단된 경우에, 상기 제1 픽셀의 디더링 방식을 제1 디더링 방식 및 제2 디더링 방식 중 하나로 설정하고,
상기 제1 및 제2 디더링 방식들 중 하나에 기초하여 발생되는 상기 제1 데이터 전압의 위상은 상기 기준 공통 전압을 중심으로 비대칭적인 것을 특징으로 하는 표시 장치의 구동 방법.
제 15 항에 있어서,
상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압보다 높은 경우에, 상기 제1 픽셀의 디더링 방식은 상기 제1 디더링 방식으로 설정되며,
상기 제1 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조보다 낮은 제2 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제1 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제1 부극성 전압 레벨을 가지는 것을 특징으로 하는 표시 장치의 구동 방법.
제 15 항에 있어서,
상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압보다 낮은 경우에, 상기 제1 픽셀의 디더링 방식은 상기 제2 디더링 방식으로 설정되며,
상기 제2 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압은, 제1 프레임에서 제1 계조에 상응하는 제1 정극성 전압 레벨을 가지고, 상기 제1 프레임 이후의 제2 프레임에서 상기 제1 계조보다 높은 제2 계조에 상응하는 제1 부극성 전압 레벨을 가지고, 상기 제2 프레임 이후의 제3 프레임에서 상기 제1 정극성 전압 레벨을 가지며, 상기 제3 프레임 이후의 제4 프레임에서 상기 제1 부극성 전압 레벨을 가지는 것을 특징으로 하는 표시 장치의 구동 방법.
제 15 항에 있어서,
상기 제1 픽셀의 최적 공통 전압이 상기 기준 공통 전압과 동일한 것으로 판단된 경우에 상기 제1 픽셀의 디더링 방식을 제3 디더링 방식으로 설정하고,
상기 제3 디더링 방식에 기초하여 발생되는 상기 제1 데이터 전압의 위상은 상기 기준 공통 전압을 중심으로 대칭적인 것을 특징으로 하는 표시 장치의 구동 방법.
제 14 항에 있어서,
상기 제1 공통 전압 정보는 상기 제1 입력 픽셀 데이터에 상응하는 제1 계조에 따라서 달라지는 것을 특징으로 하는 표시 장치의 구동 방법.
제 14 항에 있어서,
상기 제1 공통 전압 정보는 상기 표시 패널 내의 상기 제1 픽셀의 위치에 따라서 달라지는 것을 특징으로 하는 표시 장치의 구동 방법.