KR20150034772A - 드라이버 회로 - Google Patents

드라이버 회로 Download PDF

Info

Publication number
KR20150034772A
KR20150034772A KR1020157003457A KR20157003457A KR20150034772A KR 20150034772 A KR20150034772 A KR 20150034772A KR 1020157003457 A KR1020157003457 A KR 1020157003457A KR 20157003457 A KR20157003457 A KR 20157003457A KR 20150034772 A KR20150034772 A KR 20150034772A
Authority
KR
South Korea
Prior art keywords
circuit
signal
node
tap
voltage
Prior art date
Application number
KR1020157003457A
Other languages
English (en)
Other versions
KR101696388B1 (ko
Inventor
제이슨 와이 미아오
게오르기오스 칼로게라키스
데린 응우엔
Original Assignee
피니사 코포레이숀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/544,327 external-priority patent/US8686765B2/en
Application filed by 피니사 코포레이숀 filed Critical 피니사 코포레이숀
Publication of KR20150034772A publication Critical patent/KR20150034772A/ko
Application granted granted Critical
Publication of KR101696388B1 publication Critical patent/KR101696388B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
    • H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/625—Regulating voltage or current wherein it is irrelevant whether the variable actually regulated is ac or dc
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

회로는 신호를 수신하도록 연결된 입력노드와 부하에 연결되도록 구성된 출력노드를 포함할 수 있다. 회로는 또한 입력노드와 출력노드 사이에 연결된 제 1 회로를 포함할 수 있다. 제 1 회로는 신호를 수신하고 제 1 전압으로 출력노드에 신호를 보내도록 구성될 수 있다. 회로는 또한 출력노드에 연결된 액티브 디바이스 및 상기 액티브 디바이스와 입력노드에 연결된 제 2 회로를 포함할 수 있다. 제 2 회로는 신호를 수신하고 제 2 전압으로 액티브 디바이스에 신호를 보내도록 구성될 수 있다.

Description

드라이버 회로{DRIVER CIRCUIT}
드라이버 회로는 한 회로에 의해 발생된 전기신호를 전기 커넥터를 통해 인쇄회로기판(PCB) 위의 또는 어떤 다른 종류의 전송라인 위의 또 다른 회로로 보내도록 실행될 수 있다. 예컨대, 드라이버 회로는 클록 및 데이터 복구회로에 의해 발생된 전기신호를 클록 데이터 처리장치로 보낼 수 있다.
몇몇 상황에서, 드라이버 회로는 전기신호가 드라이버 회로에 의해 보내지기 전에 전기신호를 증폭하는 프리 드라이버로 구성될 수 있다. 추가로, 몇몇 상황에서, 드라이버 회로는 보내진 전기신호와 함께 출력노드에 프리(pre) 및/또는 포스트(post) 탭 전기신호들을 보내기 위한 추가 회로를 출력노드에 포함할 수 있다. 프리 및/또는 포스트 탭 전기신호는 보내진 전기신호가 또 다른 회로에 보내짐에 따라 보내진 전기신호의 신호 손실을 보상할 수 있다.
집적회로 내에 또는 특별한 디바이스 내에 드라이버 회로는 집적회로 또는 특정 디바이스에 대해 상당한 양의 전력을 소비할 수 있다. 특히, 프리 및/또는 포스트 탭 전기신호를 보내기 위해 프리-드라이버 및/또는 추가 회로를 갖는 드라이버 회로는 집적회로 또는 특정 디바이스에 대해 상당한 양의 전력을 소비할 수 있다.
본원에서 특허청구된 주제는 어떤 단점을 해결하거나 상술한 바와 같은 환경들에서만 동작하는 실시예들에 국한되지 않는다. 오히려, 이 배경은 본 명세서에 기술된 몇몇 실시예들이 실행될 수 있는 일예시적인 기술영역을 예시하기 위해 단지 제공된다.
몇몇 예시적인 실시예들은 일반적으로 드라이버 회로에 관한 것이다.
예시적인 실시예에서, 회로는 신호를 수신하도록 구성된 입력노드와 부하에 연결되도록 구성된 출력노드를 포함할 수 있다. 회로는 또한 입력노드와 출력노드 간에 결합된 제 1 회로를 포함할 수 있다. 제 1 회로는 신호를 수신하고 제 1 전압으로 출력노드에 신호를 보내도록 구성될 수 있다. 회로는 또한 출력노드에 연결된 액티브 디바이스와 상기 액티브 디바이스와 입력노드에 연결된 제 2 회로를 포함할 수 있다. 제 2 회로는 신호를 수신하고 상기 신호를 제 2 전압으로 액티브 디바이스에 보내도록 구성될 수 있다.
본 명세서의 하나 이상의 다른 실시예들과 조합될 수 있는 일실시예에 따라, 제 2 전압은 제 1 전압과 대략 같다.
본 명세서의 하나 이상의 다른 실시예들과 조합될 수 있는 일실시예에 따라, 제 1 회로에 의해 출력된 대략 모든 전류가 부하로 보내진다.
본 명세서의 하나 이상의 다른 실시예들과 조합될 수 있는 일실시예에 따라, 제 2 회로는 중간노드에서 2차 부하에 연결된 2차 구동회로를 포함하고, 액티브 디바이스는 중간노드에서 제 2 회로에 연결된다.
본 명세서의 하나 이상의 다른 실시예들과 조합될 수 있는 일실시예에 따라, 2차 부하는 인덕터를 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 2차 구동회로는 2차 구동회로 노드에서 제 2 트랜지스터에 연결된 제 1 트랜지스터를 포함하고, 제 1 및 제 2 트랜지스터는 캐스케이드 배열로 구성된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 1 프리 탭 회로 또는 제 1 포스트 탭 회로는 2차 구동회로 노드에 연결된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 회로는 제 2 회로 및 액티브 디바이스 사이의 중간노드에 연결된 제 1 프리 탭 회로 또는 제 1 포스트 탭 회로를 더 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 회로는 출력노드에 연결된 제 2 프리 탭 회로 또는 제 2 포스트 탭 회로를 더 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 액티브 디바이스는 게이트, 소스 및 드레인을 갖는 트랜지스터를 포함하고, 게이트는 제 2 회로에 연결되며, 소스는 출력노드에 연결되고, 드레인은 전원에 연결된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 트랜지스터는 금속산화물 반도체 전계효과 트랜지스터이고, 트랜지스터의 트랜스컨덕턴스는 출력노드에 대한 기설정된 출력 임피던스를 발생하도록 스케일된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 회로는 입력노드와 제 1 회로 사이에 연결된 지연회로를 더 포함하고, 지연회로는 제 2 회로와 액티브 디바이스를 가로지르는 신호에 대한 제 1 시간이 지연회로 및 제 1 회로를 가로지르는 신호에 대한 제 2 시간과 대략 같게 신호를 지연시키도록 구성된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 지연회로는 제 1 회로에 대한 사전구동회로를 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 신호는 차동 신호쌍에서 제 1 신호이다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 1 회로는 FT 체배회로를 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 2 회로는 제 1 전원에 연결되고 액티브 디바이스는 제 2 전원에 연결되며, 제 1 전원은 제 2 전원보다 전압이 더 높다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 회로는 신호의 변형된 형태를 포함한 탭 신호를 제 2 회로가 보낸 신호가 액티브 디바이스에 닿기 전에 제 2 회로가 보낸 신호에 선택적으로 가하도록 구성된 탭 회로를 더 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 탭 회로는 제 2 회로에서 신호의 전류를 줄이도록 구성된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 1 회로에서 신호의 전류는 제 2 회로에서 신호의 전류의 감소에 비례해 감소된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 회로는 출력노드에 제 2 탭 신호를 가하도록 구성된 제 2 탭 회로를 더 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 2 탭 신호 및 탭 신호는 대략 같다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 1 전압은 탭 신호 및 제 2 탭 신호가 제 2 회로에 의해 보내진 신호에 선택적으로 가해질 때 그리고 탭 신호 및 제 2 탭 신호가 제 2 회로에 의해 보내진 신호에 선택적으로 가해지지 않을 때 제 2 전압과 대략 같다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 신호의 변형된 형태는 프리 커서 신호 또는 포스트 커서 신호이다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 1 전압은 탭 신호가 제 2 회로에 의해 보내진 신호에 선택적으로 가해지지 않을 때 제 2 전압과 대략 같다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 1 전압은 탭 신호가 제 2 회로에 의해 보내진 신호에 선택적으로 가해질 때 제 2 전압과 대략 같지 않다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 탭 회로는 제 2 회로와 액티브 디바이스 사이에 연결된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 2 회로는 중간노드에서 2차 부하에 연결된 2차 구동회로를 포함하고, 액티브 디바이스는 중간노드에서 제 2 회로에 연결된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 2차 구동회로는 2차 구동회로 노드에서 제 2 트랜지스터에 연결된 제 1 트랜지스터를 포함하고, 탭 회로는 2차 구동회로 노드에서 제 2 회로에 연결된다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 신호의 변형된 형태는 신호의 시간변위 및/또는 스케일형 형태이다.
또 다른 예시적인 실시예에서, 드라이버 회로는 신호를 수신하도록 구성된 입력노드와 부하에 연결되도록 구성된 출력노드를 포함할 수 있다. 드라이버 회로는 입력노드와 출력노드 사이에 연결된 제 1 회로를 또한 포함할 수 있다. 제 1 회로는 신호를 수신하고 제 1 전압으로 출력노드 상에 상기 신호를 보내도록 구성될 수있다. 드라이버 회로는 전원에 연결된 트랜지스터의 드레인, 중간노드에 연결된 게이트, 출력노드에 연결된 소스를 갖는 트랜지스터를 또한 포함할 수 있다. 드라이버 회로는 또한 입력노드와 중간노드에 연결되는 구동회로를 또한 포함할 수 있다. 구동회로는 신호를 수신하고 제 2 전압으로 트랜지스터의 게이트에 상기 신호를 보내도록 구성될 수 있다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 2 전압은 제 1 스테이지에 의해 출력된 대부분의 전류가 부하에 보내지도록 제 1 전압과 대략 같을 수 있다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 드라이버 회로는 중간노드와 전원 사이에 연결된 2차 부하를 더 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 드라이버 회로는 입력노드와 제 1 회로 사이에 지연회로를 더 포함하고, 지연회로는 제 1 회로에 대한 사전구동회로를 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 구동회로는 신호의 변형된 형태를 상기 구동회로에 의해 보내진 신호가 트랜지스터의 게이트에 닿기 전에 구동회로에 의해 보내진 신호에 가하도록 구성된 탭 회로를 또한 포함할 수 있다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 탭 신호가 구동회로에 의해 보내진 신호에 선택적으로 가해질 때 출력노드에서 전류가 감소된다.
또 다른 예시적인 실시예에서, 전기신호 드라이버의 전력소비 절감방법은 드라이버의 입력노드에서 신호를 수신하는 단계, 및 드라이버의 출력노드에 제 1 전압으로 신호를 보내는 단계를 포함할 수 있다. 출력노드는 부하에 연결될 수 있다. 상기 방법은 또한 드라이버내 중간노드에 제 1 전압과 대략 같은 제 2 전압을 발생하는 단계를 포함할 수 있다. 중간노드는 트랜지스터에 의해 출력노드에 연결될 수 있다. 본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 상기 방법은 드라이버의 출력노드에 신호를 보내기 전에 신호를 지연시키는 단계를 더 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 제 2 전압을 발생하는 단계는 2차 부하를 구동시키는 단계를 포함한다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 2차 부하를 구동시키는 중간전류와 부하를 구동시키는 출력 전류 간의 제 1 비 및 부하의 임피던스와 2차 부하의 임피던스 간의 제 2 비가 실질적으로 동일하다.
본 명세서에서 임의의 하나 이상의 다른 실시예들과 조합될 수 있는 실시예에 따라, 상기 방법은 드라이버의 전력소비를 줄이기 위해 중간노드에 프리 커서 신호 또는 포스트 커서 신호를 도입하는 단계를 더 포함한다.
본 요약은 아래의 발명을 실시하기 위한 구체적인 내용에 더 기술되어 있는 개념들의 선택을 간략한 형태로 소개하기 위해 제공되어 있다. 본 요약은 특허청구범위 주제의 핵심 특징 또는 본질적인 특징을 구별하기 위해 의도한 것도, 특허청구범위 주제의 범위를 정하는데 도움이 되는 것으로 사용되록 의도한 것도 아니다.
본 발명의 추가적 특징 및 이점은 하기의 설명에 나타나 있거나 발명의 실시에 의해 알 수 있다. 본 발명의 특징 및 이점은 특히 특허청구범위에 지적된 지침 및 조합에 의해 구현되고 얻어질 수 있다. 본 발명의 이들 및 다른 특징들은 하기의 설명 및 특허청구범위로부터 더 완전히 명백해지거나 하기에 나타낸 바와 같이 본 발명의 실시예 의해 알 수 있다.
본 발명의 내용에 포함됨.
첨부도면에 도시된 실시예들을 참조로 본 발명을 더 구체적으로 설명할 것이다. 이들 도면들은 본 발명의 단지 몇몇 실시예들만을 도시한 것이며 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않는 것으로 이해된다. 본 발명은 첨부도면의 이용을 통한 추가적인 한정과 상세 내용과 더불어 기술되고 설명될 것이다.
도 1은 드라이버 회로를 포함한 예시적인 회로를 도시한 것이다.
도 2는 드라이버 회로를 포함한 또 다른 예시적인 회로를 도시한 것이다.
도 3은 예시적인 드라이버 회로를 도시한 것이다.
도 4는 또 다른 예시적인 드라이버 회로를 도시한 것이다.
도 5는 전기신호 드라이버의 전력소비를 줄이는 예시적인 방법의 흐름도이다.
도 6은 또 다른 예시적인 드라이버 회로를 도시한 것이다.
도 7은 또 다른 예시적인 드라이버 회로를 도시한 것이다.
도 8은 드라이버 회로를 포함할 수 있는 예시적인 광전자모듈의 사시도이다.
본 명세서에 기술된 몇몇 실시예들은 드라이버 회로를 포함할 수 있다. 드라이버 회로는 부하에 연결되도록 구성된 신호 및 출력노드를 수신하도록 구성된 입력노드를 포함할 수 있다. 예컨대, 드라이버 회로의 입력노드는 광트랜시버 또는 다른 광전자모듈내의 트랜스임피던스 증폭기에 연결될 수 있다. 드라이버 회로는 트랜스임피던스 증폭기로부터 광트랜시버에 연결된 호스트 디바이스로 신호를 보낼 수 있다. 부하는 광트랜시버로부터 신호를 수신하기 위해 호스트 측에서의 전류모드 로직과 같이 호스트 디바이스에서의 부하일 수 있다.
드라이버 회로는 제 1 전압으로 출력노드에 신호를 보내도록 구성될 수 있는 입력노드와 출력노드 간에 연결된 제 1 회로를 포함할 수 있다. 드라이버 회로는 또한 출력노드에 결합된 액티브 디바이스와 상기 액티브 디바이스 및 입력노드에 연결된 제 2 회로를 포함할 수 있다. 제 2 회로는 제 1 전압과 대략 같은 제 2 전압으로 액티브 디바이스를 구동시키도록 구성될 수 있다. 출력부 상에 제 1 전압과 거의 같은 제 2 전압으로 액티브 디바이스를 구동시킴으로써, 제 1 전류에 의해 출력노드로 출력된 거의 모든 전류가 드라이버에서 상실된 전류의 일부를 대신해 부하에 보내질 수 있다. 거의 모든 전류를 부하에 보냄으로써, 드라이버의 전력소비가 감소될 수 있다.
몇몇 실시예에서, 제 1 회로가 출력한 거의 모든 전류는 부하에 보내진 전류의 90% 이상과 같을 수 있다. 몇몇 실시예에서, 제 1 회로가 출력한 거의 모든 전류는 제 1 전류 빼기 누설전류 및/또는 발생할 수 있는 다른 기생전류 손실에 의해 출력된 모든 전류와 같을 수 있다.
몇몇 실시예에서, 드라이버 회로는 포스트 커서신호를 발생하도록 구성된 포스트 탭 회로 및/또는 프리 커서신호를 발생하도록 구성된 프리 탭 회로를 포함할 수 있다. 포스트 커서신호 및 프리 커서신호는 출력노드 상에서 보내지는 신호의 변형된 형태일 수 있다. 포스트 탭 회로 및/또는 프리 탭 회로는 상기 포스트 탭 회로 및/또는 프리 탭 회로 각각에 의해 발생된 포스트 커서신호 및/또는 프리 커서신호가 액티브 디바이스에 의해 출력부로 보내진다. 액티브 디바이스를 통해 포스트 커서신호 및/또는 프리 커서신호를 보냄으로써, 출력부 상에서 포스트 커서신호 및/또는 프리 커서신호 구동시 사용된 전류가 감소될 수 있다.
도 1은 본 명세서에 기술된 적어도 몇몇 실시예에 따라 배열된 드라이버 회로(101)를 포함한 예시적인 회로(100)를 도시한 것이다. 드라이버 회로(101)는 제 1 회로(120), 제 2 회로(110), 액티브 디바이스(130), 입력노드(102), 출력노드(104), 및 중간노드(116)를 포함할 수 있으나, 이에 국한되지 않는다. 도 1에 도시된 바와 같이, 출력노드(104)는 전기리드(106)에 의해 부하(160)에 연결되도록 구성될 수 있다. 리드(106)는 PCB 트레이스 또는 어떤 다른 타입의 전기리드 및/또는 전기 커넥터 및/또는 출력노드(104)와 부하(106)를 연결하는 어떤 조합일 수 있다. 대안으로 또는 추가로, 리드(106)는 출력노드(104)를 부하(160)에 연결하는 전송라인일 수 있다.
입력노드(102)는 제 2 회로(110) 및 제 1 회로(120)에 연결될 수 있다. 제 1 회로(120) 및 액티브 디바이스(130)는 둘 다 출력노드(104)에 연결될 수 있다. 제 2 회로(110) 및 액티브 디바이스(130)는 중간노드(116)를 통해 연결될 수 있다. 액티브 디바이스(130)는 트랜지스터 또는 다른 회로소자와 같은 액티브 회로소자일 수 있다.
드라이버 회로(101)의 입력노드(102)는 신호를 수신하도록 구성될 수 있다. 신호는 고속 또는 저속신호일 수 있다. 예컨대, 몇몇 실시예에서, 신호는 그 중에서도 200 메가비트/초(MB/s) 신호, 500 MB/s 신호, 1 기가바이트/초(Gb/s) 신호, 10 Gb/s 신호, 20 Gb/s 신호, 40 Gb/s 신호일 수 있다. 몇몇 실시예에서, 입력노드(102)는 차등 신호쌍을 수신하도록 구성될 수 있다.
출력노드(104)는 제 1 회로(120)로부터 신호를 수신할 수 있고 상기 신호를 부하(160)로 전송하도록 구성될 수 있다. 부하(160)는 임의의 타입의 부하일 수 있고 임의의 임피던스를 가질 수 있다. 예컨대, 몇몇 실시예에서, 부하(160)는 50옴의 저항기로 실행되는 전류모드 로직단부일 수 있다.
제 1 회로(120)는 입력노드(102)로부터 신호를 수신하고 출력노드(104)에 의해 부하(160)로 신호를 보내도록 구성될 수 있다. 제 1 회로(120)가 출력노드(104)에 신호를 보냄에 따라 제 1 회로(120)는 또한 신호의 전류 및/또는 전압을 높일 수 있다. 제 1 회로(120)는 기설정된 전압 및/또는 기설정된 전류로 신호를 구동하도록 구성될 수 있다. 예컨대, 제 1 회로(120)는 20 밀리앰프(㎃) 전류와 1V 전압으로 신호를 보내도록 구성될 수 있다.
몇몇 실시예에서, 제 1 회로(120)는 부하(160)를 기준으로 한 기설정된 전압 및/또는 기설정된 전류로 신호를 구동하도록 구성될 수 있다. 예컨대, 부하(160)는 에러없이 신호의 수신을 가능하게 하도록 최소 전압레벨을 갖게 신호를 필요로 할 수 있다. 이들 및 다른 실시예에서, 제 1 회로(120)는 최소 전압레벨 이상의 신호를 보낼 수 있다.
제 2 회로(110)는 입력노드(102)로부터 신호를 수신하고, 출력노드(104)에서 신호의 전압레벨과 거의 같은 전압레벨로 상기 신호를 이용해 중간노드(116)에서 액티브 디바이스(130)를 구동하도록 구성될 수 있다. 출력노드(104)에서 신호의 전압레벨과 거의 같은 중간노드(116)로 전압레벨을 유지함으로써, 제 1 회로(120)에 의해 출력노드(104)로 제공된 대부분 또는 대략 모든 전류가 부하(160)에 보내질 수 있다. 제 1 회로(120)는 전류를 소싱(sourcing)하거나 전류를 싱킹(sinking)시킴으로써 출력노드(104)에 전류를 제공할 수 있다. 제 2 회로(110)는 제 2 전원(VDD)에 연결되도록 구성될 수 있고 액티브 디바이스(130)는 전원(VDD)에 연결되도록 구성될 수 있다. 몇몇 실시예에서, 제 2 VDD와 VDD는 전압이 같을 수 있다. 몇몇 실시예에서, 제 2 VDD와 VDD는 전압이 다를 수 있다. 특히, 제 2 VDD는 VDD보다 더 높을 수 있다. 이들 및 다른 실시예에서, 제 2 VDD가 VDD보다 더 높음으로써 드라이버 회로(101)의 전력소비가 감소될 수 있다.
제 1 회로(120)에 의해 제공된 대부분 또는 거의 모든 전류를 부하(160)에 제공함으로써, 해당 부하와 드라이버 회로내 다른 회로소자들 간에 대응하는 제 1 회로에 의해 제공된 전류를 분할하는 드라이버 회로에 비해 드라이버 회로(101)의 전력소비가 감소될 수 있다.
예컨대, 공지의 드라이버 회로들은 제 2 회로(110) 및 드라이버 회로(101)의 액티브 디바이스(130)에 해당하는 회로소자들을 포함하지 않는다. 이들 공지의 드라이버 회로들은 대신 전원(이하 VDD라 함) 및 출력노드 간에 저항기 또는 다른 패시브 회로소자(들)과 출력노드에 연결된 구동회로를 포함할 수 있고, 출력노드는 부하에 연결되어 있다. 부하에 신호를 보낼 때 드라이버 회로에 의해 제공된 전류는 저항기 및/또는 다른 패시브 회로소자들과 부하 사이로 나누어질 수 있다. 그 결과, 드라이버 회로는 부하가 필요로 하는 전류의 2배를 제공해야할 수 있어야 부하가 필요한 전류를 수신하게 된다. 2배의 전류를 드라이버 회로에 제공함으로써 이들 드라이버 회로들의 전력소비가 증가하게 된다. 반대로, 드라이버 회로(101)는 제 1 회로(120)에 의해 제공된 대부분 또는 거의 모든 전류가 부하(160)에 제공되게 해, 상술한 공지의 드라이버 회로들에 비해 드라이버 회로(101)의 전력소비가 줄어들도록 구성된다. 몇몇 실시예에서, 드라이버 회로(101)의 전력소비는 상술한 공지의 드라이버 회로에 비해 2의 인수만큼 감소될 수 있다.
제 1 회로(120) 및 제 2 회로(110)는 다양한 회로소자들을 포함할 수 있다. 예컨대, 제 1 회로(120)는 출력노드(104)에 신호를 보내기 위해 증폭기를 포함할 수 있다. 대안으로 또는 추가로, 제 2 회로(110)는 중간노드(116)에 신호를 보내기 위한 증폭기를 포함할 수 있다.
몇몇 실시예에서, 드라이버 회로(101)는 차등 신호쌍을 보내도록 구성될 수 있다. 이들 및 다른 실시예에서, 상술한 신호는 차등 신호쌍 중 하나일 수 있다. 이들 및 다른 실시예에서, 제 1 회로(120)는 FT 체배회로를 포함할 수 있다. FT 체배회로는 입력 커패시턴스를 소정 주파수의 절반만큼 대략 감소시키는 회로일 수 있다. 대안으로 또는 추가로, 드라이버 회로(101)는 다양한 다른 패시브 또는 액티브 회로소자를 포함할 수 있다. 예컨대, 드라이버 회로(101)는 추가 커패시터, 저항기, 트랜지스터, 인덕터, 또는 다른 회로소자들을 포함할 수 있다. 대안으로 또는 추가로, 추가 회로들은 드라이버 회로(101)에 연결될 수 있다.
도 2는 본 명세서에 상술한 적어도 몇몇 실시예에 따라 배열된 드라이버 회로(201)를 포함한 또 다른 예시적인 회로(200)를 도시한 것이다. 드라이버 회로(201)는 제 1 회로(220), 2차 부하(212) 및 2차 구동회로(214)를 포함할 수 있는 제 2 회로(210), 액티브 디바이스(230), 지연회로(240), 제 1 프리/포스트 탭 회로(250), 제 2 프리/포스트 탭 회로(252), 입력노드(202), 출력노드(204), 및 중간노드(216)를 포함할 수 있으나, 이에 국한되지 않는다. 도 2에 도시된 바와 같이, 출력노드(204)는 전기리드(206)에 의해 부하(260)에 연결되도록 구성될 수 있다. 리드(206)는 PCB 트레이스 또는 어떤 다른 타입의 전기리드 및/또는 전기 커넥터 및/또는 출력노드(204)와 부하(260)를 연결하는 어떤 조합일 수 있다.
입력노드(202)는 2차 구동회로(214)와 지연회로(240)에 연결될 수 있다. 지연회로(240)는 제 1 회로(220)에 연결될 수 있다. 제 1 회로(220)와 액티브 디바이스(230)는 둘 다 출력노드(204)에 연결될 수 있다. 2차 구동회로(214), 2차 부하(212) 및 액티브 디바이스(230)는 중간 노드(216)에 의해 연결될 수 있다. 2차 부하(212) 및 액티브 디바이스(230)는 VDD에 연결될 수 있다. 제 1 프리/포스트 탭 회로(250)는 중간노드(216)에 연결될 수 있고 제 2 프리/포스트 탭 회로(252)는 출력노드(204)에 연결될 수 있다. 몇몇 실시예에서, 회로(200)는 제 2 프리/포스트 탭 회로(252)를 포함할 수 없다. 이들 및 다른 실시예에서, 제 1 프리/포스트 탭 회로(250)는 중간노드(216) 및 출력노드(204) 둘 다에 연결될 수 있다. 대안으로 또는 추가로, 회로(200)는 중간노드(216) 및/또는 출력노드(204)에 연결된 다수의 프리/포스트 탭 회로들을 포함할 수 있다.
입력노드(202), 출력노드(204), 제 1 회로(220) 및 부하(260)는 아마도 도 1의 입력노느(102), 출력노드(104), 제 1 회로(110) 및 부하(160) 각각과 유사하고/유사하거나 일치할 수 있다.
출력노드(202)는 고속 또는 저속 신호 또는 차등 신호쌍과 같은 신호를 수신하고 상기 신호를 지연회로(240) 및 2차 구동회로(214)로 전달하도록 구성될 수 있다. 출력노드(204)는 제 1 회로(220)로부터 신호를 수신하고 상기 신호를 부하(260)로 전송하도록 구성될 수 있다.
제 1 회로(220)는 지연회로(240)로부터 신호를 수신할 수 있고 출력노드(204)에 의해 부하(260)로 신호를 보내도록 구성될 수 있다. 제 1 회로(220)는 또한 신호가 출력노드(204)에 보내짐에 따라 신호의 전류 및/또는 전압을 높일 수 있다.
제 2 회로(210)는 입력노드(202)로부터 신호를 수신하고 출력노드(204)에서 신호의 전압 레벨과 대략 같은 전압 레벨의 신호로 액티브 디바이스(230)를 중간노드(216)에서 구동시키도록 수 있다. 특히, 2차 구동회로(214)는 입력노드(202)로부터 신호를 수신할 수 있고, 액티브 디바이스(230)와 2차 부하(212)를 구동시킬 수 있다. 2차 부하(212)는 부하(260)의 임피던스에 해당하는 임피던스를 가질 수 있다. 그 결과, 2차 부하(212)를 구동시키는 2차 구동회로(214)에 의해 발생된 신호의 전압은 대략 부하(260)를 구동시키는 제 1 회로(220)로 인해 발생한 출력노드(204) 상의 신호의 전압과 대략 같을 수 있다.
2차 부하(212)의 임피던스는 2차 구동회로(214)의 구동전류와 제 1 회로(220)의 구동전류 간의 상관관계를 기초로 한 부하(260)의 임피던스에 해당할 수 있다. 2차 구동회로(214)의 구동전류는 제 1 회로(220)의 구동전류의 분수일 수 있다. 예컨대, 2차 구동회로(214)의 구동전류는 제 1 구동회로(220)의 구동전류의 1/2, 1/3, 1/4, 1/5, 1/6 또는 그 미만일 수 있다. 2차 구동회로(214)의 구동전류가 제 1 회로(220)의 구동전류 미만인 출력노드(206) 상의 신호 전압에 근사한 신호 전압을 중간노드(216) 상에 발생하기 위해, 2차 부하(212)의 임피던스는 부하(260)보다 더 클 수 있다. 특히, 2차 부하(212)의 임피던스는 2차 구동회로(214)의 구동전류와 제 1 회로(220)의 구동전류 간의 비율의 역수를 기초로 부하(260)의 임피던스와 관련 있을 수 있다. 예컨대, 2차 구동회로(214)의 구동전류가 1mA이고 제 1 회로(220)의 구동전류가 1/5의 비율을 주기 위해 5mA이며, 부하(260)의 임피던스가 50옴이면, 2차 부하(212)의 임피던스는 부하(260)의 임피던스의 1/5의 역수 또는 5배일 수 있어, 250옴이 된다.
도 1을 참조로 상술한 바와 같이, 공지의 드라이버 회로들은 부하가 필요한 전류를 받도록 부하에 필요한 전류의 2배를 제공할 수 있다. 예컨대, 1V 전압에 10mA 전류를 갖는 신호를 부하에 제공하기 위해 공지의 드라이버 회로는 20mA의 전류를 제공하는 것을 필요로 할 수 있다. 그 결과, 공지의 드라이버 회로는 20mW의 전력을 소비할 수 있다. 반대로, 몇몇 실시예에서, 2차 구동회로(214)가 제 1 회로(220)의 구동전류의 1/5의 구동전류를 갖는다고 가정하면, 드라이버 회로(201)는 중간노드(216)와 출력노드(204)에서 1볼트의 신호전압을 기초로 12mW의 전력을 이용할 수 있고, 제 1 회로(220)는 10mA의 전류를 제공하며 2차 구동회로(214)는 2mA의 전류를 제공한다. 그 결과, 이들 및 다른 실시예에서, 공지의 드라이버 회로는 드라이버 회로(201)보다 66% 더 많은 전력을 사용할 수 있다.
드라이버 회로(201)에서 다른 노드들에 비해, 2차 부하(212)의 상대적으로 더 큰 임피던스로 인해, 제 2 회로(210)의 대역폭은 드라이버 회로(201)의 다른 부분들보다 더 느릴 수 있고 드라이버 회로(201)의 대역폭을 제한할 수 있다. 감소된 대역폭을 보상하기 위해, 2차 부하(212)와 이에 따라 드라이버 회로(201)의 대역폭을 늘리도록 소정의 주파수에서 유도성 피킹(peaking)을 제공하기에 적절한 크기로 된 하나 이상의 인덕터를 2차 부하(212)가 포함할 수 있다.
2차 구동회로(214)를 가로지르기 위해 입력노드(202)에 수신된 신호에 대해, 2차 부하(212) 및 액티브 디바이스(230)는 단지 제 1 회로(220)를 가로지르기 위한 신호보다 시간이 더 많이 들 수 있다. 요컨대, 제 2 회로(210)를 통과한 신호 경로는 제 1 회로(220)를 통과한 신호 경로보다 더 길 수 있다. 그 결과, 로우 레벨 및 하위 레벨 간에 신호가 전이되면, 시간 주기 동안 중간노드(216)와 출력노드(204)에서 전압이 등가가 아닐 수 있어 부하(260)에서 신호의 강도 및/또는 진폭이 줄어들고/줄어들거나 신호가 왜곡되어, 부하(260)에서 신호수신 에러가 야기될 수 있다. 제 2 회로(210)와 제 1 회로(220)를 통과하는 신호경로길이의 차이를 보상하기 위해, 지연회로(240)가 이용될 수 있다.
지연회로(240)는 입력노드(202)로부터 신호를 수신하고 제 1 회로(220)로 신호를 전송하기 전에 신호를 지연시키도록 구성될 수 있다. 지연회로(240)는 신호를 지연시킬 수 있어 제 1 회로(220) 및 제 2 회로(210)를 지나는 입력노드(202)와 출력노드(204) 간의 신호경로가 대략 같고/같거나 2개의 경로들 간의 경로지연의 차이가 줄어들거나 최소화된다. 몇몇 실시예에서, 지연회로(240)는 신호를 증폭하도록 구성될 수 있다. 예컨대, 지연회로(240)는 제 1 회로(220)로 신호를 전송하기 전에 신호를 증폭시키기 위해 사용되는 사전구동회로로 구성될 수 있다. 몇몇 실시예에서, 제 1 회로(220)에 의해 출력노드(204)로 제공된 전류를 줄임으로써, 사전구동회로에 의해 1차회로(220)로 제공된 전류도 또한 줄어들 수 있어 드라이버 회로(201)의 전력소비가 더 줄어들게 된다.
제 1 프리/포스트 탭 회로(250)는 프리 커서 신호 및/또는 포스트 커서 신호를 중간노드(216)로 보내도록 구성될 수 있다. 프리 커서 신호 및 포스트 커서 신호는 출력노드(204)에 보내지는 신호의 변형된 형태일 수 있다. 특히, 프리 커서 신호는 제 2 및 제 1 회로(210,220)에 의해 아직 보내지지 않은 신호에 해당하는 신호일 수 있다. 포스트 커서 신호는 제 1 및 제 2 회로(210,220)에 의해 보내졌거나 현재 보내지고 있는 신호에 해당하는 신호일 수 있다. 몇몇 실시예에서, 프리 및/또는 포스트 커서 신호는 제 1 및 제 2 회로(210,220)에 의해 보내진 신호의 시간변위된 형태일 수 있다. 이들 및 다른 실시예에서, 프리 및/또는 포스트 커서 신호는 출력노드(204)로부터 부하(260)로 전송된 신호를 형성하기 위해 신호의 스케일 형태인 파장모양의 신호로 사용될 수 있다. 프리 및/또는 포스트 커서 신호는 신호가 출력노드(204)로부터 부하(260)로 전송됨에 따른 신호 손실을 보상하도록 보조할 수 있다.
제 2 프리/포스트 커서 탭 회로(252)는 프리 커서 신호 및/또는 포스트 커서 신호를 출력노드(204)로 보내도록 구성될 수 있다. 도시된 실시예에서, 드라이버 회로(201)는 제 1 및 제 2 프리/포스트 탭 회로(250,252) 둘 다를 포함한다. 이들 및 다른 실시예에서, 제 1 및 제 2 프리/포스트 탭 회로(250,252)는 유사한 프리 및 포스트 커서 신호를 동시에 전송할 수 있어 중간노드(216)에서 전압레벨이 출력노드(204)에서 전압레벨에 근사할 수 있다. 대안으로 또는 추가로, 드라이버 회로(201)는 제 1 또는 제 2 프리/포스트 탭 회로(250,252) 중 하나만을 포함할 수 있거나, 드라이버 회로(201)로부터 제 1 또는 제 2 프리/포스트 탭 회로(250,252) 둘 다가 함께 생략될 수 있다.
몇몇 실시예에서, 중간노드(216)에서 제 1 프리/포스트 탭 회로(250)를 포함함으로써 드라이버 회로(201)에 의해 전력소비가 감소될 수 있다. 감소된 전력소비는 출력노드(206)에 도달하기 전에 2차 부하(212)에 의해 증폭된 제 1 프리/포스트 탭 회로(250)로부터의 신호 때문일 수 있다. 제 1 프리/포스트 탭 회로(250)로부터의 신호가 증폭되기 때문에, 제 1 프리/포스트 탭 회로(250)에 의해 발생된 신호는 출력노드(206)에 신호가 출력된 경우보다 더 적을 수 있다. 더 적은 신호를 발생함으로써 전력이 덜 소비될 수 있고 드라이버 회로(201)의 전력소비가 감소될 수 있다.
제 1 회로(220) 및 제 2 회로(210)는 다양한 회로소자들을 포함할 수 있다. 예컨대, 1차회로(220)는 출력노드(204)에 신호를 보내기 위한 임의의 다양한 타입의 하나 이상의 트랜지스터를 포함할 수 있다. 대안으로 또는 추가로, 제 2 회로(210)는 중간노드(216)에 신호를 보내기 위한 임의의 다양한 타입의 하나 이상의 트랜지스터를 포함할 수 있다.
몇몇 실시예에서, 드라이버 회로(201)는 다른 신호 쌍을 보내도록 구성될 수 있다. 이들 및 다른 실시예에서, 상술한 신호는 차등 신호 쌍 중 하나일 수 있다. 이들 및 다른 실시예에서, 제 1 회로(220)는 FT 체배회로를 포함할 수 있다. 대안으로 또는 추가로, 도시된 바와 같이 드라이버 회로(201)는 다양한 다른 패시브 또는 액티브 회로소자들을 포함할 수 있다. 예컨대, 드라이버 회로(201)는 다양한 추가 커패시터, 트랜지스터, 인덕터 또는 다른 회로소자들을 포함할 수 있다. 대안으로 또는 추가로, 입력노드(202)에 수신된 신호를 조절하도록 구성된 추가 회로들이 드라이버 회로(201)에 연결될 수 있다.
도 3은 본 명세서에 기술된 적어도 몇몇 실시예에 따라 배열된 예시적인 드라이버 회로(300)를 도시한 것이다. 드라이버 회로(300)는 제 1 회로(320), 제 2 회로(310), 액티브 디바이스(330), 지연회로(340), 입력노드(302), 출력노드(304), 및 중간노드(316)를 포함할 수 있으나, 이에 국한되지 않는다.
제 2 회로(310)는 트랜지스터(312,319)에 연결될 수 있다. 트랜지스터(312)의 게이터는 입력노드(302)에 연결될 수 있고, 트랜지스터(312)의 소스는 전류소스(314)에 연결될 수 있으며, 트랜지스터(312)의 드레인은 트랜지스터(319)의 소스에 연결될 수 있다. 트랜지스터(319)의 게이트는 몇몇 실시예에서 접지될 수 있는 바이어스 전압(VB)에 연결될 수 있다. 트랜지스터(319)의 드레인은 중간노드(316)에 연결될 수 있다. 트랜지스터(312,319)는 캐소드 타입의 증폭기 수단으로 구성될 수 있다. 예컨대, 트랜지스터(312,319)는 규정된 캐소드 또는 임의의 다른 타입의 캐소드 타입 증폭기 수단으로 구성될 수 있다.
몇몇 실시예에서, 입력부(302)에서 수신된 신호의 파형을 형상하기 위해 형상 신호를 만드는 파형 형상의 회로가 트랜지스터(319)의 소스 및 트랜지스터(312)의 드레인에 연결될 수 있다. 트랜지스터(319)의 소스와 트랜지스터(312)의 드레인에 파형 형상의 회로를 제공함으로써, 형상 신호 및 입력부(302)에 수신된 신호의 합이 트랜지스터(319)의 소스와 트랜지스터(312)의 드레인에서 수행될 수 있다. 트랜지스터(319)의 소스와 트랜지스터(312)의 드레인에서의 임피던스는 드라이버 회로(300)의 다른 부분들보다 더 낮을 수 있다. 그 결과, 형상 신호 및 트랜지스터(319)의 소스와 트랜지스터(312)의 드레인에서 입력부(302)에 수신된 신호를 합함으로써 드라이버 회로(300)의 대역폭이 향상될 수 있다. 대안으로 또는 추가로, 형상 신호 및 트랜지스터(319)의 소스와 트랜지스터(312)의 드레인에서 입력부(302)에 수신된 신호를 합함으로써 드라이버 회로(300)의 전력소비가 감소될 수 있다. 몇몇 실시예에서, 파형 형상 회로는 도 2의 프리 및/또는 포스트 탭 회로(250,252)와 같은 프리 및/또는 포스트 탭 회로일 수 있다.
제 2 회로(310)는 중간노드(316)에 연결된 저항기(317) 및 VDD와 저항기(317) 간에 연결된 인덕터(318)를 포함할 수 있다.
제 1 회로(320)는 트랜지스터의 게이트가 지연회로(340)에 연결되고, 트랜지스터(322)의 소스가 전류 소스(324)에 연결되며, 트랜지스터(324)의 드레인이 출력노드(304)에 연결된 트랜지스터(322)를 포함할 수 있다. 액티브 디바이스(330)는 트랜지스터(332)를 포함할 수 있고, 트랜지스터(332)의 게이트는 중간노드(316)에 연결되고, 트랜지스터(332)의 소스는 출력노드(304)에 연결되며, 트랜지스터(332)의 드레인은 VDD에 연결된다. 몇몇 실시예에서, 트랜지스터(332)의 소스와 출력노드(304) 사이에 저항기 및/또는 인덕터가 배치될 수 있다. 저항기 및/또는 인덕터의 값은 출력노드(304)에서 출력 임피던스를 조절하는데 사용될 수 있어 출력 임피던스는 전송라인 또는 출력노드(304)에 연결된 다른 회로의 입력 임피던스와 근사해진다.
지연회로(340)는 출력노드(302)에 연결될 수 있고 트랜지스터, 전류소스, 증폭기, 커패시터, 저항기 및/또는 인덕터와 같은 다양한 액티브 및 패시브 회로소자들을 포함할 수 있으나 이에 국한되지 않는다.
입력노드(302), 출력노드(304), 제 1 회로(320), 제 2 회로(310), 및 지연회로(340)는 도 2의 입력노드(202), 출력노드(204), 제 1 회로(210), 제 2 회로(220), 및 지연회로(240)와 각각 유사 및/또는 일치할 수 있다.
입력노드(302)에 수신된 신호는 지연회로(340)를 통과할 수 있고 제 1 회로(320)의 트랜지스터(322)에 의해 증폭될 수 있고, 트랜지스터(322)에 의해 제 1 전압으로 출력노드(304)에 보내질 수 있다. 입력노드(302)에 수신된 신호는 또한 제 2 회로(310)의 트랜지스터(312,319)에 의해 증폭될 수 있고, 트랜지스터(312,319)에 의해 중간노드(316)로 보내질 수 있다. 신호는 또한 저항기(317)를 지나 출력노드(304) 상에 제 1 전압과 근사한 제 2 전압을 중간노드(316)에서 발생할 수 있는 부하(미도시)에 보내질 수 있다. 제 2 전압이 제 1 전압과 유사하기 때문에, 제 1 회로(320)에 의해 소스 및/또는 싱크된 대부분 또는 거의 모든 전류(Ia)가 출력노드(304)에 연결될 수 있다. 제 2 회로(310)에 의해 소스 및/또는 싱크된 전류(Ib)는 Ia의 분수일 수 있다. 그 결과, 드라이버 회로(300)는 도 1 및 도 2를 참조로 논의된 바와 같이 출력노드 상에 전류의 대략 1/2만을 부하로 보내는 공지의 드라이버들에 비해 전력소비를 줄일 수 있었다.
인덕터(318)는 드라이버 회로(300)의 대역폭을 넓히기 위해 소정의 주파수들로 유도성 피킹을 발생하도록 선택될 수 있다. 몇몇 실시예에서, 인덕터(318)는 드라이버 회로(300)로부터 생략될 수 있다. 몇몇 실시예에서, 제 2 디바이스(310)는 트랜지시터(319)를 포함하지 않을 수 있다.
도 4는 본 명세서에 기술된 적어도 몇몇 실시예에 따라 배열된 또 다른 예시적인 드라이버 회로(400)를 도시한 것이다. 드라이버 회로(400)는 제 1 회로(420), 제 2 회로(410), 액티브 디바이스(430), 지연회로(440), 입력노드(402), 출력노드(404), 및 중간노드(416)를 포함할 수 있으나 이에 국한되지 않는다.
드라이버 회로(400)는 드라이버 회로(300)와 유사할 수 있으나, 차동 신호를 보내도록 구성될 수 있다. 보다 더 상세하게, 입력노드(402)는 입력노드(A) 및 입력노드(B)를 포함할 수 있다. 출력노드(404)는 출력노드(A) 및 출력노드(B)를 포함할 수 있다. 중간노드(416)는 중간노드(A)와 중간노드(B)를 포함할 수 있다. 드라이버 회로(400)는 입력노드(A)에 차동 신호쌍 중 제 1 신호를 수신하고, 중간노드(A)를 통해 제 1 신호를 보내고, 출력노드(A)에 제 1 신호를 출력하도록 구성될 수 있다. 드라이버 회로(400)는 또한 입력노드(B)에 차동 신호쌍 중 제 2 신호를 수신하고, 중간노드(B)를 통해 제 2 신호를 보내고, 출력노드(B)에 제 2 신호를 출력하도록 구성될 수 있다.
입력노드(402), 출력노드(404), 제 1 회로(420), 제 2 회로(410), 및 지연회로(440)는 도 2의 입력노드(202), 출력노드(204), 제 1 회로(210), 제 2 회로(220), 및 지연회로(240) 각각에 유사 및/또는 일치할 수 있다.
제 2 회로(410)는 입력부(A)와 드라이버 회로(400)의 중간노드(A) 사이에 연결된 제 1 부를 포함할 수 있다. 제 1 부는 트랜지스터(419)를 포함할 수 있고, 트랜지스터(419)의 게이트는 입력노드(A)에 연결되고, 트랜지스터(419)의 소스는 전류 소스(415)에 연결되며, 트랜지스터(419)의 드레인은 중간노드(A)에 연결된다. 제 2 회로(410)의 제 1 부는 또한 중간노드(A)에 연결된 저항기(417) 및 VDD와 저항기(417) 사이에 연결된 인덕터(418)를 포함할 수 있다.
제 2 회로(410)는 또한 드라이버 회로(400)의 입력부(B)와 중간노드(B) 사이에 연결된 제 2 부를 포함할 수 있다. 제 2 부는 트랜지스터(411)를 포함할 수 있고, 트랜지스터(411)의 게이트는 입력노드(B)에 연결되고, 트랜지스터(411)의 소스는 전류 소스(414)에 연결되며, 트랜지스터(411)의 드레인은 중간노드(B)에 연결된다. 트랜지스터(411)의 소스는 트랜지스터(419)의 소스에 또한 연결될 수 있다. 제 2 회로(410)의 제 2 부는 또한 중간노드(B)에 연결된 저항기(412) 및 VDD와 저항기(412) 사이에 연결된 인덕터(413)를 포함할 수 있다.
제 1 회로(420)는 FT 체배회로를 포함할 수 있고, 지연회로(430)로부터 차동 신호쌍을 수신할 수 있다. 제 1 회로(420)는 트랜지스터(424,423,422,421), 전류 소스(425,426) 및 저항기(427,428)를 포함할 수 있다. 트랜지스터(424)의 게이트는 지연회로(440)의 노드에 연결될 수 있어 입력노드(A)에서 수신된 차동 신호쌍 중 제 1 신호를 수신한다. 트랜지스터(424)의 소스는 트랜지스터(423)의 소스 및 전류소스(426)에 연결될 수 있다. 트랜지스터(424)의 드레인은 출력노드(A) 및 트랜지스터(422)의 드레인에 연결될 수 있다.
트랜지스터(421)의 게이트는 지연회로(440)의 노드에 연결될 수 있어 입력노드(B)에 수신된 차동 신호쌍 중 제 2 신호를 수신한다. 트랜지스터(421)의 소스는 트랜지스터(422)의 소스 및 전류소스(425)에 연결될 수 있다. 트랜지스터(421)의 드레인은 출력노드(B) 및 트랜지스터(423)의 드레인에 연결될 수 있다. 트랜지스터(422,423)의 게이트는 저항기(428,427)를 연결한 노드에 연결될 수 있다. 트랜지스터(422,423)의 게이트에 연결되지 않은 저항기(428)의 노드는 트랜지스터(421)의 게이트에 연결될 수 있다. 트랜지스터(422,423)의 게이트에 연결되지 않은 저항기(427)의 노드는 트랜지스터(424)의 게이트에 연결될 수 있다.
액티브 디바이스(430)는 중간노드(A)와 출력노드(A) 사이에 연결된 트랜지스터(434)를 포함할 수 있다. 트랜지스터(434)의 게이트는 중간노드(A)에 연결될 수 있고, 트랜지스터(434)의 소스는 출력노드(A)에 연결될 수 있으며, 트랜지스터(434)의 드레인은 VDD에 연결될 수 있다. 몇몇 실시예에서, 저항기 및/또는 인덕터는 저항기(434)의 소스 및 출력노드(A) 사이에 배치될 수 있다. 저항기 및/또는 인덕터의 값은 출력 임피던스가 전송라인 또는 출력노드(A)에 연결된 다른 회로의 입력 임피던스에 근사하도록 출력노드(A)에서 출력 임피던스를 조절하는데 사용될 수 있다.
액티브 디바이스(430)는 또한 중간노드(B)와 출력노드(B) 사이에 연결된 트랜지스터(432)를 포함할 수 있다. 트랜지스터(432)의 게이트는 중간노드(B)에 연결될 수 있고, 트랜지스터(432)의 소스는 출력노드(B)에 연결될 수 있으며, 트랜지스터(432)의 드레인은 VDD에 연결될 수 있다. 몇몇 실시예에서, 저항기 및/또는 인덕터는 저항기(432)의 소스 및 출력노드(B) 사이에 배치될 수 있다. 저항기 및/또는 인덕터의 값은 출력 임피던스가 전송라인 또는 출력노드(B)에 연결된 다른 회로의 입력 임피던스에 근사하도록 출력노드(B)에서 출력 임피던스를 조절하는데 사용될 수 있다.
지연회로(440)는 입력노드(402)와 제 1 회로(420)에 연결될 수 있다. 지연회로(440)는 제 1 및 제 2 신호를 지연시키도록 구성된 다른 것들 중에서 트랜지스터, 전류소스, 증폭기, 커패시터, 저항기, 인덕터와 같은 다양한 액티브 및 패시브 회로소자들을 포함할 수 있다. 지연회로(440)는 제 1 회로(420)에 대한 프리 드라이버로서 동작하도록 또한 구성될 수 있고, 제 1 및 제 2 신호를 증폭시킬 수 있다.
차동 신호쌍의 제 1 신호는 입력노드(A)에 수신될 수 있고 지연회로(440)를 지날 수 있으며 트랜지스터(424)에 의해 증폭될 수 있고, 제 1 전압으로 상기 트랜지스터(424)에 의해 출력노드(A)에 보내질 수 있다. 입력노드(A)에 수신된 제 1 신호도 또한 트랜지스터(419)에 의해 증폭될 수 있고 상기 트랜지스터(419)에 의해 중간노드(A)로 보내질 수 있다. 제 1 신호는 또한 저항기(417)를 지나 출력노드(A)에서 제 1 전압에 근사한 제 2 전압을 중간노드(A)에서 발생할 수 있다. 제 2 전압이 제 1 전압과 근사하기 때문에, 제 1 회로(420)의 일부분에 의해 소싱 및/또는 싱킹되는 대부분 또는 거의 모든 전류(Ic)가 출력노드(A)에 연결될 수 있는 (미도시된) 부하로 보내질 수 있다. 제 2 회로(410)의 제 1 부분에 의해 소싱 및/또는 싱킹되는 전류(Id)는 Ic의 분수일 수 있다.
다른 신호쌍의 제 2 신호가 입력노드(B)에 수신될 수 있고, 지연회로(440)를 지날 수 있으며 트랜지스터(421)에 의해 증폭될 수 있고, 임계전압으로 상기 트랜지스터(421)에 의해 출력노드(B)에 보내질 수 있다. 입력노드(B)에 수신된 제 2 신호는 또한 트랜지스터(411)에 의해 증폭될 수 있고 트랜지스터(411)에 의해 중간노드(B)로 보내질 수 있다. 제 2 신호는 또한 저항기(412)를 지나 출력노드(B)에서 제 3 전압에 근사한 제 4 전압을 중간노드(B)에서 발생할 수 있다. 제 4 전압이 제 3 전압과 근사하기 때문에, 제 1 회로(420)의 일부분에 의해 소싱 및/또는 싱킹되는 대부분 또는 거의 모든 전류(Ia)가 출력노드(B)에 연결될 수 있는 (미도시된) 부하로 보내질 수 있다. 제 2 회로(410)의 제 1 부분에 의해 소싱 및/또는 싱킹되는 전류(Ib)는 Ia의 분수일 수 있다.
대부분 또는 거의 모든 전류(Ia 및 Ic)가 부하로 보내지고 전류(Ib 및 Id)는 각각 전류(Ia 및 Ic)의 분수이기 때문에, 드라이버 회로(400)는 도 1 및 도 2를 참조로 논의된 바와 같이 출력노드 상에 대략 전류의 1/2을 부하로 보내는 공지의 드라이버에 비해 전력소비가 절감될 수 있다.
인덕터(413,418)는 드라이버 회로(400)의 대역폭을 넓히기 위해 소정의 주파수에서 유도 피킹을 발생하도록 선택될 수 있다. 선택적으로, 드라이버 회로(400)는 인덕터(413,418)를 생략할 수 있다. 몇몇 실시예에서, 제 2 디바이스(410)는 캐소드 타입의 증폭기를 형성하는 트랜지스터(411) 및 중간노드(B) 사이에 트랜지스터를 포함할 수 있다. 디바이스(410)는 또한 캐소드 타입의 증폭기를 형성하는 트랜지스터(419)와 중간노드(A) 사이에 트랜지스터를 포함할 수 있다. 추가 트랜지스터들은 도 3의 트랜지스터(319)와 유사할 수 있다. 도 5는 본 명세서에 기술된 적어도 몇몇 실시예에 따라 배열된 전기신호 드라이버의 전력소비를 절감하는 예시적인 방법의 흐름도이다. 상기 방법(500)은 도 3의 드라이버 회로(300)와 같이, 몇몇 실시예에서, 드라이버 회로에 의해, 실행될 수 있다. 별개의 블록으로 도시되어 있으나, 소정의 실행에 따라, 다양한 블록들이 추가 블록들로 나누어질 수 있거나, 몇개의 블록들로 조합될 수 있거나 제거될 수 있다.
상기 방법(500)은 드라이버의 입력노드에서 신호가 수신될 수 있는 블록(502)에서 시작할 수 있다.
블록(504)에서, 드라이버의 출력노드 상의 신호는 제 1 전압으로 구동될 수 있다. 출력노드는 부하에 연결될 수 있다.
블록(506)에서, 드라이버 내의 중간노드에서 제 1 전압과 대략 같은 제 2 전압이 발생될 수 있다. 중간노드는 트랜지스터에 의해 출력노드에 연결될 수 있다. 몇몇 실시예에서, 제 2 전압은 2차 부하를 구동시킴으로써 발생될 수 있다.
몇몇 실시예에서, 2차 부하를 구동시키는 중간전류와 부하를 구동시키는 출력전류 간의 제 1 비(比)와 부하의 임피던스와 2차 부하의 임피던스 간의 제 2 비는 실질적으로 같을 수 있다.
당업자는 본 명세서에 개시된 이런 및 다른 프로세스와 방법들에 대해, 상기 프로세스 및 방법들로 수행된 기능들이 다른 순서로 실행될 수 있음을 알 것이다. 더욱이, 요약된 단계들 및 동작들은 단지 예로서 제공되어 있고, 단계 및 동작들 중 일부는 개시된 실시예의 본질로부터 벗어남이 없이 선택적이거나, 몇몇 단계 및 동작들로 조합되거나, 추가 단계 및 동작들로 확장될 수 있다.
예컨대, 방법(500)은 중간노드에서 프리 커서 신호 또는 포스트 커서 신호를 도입하는 단계를 더 포함할 수 있다. 상기 방법(500)은 드라이버의 출력노드에 신호를 보내기 전에 신호를 지연시키는 단계를 더 포함할 수 있다.
도 6은 본 명세서에 기술된 적어도 몇몇 실시예에 따라 배열된 또 다른 예시적인 드라이버 회로(600)를 도시한 것이다. 드라이버 회로(600)는 어떤 방식에 있어 도 4의 드라이버 회로(400)와 유사하고 추가로 프리 탭 회로(680) 및 제 2 프리 탭 회로(690)를 포함한다.
프리 탭 회로(680)는 중간노드(416)에 연결될 수 있고 프리 탭 회로(680)에 가해진 프리 커서 신호를 기초로 중간노드(416)에서 전류를 합하도록 구성될 수 있다. 프리 커서 신호는 제 1 및 제 2 회로(420,410)에 의해 보내진 신호의 시간변이된 형태일 수 있다. 특히, 프리 커서 신호는 제 1 및 제 2 회로(420,410)에 의해 보내진 신호의 초기 형태일 수 있다. 이들 및 다른 실시예에서, 프리 커서 신호는 차동 신호쌍일 수 있다. 입력부(A) 상의 신호와 일치하는 차동 신호쌍의 제 1 신호는 프리 탭 회로(680)의 프리 탭 노드(A)에 입력될 수 있다. 입력부(B) 상의 신호와 일치하는 차동 신호쌍의 제 2 신호는 프리 탭 회로(680)의 프리 탭 노드(B)에 입력될 수 있다.
프리 커서 신호는 출력노드(404)로부터 부하로 전송된 신호를 형성하기 위해 파형 신호로 사용될 수 있다. 프리 커서 신호는 신호가 출력노드(404)로부터 부하로 전송됨에 따라 신호 손실 또는 기타 손실들을 보상하도록 도울 수 있다. 프리 커서 신호가 프리 탭 커서(680)에 가해지면, 중간노드(416)에서 합해진 전류는 중간노드(416)에서 총 전류를 줄이거나 중간노드(416)에서 총 전류를 늘릴 수 있다. 대안으로 또는 추가로, 프리 커서 신호를 프리 탭 회로(680)에 가함으로써 중간노드(416)에서 전압이 늘어날 수 있다.
신호의 이득에 있어 변화 같이 출력노드(404) 상에 출력되는 신호에 변화를 이루기 위해 중간노드(416)에서 프리 커서 신호를 가함으로써, 프리 커서 신호가 출력노드(404)에만 가해졌다면, 프리 커서 신호는 전력을 덜 소비할 수 있다. 중간노드(416)에 가해진 프리 커서 신호의 전력 감소는 제 1 회로(420)의 구동전류에 대한 제 2 회로(410)의 구동전류의 비에 해당할 수 있다. 예컨대, 제 2 회로(410)의 구동전류가 제 1 회로(420)의 구동전류의 1/4라고 가정하면, 출력노드(404)에서 1V의 신호 레벨에서 20mA의 구동전류를 얻기 위해, 제 2 회로(410)는 5mA의 구동전류를 가질 수 있어, 드라이버 회로(600)는 25mW를 소비하게 된다.
출력노드(404)에서 전압의 피크 대 피크 레벨을 불변으로 하고 게인 부스트가 없을 경우 전압의 피크 대 피크 레벨과 같게 유지하면서 출력노드(404)에서 신호의 고주파수로 6dB의 게인 부스트(gain boost)를 야기하기 위해, 프리 탭 회로(680)는 2.5mA의 변조 전류를 이용한다. 프리 탭 회로(680)는 중간노드에서 전류가 2.5mA이도록 상기 프리 탭 회로(680)의 전류가 제 2 회로(410)의 5mA 전류로부터 감해지는 식으로 본래 신호의 시간변위된 형태로 구동될 수 있다. 제 2 회로(410)의 전류로부터 감해짐으로써, 제 1 회로(420)가 계속 20mA를 보내더라도, 출력노드(404) 상의 전압이 중간노드에서의 전류의 4배인 전류, 즉, 10mA 만큼 변조되었다면, 출력노드(404) 상의 전압이 줄어들도록 중간노드에서 전압이 변하며, 이는 순간적으로 발생할 수 있다. 출력노드(404)에서 전압의 변화는, 제 1 회로(420)가 계속 20mA를 보내더라도, 제 1 회로(420)와 제 2 회로(410)의 전류 간의 1/4 비를 기초로 한다. 이 감소는 입력노드(402)에서 보내는 신호가 프리 A 및 프리 B 노드들에 보내지는 신호와 반대일 때에만 발생한다. 입력노드(402)에 보내는 신호가 프리 A 및 프리 B 노드들에 보내지는 신호와 같을 경우, 제 2 회로(410) 및 프리 탭 회로(680)으로부터 전류들이 추가되고 순 효과는 노드(404)에서 전압변화가 전혀 관찰되지 않는다는 것이다. 이로써 프리 커서 신호들이 중간노드(416)에 가해질 경우 출력노드(404) 상의 신호에 대한 고주파 이득에 있어 변화는 6dB이 된다.
그 결과, 드라이버 회로(600)에 의한 총 전류 사용은 제 1 회로(420)에 의해 20mA, 제 2 회로에 의해 5mA, 및 프리 탭 회로(680)에 대해 2.5mA이어서 27.5mA가 소비된다. 반대로, 프리 커서 신호를 출력노드(404)에만 가할 경우, 즉, 중간노드(404)에 프리 커서 신호를 가하거나 중간노드(404)에 합해지는 액티브 디바이스(430) 전의 노드에 가해지지 않을 경우, 드라이버 회로(600)는 출력노드(404)에서 고주파 이득에 있어 6dB 변화를 달성하는데 35mA를 소비하게 된다. 35mA는 출력노드에서 전류를 10mA 만큼 저하시켜야 하는 프리 탭 회로(680)로부터 나오며, 5mA의 총 사용에 대해, 10mA는 프리 탭 회로(680)에 의해 사용되고, 5mA는 제 2 회로(410)에 의해 사용되며, 20mA는 제 1 회로(420)에 의해 사용된다.
공지의 드라이버 회로의 전력사용과 도 6에 설명된 구성을 비교할 경우 심지어 더 큰 전력절감이 얻어진다. 상술한 바와 같이 공지의 회로에서, 1V의 신호레벨에서 20mA 신호를 발생하기 위해, 드라이버 회로는 40mA를 소비한다. 6dB의 고주파 부스팅 게인을 구현하기 위해, 프리 탭 회로는 10mA 전류를 저하시켜야 할 수 있으며, 이는 20mA를 사용할 수 있어 프리 커서 신호를 가하기 위해 공지의 드라이버 회로는 60mA를 소비하게 된다.
출력노드(404)와 중간노드(416)에서의 전압을 대략 동일하게 유지하기 위해, 프리 커서 신호가 또한 제 2 프리 탭 회로(690)에 의해 출력노드(404)에 가해질 수 있다. 제 2 프리 탭 회로(690)에 의해 프리 커서 신호를 출력노드(404)에 가함으로써 추가 전력이 소비될 수 있어 상술한 전력 절감을 저하시킬 수 있으나 공지의 회로에 또는 단지 출력 노드(404)에서 프리 커서 신호를 가하는 것에 비해 여전히 전력이 절감될 수 있다. 제 2 프리 탭 회로(690)에 의해 프리 커서 신호를 출력노드(404)에 가함으로써 출력노드(404)에 구동된 신호에서의 과도, 왜곡 또는 다른 사소한 변화와 같이 전력 사용의 증가를 상쇄하는 추가적 이점이 있을 수 있다.
제 1 프리 탭 회로(680)의 예가 도 6에 도시되어 있다. 제 1 프리 탭 회로(680)는 트랜지스터(682,684) 및 전류 소스(686)를 포함한다. 트랜지스터(682)의 게이트는 프리 탭 노드(B)(도 6에서 "프리 B")에 연결될 수 있다. 트랜지스터(682)의 드레인은 중간노드(B)에 연결될 수 있고, 트랜지스터(682)의 소스는 전류 소스(686)에 연결될 수 있다. 트랜지스터(684)의 게이트는 프리 탭 노드(A)(도 6에서 "프리 A")에 연결될 수 있다. 트랜지스터(684)의 드레인은 중간노드(A)에 연결될 수 있고, 트랜지스터(684)의 소스는 전류 소스(686)에 연결될 수 있다.
제 2 프리 탭 회로(690)의 예가 또한 도 6에 도시되어 있다. 제 2 프리 탭 회로(690)는 트랜지스터(692,694) 및 전류 소스(696)를 포함한다. 트랜지스터(692)의 게이트는 프리 탭 노드(B)에 연결될 수 있다. 트랜지스터(692)의 드레인은 출력노드(B)에 연결될 수 있고, 트랜지스터(692)의 소스는 전류 소스(696)에 연결될 수 있다. 트랜지스터(694)의 게이트는 프리 탭 노드(A)에 연결될 수 있다. 트랜지스터(694)의 드레인은 출력노드(A)에 연결될 수 있고, 트랜지스터(694)의 소스는 전류 소스(696)에 연결될 수 있다. 도 6에 도시된 구성과 다른 프리 탭 회로 구성이 사용될 수 있다.
도 7은 본 명세서에 기술된 적어도 몇몇 실시예에 따라 배열된 또 다른 예시적인 드라이버 회로(700)를 도시한 것이다. 드라이버 회로(700)는 도 4의 드라이버 회로(400)와 유사하나, 프리 탭 회로(780), 포스트 탭 회로(790), 및 제 2 회로(710)가 추가 트랜지스터(712 및 716)를 포함하는 것을 제외하고 도 4의 제 2 회로(410)와 유사한 제 2 회로(710)를 포함한다.
프리 탭 회로(780)는 신호가 액티브 디바이스(430)에 닿기 전에 상기 프리 탭 회로(780)에 가해진 프리 커서 신호가 제 2 회로(710)에 의해 보내진 신호에 합해지도록 제 2 회로(710)에 연결될 수 있다. 프리 커서 신호는 제 1 및 제 2 회로(420,710)에 의해 보내진 신호의 시간변위 형태일 수 있다. 특히, 프리 커서 신호는 제 1 및 제 2 회로(420,710)에 의해 보내진 신호의 초기 형태일 수 있다. 이들 및 다른 실시예에서, 프리 커서 신호는 차동 신호쌍일 수 있다. 입력부(A)상의 신호에 따라 차동 신호쌍의 제 1 신호가 프리 탭 회로(780)의 프리 탭 노드(A)(도 7의 "프리 A"))에 입력될 수 있다. 입력부(B)상의 신호에 해당하는 차동 신호쌍의 제 2 신호가 프리 탭 회로(780)의 프리 탭 노드(B)(도 7의 "프리 B"))에 입력될 수 있다.
포스트 탭 회로(790)는 신호가 액티브 디바이스(430)에 닿기 전에 상기 포스트 탭 회로(790)에 가해진 포스트 커서 신호가 제 2 회로(710)에 의해 보내진 신호에 합해지도록 제 2 회로(710)에 또한 연결될 수 있다. 포스트 커서 신호는 제 1 및 제 2 회로(420,710)에 의해 보내진 신호의 시간변위 형태일 수 있다. 특히, 포스트 커서 신호는 제 1 및 제 2 회로(420,710)에 의해 보내진 신호의 나중 형태일 수 있다. 이들 및 다른 실시예에서, 포스크 커서 신호는 차동 신호쌍일 수 있다. 입력부(A) 상의 신호에 해당하는 차동 신호쌍의 제 1 신호는 포스트 탭 회로(790)의 포스트 탭 노드(A)(도 7의 "포스트 A")에 입력될 수 있다. 입력부(B) 상의 신호에 해당하는 차동 신호쌍의 제 2 신호는 포스트 탭 회로(790)의 포스트 탭 노드(B)(도 7의 "포스트 B")에 입력될 수 있다.
프리 및 포스트 커서 신호는 출력노드(404)로부터 부하로 전송된 신호를 형성하도록 파형 신호로 사용될 수 있다. 프리 및 포스트 커서 신호는 출력노드(404)로부터 부하로 신호가 전송됨에 따라 신호 손실 또는 기타 손실을 보상하도록 도울 수 있다. 프리 및/또는 포스트 커서 신호가 구동회로(700)에 가해지면, 중간노드(416)에서 합해진 전류는 중간노드(416)에서 총 전류를 줄이거나 중간노드(416)에서 총 전류를 늘릴 수 있다. 대안으로 또는 추가로, 프리 및/또는 포스트 커서 신호를 구동회로(700)에 가함으로써 중간노드(416)에서 전압레벨이 증가될 수 있다.
도 6을 참조로 상술한 바와 같이, 프리 및/또는 포스트 커서 신호를 액티브 디바이스(430)에 닿기 전의 신호에 가함으로써 공지의 구동회로를 통해서 뿐만 아니라 출력노드(404)에서만 프리 및/또는 포스트 커서 신호를 가함으로써 전력이 절감된다. 구동회로(700)가 출력노드(404)에 프리 또는 포스트 커서 신호를 가하지 않으므로, 프리 또는 포스트 커서 신호가 도 6에 도시된 바와 같은 출력노드(404)에 가해지면 전력 절감이 더 커지는 것에 유의하라.
출력노드(404)에 프리 또는 포스트 커서 신호를 가하지 않은 결과, 중간노드(416)와 출력노드(404)에서의 전압은 프리 또는 포스트 커서 신호가 구동회로(700)에 가해질 경우 같거나 대략 같지 않게 된다. 이로 인해 프리 또는 포스트 커서 신호가 구동회로(700)에 가해지면 제 2 회로(710) 및 제 1 회로(420)의 구동전류들 간에 비가 감소될 수 있다. 구동전류의 비가 감소됨으로써 전압이 중간노드(416) 및 출력노드(404)에서 대략 같을 경우보다 출력노드(404)상에 신호를 보낼때 제 1 회로(420)에 의한 전력 사용이 더 많아 질 수 있다. 그러나, 구동회로들의 비의 감소로 인한 전력 사용 증가는 중간노드(416) 및 출력노드(404)에서 전압을 대략 같게 유지하기 위해 프리 또는 포스트 신호를 출력노드(404)에 보내는데 사용되는 전력보다 덜할 수 있어, 프리 또는 포스트 신호를 출력노드(404)로 보내지 않음으로 인해 순 전력이 절감된다.
상술한 바와 같이, 중간노드(416) 및 출력노드(404)에서 같지 않거나 대략 같지 않은 전압으로 인해 출력노드(404)에 보내진 신호에 있어 변화가 과도, 왜곡 또는 기타 사소할 수 있다. 그러나, 프리 및 포스트커서 신호가 구동회로(700)에 의해 보내지는 약간의 신호의 주기 중 분수 기간 동안에만 가해지기 때문에, 프리 및 포스트 커서 신호는 결정되지 않은 단지 과도전류로 보이고 출력노드(404)가 프리 및 포스트 커서 신호에 응답할 수 없을 정도로 충분히 빠르게 발생한다. 프리 및 포스트 커서 신호가 구동회로(700)에 가해지지 않을 경우, 구동회로(700)는 중간노드(414)와 출력노드(404)에서의 전압이 같거나 같지 않은 정상상태 응답에 도달해, 중간노드(414)와 출력노드(404)에서의 전압이 구동회로(700)의 정상상태 응답 동안 대략 같지 않을 경우에 비해 출력노드(404) 상의 신호에 대한 왜곡, 과도 및 기타 효과들이 줄어들게 동작된다.
상술한 바와 같이, 제 2 회로(710)는 트랜지스터(712,716)를 포함함으로써 제 2 회로(410)와 다르다. 트랜지스터(712,716)는 트랜지스터(419,411) 각각과 더불어 캐스케이드 타입의 배열로 배치될 수 있다. 특히, 트랜지스터(712,716)의 게이트는 바이어스 전압에 연결될 수 있고, 트랜지스터(712,716)의 드레인은 중간노드(414)에 연결될 수 있으며, 트랜지스터(712,716)의 소스는 탭 노드(A) 및 탭 노드(B)를 포함한 탭 노드(499)에서 트랜지스터(419,411) 각각의 드레인에 연결될 수 있다.
이 배열에서, 트랜지스터(712,716)는 탭 노드(799)로부터 중간노드(414)에서 부하, 가령, 저항, 인덕턴스, 및/또는 커패시턴스를 결합해제하는데 사용될 수 있다. 탭노드(799)로부터 중간노드(414)의 부하를 결합해제함으로써, 프리 및/또는 포스트 커서 신호들을 추가함으로 인해 구동회로(700)의 대역폭에 대한 영향이 줄어들거나 제거될 수 있다.
프리 탭 회로(780)의 일예가 도 7에 도시되어 있다. 프리 탭 회로(780)는 트랜지스터(782,784) 및 전류 소스(786)를 포함한다. 트랜지스터(782)의 게이트는 프리 탭 노드(B)에 연결될 수 있다. 트랜지스터(782)의 드레인은 프리 탭 노드(B)(도 7에서 "탭 B")에 연결될 수 있고, 트랜지스터(782)의 소스는 전류 소스(786)에 연결될 수 있다. 트랜지스터(784)의 게이트는 프리 탭 노드(A)에 연결될 수 있다. 트랜지스터(784)의 드레인은 프리 탭 노드(A)(도 7에서 "탭 A")에 연결될 수 있고, 트랜지스터(784)의 소스는 전류 소스(786)에 연결될 수 있다.
포스트 탭 회로(790)의 일예가 또한 도 7에 도시되어 있다. 포스트 탭 회로(790)는 트랜지스터(792,794) 및 전류 소스(796)를 포함한다. 트랜지스터(792)의 게이트는 포스트 탭 노드(B)에 연결될 수 있다. 트랜지스터(792)의 드레인은 포스트 탭 노드(B)에 연결될 수 있고, 트랜지스터(792)의 소스는 전류 소스(796)에 연결될 수 있다. 트랜지스터(794)의 게이트는 포스트 탭 노드(A)에 연결될 수 있다. 트랜지스터(794)의 드레인은 포스트 탭 노드(A)에 연결될 수 있고, 트랜지스터(794)의 소스는 전류 소스(796)에 연결될 수 있다. 도 7에 도시된 이들 구성과는 다른 포스트 및/또는 프리 탭 회로 구성이 사용될 수 있다.
도 7의 구동회로(700)는 하나의 포스트 탭 회로(790) 및 하나의 프리 탭 회로(780)를 포함한다. 추가 포스트 탭 회로 및/또는 프리 탭 회로가 구동회로(700)에 추가될 수 있다. 추가 포스트 및/또는 프리 탭 회로는 출력노드(404) 및 중간노드(416)와 같이 구동회로(700)내 탭 노드(799)에 또는 기타 노드에 추가될 수 있다.
도 3, 4, 6, 및 7에서, 트랜지스터들(312, 322, 411, 419, 421, 422, 423, 424, 682, 684, 692, 694, 782, 784, 792, 및 794)과 지연회로(340,440)내 트랜지스터들은 n채널 쌍극성 접합 트랜지스터(BJTs)로 도시되어 있다. 트랜지스터(332,432,434)는 n채널 금속산화물 반도체 전계효과 트랜지스터(Metal-Oxide-Semiconductor Field Effect Transistors, MOSFETs)로 도시되어 있다. 액티브 디바이스(330,430) 각각 내의 트랜지스터(332,432,434)에 대해 MOSFETs을 이용함으로써, 트랜지스터(332,432,434) 각각의 트랜스컨덕턴스(gm)는 도 3, 4, 6, 및 7의 드라이버 회로(300,400,600,700)의 각각의 출력에 대한 소정의 및/또는 기설정된 출력 임피던스를 발생하도록 증감될 수 있다. 그 결과, 도 3, 4, 6, 및 7의 드라이버 회로(300,400,600,700)의 각각의 출력(들)에 대해 소정의 출력 임피던스를 발생하기 위해 추가 저항기들이 사용되지 않을 수 있다. 추가 저항기를 사용하지 않음으로써, 액티비 디바이스(330,430)의 헤드룸(headroom) 여백이 줄어들 수 있고 따라서 드라이버 회로(300,400,600,700)의 전력소비가 줄어들 수 있다.
도 3, 4, 6, 및 7을 참조로 한 상기의 설명은 도 3, 4, 6, 및 7에 도시된 BJTs 및 MOSFETs의 다른 단자들을 나타내기 위해 총칭해서 게이트, 드레인 및 소스라는 명칭을 사용하는 것에 유의하라. 게이트, 드레인 및 소스라는 명칭의 사용은 MOSFETs, BJTs, 또는 접합 게이트 전계효과 트랜지스터(JFET) 및 절연 게이트 쌍극 트랜지스터와 같은 다른 타입의 트랜지스터들을 총칭적으로 기술하는데 사용될 수 있다.
몇몇 실시예에서, 도 3 및 4에서, 트랜지스터들(312, 322, 411, 419, 421, 422, 423, 424, 682, 684, 692, 694, 782, 784, 792, 및 794)과 지연회로(340,440)내 트랜지스터들은 MOSFETs일 수 있다. 대안으로 또는 추가로, 액티브 디바이스(330,430)내 트랜지스터들은 BJT일 수 있다. 대안으로 또는 추가로, 트랜지스터들(312, 322, 330, 432, 434, 411, 419, 421, 422, 423, 424, 682, 684, 692, 694, 782, 784, 792, 및 794)과 지연회로(340,440)내 트랜지스터들은 JFET, 절연 게이트 쌍극 트랜지스터, 또는 JFETs, 절연 게이트 쌍극 트랜지스터, MOSFETs 및 BJTs의 어떤 조합일 수 있다.
추가로, 도 3, 4, 6, 및 7은 n-채널 트랜지스터들로서 트랜지스터를 기술하고 있다. p-채널 트랜지스터들 또는 n-채널 및 p-채널 트랜지스터들의 어떤 조합이 또한 사용될 수 있다. 몇몇 실시예에서, 추가 액티브 및/또는 패시브 회로소자들이 드라이버 회로(300,400,600,700)에 포함될 수 있다.
도 8은 본 명세서에 기술된 적어도 몇몇 실시예에 따라 배열된 드라이버 회로(822)를 포함할 수 있는 예시적인 광전자모듈(800)(이하 "모듈(800)")의 사시도이다. 모듈(800)은 호스트 디바이스(미도시)와 연계해 광신호를 송수신하는데 사용하도록 구성될 수 있다.
도시된 바와 같이, 모듈(800)은 하단 하우징(802); 하단 하우징(802)에 모두 정의된 수신포트(804) 및 전송포트(806); 하단 하우징(802)내에 위치되고, 드라이버 회로(822) 및 제 1 회로(820)를 갖는 PCB(808); 및 하단 하우징(802)내에 또한 위치된 수신기 광어셈블리(ROSA)(810) 및 송신기 광어셈블리(TOSA)(812)를 포함하나 이에 국한되지 않는다. 에지 커넥터(814)가 PCB(808)의 단부에 위치될 수 있어 모듈(800)이 호스트 디바이스와 전기적으로 인터페이스하도록 할 수 있다. 이와 같이, PCB(808)는 호스트 디바이스와 ROSA(810) 및 TOSA(812) 간에 전기 통신을 용이하게 한다.
모듈(800)은 1 Gb/s, 10 Gb/s, 20 Gb/s, 40 Gb/s, 100 Gb/s, 또는 그 이상을 포함한 다양한 데이터 속도로 광신호를 송수신하도록 구성될 수 있다. 더욱이, 모듈(800)은 저밀도(Coarse) WDM, 고밀도(Dense) WDM, 또는 광 WDM과 같은 다양한 WDM 방식들 중 하나를 이용한 파장분할 다중화를 이용해 다양한 식별 파장들로 광신호를 송수신하도록 구성될 수 있다. 더욱이, 모듈(800)은 광섬유 채널 및 고속 이더넷을 포함하나 이에 국한되지 않는 다양한 통신 프로토콜들을 지원하도록 구성될 수 있다. 또한, 도 8에 특별한 폼팩터로 도시되어 있으나, 보다 일반적으로, 모듈(800)은 SFP(Small Form-factor Pluggable), SFP+(enhanced Small Form-factor Pluggable), XFP(10 Gigabit Small Form Factor Pluggable), CFP(C Form-factor Pluggable), QSFP(Quad Small Form-factor Pluggable) MSAs(multi-source agreements)를 포함하나 이에 국한되지 않는 다양한 다른 폼팩터들 중 어느 하나로 구성될 수 있다.
ROSA(810)는 전기 인터페이스(816)에 전기 연결되는 포토다이오드와 같은 하나 이상의 광수신기를 수용할 수 있다. 하나 이상의 광수신기는 수신기 포트(804)를 통해 수신된 광신호를 전기 인터페이스(816)와 PCB(808)를 통해 호스트 디바이스로 중계되는 해당하는 전기신호로 변환하도록 구성될 수 있다. TOSA(812)는 또 다른 전기 인터페이스(818)에 전기 연결된, 레이저와 같은, 하나 이상의 광송신기들을 수용할 수 있다. 하나 이상의 광송신기는 PCB(808) 및 전기 인터페이스(818)에 의해 호스트 디바이스로부터 수신된 전기신호를 송신 포트(806)를 통해 전송된 해당하는 광신호로 변환하도록 구성될 수 있다.
드라이버 회로(822)는 도 1, 2, 3, 4, 6, 또는 7 각각의 드라이버 회로(101, 201, 300, 400, 600, 및/또는 700)와 유사 및/또는 일치할 수 있고 전기 인터페이스(816)를 통해 호스트 디바이스로 PCB(808)에 중계된 전기 신호를 구동하도록 구성될 수 있다. 몇몇 실시예에서, 전기 신호는 드라이버 회로(822)에 의해 구동되기 전에 제 1 회로(820)를 지날 수 있다. 이들 및 다른 실시예에서, 제 1 회로(820)는 클록 및 데이터 복구 회로일 수 있다. 몇몇 실시예에서, 모듈(800)은 제 1 회로(820)를 생략할 수 있다. 이들 및 다른 실시예에서, 드라이버 회로(820)는 PCB(808)로부터 TOSA(812)로 전기신호를 보낼 수 있다. 몇몇 실시예에서, 도 1, 2, 3, 4, 6, 또는 7 각각의 드라이버 회로(101, 201, 300, 400, 600, 및/또는 700)와 같은 드라이버 회로는 ROSA(810)로부터 전기신호를 전기 인터페이스(816)를 통해 PCB(808)로 보내는데 사용될 수 있다.
도 8에 대해 도시된 모듈(800)은 본 발명의 실시예들이 이용될 수 있는 하나의 아키텍쳐이다. 이 특정 아키텍쳐는 실시예들이 이용될 수 있는 수많은 아키텍쳐들 중 단지 하나임을 알아야 한다. 본 명세서의 범위는 임의의 특별한 아키텍쳐 또는 환경에 제한되도록 의도되어 있지 않다.
본 명세서에 언급된 모든 예들 및 조건적 용어들은 본 발명 및 해당기술분야를 더 발전시키기 위해 본 발명자가 기여한 개념들을 이해하는 데 있어 독자들을 돕기 위한 교육적 목적으로 의도한 것이고, 이런 특별히 언급된 예들 및 조건들에 국한되지 않는 것으로 해석되어야 한다. 본 발명의 실시예들이 상세히 기술되었으나, 본 발명의 기술사상과 범위로부터 벗어남이 없이 다양한 변경, 대체 및 변형들이 이루어질 수 있음을 알아야 한다.

Claims (31)

  1. 신호를 수신하도록 구성된 입력노드;
    부하에 연결되도록 구성된 출력노드;
    입력노드와 출력노드 사이에 연결되고, 신호를 수신하고 제 1 전압으로 출력노드 상에 상기 신호를 보내도록 구성된 제 1 회로;
    출력노드 상에 연결된 액티브 디바이스; 및
    액티브 디바이스와 입력노드에 연결되고, 신호를 수신하고 제 2 전압으로 상기 신호를 액티브 디바이스에 보내도록 구성된 제 2 회로를 포함하는 회로.
  2. 제 1 항에 있어서,
    제 2 회로가 보낸 신호가 액티브 디바이스에 닿기 전에 신호의 변형된 형태를 포함한 탭 신호를 제 2 회로가 보낸 신호에 선택적으로 가하도록 구성된 탭 회로를 더 포함하는 회로.
  3. 제 2 항에 있어서,
    탭 회로는 제 2 회로에서 신호의 전류를 줄이도록 구성되고, 제 1 회로에서 신호의 전류는 제 2 회로에서 신호의 전류의 감소에 비례해 줄어드는 회로.
  4. 제 2 항에 있어서,
    출력노드에 제 2 탭 신호를 가하도록 구성된 제 2 탭 회로를 더 포함하는 회로.
  5. 제 4 항에 있어서,
    제 2 탭 신호 및 탭 신호는 대략 동일한 회로.
  6. 제 4 항에 있어서,
    제 1 전압은 탭 신호와 제 2 탭 신호가 제 2 회로가 보낸 신호에 선택적으로 가해질 때 및 탭 신호와 제 2 탭 신호가 제 2 회로가 보낸 신호에 선택적으로 가해지지 않을 때 제 2 전압과 대략 같은 회로.
  7. 제 2 항에 있어서,
    신호의 변형된 형태는 프리 커서 신호 또는 포스트 커서 신호인 회로.
  8. 제 2 항에 있어서,
    제 1 전압은 탭 신호가 제 2 회로가 보낸 신호에 선택적으로 가해지지 않을 때 제 2 전압과 대략 같고,
    제 1 전압은 탭 신호가 제 2 회로가 보낸 신호에 선택적으로 가해질 때 제 2 전압과 대략 같지 않는 회로.
  9. 제 2 항에 있어서,
    탭 회로는 제 2 회로 및 액티브 디바이스 사이에 연결되는 회로.
  10. 제 2 항에 있어서,
    제 2 회로는 중간노드에서 2차 부하에 연결된 2차 구동회로를 포함하고, 액티브 디바이스는 중간노드에서 제 2 회로에 연결되는 회로.
  11. 제 10 항에 있어서,
    2차 구동회로는 2차 구동회로 노드에서 제 2 트랜지스터에 연결된 제 1 트랜지스터를 포함하고, 탭 회로는 2차 구동회로 노드에서 제 2 회로에 연결되는 회로.
  12. 제 2 항에 있어서,
    변형된 형태의 신호는 시간변위 및/또는 스케일형 형태의 신호인 회로.
  13. 제 1 항에 있어서,
    신호는 차동 신호쌍에서 제 1 신호인 회로.
  14. 제 1 항에 있어서,
    제 1 회로에 의해 출력된 전류의 대략 모두가 부하에 보내지는 회로.
  15. 제 10 항에 있어서,
    2차 구동회로는 2차 구동회로 노드에서 제 2 트랜지스터에 연결된 제 1 트랜지스터를 포함하고, 제 1 및 제 2 트랜지스터는 캐스케이드 배열로 구성되는 회로.
  16. 제 1 항에 있어서,
    제 2 회로와 액티브 회로 사이의 중간노드에 연결된 제 1 프리 탭 회로 또는 제 1 포스트 탭 회로; 및
    출력노드에 연결된 제 2 프리 탭 회로 또는 제 2 포스트 탭 회로를 더 포함하는 회로.
  17. 제 1 항에 있어서,
    액티브 디바이스는 게이트, 소스 및 드레인을 포함한 트랜지스터를 구비하고, 게이트는 제 2 회로에 연결되며, 소스는 출력노드에 연결되고, 드레인은 전원에 연결되는 회로.
  18. 제 17 항에 있어서,
    트랜지스터는 금속산화물 반도체 전계효과 트랜지스터이고, 트랜지스터의 트랜스컨덕턴스는 출력노드에 대한 기설정된 출력 임피던스를 발생하도록 스케일되는 회로.
  19. 제 1 항에 있어서,
    입력노드와 제 1 회로 사이에 연결된 지연회로를 더 포함하고, 지연회로는 제 2 회로와 액티브 디바이스를 가로지르는 신호에 대한 제 1 시간이 지연회로 및 제 1 회로를 가로지르는 신호에 대한 제 2 시간과 대략 같게 신호를 지연시키도록 구성되는 회로.
  20. 제 1 항에 있어서,
    제 2 회로는 제 1 전원에 연결되고, 액티브 디바이스는 제 2 전원에 연결되며, 제 1 전원은 제 2 전원보다 전압이 더 높은 회로.
  21. 신호를 수신하도록 구성된 입력노드;
    부하에 연결되도록 구성된 출력노드;
    입력노드와 출력노드 사이에 연결되고, 신호를 수신하고 제 1 전압으로 출력노드 상에 상기 신호를 보내도록 구성된 제 1 회로;
    소스, 드레인, 및 게이트를 포함하고, 드레인은 전원에 연결되며, 게이트는 중간노드에 연결되고, 소스는 출력노드에 연결된 트랜지스터;
    입력노드와 중간노드에 연결되고, 신호를 수신하고 제 1 회로에 의해 출력된 대부분의 전류가 부하에 보내지도록 제 1 전압과 대략 같은 제 2 전압으로 트랜지스터의 게이트에 상기 신호를 보내도록 구성된 구동회로를 포함하는 드라이버 회로.
  22. 제 21 항에 있어서,
    중간노드와 전원 사이에 연결된 2차 부하를 더 포함하는 드라이버 회로.
  23. 제 21 항에 있어서,
    구동회로에 의해 보내진 신호가 트랜지스터의 게이트에 닿기 전에 구동회로에 의해 보내진 신호에 탭 신호를 선택적으로 가하도록 구성된 탭 회로를 더 포함하는 드라이버 회로.
  24. 제 23 항에 있어서,
    탭 신호가 제 2 회로에 의해 보내진 신호에 선택적으로 가해지지 않을 때 제 1 전압은 제 2 전압과 대략 같고,
    탭 신호가 제 2 회로에 의해 보내진 신호에 선택적으로 가해질 때 제 1 전압은 제 2 전압과 대략 같지 않은 드라이버 회로.
  25. 제 23 항에 있어서,
    구동회로는 중간노드에서 2차 부하에 연결된 2차 구동회로를 구비하고, 2차 구동회로는 2차 구동회로 노드에서 제 2 트랜지스터에 연결된 제 1 트랜지스터를 구비하며, 탭 회로는 2차 구동회로 노드에서 제 2 회로에 연결되는 드라이버 회로.
  26. 제 23 항에 있어서,
    탭 신호가 구동회로에 의해 보내진 신호에 선택적으로 가해질 때 출력노드에서 전류가 감소되는 드라이버 회로.
  27. 드라이버의 입력노드에서 신호를 수신하는 단계;
    부하에 연결되도록 구성된 드라이버의 출력노드에 제 1 전압으로 신호를 보내는 단계; 및
    드라이버내 중간노드에 제 1 전압과 대략 같은 제 2 전압을 발생하는 단계를 포함하고,
    중간노드는 트랜지스터에 의해 출력노드에 연결되는 전기신호 드라이버의 전력소비 절감방법.
  28. 제 27 항에 있어서,
    드라이버의 출력노드에 신호를 보내기 전에 신호를 지연시키는 단계를 더 포함하는 전기신호 드라이버의 전력소비 절감방법.
  29. 제 27 항에 있어서,
    제 2 전압을 발생시키는 단계는 2차 부하를 구동시키는 단계를 포함하는 전기신호 드라이버의 전력소비 절감방법.
  30. 제 29 항에 있어서,
    2차 부하를 구동시키는 중간전류와 부하를 구동시키는 출력 전류 간의 제 1 비 및 부하의 임피던스와 2차 부하의 임피던스 간의 제 2 비가 실질적으로 동일한 전기신호 드라이버의 전력소비 절감방법.
  31. 제 27 항에 있어서,
    드라이버의 전력소비를 줄이기 위해 중간노드에 프리 커서 신호 또는 포스트 커서 신호를 도입하는 단계를 더 포함하는 전기신호 드라이버의 전력소비 절감방법.
KR1020157003457A 2012-07-09 2013-07-03 드라이버 회로 KR101696388B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US13/544,327 US8686765B2 (en) 2012-07-09 2012-07-09 Driver circuit
US13/544,327 2012-07-09
US13/774,817 2013-02-22
US13/774,817 US8912827B2 (en) 2012-07-09 2013-02-22 Driver circuit
PCT/US2013/049353 WO2014011486A1 (en) 2012-07-09 2013-07-03 Driver circuit

Publications (2)

Publication Number Publication Date
KR20150034772A true KR20150034772A (ko) 2015-04-03
KR101696388B1 KR101696388B1 (ko) 2017-01-13

Family

ID=49878021

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157003457A KR101696388B1 (ko) 2012-07-09 2013-07-03 드라이버 회로

Country Status (6)

Country Link
US (1) US8912827B2 (ko)
EP (1) EP2870696B1 (ko)
JP (1) JP5956684B2 (ko)
KR (1) KR101696388B1 (ko)
CN (1) CN104604137B (ko)
WO (1) WO2014011486A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9407259B2 (en) * 2014-06-27 2016-08-02 Finisar Corporation Driver circuit
KR102509941B1 (ko) * 2016-10-06 2023-03-13 에스케이하이닉스 주식회사 송신 장치 및 이를 포함하는 시스템
EP3477895B1 (en) * 2017-10-26 2020-05-06 Melexis Technologies NV A transceiver unit for transmitting data via a differential bus

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188748A (ja) * 2008-02-06 2009-08-20 Sony Corp インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0335497A (ja) * 1989-06-30 1991-02-15 Mitsubishi Electric Corp 出力バッファ回路
US5148059A (en) * 1991-04-02 1992-09-15 International Business Machines Corporation CMOS and ECL logic circuit requiring no interface circuitry
JP2759577B2 (ja) 1992-05-14 1998-05-28 三菱電機株式会社 バッファ回路
JPH09261031A (ja) * 1996-03-21 1997-10-03 Oki Micro Design Miyazaki:Kk 半導体集積回路の出力バッファ回路
AU2001268155A1 (en) * 2000-06-02 2001-12-17 Connectcom Microsystems, Inc. High frequency network receiver
JP2004327797A (ja) 2003-04-25 2004-11-18 Toshiba Corp 半導体集積回路装置及び半導体集積回路装置を用いたシステム
JP3732841B2 (ja) 2003-07-04 2006-01-11 株式会社東芝 遅延回路
KR100759686B1 (ko) 2005-11-04 2007-09-17 삼성에스디아이 주식회사 쉬프트 레지스터 회로
US7932754B1 (en) * 2006-08-17 2011-04-26 National Semiconductor Corporation Optimal control of charge-modulated gate drivers
JP5057828B2 (ja) * 2007-04-16 2012-10-24 株式会社ジャパンディスプレイイースト 表示装置
WO2009007464A1 (de) 2007-07-12 2009-01-15 Silicon Line Gmbh Schaltungsanordnung und verfahren zum treiben mindestens einer differentiellen leitung
TWI353726B (en) 2007-11-01 2011-12-01 Novatek Microelectronics Corp Low voltage differential signaling transmitter and
US7701264B2 (en) * 2007-12-21 2010-04-20 Nec Electronics Corporation Semiconductor output circuit
US7965121B2 (en) 2008-01-03 2011-06-21 Mediatek Inc. Multifunctional output drivers and multifunctional transmitters using the same
JP5106186B2 (ja) 2008-03-13 2012-12-26 三菱電機株式会社 ドライバ回路
JP2012105135A (ja) 2010-11-11 2012-05-31 Renesas Electronics Corp 差動出力回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188748A (ja) * 2008-02-06 2009-08-20 Sony Corp インバータ回路、シフトレジスタ回路、否定論理和回路、否定論理積回路

Also Published As

Publication number Publication date
EP2870696B1 (en) 2020-03-04
US8912827B2 (en) 2014-12-16
EP2870696A4 (en) 2016-06-01
EP2870696A1 (en) 2015-05-13
CN104604137B (zh) 2017-09-01
KR101696388B1 (ko) 2017-01-13
US20140009133A1 (en) 2014-01-09
WO2014011486A1 (en) 2014-01-16
JP2015526979A (ja) 2015-09-10
CN104604137A (zh) 2015-05-06
JP5956684B2 (ja) 2016-07-27

Similar Documents

Publication Publication Date Title
US9866330B2 (en) Active linear amplifier inside transmitter module
US9746864B1 (en) Fast transient low drop-out voltage regulator for a voltage-mode driver
US20160013614A1 (en) Laser driver and optical module including same
US7457336B2 (en) Laser diode drive circuit
EP3188424B1 (en) Transmitter output driver circuits for high data rate applications, and methods of their operation
KR101696388B1 (ko) 드라이버 회로
US10256854B1 (en) Synthesizer—power amplifier interface in a wireless circuit
Choi et al. A 35-Gb/s 0.65-pJ/b asymmetric push-pull inverter-based VCSEL driver with series inductive peaking in 65-nm CMOS
JP2015076581A (ja) 光送信回路、光送信装置、および、光伝送システム
WO2016194091A1 (ja) 光通信モジュールおよびそれを備える光通信装置
US9143241B2 (en) Emphasis signal generating circuit
US7346645B2 (en) Architecture for transverse-form analog finite-impulse-response filter
US9673815B2 (en) Driver circuit
US9148129B2 (en) Driver circuit with asymmetric boost
US8686765B2 (en) Driver circuit
WO2014130874A1 (en) Driver circuit
US9647699B1 (en) Dual supply voltage power harvesting in an open drain transmitter circuit
KR101478037B1 (ko) 저스윙 저전력 니어-그라운드 시그널링 송수신기 및 그 동작 방법
WO2016006047A1 (ja) 光受信モジュール
US8314660B2 (en) System and method for effectively implementing a unit Gm cell
CN116264446A (zh) 行波跨阻放大器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200102

Year of fee payment: 4