KR20150034752A - 증폭기 결함 보호 장치 및 방법 - Google Patents
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Abstract
증폭기는 신호 핀으로부터 바이어스된 결함 보호 제어 회로, 및 제 1 PMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 포함하는 결함 보호 회로를 포함한다. 제 1 및 제 2 PMOS 트랜지스터의 소스 및 바디는 서로 접속될 수 있고, 제 1 PMOS 트랜지스터의 드레인은 증폭기의 출력에 접속될 수 있으며, 제 2 PMOS 트랜지스터의 드레인은 신호 핀(signal pin)에 접속될 수 있다. 정상 동작 상태에서, 결함 보호 제어 회로는 제 1 및 제 2 PMOS 트랜지스터를 턴 온할 수 있다. 그러나, 결함 보호 제어 회로는, 집적 회로에 전원이 들어와 있지 않을 때에도, 과전압 상태가 검출된 경우에는 제 1 PMOS 트랜지스터를 턴 오프(turn off)하고 또한 제 2 PMOS 트랜지스터를 턴 온(turn on)할 수 있으며, 또한 부족 전압 상태가 검출된 경우에는 제 1 PMOS 트랜지스터를 턴 온하고 또한 제 2 PMOS 트랜지스터를 턴 오프할 수 있다.
Description
본 발명의 각 구현예는 전자 시스템에 관한 것이며, 더욱 구체적으로는 증폭기의 결함 보호 시스템에 관한 것이다.
일부 증폭기는 결함 상태에 노출될 수 있으며, 결함 상태에서 증폭기 핀(pin)의 전압 레벨은 정상 동작 상태에 따른 전압 범위를 벗어날 수 있다. 예를 들면, 증폭기는 비례 계량식(ratiometric) 신호 처리 프로토콜을 사용하여 통신할 수 있으며, 이때 증폭기는, 예컨대, 압력, 온도, 기류, 질량 유량, 속도, 가속도, 유체 레벨, 등과 같은 측정 파라미터에 대해서 비례적인 출력 신호를 생성한다. 비례 계량식 신호 처리 프로토콜은 전력 고(power high) 공급 전압 및 전력 저 공급 전압에 의해서 정의되는 유효 신호 범위를 가질 수 있다. 예를 들면, 신호는 전력 고 및 전력 저 공급 전압 사이에서의 전압 차이가 약 10 % 내지 약 90 % 내의 범위에 걸쳐서 유효한 신호를 가지는 것으로 정의될 수 있으며, 이때 유효 신호 범위를 벗어나는 신호는 결함 상태를 나타내게 된다.
결함 상태는 다양한 이유로 신호 처리 인터페이스 상에서 발생할 수 있다. 예를 들면, 결함 상태는 플로팅(floating) 전력 고 및/또는 플로팅 전력 저 공급 전압과 관련될 수 있다. 추가적으로, 결함 상태는, 예컨대 로드 레지스터(load resistor)의 오접속 또는 증폭기의 전력 고 및 전력 저 공급 전압 핀의 오접속과 같은 인터페이스의 오접속 이후에 발생할 수 있으며, 이는 신호 처리 인터페이스 상에서의 과전압 또는 부족 전압 상태를 초래할 수 있다. 더 나아가서, 결함 상태는 과도 전기 이벤트로부터, 또는 급격하게 변동하는 전압 및 고출력을 갖는 상대적으로 짧은 주기의 전기적 신호로부터 발생할 수 있다. 과도 전기 이벤트는, 예컨대, 국제 전기 전자 표준 협회(JEDEC, Joint Electron Device Engineering Council), 국제 전자 기술 협회(IEC, International Electrotechnical Commission), 자동차 공업 협회(AEC, Automotive Engineering Council), 및 국제 표준화 기구(ISO, International Organization for Standardization) 등과 같은 다양한 기구에 의해서 설정된 표준, 예를 들면, 전자기 간섭(EMI, electromagnetic interference) 및 정전기 방전(ESD, electrostatic discharge) 이벤트를 포함할 수 있다.
요약
일 구현예에 있어서, 장치는 출력 신호를 생성하도록 구성된 출력, 증폭기의 출력으로부터의 출력 신호를 수신하도록 구성된 신호 핀, 결함 보호 회로, 및 결함 보호 제어 회로를 포함한다. 결함 보호 회로는 증폭기의 출력 및 신호 핀 사이에 전기적으로 접속되어 있고, 또한 결함 보호 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 증폭기의 출력에 전기적으로 접속된 드레인, 소스, 및 게이트를 포함한다. 제 2 트랜지스터는 신호 핀에 전기적으로 접속된 드레인, 제 1 트랜지스터의 소스에 전기적으로 접속된 소스, 및 게이트를 포함한다. 결함 보호 제어 회로는 제 1 트랜지스터 및 제 2 트랜지스터의 게이트 전압 레벨을 제어하는 것에 의해서 적어도 부분적으로 결함 보호 회로를 제어하도록 구성되어 있다. 결함 보호 제어 회로는 신호 핀의 과전압 상태를 검출하고 또한 과전압 상태가 검출된 경우에는 상기 제 1 트랜지스터를 턴 오프하도록 하며 또한 그 이외의 경우에는 제 1 트랜지스터를 턴 온하도록 구성된 과전압 검출 및 제어 회로를 포함한다. 결함 보호 회로는 상기 신호 핀의 부족 전압 상태를 검출하고 또한 부족 전압 상태가 검출된 경우에는 제 2 트랜지스터를 턴 오프하도록 하며 또한 그 이외의 경우에는 제 2 트랜지스터를 턴 온하도록 구성된 부족 전압 검출 및 제어 회로를 추가로 포함한다. 결함 보호 제어 회로는 신호 핀에 의해서 적어도 부분적으로 구동되며, 또한 결함 보호 제어 회로의 바이어스(bias)는 제 1 및 제 2 트랜지스터의 소스의 일 노드에서의 전류에 의해서 제공된다.
다른 구현예에 있어서, 장치는 출력 신호를 생성하도록 구성된 출력, 증폭기의 출력으로부터의 출력 신호를 수신하도록 구성된 신호 핀, 결함 보호 회로, 및 결함 보호 제어 회로를 포함한다. 결함 보호 회로는 증폭기의 출력 및 신호 핀 사이에 전기적으로 접속되어 있다. 결함 보호 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 증폭기의 출력에 전기적으로 접속된 드레인, 소스, 및 게이트를 포함한다. 제 2 트랜지스터는 신호 핀에 전기적으로 접속된 드레인, 제 1 트랜지스터의 소스에 전기적으로 접속된 소스, 및 게이트를 포함한다. 결함 보호 제어 회로는 제 1 트랜지스터 및 제 2 트랜지스터의 게이트 전압 레벨을 제어하는 것에 의해서 적어도 부분적으로 결함 보호 회로를 제어하도록 구성되어 있다. 결함 보호 제어 회로는 신호 핀의 과전압 상태를 검출하고 또한 과전압 상태가 검출된 경우에는 제 1 트랜지스터 또는 제 2 트랜지스터 중의 하나를 턴 오프하도록 더 구성되어 있다. 결함 보호 제어 회로는 신호 핀의 부족 전압 상태를 검출하고 또한 부족 전압 상태가 검출된 경우에는 제 1 트랜지스터 또는 제 2 트랜지스터 중의 다른 하나를 턴 오프하도록 더 구성되어 있다.
도 1은 전자식 증폭시스템의 일 구현예를 나타낸 개략적인 블록도이다.
도 2는 증폭기 집적 회로(IC, integrated circuit)의 일 구현예를 나타낸 회로도이다.
도 3a는 과전압 검출 및 제어 회로의 일 구현예를 포함하는 인터페이스 증폭기 IC의 회로도이다.
도 3b는 부족 전압 검출 및 제어 회로의 일 구현예를 포함하는 인터페이스 증폭기 IC의 회로도이다.
도 4a는 과전압 검출 및 제어 회로의 다른 구현예를 포함하는 인터페이스 증폭기 IC의 회로도이다.
도 4b는 부족 전압 검출 및 제어 회로의 다른 구현예를 포함하는 인터페이스 증폭기 IC의 회로도이다.
도 5는 누설 전류 대 핀 전압의 관계를 나타낸 예시적인 그래프이다.
도 6a 및 도 6b는 과도 상태 시뮬레이션의 두 가지 예를 나타낸 그래프이다.
도 7은 IC의 다른 구현예를 나타낸 회로도이다.
구현예의 상세한 설명
이하 일부 구현예에 대한 상세한 설명은 본 발명의 특정 구현예에 대한 다양한 설명을 나타내고 있다. 그러나, 본 발명은 특허청구범위에 의해서 정의되고 보호되는 것과 같이 수많은 다양한 방식으로 구현될 수 있다. 발명의 상세한 설명에 있어서, 동일한 도면 부호는 동일하거나 기능적으로 유사한 구성 요소를 나타내는 것임을 나타내는 도면을 참조하기로 한다.
특정 구현예에 있어서, 증폭기(amplifier)는 과전압 또는 부족 전압 상태로부터 이 증폭기를 보호하기 위한 결함 보호 회로를 포함한다. 결함 보호 회로는 증폭기의 출력 및 신호 핀 사이에 전기적으로 직렬로 접속된 제 1 금속 산화물 반도체(MOS, first metal oxide semiconductor) 트랜지스터 및 제 2 MOS 트랜지스터를 포함할 수 있다. 예를 들면, 제 1 및 제 2 MOS 트랜지스터의 소스는 서로 접속될 수 있으며, 또한 제 1 MOS 트랜지스터의 드레인은 증폭기의 출력이 접속될 수 있고 또한 제 2 MOS 트랜지스터의 드레인은 신호 핀에 접속될 수 있다. 결함 보호 제어 회로는 신호 핀의 과전압 및 부족 전압 상태를 검출하기 위해서 및 검출된 상태에 기초하여 결함 보호 회로의 상태를 제어하기 위해서 제공될 수 있다. 예를 들면, 정상 동작 상태에서, 결함 보호 제어 회로는 제 1 및 제 2 MOS 트랜지스터를 턴 온(turn on)하여 증폭기가 신호 핀의 전압 레벨을 제어할 수 있도록 할 수 있다. 그러나, 결함 보호 제어 회로는 과전압 상태가 검출된 경우에는 제 1 MOS 트랜지스터를 턴 오프하고 또한 제 2 MOS 트랜지스터를 턴 온할 수 있으며, 또한 부족 전압이 검출된 경우에는 제 1 MOS 트랜지스터를 턴 온하고 또한 제 2 MOS 트랜지스터를 턴 오프할 수 있다.
특정 구현예에 있어서, 제 1 및 제 2 MOS 트랜지스터는 p-형 수평 확산형 금속 산화물 반도체(PLDMOS, p-type laterally diffused metal oxide semiconductor)와 같은 인핸스먼트 모드(enhancement-mode) p-형 트랜지스터이다. p-형 MOS 트랜지스터를 사용하게 되면 신호 핀 상에서의 과전압 및 부족 전압 상태 중에 제 1 및 제 2 트랜지스터와 관련된 기생 다이오드 구조가 순방향으로 바이어스되는 것을 방지하는데 도움이 될 수 있다. 특정 구현예에 있어서, 전하 펌프(charge pump)가 포함되어 제 1 및 제 2 p-형 MOS 트랜지스터의 게이트가 전력 저(power low) 또는 접지 공급 미만의 전압 레벨로 구동되도록 하는데 도움이 될 수 있다. 전하 펌프를 포함하게 되면 증폭기의 출력은, 예컨대, 레일-레일 출력 스윙과 같은 대출력 스윙을 가질 수 있게 된다. 그러나, 증폭기는 다른 방법으로, 예컨대, 제 1 및 제 2 MOS 트랜지스터가 n-형 MOS 트랜지스터 또는 결핍 모드 MOS 트랜지스터인 구성과 같이 대출력 스윙을 갖도록 구성될 수도 있다. 특정 구성에 있어서, 결함 보호 제어 회로는 신호 핀에 의해서 적어도 부분적으로 구동되며, 따라서 증폭기의 전원 공급 핀이 오접속된 경우, 플로팅(floating)인 경우, 또는 이들이 조합된 경우에도 결함 보호가 제공될 수 있게 된다.
결함 보호 기능을 갖는 IC 를 포함한 전자 시스템의 일례에 대한 개요
도 1은 전자식 증폭시스템(10)의 일 구현예를 나타낸 개략적인 블록도이다. 전자식 증폭시스템(10)은 집적 회로(IC, integrated circuit)(1), 신호 처리 블록(2), 및 인터페이스(3)를 포함한다. IC(1)는 증폭기 또는 드라이버(4), 전력 저 공급 전압 핀 또는 V1 핀(5), 신호 핀(6), 전력 고 공급 전압 핀 또는 V2 핀(7), 결함 보호 회로(8), 및 결함 보호 제어 회로(9)를 포함한다.
IC(1)는 인터페이스(3)를 사용하여 신호 처리 블록(2)과 통신하는데 사용될 수 있다. 예를 들면, 증폭기(4)는 신호 핀(6)의 전압 레벨을 제어하는 것에 의해서 IC(1)로부터의 신호를 인터페이스(3)를 거쳐서 신호 처리 블록(2)으로 전송하는데 사용될 수 있다. 도시된 구성에 있어서, 인터페이스(3)는 또한 전력 고 및 전력 저 공급 전압을 인터페이스(3)를 거쳐서 IC(1)로 제공하는 것에 의해서 증폭기(4)를 전기적으로 구동하는데 사용되고 있다. 그러나, 기타 구현 역시 가능하며, 여기에는, 예를 들면, 서로 다른 구조의 핀 및/또는 더 많거나 더 적은 수의 핀을 포함하는 구성이 포함된다.
특정 구현예에 있어서, 인터페이스(3)는 비례 계량식 신호 처리 인터페이스이며, 또한 증폭기(4)는 전력 고 및 전력 저 공급 전압 핀(V2, V1)의 전압 레벨에 의해서 정의되는 유효 신호 범위 내에서 신호 핀(6)의 전압 레벨을 제어하도록 구성되어 있다. 비례 계량식 신호 처리 인터페이스를 이용하는 경우, 유효한 신호 범위를 벗어나는 신호는 결함 상태를 나타낼 수 있다.
IC(1)는 결함 보호 회로(8)를 포함하고 있으며, 이 회로는 신호 핀(6) 상에서의 결함 상태 중에 증폭기(4)를 보호하는데 사용될 수 있다. 예를 들면, 결함 보호 제어 회로(9)는 신호 핀(6)이 과전압 상태 또는 부족 전압 상태인 경우에 고 임피던스 상태에서 결함 보호 회로(8)를 동작시킬 수 있다. 그러나, 결함 보호 제어 회로(9)는 정상 동작 상태 중에 저 임피던스 상태에서 결함 보호 회로(8)를 동작시켜 증폭기(4)가 정상 동작 중에 신호 핀(6)의 전압 레벨을 제어하도록 할 수 있다.
일 구현예에 있어서, IC(1)는 압력 및/또는 온도를 검출하도록 구성된 자동차용 센서 IC일 수 있으며, 신호 처리 블록(2)은 자동차의 엔진 제어 유닛(ECU, engine control unit)일 수 있으며, 또한 인터페이스(3)는 센서 IC를 ECU에 접속시키는데 사용되는 케이블과 관련된 전기 장치일 수 있다. 전자 시스템의 일 구성에 대해서 설명하였지만, 본 명세서에서의 개시는, 예를 들면, 차량용 근거리 연결 네트워크(LIN, local interconnect network) 및 차량용 컨트롤러 근거리 네트워크(CAN, controller area network) 프로토콜 시스템, 트랜스미션 라인 시스템, 전력 관리 시스템, 마이크로 전자 기계 시스템(MEMS, microelectromechanical system), 센서 시스템, 및/또는 트랜스듀서 시스템을 포함하는 다양한 전자 시스템에 적용 가능하다.
전자식 증폭 시스템(10)을 배경으로 하여 결함 보호 회로(8) 및 결함 보호 제어 회로(9)를 도시하였지만, 결함 보호 회로(8) 및 결함 보호 제어 회로(9)는 과전압 및 부족 전압 상태에 노출된 출력을 갖는 증폭기를 포함하고 있는 다양한 IC 및 기타 전자 장치에도 사용될 수 있다.
일부 결함 보호 구현예의 개요
도 2는 인터페이스 증폭기 IC 또는 IC(40)이 일 구현예를 나타낸 회로도이다. IC(40)는 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 증폭기(14), 제 1 정류기(15), 제 2 정류기(16), 결함 보호 회로(18), 및 결함 보호 제어 회로(19)를 포함한다.
결함 보호 회로(18)는 제 1 결함 보호 PMOS 트랜지스터(27) 및 제 2 결함 보호 PMOS 트랜지스터(28)를 포함한다. 제 1 결함 보호 PMOS 트랜지스터(27) 는 증폭기(14)의 출력에 전기적으로 접속된 드레인을 포함한다. 제 1 결함 보호 PMOS 트랜지스터(27)는 노드(N1)에서 제 2 결함 보호 PMOS 트랜지스터(28)의 바디와 소스, 및 결함 보호 제어 블록(19)의 제 1 입력에 전기적으로 접속된 바디 및 소스를 추가로 포함한다. 제 1 결함 보호 PMOS 트랜지스터(27)는 결함 보호 제어 블록(18)의 제 1 출력에 전기적으로 접속된 게이트를 추가로 포함한다. 제 2 결함 보호 PMOS 트랜지스터(28)는 신호 핀(6) 및 결함 보호 제어 블록(19)의 제 2 입력에 전기적으로 접속된 드레인을 추가로 포함한다. 제 2 결함 보호 PMOS 트랜지스터(28)는 결함 보호 제어 블록(19)의 제 2 출력에 전기적으로 접속된 게이트를 추가로 포함한다. 본 명세서에서 사용되는 바와 같이 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, MOS 트랜지스터는, 예컨대 폴리 실리콘과 같이 금속이 아닌 소재로 형성될 수 있으며, 또한 실리콘 산화물을 사용하여 구현되는 것만이 아니라 예컨대, 고유전(high-k) 유전체 물질과 같은 기타 유전체 물질을 사용하여 구현되는 유전체 영역을 가질 수 있음을 잘 알 것이다.
증폭기(14)는 드라이버 NMOS 트랜지스터(21), 드라이버 PMOS 트랜지스터(22), 및 출력 드라이버 제어 블록(25)을 포함한다. 드라이버 NMOS 트랜지스터(21)는 전력 저 공급 전원 핀(5)에 전기적으로 접속된 소스와 바디, 및 출력 드라이버 제어 블록(25)의 제 1 출력에 전기적으로 접속된 게이트를 포함한다. 드라이버 PMOS 트랜지스터(22)는 전력 고 공급 전원 핀(7)에 전기적으로 접속된 소스와 바디, 및 출력 드라이버 제어 블록(25)의 제 2 출력에 전기적으로 접속된 게이트를 포함한다. 드라이버 NMOS 트랜지스터(21)는 증폭기(14)의 출력에서 드라이버 PMOS 트랜지스터(22)의 드레인에 전기적으로 접속된 드레인을 추가로 포함한다. 증폭기(14)의 출력은 결함 보호 회로(18)를 통해서 신호 핀(6)에 전기적으로 접속되어 있다. 도 2에 나타낸 바와 같이, 증폭기(14)는 드라이버 NMOS 트랜지스터(21)의 드레인-바디 접합과 관련된 제 1 기생 다이오드(23), 및 드라이버 PMOS 트랜지스터(22)의 드레인-바디 접합과 관련된 제 2 기생 다이오드(24)를 포함할 수 있다.
증폭기(14)는 신호 핀(6)의 전압 레벨을 제어하는데 사용될 수 있다. 예를 들면, 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)가 결함 보호 제어 회로(19)에 의해서 턴 온되는 경우, 증폭기(14)는 출력 드라이버 제어 블록(25)을 사용하는 것에 의해서 신호 핀(6)의 전압 레벨을 조정하여 드라이버 PMOS 트랜지스터(22)를 사용하여 전류를 소스(source)하거나 및/또는 드라이버 NMOS 트랜지스터(21)를 사용하여 전류를 싱크(sink)할 수 있다. 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)는 충분히 커서 상대적으로 낮은 ON 상태(RDS)를 가지도록 하여 증폭기(14)가 신호 패드(6)로의 또는 신호 패드로부터의 전류를 싱크하거나 소스하는 경우 전압 헤드룸(headroom)이 크게 영향을 받지 않도록 한다.
제 1 및 제 2 양방향 차단 클램프(15, 16)는 신호 패드(6)의 전압 스윙을 제한하기 위해서 사용될 수 있다. 제 1 양방향 차단 클램프(15)는 제 1 차단 접합(33) 및 제 2 차단 접합(34)을 포함하고 있다. 제 1 차단 접합(33)은 전력 저 공급 전압 핀(5)에 전기적으로 접속된 애노드, 및 제 2 차단 접합(34)의 캐소드에 전기적으로 접속된 캐소드를 포함한다. 제 2 차단 접합(34)은 신호 핀(6)에 전기적으로 접속된 애노드를 추가로 포함한다. 제 2 양방향 차단 클램프(16)는 제 3 차단 접합(35) 및 제 4 차단 접합(36)을 포함한다. 제 3 차단 접합(35)은 신호 핀(6)에 전기적으로 접속된 애노드, 및 제 4 차단 접합(36)의 캐소드에 전기적으로 접속된 캐소드를 포함한다. 제 4 차단 접합(36)은 전력 고 공급 전압 핀(7)에 전기적으로 접속된 애노드를 추가로 포함한다.
결함 방지 제어 회로(19)는 결함 보호 회로(18)의 상태를 제어하여 신호 패드(6) 상의 과전압 및 부족 전압 상태로부터 증폭기(14)의 출력을 보호하도록 사용될 수 있다. 예를 들면, 신호 핀(6) 상에서의 과전압 또는 부족 전압 상태 중의 제 1 및/또는 제 2 결함 보호 PMOS 트랜지스터(27, 28)를 턴 오프하는 것은 증폭기(14) 및 신호 핀(6)의 출력 간에 높은 임피던스를 제공하는데 도움이 될 수 있다. 증폭기(14)의 출력 상에서의 과전압 및/또는 부족 전압 상태가 증폭기(14)의 제 1 및/또는 제 2 기생 다이오드(23, 24)의 순방향 바이어스와 관련된 손상을 초래하기 때문에, 결함 보호 제어 회로(19)는 신호 핀(6) 상에서의 결함 상황과 관련된 손상으로부터 증폭기(14)를 보호하는데 사용될 수 있다. 증폭기(14)의 정상 동작 중에, 결함 보호 제어 회로(19)는 제 1 및 제 2 결함 보호 PMOS 트랜지스터(18, 19)를 턴 온하여 증폭기(14)가 신호 핀(6)의 전압 레벨을 제어할 수 있도록 구성될 수 있다.
신호 핀(6) 상에서의 과전압 상태 중에, 결함 보호 제어 회로(19)는 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 온하거나 온 상태로 유지하도록, 또한 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 오프하도록 구성될 수 있다. 이와 같은 방식으로 과전압 상태 중에 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)를 제어하게 되면 드라이버 NMOS 트랜지스터(21) 및 드라이버 PMOS 트랜지스터(22)에 걸친 전압 및 이들을 통하는 전류를 제한하는 것에 의해서 과전압 상태가 증폭기(14)를 손상시키는 것을 방지할 수 있다. 추가적으로, 과전압 상태 중에 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 온하게 되면, 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 바디의 전압 레벨이 신호 핀(6)의 전압 레벨에 상대적으로 근접하도록 할 수 있고, 따라서 제 1 및 제 2 PMOS 트랜지스터(27, 28)의 드레인-바디 기생 다이오드가 과전압 상태 중에 순방향으로 바이어스되지 않도록 방지하는데 도움이 될 수 있다. 예를 들면, 이와 같은 방식으로 결함 보호 회로(18)를 구성하게 되면, 과전압 상태 중에 제 2 결함 보호 PMOS 트랜지스터(28)가 턴 오프되며, 이는 과전압 상태 중에 제 2 결함 보호 PMOS 트랜지스터(28)의 드레인-바디 기생 다이오드가 활성화되도록 하는 방법과 비교하여 성능의 개선을 제공할 수 있다.
신호 핀(6) 상에서의 부족 전압 상태 중에, 결함 보호 제어 회로(19)는 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 온하거나 온 상태로 유지하고 또한 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프할 수 있으며, 이는 과도한 전압 및/또는 과도한 전류로부터 증폭기(14)를 보호하는데 도움이 될 수 있을 뿐만 아니라 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)와 관련된 기생 다이오드가 활성화되는 것을 방지하는데 도움이 될 수 있다. 예를 들면, 신호 핀(6) 상에서의 부족 전압 상태 중에 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프하는 것에 의해서 및 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 온하는 것에 의해서, 증폭기(14)는 부족 전압 상태 중에 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28) 바디의 전위를 제어할 수 있다. 부족 전압 상태 중에는 신호 핀(6)의 전압 레벨이 상대적으로 낮기 때문에, 이와 같은 방식으로 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)를 구성하게 되면, 부족 전압 상태 중에 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 드레인-바디 기생 다이오드가 활성화되는 것을 방지할 수 있다. 예를 들면, 부족 전압 상태 중에 결함 보호 제어 블록(19)이 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프하고 또한 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 온하도록 구성하면, 부족 전압 상태 중에 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28) 모두를 턴 오프하면, 부족 전압 상태 중에 제 1 결함 보호 PMOS 트랜지스터(27)의 드레인-바디 기생 다이오드가 활성화되는 방법과 비교하여 성능의 개선을 제공할 수 있다.
일 구현예에 있어서, 결함 보호 제어 회로(19)는 과전압 검출 및 제어 회로(31) 및 부족 전압 검출 및 제어 회로(32)를 포함한다. 정상 동작 중에, 과전압 검출 및 제어 회로(31)는 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 온하도록 구성되며, 또한 부족 전압 검출 및 제어 회로(32)는 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 온하도록 구성된다. 추가적으로, 과전압 검출 및 제어 회로(31)는 제 1 문턱 전압에 의해서 전력 고 공급 전압 핀(7)의 전압 레벨을 초과하는 신호 핀(6)의 전압 레벨과 관련된 과전압 상태를 검출하도록 하며, 또한 이 과전압 상태가 검출되는 경우 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 오프하도록 구성된다. 또한, 부족 전압 검출 및 제어 회로(32)는 제 2 문턱 전압에 의해서 전력 저 공급 전압 핀(5)의 전압 레벨 미만으로 떨어지는 신호 핀(6)의 전압 레벨과 관련된 부족 전압 상태를 검출하도록 하며, 또한 이 부족 전압 상태가 검출되는 경우 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프하도록 구성된다. 일 구현예에 있어서, 제 1 문턱 전압은 약 1 V 내지 약 2 V의 범위 내에 들어가도록 선택되며, 또한 제 2 문턱 전압은 약 1 V 내지 약 2 V의 범위 내에 들어가도록 선택된다.
도 2에 도시한 결함 보호 회로(18)는 NMOS 트랜지스터가 아닌 PMOS 트랜지스터를 포함한다. 도 7과 관련하여 후술하는 바와 같이 NMOS 트랜지스터가 대신하여 사용될 수 있음에도 불구하고, PMOS 트랜지스터를 사용하게 되면 NMOS 트랜지스터를 사용하는 일부 방법과 비교하여 개선된 효과를 제공할 수 있는데, 이는 NMOS 트랜지스터가 신호 핀(6)의 전압 레벨이 전력 저 공급 전압 핀(V1)의 전압 레벨 미만으로 떨어지는 경우에 활성화되거나 순방향으로 바이어스될 수 있는 드레인-기판 기생 다이오드를 포함할 수 있기 때문이다. 제 1 및 제 2 PMOS 트랜지스터(27, 28)가 상술한 바와 같이 드레인-바디 기생 다이오드를 포함할 수는 있지만, 결함 보호 제어 회로(19)는 신호 핀(6) 상에서의 과전압 및 부족 전압 상태 중에 제 1 및 제 2 PMOS 트랜지스터(27, 28)의 게이트의 전압 레벨을 제어하여 드레인-바디 기생 다이오드가 순방향으로 바이어스되는 것으로 방지할 수 있다.
일 구현예에 있어서, 제 1 및 제 2 결함 방지 PMOS 트랜지스터(27, 28)는 p-형 수평 확산형 금속 산화물 반도체(LDMOS, laterally diffused metal oxide semiconductor) 디바이스이다. 제 1 및 제 2 PMOS 트랜지스터를 LDMOS 디바이스로 구성하게 되면 제 1 및 제 2 PMOS 트랜지스터가 결함 상태에서 견딜 수 있는 최대 전압을 증가시키는데 도움을 줄 수 있다.
도 3a는 과전압 검출 및 제어 회로의 일 구현예를 포함하는 인터페이스 증폭기 IC또는 IC(60)의 회로도이다. IC(60)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 및 결함 보호 회로(18)를 포함하고 있으며, 이들은 도 1 및 도 2를 참조하여 설명한 것과 같을 수 있다. 또한, IC(60)는 과전압 검출 및 제어 회로(41) 및 부족 전압 검출 및 제어 회로(32)를 포함하고 있는 결함 보호 제어 회로를 포함한다.
과전압 검출 및 제어 회로(41)는 고전압 전류 소스(42), 제 1 내지 제 6 레지스터(43 - 48), 제 1 및 제 2 NMOS 트랜지스터(51, 52), 및 제 1 내지 제 4 PMOS 트랜지스터(53 - 56)를 포함한다. 본 명세서에서 사용되는 바와 같이, "고전압"은, 예를 들면, 트랜지스터 또는 다른 회로가 약 20 V 내지 약 100 V 범위 내의 전압, 예를 들면 40 V를 견디도록 구성되어 있다는 것을 의미하며, 반면 "저전압"은, 트랜지스터 또는 다른 회로가 약 1 V 내지 약 6 V 범위 내의 전압, 예를 들면, 5 V를 견디도록 구성되어 있음을 의미한다. 고전압 전류 소스(42)는 제 3 전압 공급(V3)에 전기적으로 접속된 제 1 단자, 및 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트에, 제 6 레지스터(48)의 제 1 단에, 및 제 1 PMOS 트랜지스터(53)의 드레인에 전기적으로 접속된 제 2 단자를 포함한다. 제 6 레지스터(48)는 결함 보호 회로(18)의 노드(N1)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 1 PMOS 트랜지스터(53)는 노드(N1)에 전기적으로 접속된 소스 및 제 3 PMOS 트랜지스터(55)의 드레인에, 제 2 PMOS 트랜지스터(54)의 게이트 및 드레인에, 또한 제 2 NMOS 트랜지스터(52)의 드레인에 전기적으로 접속된 게이트(gate)를 추가로 포함한다. 제 2 PMOS 트랜지스터(54)는 노드(N1)에 전기적으로 접속된 소스(source)를 추가로 포함한다. 제 3 PMOS 트랜지스터(55)는 노드(N1)에 전기적으로 접속된 소스와 제 4 PMOS 트랜지스터(56)의 게이트와 드레인, 및 제 1 NMOS 트랜지스터(51)의 드레인에 전기적으로 접속된 게이트(gate)를 추가로 포함한다. 제 4 PMOS 트랜지스터(56)는 노드(N1)에 전기적으로 접속된 소스를 추가로 포함한다.
제 1 NMOS 트랜지스터(51)는 제 1 레지스터(43)의 제 1 단 및 제 2 레지스터(44)의 제 1 단에 전기적으로 접속된 게이트를 추가로 포함한다. 제 1 NMOS 트랜지스터(51)는 제 2 NMOS 트랜지스터(52)의 소스 및 제 5 레지스터(47)의 제 1 단에 전기적으로 접속된 소스를 추가로 포함한다. 제 2 레지스터(44)는 전력 고 공급 전압 핀(7)으로부터 유도될 수 있는 기준 전압(VREF)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 2 레지스터(43)는 전력 저 공급 전압 핀(5)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 5 레지스터(47)는 제 3 공급 전압(V3)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 2 NMOS 트랜지스터(52)는 제 3 레지스터(45)의 제 1 단 및 제 4 레지스터(46)의 제 1 단에 전기적으로 접속된 게이트를 추가로 포함한다. 제 3 레지스터(45)는 전력 저 공급 전압 핀(5)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 4 레지스터(46)는 노드(N1)에 전기적으로 접속된 제 2 단을 추가로 포함한다.
과전압 검출 및 제어 회로(41)는 신호 핀(6) 상에서 과전압 상태가 검출되지 않는 경우 제 1 결함 보호 PMOS 트랜지스터(27)를 이네이블(enable) 또는 턴 온할 수 있다. 하지만, 과전압 상태가 검출되는 경우, 과전압 검출 및 제어 회로(41)는 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 오프하여 대량의 전류가 신호 핀(6)으로부터 증폭기(4)의 출력으로 흐르는 것을 방지할 수 있다.
제 1 및 제 2 NMOS 트랜지스터(51, 52)를 사용하여 제 1 및 제 2 레지스터(43, 44)를 포함하고 있는 제 1 분압기를 사용하여 생성된 제 1 전압을 제 3 및 제 4 레지스터(45, 46)를 포함하고 있는 제 2 분압기를 사용하여 생성된 제 2 전압과 비교할 수 있다. 예를 들면, 제 1 및 제 2 레지스터(43, 44)는 기준 전압(VREF)의 전압 레벨에 기초한 제 1 전압을 생성하는데 사용될 수 있고, 또한 제 3 및 제 4 레지스터(45, 46)는 신호 핀(6)의 전압 레벨에 기초하여 제 2 전압을 생성하는데 사용될 수 있다. 기준 전압(VREF)의 전압 레벨 및 제 1 내지 제 4 레지스터(43 - 46)의 저항이 선택되면, 과전압 검출 및 제어 회로(41)는, 예컨대 신호 핀(6)의 공칭 동작 전압보다 약 1 V 내지 약 2 V 이상인 전압과 같은 소정 변동폭의 과전압 상태를 검출하도록 구성될 수 있다. 제 5 레지스터(47)는 제 1 및 제 2 NMOS 트랜지스터(51, 52)로 바이어스 전류를 제공할 수 있으며, 제 5 레지스터(47)의 저항은 제 1 및 제 2 NMOS 트랜지스터(51, 52)의 소정의 비교 응답 시간을 달성하는데 도움이 되도록 선택될 수 있다.
일 구현예에 있어서, 제 3 및 제 4 레지스터(45, 46)의 저항은, 예컨대 복합 직렬 저항이 약 1 메가 Ω이 되는 상대적으로 큰 값으로 설정된다. 제 3 및 제 4 레지스터(45, 46)의 저항을 상대적으로 크게 구성하게 되면, 예컨대 신호 핀(6)이 약 5 V인 경우 누설 전류 규격이 약 10 μA 미만인 것과 같은 신호 핀(6)의 누설 전류 규격을 달성하는데 도움이 될 수 있다.
신호 핀(6) 상에서 과전압 상태가 검출된 경우, 제 2 NMOS 트랜지스터(52)를 통하는 전류는 제 1 NMOS 트랜지스터(51)를 통하는 전류를 초과할 수 있으며, 또한 제 2 NMOS 트랜지스터(52)는 제 1 및 제 2 PMOS 트랜지스터(53, 54)를 사용하여 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 전압을 풀 업(pull up)하여 제 1 결함 보호 PMOS 트랜지스터(27)가 턴 오프되도록 할 수 있다. 하지만, 과전압 상태가 검출되지 않는 경우, 제 1 NMOS 트랜지스터(51)를 통하는 전류는 제 2 NMOS 트랜지스터(52)를 통하는 전류를 초과할 수 있으며, 또한 제 1 NMOS 트랜지스터(51)는 제 3 및 제 4 PMOS 트랜지스터(55, 56)를 사용하여 제 1 및 제 2 PMOS 트랜지스터(53, 54)를 턴 오프할 수 있으며, 이는 고전압 전류 소스(42)가 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 전압을 풀 다운(pull down)하도록 할 수 있다. 예를 들면, 제 1 및 제 2 PMOS 트랜지스터(53, 54)가 턴 오프된 경우, 고전압 전류 소스(42)의 전류는 제 6 레지스터(48)를 통해서 흐를 수 있으며, 또한 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트-소스 전압은 제 6 레지스터(48) 양단에서의 전압 강하와 대략 동일할 수 있다.
제 3 및 제 4 PMOS 트랜지스터(55, 56)를 포함하게 되면, 제 1 및 제 2 PMOS 트랜지스터(53, 54)가 정상 동작 중에 턴 오프를 보장하는 것에 의해서 스탠딩(standing) 누설 전류를 최소화하는데 도움을 줄 수 있다. 일 구현예에 있어서, 제 1 PMOS 트랜지스터(53)는 과전압 상태 중에 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트에 대해서 상대적으로 빠른 슬루율을 제공하도록 상대적으로 크게 형성되어 있다.
신호 핀(6) 상에서의 과전압 상태 중에, 제 2 결함 보호 PMOS 트랜지스터(28)는 부족 전압 검출 및 제어 블록(32)에 의해서 턴 온될 수 있다. 신호 핀(6) 상에서의 과전압 상태 중에 제 2 결함 검출 PMOS 트랜지스터(28)를 턴 온하게 되면, 제 2 결함 보호 PMOS 트랜지스터(28)와 관련된 드레인-바디 기생 다이오드가 과전압 상태 중에 활성화되는 것을 방지할 수 있다.
도 3a에 나타낸 구성에 있어서, 과전압 검출 및 제어 회로(41)는 신호 핀(6)을 사용하여 바이어스되거나 구동되며, 이는 전력 고 공급 전압 핀(7)이 플로팅 상태인 경우에도 과전압 검출 및 제어 회로(41)가 기능할 수 있도록 한다. 추가적으로, 이와 같은 방식으로 과전압 검출 및 제어 회로(41)를 구성하게 되면, 과전압 상태의 변동폭에 기초한 과전압 검출 및 제어 회로(41)의 다이나믹 바이어싱(dynamic biasing)에 있어서 도움을 줄 수 있다. 예를 들면, 신호 핀(6)의 전압 레벨이 상대적으로 적은 양만큼만 정상 동작 상태를 초과하는 경우, 신호 핀(6)으로부터 제 2 결함 보호 PMOS 트랜지스터(28)를 통해 과전압 검출 및 제어 회로(41)로 제공되는 전류는 상대적으로 작을 수 있다. 하지만, 신호 핀(6)의 전압 레벨이, 예컨대 ISO-7637-3 규격에 의해서 정의된 과도 이벤트가 신호 핀(6)에 수신되는 것과 같이 상대적으로 큰 양만큼 정상 동작 상태를 초과하는 경우, 과전압 검출 및 제어 회로(41)는 상대적으로 큰 전류로 바이어스되며, 또한 제 1 결함 보호 PMOS 트랜지스터(27)를 상대적으로 신속하게 턴 오프할 수 있다. 제 1 결함 보호 PMOS 트랜지스터(27)와 관련된 게이트의 정전 용량이 상대적으로 클 수 있기 때문에, 과전압 검출 및 제어 회로(41)에 제공되는 전류를 동적으로 조정하는 것은 전력 소모를 감소시키는데 도움을 줄 수 있다.
제 3 전압 공급(V-3)은 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 게이트 전압을 제어하는데 사용되는 과전압 및 부족 전압 검출 및 제어 회로(41, 32)의 각 성분에 대한 전력 저 공급 전압으로 사용될 수 있다. 예를 들면, 제 3 전압 공급(V3)은 신호 핀(6) 상에서 과전압 상태가 검출되지 않는 경우 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 전압을 제어하는데 사용된 고전압 전류 소스(42)에 대한 전력 저 공급 전압으로서 사용되고 있다. 제 3 전압 공급(V3)의 전압 레벨은 전력 저 공급 전압 핀(5)의 전압 레벨 미만이 되도록 선택될 수 있다. 이와 같은 방식으로 제 3 전압 공급(V3)을 구성하게 되면, 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 게이트 전압이 전력 저 공급 전압 핀(5)의 게이트 전압 미만의 전압 레벨이 되도록 제어될 수 있도록 함으로써 신호 핀(6)의 출력 전압의 스윙을 증가시킬 수 있다. 도 3a는 제 3 전압 공급(V3)을 포함하는 구성에 대해서 도시하였지만, 제 3 전압 공급(V3)은 특정 구현예, 예컨대, 신호 핀(6) 상에서의 출력 전압의 스윙을 감소시키는 구성 및/또는 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)가 결핍 모드 MOS 트랜지스터 또는 기타 전계 효과 트랜지스터(FET, field-effect transistor)인 구성에 있어서는 생략될 수도 있다.
도시된 구성에 있어서, 제 3 전압 공급(V3)은 또한 제 5 레지스터(47)에 대한 전력 저 공급 전압으로서 사용된다. 제 5 레지스터(47)를 사용하여 전원 공급 핀이 오접속 및/또는 플로팅하는 경우에도 신호 핀(6)의 전압에 대해서 변동하는 바이어스 전류를 제공할 수 있으며, 따라서 결함 상태 검출이 개선된다. 예를 들면, 전원 공급 핀이 오접속되거나, 플로팅되거나, 또는 이들이 조합된 경우, 신호 핀(6)의 전압 레벨은 전력 고 공급 전압 핀(7) 이상으로 상승하고 또한 과전압 검출 및 제어 회로(41)에 의해서 검출될 수 있는 과전압 상태가 초래될 수 있다.
도 3b는 부족 전압 검출 및 제어 회로의 일 구현예를 포함하는 인터페이스 증폭기 IC 또는 IC(80)의 회로도이다. IC(80)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 및 결함 보호 회로(18)를 포함하고 있으며, 이들은 상술한 것과 같을 수 있다. 또한, IC(80)는 과전압 검출 및 제어 회로(31) 및 부족 전압 검출 및 제어 회로(62)를 포함하고 있는 결함 보호 제어 회로를 포함한다.
부조고 전압 검출 및 제어 회로(62)는 고전압 전류 소스(63), 제 1 내지 제 3 레지스터(64 - 66), 제 1 및 제 2 NMOS 트랜지스터(71, 72), 및 제 1 내지 제 4 PMOS 트랜지스터(73 - 76)를 포함한다. 고전압 전류 소스(63)는 제 3 전압 공급(V3)에 전기적으로 접속된 제 1 단자, 및 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트에, 제 3 레지스터(66)의 제 1 단에, 및 제 2 PMOS 트랜지스터(74)의 드레인에 전기적으로 접속된 제 2 단자를 포함한다. 제 3 레지스터(66)는 결함 보호 회로(18)의 노드(N1)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 1 PMOS 트랜지스터(74)는 노드(N1)에 전기적으로 접속된 소스 및 제 4 PMOS 트랜지스터(76)의 드레인에, 제 1 PMOS 트랜지스터(73)의 게이트 및 드레인에, 또한 제 1 NMOS 트랜지스터(71)의 드레인에 전기적으로 접속된 게이트를 추가로 포함한다. 제 1 PMOS 트랜지스터(73)는 노드(N1)에 전기적으로 접속된 소스를 추가로 포함한다. 제 4 PMOS 트랜지스터(76)는 노드(N1)에 전기적으로 접속된 소스와 제 3 PMOS 트랜지스터(75)의 게이트와 드레인, 및 제 2 NMOS 트랜지스터(72)의 드레인에 전기적으로 접속된 게이트를 추가로 포함한다. 제 3 PMOS 트랜지스터(75)는 노드(N1)에 전기적으로 접속된 소스를 추가로 포함한다. 제 1 NMOS 트랜지스터(71)는 전력 저 공급 전압 핀(5)에 전기적으로 접속된 게이트, 및 제 1 레지스터(64)의 제 1 단과 제 2 NMOS 트랜지스터(72)의 소스에 전기적으로 접속된 소스를 추가로 포함한다. 제 1 레지스터(64)는 제 3 공급 전압(V3)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 2 NMOS 트랜지스터(72)는 제 2 레지스터(65)의 제 1 단에 전기적으로 접속된 게이트를 추가로 포함한다. 제 2 레지스터(65)는 신호 핀(6)에 전기적으로 접속된 제 2 단을 추가로 포함한다.
부족 전압 검출 및 제어 회로(62)는 신호 핀(6) 상에서 부족 전압 상태가 검출되지 않는 경우 제 2 결함 보호 PMOS 트랜지스터(28)를 이네이블(enable) 또는 턴 온할 수 있다. 하지만, 부족 전압 상태가 검출되는 경우, 부족 전압 검출 및 제어 회로(62)는 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프하여 대량의 전류가 신호 핀(6)으로부터 증폭기(4)의 출력으로 흐르는 것을 방지할 수 있다.
제 1 및 제 2 NMOS 트랜지스터(71, 72)를 사용하여 전력 저 공급 전압 핀(5)의 전압 레벨과 관련된 제 1 전압 및 신호 핀(6)의 전압 레벨과 관련된 제 2 전압을 비교할 수 있다. 특정 구현예에 있어서, 부족 전압 검출 및 제어 블록(62)은 신호 핀(6)의 공칭 동작 전압 미만인 적어도 약 1 V 내지 약 2 V인 전압과 관련된 부족 전압 상태를 검출하도록 구성된다.
부족 전압 상태가 검출되는 경우, 제 1 NMOS 트랜지스터(71)를 통하는 전류는 제 2 NMOS 트랜지스터(72)를 통하는 전류를 초과할 수 있으며, 또한 제 1 NMOS 트랜지스터(71)는 제 1 및 제 2 PMOS 트랜지스터(73, 74)를 사용하여 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트 전압을 풀 업(pull up)하여 제 2 결함 보호 PMOS 트랜지스터(28)가 턴 오프되도록 할 수 있다. 하지만, 부족 전압 상태가 검출되지 않는 경우, 제 2 NMOS 트랜지스터(72)를 통하는 전류는 제 1 NMOS 트랜지스터(71)를 통하는 전류를 초과할 수 있으며, 또한 제 2 NMOS 트랜지스터(72)는 제 3 및 제 4 PMOS 트랜지스터(75, 76)를 사용하여 제 1 및 제 2 PMOS 트랜지스터(73, 74)를 턴 오프할 수 있으며, 이는 고전압 전류 소스(63)가 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트 전압을 풀 다운(pull down)하도록 할 수 있다. 예를 들면, 제 1 및 제 2 PMOS 트랜지스터(73, 74)가 턴 오프된 경우, 고전압 전류 소스(63)의 전류는 제 3 레지스터(66)를 통해서 흐를 수 있으며, 또한 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트-소스 전압은 제 3 레지스터(66) 양단에서의 전압 강하와 대략 동일할 수 있다.
신호 핀(6) 상에서의 부족 전압 상태 중에, 제 1 결함 보호 PMOS 트랜지스터(27)는 과전압 전압 검출 및 제어 블록(31)에 의해서 턴 온될 수 있다. 신호 핀(6) 상에서의 부족 전압 상태 중에 제 1 결함 검출 PMOS 트랜지스터(27)를 턴 온하게 되면, 제 1 결함 보호 PMOS 트랜지스터(27)와 관련된 드레인-바디 기생 다이오드가 부족 전압 상태 중에 활성화되는 것을 회피하는데 도움이 될 수 있다.
도 3b에 나타낸 바와 같이, 부족 전압 검출 및 제어 회로(62)는 신호 핀(6)을 사용하여 구동될 수 있으며, 이는 전력 공급 핀이 오접속, 플로팅, 또는 이들이 조합된 경우에도 부족 전압 검출 및 제어 회로(62)가 기능할 수 있도록 한다. 추가적으로, 이와 같은 방식으로 부족 전압 검출 및 제어 회로(62)를 구성하게 되면, 부족 전압 상태에 반응하여 부족 전압 검출 및 제어 회로(62)의 다이나믹 바이어싱에 도움을 줄 수 있다. 도 3b의 부족 전압 검출 및 제어 회로(62)의 추가적인 상세는 도 3a의 과전압 검출 및 제어 회로(41)에 대해서 상술한 내용들과 유사할 수 있다.
도 4a는 과전압 검출 및 제어 회로의 다른 구현예를 포함하는 IC(100)의 회로도이다. IC(100)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 결함 보호 회로(18), 부족 전압 검출 및 제어 블록(32), 과전압 검출 및 제어 블록(81), 및 전하 펌프(82)를 포함한다.
도 4a의 IC(100)는 도 3a의 IC(60)와 유사하며, 차이점은 도 4a의 IC(100)는 전하 펌프(82)를 추가로 포함하고 있으며, 또한 다르게 구현한 과전압 검출 및 제어 블록을 포함한다는 것이다.
전하 펌프(82)는 전압 레벨이 전력 저 공급 전압 핀(5)의 전압 레벨 미만인 전하 펌프 공급 전압(VCP)을 생성하도록 구성된 네거티브 전하 펌프(negative charge pump)일 수 있다. 특정 구현예에 있어서, 전하 펌프(82)는 전력 고 및 전력 저 공급 전압 핀(5, 6)을 사용하여 구동된다. 전하 펌프(82)를 포함하는 것은, 과전압 및 부족 전압 검출 및 제어 회로(81, 32)가 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 게이트 전압 레벨을 전력 저 공급 전원 핀(5)의 전압 레벨 미만으로 제어할 수 있게 함으로써 신호 패드(6)의 출력 전압의 스윙을 증가시키는 데 도움을 줄 수 있다.
과전압 검출 및 제어 회로(81)는 제 1 내지 제 6 레지스터(43 - 48), 제 1 및 제 2 NMOS 트랜지스터(51, 52), 및 제 1 내지 제 4 PMOS 트랜지스터(53 - 56)를 포함하며, 이들은 도 3a를 참조하여 설명한 것과 같을 수 있다. 과전압 검출 및 제어 회로(81)는 고전압 전류 소스(83) 및 과도 응답 부스팅 회로(90)를 추가로 포함한다. 과전압 검출 및 제어 회로(81)는 신호 핀(6)을 사용하여 바이어스되거나 구동되며, 따라서 전력 고 공급 전압 핀(7) 및/또는 전력 저 공급 전압 핀(5)이 오접속된 경우, 플로팅인 경우, 또는 이들이 조합된 경우에도 결함 보호가 제공될 수 있게 된다. 추가적으로, 과전압 검출 및 제어 회로(81)는 다이나믹 바이어싱(dynamic biasing)을 사용하여 동작하도록 구성되어 있다. 예를 들면, 과전압 검출 및 제어 회로(81)로 제공된 전류는 과전압 상태의 변동 폭에 기초하고 있다. 이하에서 더욱 상세하게 설명하겠지만, 다이나믹 바이어싱은 과도 응답 회로(90)를 사용하는 것에 의해서 개선될 수 있다.
고전압 전류 소스(83)는 전류 소스(84), n-형 LDMOS(NLDMOS) 트랜지스터(85), 제너 다이오드(86), 및 전류 소스 제어 블록(87)을 포함한다. NLDMOS 트랜지스터(85)는 바이어스 전압(VBIAS)에 전기적으로 접속된 게이트, 및 전류 소스(84)의 제 1 단자에 전기적으로 접속된 소스를 포함한다. 전류 소스(84)는 전하 펌프 전압(VCP)에 전기적으로 접속된 제 2 단자를 추가로 포함한다. NLDMOS 트랜지스터(85)는 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 및 제너 다이오드(86)의 애노드에 전기적으로 접속된 드레인을 추가로 포함한다. 추가적으로, NLDMOS 트랜지스터(85)는 제너 다이오드(86)의 캐소드 및 전류 소스 제어 블록(87)의 출력에 전기적으로 접속된 n-형 절연 영역 또는 텁(tub)을 추가로 포함한다.
NLDMOS 트랜지스터(85)의 n-형 텁은 표면 상에 디바이스가 형성되는 기판으로부터 NLDMOS 트랜지스터(85)의 바디를 전기적으로 절연시키도록 구성된 하나 이상의 n-형 매립층(NBL, n-type buried layer) 및 고전압 웰(well)을 포함한다. 특정 구현예에 있어서, 깊은(deep) p-웰을 사용하여 NLDMOS 트랜지스터(85)의 n-형 텁으로부터 NLDMOS 트랜지스터(85)의 드레인을 전기적으로 절연하고, 따라서 서로 다른 전위에서 드레인과 n-형 텁이 동작하도록 하는데 사용되며, 이는 드레인 전압이 기판 전압 미만으로 떨어지는 경우에 n-형 텁 및 기판 사이의 기생 다이오드가 클램핑(clamping)되지 않도록 방지하는데 도움을 줄 수 있다. 고전압 전류 소스(83)는 전류 소스 제어 블록(87)을 포함하고 있으며, 이 블록은 NLDMOS 트랜지스터(85)의 n-형 텁의 전위를 제어하여 고전압 전류 소스(83)의 소정의 성능 특성을 달성하도록 사용될 수 있다.
NLDMOS 트랜지스터(85)의 드레인을 NLDMOS 트랜지스터(85)의 n-형 텁으로부터 전기적으로 절연시키면 드레인 및 n-형 텁이 서로 다른 전위에서 동작하도록 할 수 있음에도 불구하고, 드레인 및 n-형 텁 사이의 파괴 전압은 상대적으로 낮을 수 있다. 예를 들면, 깊은 p-웰을 사용하여 드레인 및 n-형 텁을 절연하는 경우, 드레인과 관련된 PNP 기생 바이폴라 트랜지스터, 깊은 p-웰, 및 n-형 텁은 n-형 텁의 전압이 드레인의 전압을 상대적으로 작은 전압, 예컨대 약 10 V의 전압만큼 초과하는 경우에 파괴될 수 있다. 드레인 및 n-형 텁 사이의 파괴는 NLDMOS 트랜지스터(85)를 손상시킬 수 있기 때문에, 도시한 구조에서는 NLDMOS 트랜지스터(85)의 드레인 및 n-형 텁 사이에 배치된 제너 다이오드(86)를 포함한다. 제너 다이오드(86)는 NLDMOS 트랜지스터(85)의 드레인 및 n-형 텁 사이에서의 파괴 전압 미만의 파괴 전압을 갖도록, 따라서 과도 신호 처리 상태가 n-형 텁의 전압이 NLDMOS 트랜지스터(85)의 드레인의 전압을 초과하는 경우 NLDMOS 트랜지스터(85)의 손상을 방지하도록 구성될 수 있다.
과도 응답 부스팅 회로(90)는 제 1 및 제 2 부스트 NMOS 트랜지스터(91, 92), 제 1 및 제 2 부스트 PMOS 트랜지스터(93, 94), 제 1 및 제 2 부스트 레지스터(95, 96), 및 부스트 제너 다이오드(98)를 포함한다. 제 1 부스트 NMOS 트랜지스터(91)는 전하 펌프 전압(VCP)에 전기적으로 접속된 소스, 및 제 2 NMOS 트랜지스터(52)의 소스에 전기적으로 접속된 드레인을 포함한다. 제 1 부스트 NMOS 트랜지스터(91)는 제 2 부스트 NMOS 트랜지스터(92)의 게이트 및 드레인에, 또한 제 1 부스트 PMOS 트랜지스터(93)의 드레인에 전기적으로 접속된 게이트를 추가로 포함한다. 제 2 부스트 NMOS 트랜지스터(92)는 전하 펌프 전압(VCP)에 전기적으로 접속된 소스를 추가로 포함한다. 제 1 부스트 PMOS 트랜지스터(93)는 제 1 부스트 레지스터(95)의 제 1 단에 전기적으로 접속된 소스, 및 제 1 전력 저 공급 전압 핀(5)에 전기적으로 접속된 게이트를 추가로 포함한다. 제 1 부스트 레지스터(95)는 제 2 부스트 레지스터(96)의 제 1 단 및 부스트 제어 다이오드(98)의 애노드에 전기적으로 접속된 제 2 단을 추가로 포함한다. 부스트 제너 다이오드(98)는 제 2 NMOS 트랜지스터(52)의 게이트에 전기적으로 접속된 캐소드를 추가로 포함한다. 제 2 부스트 레지스터(96)는 제 2 부스트 PMOS 트랜지스터(94)의 소스에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 2 부스트 PMOS 트랜지스터(94)는 전력 저 공급 전압 핀(5)에 전기적으로 접속된 게이트 및 드레인을 추가로 포함한다.
과도 응답 부스팅 회로(90)는 신호 핀(6) 상에서의 과전압 상태에 반응하여 과전압 검출 및 제어 회로(81)의 과도 응답 시간을 개선하는데 도움을 줄 수 있다. 예를 들면, 제 2 NMOS 트랜지스터(52)의 게이트 전압이 과전압 상태 중에 증가하는 경우, 과도 응답 부스팅 회로(90)는 제 2 NMOS 트랜지스터(52)의 소스 전압을 활성화하고 이를 풀 다운하여 과전압 검출 및 제어 회로(81)의 과도 응답을 가속화할 수 있다. 일 구현예에 있어서, 과전압 검출 및 제어 회로(81)는 과도 응답 부스팅 회로(90)를 사용하여 신호 핀(6) 상의 과도 신호의 상승 시간, 예를 들어서, ISO-7637-2 규격서에 의해서 정의된 과도 전기 이벤트에 대해서 최대 약 85 V/μS의 상승 시간보다는 빠른 슬루율(slew rate)로 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 전압을 풀 업하도록 구성된다.
도 4b는 부족 전압 검출 및 제어 회로의 다른 구현예를 포함하는 IC(120)의 회로도이다. IC(120)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 결함 보호 회로(18), 과전압 검출 및 제어 블록(31), 전하 펌프(82), 및 부조고 전압 검출 및 제어 블록(102)을 포함한다.
도 4b의 IC(120)는 도 3b의 IC(80)와 유사하며, 차이점은 도 4b의 IC(120)는 전하 펌프(82)를 추가로 포함하고 있으며, 또한 다르게 구현한 과전압 검출 및 제어 블록을 포함한다는 것이다. 전하 펌프(82)는 전하 펌프 공급 전압(VCP)을 생성하도록 사용될 수 있으며, 이는 도 4a를 참조하여 설명한 것과 같을 수 있다.
부족 전압 검출 및 제어 회로(102)는 제 1 및 제 3 레지스터(64 - 66), 제 1 및 제 2 NMOS 트랜지스터(71, 72), 및 제 1 내지 제 4 PMOS 트랜지스터(73 - 76)를 포함하고 있으며, 이들은 도 3a를 참조하여 설명한 것과 같을 수 있다. 과전압 검출 및 제어 회로(102)는 고전압 전류 소스(103) 및 과도 응답 부스팅 회로(110)를 추가로 포함한다.
고전압 전류 소스(103)는 전류 소스(104), NLDMOS 트랜지스터(105), 제너 다이오드(Zener diode)(106), 및 전류 소스 제어 블록(107)을 포함한다. NLDMOS 트랜지스터(105)는 바이어스 전압(VBIAS)에 전기적으로 접속된 게이트, 및 전류 소스(104)의 제 1 단자에 전기적으로 접속된 소스를 포함한다. 전류 소스(104)는 전하 펌프 전압(VCP)에 전기적으로 접속된 제 2 단자를 추가로 포함한다. NLDMOS 트랜지스터(105)는 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트 및 제너 다이오드(106)의 애노드에 전기적으로 접속된 드레인을 추가로 포함한다. 추가적으로, NLDMOS 트랜지스터(105)는 제너 다이오드(106)의 캐소드 및 전류 소스 제어 블록(107)의 출력에 전기적으로 접속된 n-형 텁(n-type tub)을 추가로 포함한다. 도4b의 고전압 전류 소스(103)의 추가적인 상세는 도 4a의 고전압 전류 소스(83)에 대해서 상술한 내용들과 유사할 수 있다.
과도 응답 부스팅 회로(110)는 제 1 및 제 2 부스트 NMOS 트랜지스터(111, 112), 제 1 및 제 2 부스트 PMOS 트랜지스터(113, 114), 부스트 제너 다이오드(118), 제 1 및 제 2 부스트 다이오드(115, 116), 및 부스트 전류 소스(117)를 포함한다. 제 1 부스트 NMOS 트랜지스터(111)는 전하 펌프 전압(VCP)에 전기적으로 접속된 소스, 및 제 1 NMOS 트랜지스터(71)의 소스에 전기적으로 접속된 드레인을 포함한다. 제 1 부스트 NMOS 트랜지스터(111)는 제 2 부스트 NMOS 트랜지스터(112)의 게이트 및 드레인에, 또한 제 1 부스트 PMOS 트랜지스터(113)의 드레인에 전기적으로 접속된 게이트를 추가로 포함한다. 제 2 부스트 NMOS 트랜지스터(112)는 전하 펌프 전압(VCP)에 전기적으로 접속된 소스를 추가로 포함한다. 제 1 부스트 PMOS 트랜지스터(113)는 제 2 부스트 PMOS 트랜지스터(114)의 게이트, 및 제 2 NMOS 트랜지스터(72)의 게이트에 전기적으로 접속된 게이트를 추가로 포함한다. 제 1 부스트 PMOS 트랜지스터(113)는 제 2 부스트 PMOS 트랜지스터(114)의 소스에, 부스터 제너 다이오드(118)의 캐소드에, 부스트 전류 소스(117)의 제 1 단자에, 제 1 부스트 다이오드(115)의 캐소드에, 및 제 2 부스트 다이오드(116)의 애노드에 전기적으로 접속된 소스를 추가로 포함한다. 부스트 제너 다이오드(118)는 제 2 NMOS 트랜지스터(72)의 게이트에 전기적으로 접속된 애노드를 추가로 포함한다. 부스트 전류 소스(117)는 전력 저 공급 전압 핀(5)에, 제 1 부스트 다이오드(115)에, 및 제 2 부스트 다이오드(116)의 캐소드에 전기적으로 접속된 제 2 단자를 추가로 포함하고 있다. 제 2 부스트 PMOS 트랜지스터(114)는 NLDMOS 트랜지스터(105)의 바디 및 소스, 및 전류 소스(104)의 제 1 단자에 전기적으로 접속된 드레인을 추가로 포함하고 있다.
과도 응답 부스팅 회로(110)는 신호 핀(6) 상에서의 부족 전압 상태에 반응하여 부족 전압 검출 및 제어 회로(102)의 과도 응답 시간을 개선하는데 도움을 줄 수 있다. 예를 들면, 제 2 NMOS 트랜지스터(72)의 게이트 전압이 부족 전압 상태에 반응하여 감소하는 경우, 과도 응답 부스팅 회로(110)는 제 1 NMOS 트랜지스터(71)의 소스 전압을 활성화하고 이를 풀 다운(pull down)하여 부족 전압 검출 및 제어 회로(102)의 과도 응답을 촉진할 수 있다. 일 구현예에 있어서, 부족 전압 검출 및 제어 회로(102)는 과도 응답 부스팅 회로(90)를 사용하여 신호 핀(6) 상의 과도 신호의 상승 시간, 예를 들어서, ISO-7637-2 규격서에 의해서 정의된 과도 전기 이벤트에 대해서 최대 약 85 V/μS의 상승 시간보다는 빠른 슬루율(slew rate)로 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트 전압을 풀 업(pull up)하도록 구성된다.
제 1 부스트 다이오드(115)는 신호 핀(6)의 전압 레벨이 신호 핀(6)과 전력 저 공급 전압 핀(5) 사이에서의 부스트 제어 다이오드의 유효 제너 전압을 증가시키는 것에 의해서 상대적으로 높아지는 경우 부스트 제너 다이오드(118)의 전류 누설을 감소시키는데 도움을 주도록 사용될 수 있다. 부스트 전류 소스(117)는 신호 핀(6)이 전력 저 공급 전압 핀(5)의 전압 레벨에 근접한 낮은 전압을 갖는 경우에 제 2 부스트 PMOS 트랜지스터(114)의 누설을 감소시키기 위해서 포함되어 있다. 예를 들면, 부스트 전류 소스(117)가 생략되는 경우, 제 2 부스트 PMOS 트랜지스터(114)는 신호 핀(6)의 전압 레벨이 상대적으로 낮은 경우에 준문턱값 영역 내에서 동작할 수 있다. 또한, 제 1 부스트 다이오드(115)에 대해서 서로 반대 방향으로 위치하도록 구성되어 있는 제 2 부스트 다이오드(116)는 전력 고 공급 전압 핀(5, 7)이 오접속된 경우, 플로팅(floating)인 경우, 또는 이들이 조합된 경우 부스트 전류 소스(117)를 구현하도록 사용된 트랜지스터를 과도한 스트레스로부터 보호하도록 도움을 주는데 사용될 수 있다. 예를 들면, 제 1 및 제 2 부스트 다이오드(115, 116)는 부족 전압 결함 상태 중에라도 부스트 전류 소스(117) 양단의 전압 변동폭을 다이오드의 순방향 전압 강하와 대략 동등하도록 제한하는데 사용될 수 있다.
도 5는 누설 전류 대 핀 전압의 관계를 나타낸 예시적인 그래프(200)이다. 그래프(200)는 도 2의 IC(40)에서의 일 구현예에 대한 신호 핀(6)의 누설 전류 대 전압을 나타낸 플롯(201)을 포함한다. 도 5에 도시한 바와 같이, 신호 핀(6)은 약 -5 V 및 약 5 V 사이에서 연장되는 신호 핀(6)의 동작 전압 범위에 걸쳐서 10 μA 미만의 누설 전류를 가지도록 구성될 수 있다. 따라서, 결함 보호 회로는, 예컨대, 5 V 자동차용 비례 계량식 신호 처리 규격과 같은 누설이 적은 애플리케이션에서 사용할 수 있다.
도 6a 및 도 6b는 결함 보호 회로에 대한 과도 상태 시뮬레이션의 두 가지 예를 나타낸 그래프이다. 도 6a는 도 1의 전자식 증폭시스템(10)의 일 구현예에 대한 과전압 과도 시뮬레이션의 그래프(210)이다. 그래프(210)는 과전압 상태를 수신하는 인터페이스(3) 부분에 대한 전압 대 시간의 제 1 플롯(211), 및 이에 대응하는 인터페이스(3) 부분에 대한 전류 대 시간의 제 3 플롯(213)을 포함한다. 그래프(210)는 IC(1)의 신호 핀(6)에 대한 전압 대 시간의 제 2 플롯(212), 및 증폭기(4)의 출력에 대한 전류 대 시간의 제 4 플롯(214)을 추가로 포함한다. 도 6a에 나타낸 바와 같이, 결함 보호 회로(8) 및 결함 보호 제어 회로(9)는 신호 핀(6) 상에서의 과전압 상태 중에 고 레벨의 전류로부터 증폭기(4)의 출력을 보호하는데 사용될 수 있다.
도 6b는 도 1의 전자식 증폭시스템(10)의 일 구현예에 대한 부족 전압 과도 시뮬레이션의 그래프(220)이다. 그래프(220)는 부족 전압 상태를 수신하는 인터페이스(3) 부분에 대한 전압 대 시간의 제 1 플롯(221), 및 이에 대응하는 인터페이스(3) 부분에 대한 전류 대 시간의 제 3 플롯(223)을 포함한다. 그래프(220)는 신호 핀(6)에 대한 전압 대 시간의 제 2 플롯(222), 및 증폭기(4)의 출력에 대한 전류 대 시간의 제 4 플롯(224)을 추가로 포함한다. 도 6b에 나타낸 바와 같이, 결함 보호 회로(8) 및 결함 보호 제어 회로(9)는 신호 핀(6) 상에서의 부족 전압 상태 중에 고 레벨의 전류로부터 증폭기(4)의 출력을 보호하는데 사용될 수 있다.
도 7은 IC(250)의 다른 구현예를 나타낸 회로도이다. IC(250)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 결함 보호 제어 회로(9), 및 결함 보호 회로(240)를 포함한다.
도 7의 IC(250)는 도 1의 IC(1)와 유사하며, 차이점은 IC(250)가 다른 구성의 결함 보호 회로를 포함한다는 것이다. 예를 들면, 결함 보호 회로(240)는 제 1 결함 보호 NMOS 트랜지스터(241) 및 제 2 결함 보호 NMOS 트랜지스터(242)를 포함한다. 제 1 결함 보호 NMOS 트랜지스터(241)는 증폭기(4)의 출력에 전기적으로 접속된 드레인 및 바디를 포함한다. 제 1 결함 보호 NMOS 트랜지스터(241)는 결함 보호 제어 회로(9)의 제 1 출력에 전기적으로 접속된 게이트, 및 제 2 결함 보호 NMOS 트랜지스터(242)의 소스에 전기적으로 접속된 소스를 추가로 포함한다. 제 2 결함 보호 NMOS 트랜지스터(242)는 결함 보호 제어 회로(9)의 제 2 출력에 전기적으로 접속된 게이트, 및 신호 핀(6)에 전기적으로 접속된 소스 및 바디를 추가로 포함하고 있다.
특정 구현예에 있어서, 결함 보호 회로는 NMOS 트랜지스터를 사용하여 증폭기의 출력을 신호 핀 상에서의 과전압 및 부족 전압 상태로부터 보호할 수 있다. 예를 들면, NMOS 트랜지스터는 n-형 기판을 사용하는 구성에서 및/또는 NMOS 트랜지스터의 바디가 기판으로부터 전기적으로 절연될 수 있는 구성에서 사용될 수 있다.
일 구현예에 있어서, 제 1 및 제 2 NMOS 트랜지스터(241, 242)는, 예컨대, n-형 기판 상에 배치된 NLDMOS 트랜지스터와 같은 n-형 LDMOS (NLDMOS) 트랜지스터이다. 증폭기(4)의 정상 동작 중에, 결함 보호 제어 회로(9)는 제 1 및 제 2 결함 보호 NMOS 트랜지스터(241, 242)를 턴 온하여 증폭기(4)가 신호 핀(6)의 전압 레벨을 제어할 수 있도록 구성될 수 있다. 추가적으로, 신호 핀(6) 상에서 과전압 상태 중에, 결함 보호 제어 회로(9)는 제 1 결함 보호 NMOS 트랜지스터(214)를 턴 온하도록 또한 제 2 결함 보호 NMOS 트랜지스터(242)를 턴 오프하도록 구성될 수 있다. 이와 같은 방식으로 과전압 상태 중에 제 1 및 제 2 결함 보호 NMOS 트랜지스터(241, 242)를 제어하게 되면, 제 1 및 제 2 결함 보호 NMOS 트랜지스터(241, 242)의 소스-바디 기생 다이오드가 과전압 상태 중에 순방향으로 바이어스되는 것을 방지하는데 도움이 될 수 있다. 예를 들면, 이와 같은 방식으로 결함 보호 회로(240)를 구성하게 되면, 신호 핀(6) 상의 과전압 상태 중에 제 2 결함 보호 NMOS 트랜지스터(242)가 턴 오프되며, 이는 과전압 상태 중에 제 2 결함 보호 NMOS 트랜지스터(242)의 소스-바디 기생 다이오드가 활성화되도록 하는 방법과 비교하여 성능의 개선을 제공할 수 있다. 신호 핀(6) 상에서의 부족 전압 상태 중에, 결함 보호 제어 회로(9)는 제 1 결함 보호 NMOS 트랜지스터(241)를 턴 오프하고 또한 제 2 결함 보호 NMOS 트랜지스터(242)를 턴 온할 수 있으며, 이는 과도한 전압 및/또는 과도한 전류로부터 증폭기(4)를 보호하는데 도움이 될 수 있을 뿐만 아니라 제 1 및 제 2 결함 보호 NMOS 트랜지스터(241, 242)의 소스-바디 기생 다이오드가 동작되는 것을 방지하는데 도움이 될 수 있다. NMOS 트랜지스터(241, 242)는 인핸스먼트 모드 또는 결핍 모드 MOS 트랜지스터 또는 기타 FET일 수 있다.
응용 분야
상술한 방법을 채택한 디바이스는 엄혹한 전기적 환경에서 동작하는 다양한 고성능 전자 디바이스 및 인터페이스 애플리케이션에 구현될 수 있다. 전자 디바이스의 예로는, 제한하지 않고, 소비자 가전 제품, 소비자 가전 제품의 부품, 전자 제품 테스트 장치, 고성능 산업용 및 자동차용 애플리케이션 등을 포함할 수 있다. 전자 디바이스의 예로는 또한 광학 네트워크 또는 기타 통신 네트워크의 회로를 포함할 수 있다. 소비자 가전 제품은, 제한하지 않고, 자동차, 차량 엔진 관리 컨트롤러, 트랜스미션 컨트롤러, 안전 벨트 컨트롤러, 잠김 방지 브레이크 시스템 컨트롤러, 캠코더, 카메라, 디지털 카메라, 휴대용 메모리 칩, 식기 세척기, 건조기, 식기 세척기 및 건조기 일체형, 복사기, 팩스기, 스캐너, 복합 기능 주변 기기 등을 포함할 수 있다. 또한, 전자 디바이스는, 산업용, 의료용, 및 자동차용 애플리케이션을 포함하는 반완성 제품(unfinished product)을 포함할 수 있다.
상술한 발명의 상세한 설명 및 특허청구범위에서 구성 요소 또는 부분을 함께 "접속된" 또는 "연결된"으로 기재할 수 있다. 본 명세서에서와 사용된 바와 같이, 명시적으로 다르게 기술하지 않는 이상, "접속된"은 하나의 구성 요소/부분이 다른 구성 요소/부분에 직접적으로 또는 간접적으로 접속되어 있고, 또한 반드시 기계적으로는 접속되어 있지 않다는 것을 의미한다. 마찬가지로, 명시적으로 다르게 기술하지 않는 이상, "연결된"은 하나의 구성 요소/부분이 다른 구성 요소/부분에 직접적으로 또는 간접적으로 연결되어 있고, 또한 반드시 기계적으로 연결되어 있지는 않다는 것을 의미한다. 따라서, 도면에 나타낸 다양한 개략도가 구성 요소 및 성분의 예시적인 구조를 도시하고 있지만, 실제 구현예에서는 (도시된 회로의 기능이 부정적인 영향을 나타내지 않는다는 가정 하에) 추가적인 매개 구성 요소, 디바이스, 부품, 성분 등이 존재할 수 있다.
일부 구현예에 관해서 본 발명을 기술하였지만, 본 명세서에서 설명한 모든 특징 및 장점을 제공하지 않는 구현예를 포함하여 본 기술 분야에서 통상의 지식을 가진 자에게 명백한 기타 구현예 또한 본 발명의 범위 내에 들어간다. 또한, 상술한 다양한 구현예는 조합되어 다른 구현예를 제공할 수 있다. 또한, 일 구현예의 배경에서 나타낸 일부 특징은 다른 구현예에서도 수용될 수 있다. 따라서, 본 발명의 범위는 첨부한 특허청구범위를 참조하는 것에 의해서만 한정된다.
도 2는 증폭기 집적 회로(IC, integrated circuit)의 일 구현예를 나타낸 회로도이다.
도 3a는 과전압 검출 및 제어 회로의 일 구현예를 포함하는 인터페이스 증폭기 IC의 회로도이다.
도 3b는 부족 전압 검출 및 제어 회로의 일 구현예를 포함하는 인터페이스 증폭기 IC의 회로도이다.
도 4a는 과전압 검출 및 제어 회로의 다른 구현예를 포함하는 인터페이스 증폭기 IC의 회로도이다.
도 4b는 부족 전압 검출 및 제어 회로의 다른 구현예를 포함하는 인터페이스 증폭기 IC의 회로도이다.
도 5는 누설 전류 대 핀 전압의 관계를 나타낸 예시적인 그래프이다.
도 6a 및 도 6b는 과도 상태 시뮬레이션의 두 가지 예를 나타낸 그래프이다.
도 7은 IC의 다른 구현예를 나타낸 회로도이다.
구현예의 상세한 설명
이하 일부 구현예에 대한 상세한 설명은 본 발명의 특정 구현예에 대한 다양한 설명을 나타내고 있다. 그러나, 본 발명은 특허청구범위에 의해서 정의되고 보호되는 것과 같이 수많은 다양한 방식으로 구현될 수 있다. 발명의 상세한 설명에 있어서, 동일한 도면 부호는 동일하거나 기능적으로 유사한 구성 요소를 나타내는 것임을 나타내는 도면을 참조하기로 한다.
특정 구현예에 있어서, 증폭기(amplifier)는 과전압 또는 부족 전압 상태로부터 이 증폭기를 보호하기 위한 결함 보호 회로를 포함한다. 결함 보호 회로는 증폭기의 출력 및 신호 핀 사이에 전기적으로 직렬로 접속된 제 1 금속 산화물 반도체(MOS, first metal oxide semiconductor) 트랜지스터 및 제 2 MOS 트랜지스터를 포함할 수 있다. 예를 들면, 제 1 및 제 2 MOS 트랜지스터의 소스는 서로 접속될 수 있으며, 또한 제 1 MOS 트랜지스터의 드레인은 증폭기의 출력이 접속될 수 있고 또한 제 2 MOS 트랜지스터의 드레인은 신호 핀에 접속될 수 있다. 결함 보호 제어 회로는 신호 핀의 과전압 및 부족 전압 상태를 검출하기 위해서 및 검출된 상태에 기초하여 결함 보호 회로의 상태를 제어하기 위해서 제공될 수 있다. 예를 들면, 정상 동작 상태에서, 결함 보호 제어 회로는 제 1 및 제 2 MOS 트랜지스터를 턴 온(turn on)하여 증폭기가 신호 핀의 전압 레벨을 제어할 수 있도록 할 수 있다. 그러나, 결함 보호 제어 회로는 과전압 상태가 검출된 경우에는 제 1 MOS 트랜지스터를 턴 오프하고 또한 제 2 MOS 트랜지스터를 턴 온할 수 있으며, 또한 부족 전압이 검출된 경우에는 제 1 MOS 트랜지스터를 턴 온하고 또한 제 2 MOS 트랜지스터를 턴 오프할 수 있다.
특정 구현예에 있어서, 제 1 및 제 2 MOS 트랜지스터는 p-형 수평 확산형 금속 산화물 반도체(PLDMOS, p-type laterally diffused metal oxide semiconductor)와 같은 인핸스먼트 모드(enhancement-mode) p-형 트랜지스터이다. p-형 MOS 트랜지스터를 사용하게 되면 신호 핀 상에서의 과전압 및 부족 전압 상태 중에 제 1 및 제 2 트랜지스터와 관련된 기생 다이오드 구조가 순방향으로 바이어스되는 것을 방지하는데 도움이 될 수 있다. 특정 구현예에 있어서, 전하 펌프(charge pump)가 포함되어 제 1 및 제 2 p-형 MOS 트랜지스터의 게이트가 전력 저(power low) 또는 접지 공급 미만의 전압 레벨로 구동되도록 하는데 도움이 될 수 있다. 전하 펌프를 포함하게 되면 증폭기의 출력은, 예컨대, 레일-레일 출력 스윙과 같은 대출력 스윙을 가질 수 있게 된다. 그러나, 증폭기는 다른 방법으로, 예컨대, 제 1 및 제 2 MOS 트랜지스터가 n-형 MOS 트랜지스터 또는 결핍 모드 MOS 트랜지스터인 구성과 같이 대출력 스윙을 갖도록 구성될 수도 있다. 특정 구성에 있어서, 결함 보호 제어 회로는 신호 핀에 의해서 적어도 부분적으로 구동되며, 따라서 증폭기의 전원 공급 핀이 오접속된 경우, 플로팅(floating)인 경우, 또는 이들이 조합된 경우에도 결함 보호가 제공될 수 있게 된다.
결함 보호 기능을 갖는 IC 를 포함한 전자 시스템의 일례에 대한 개요
도 1은 전자식 증폭시스템(10)의 일 구현예를 나타낸 개략적인 블록도이다. 전자식 증폭시스템(10)은 집적 회로(IC, integrated circuit)(1), 신호 처리 블록(2), 및 인터페이스(3)를 포함한다. IC(1)는 증폭기 또는 드라이버(4), 전력 저 공급 전압 핀 또는 V1 핀(5), 신호 핀(6), 전력 고 공급 전압 핀 또는 V2 핀(7), 결함 보호 회로(8), 및 결함 보호 제어 회로(9)를 포함한다.
IC(1)는 인터페이스(3)를 사용하여 신호 처리 블록(2)과 통신하는데 사용될 수 있다. 예를 들면, 증폭기(4)는 신호 핀(6)의 전압 레벨을 제어하는 것에 의해서 IC(1)로부터의 신호를 인터페이스(3)를 거쳐서 신호 처리 블록(2)으로 전송하는데 사용될 수 있다. 도시된 구성에 있어서, 인터페이스(3)는 또한 전력 고 및 전력 저 공급 전압을 인터페이스(3)를 거쳐서 IC(1)로 제공하는 것에 의해서 증폭기(4)를 전기적으로 구동하는데 사용되고 있다. 그러나, 기타 구현 역시 가능하며, 여기에는, 예를 들면, 서로 다른 구조의 핀 및/또는 더 많거나 더 적은 수의 핀을 포함하는 구성이 포함된다.
특정 구현예에 있어서, 인터페이스(3)는 비례 계량식 신호 처리 인터페이스이며, 또한 증폭기(4)는 전력 고 및 전력 저 공급 전압 핀(V2, V1)의 전압 레벨에 의해서 정의되는 유효 신호 범위 내에서 신호 핀(6)의 전압 레벨을 제어하도록 구성되어 있다. 비례 계량식 신호 처리 인터페이스를 이용하는 경우, 유효한 신호 범위를 벗어나는 신호는 결함 상태를 나타낼 수 있다.
IC(1)는 결함 보호 회로(8)를 포함하고 있으며, 이 회로는 신호 핀(6) 상에서의 결함 상태 중에 증폭기(4)를 보호하는데 사용될 수 있다. 예를 들면, 결함 보호 제어 회로(9)는 신호 핀(6)이 과전압 상태 또는 부족 전압 상태인 경우에 고 임피던스 상태에서 결함 보호 회로(8)를 동작시킬 수 있다. 그러나, 결함 보호 제어 회로(9)는 정상 동작 상태 중에 저 임피던스 상태에서 결함 보호 회로(8)를 동작시켜 증폭기(4)가 정상 동작 중에 신호 핀(6)의 전압 레벨을 제어하도록 할 수 있다.
일 구현예에 있어서, IC(1)는 압력 및/또는 온도를 검출하도록 구성된 자동차용 센서 IC일 수 있으며, 신호 처리 블록(2)은 자동차의 엔진 제어 유닛(ECU, engine control unit)일 수 있으며, 또한 인터페이스(3)는 센서 IC를 ECU에 접속시키는데 사용되는 케이블과 관련된 전기 장치일 수 있다. 전자 시스템의 일 구성에 대해서 설명하였지만, 본 명세서에서의 개시는, 예를 들면, 차량용 근거리 연결 네트워크(LIN, local interconnect network) 및 차량용 컨트롤러 근거리 네트워크(CAN, controller area network) 프로토콜 시스템, 트랜스미션 라인 시스템, 전력 관리 시스템, 마이크로 전자 기계 시스템(MEMS, microelectromechanical system), 센서 시스템, 및/또는 트랜스듀서 시스템을 포함하는 다양한 전자 시스템에 적용 가능하다.
전자식 증폭 시스템(10)을 배경으로 하여 결함 보호 회로(8) 및 결함 보호 제어 회로(9)를 도시하였지만, 결함 보호 회로(8) 및 결함 보호 제어 회로(9)는 과전압 및 부족 전압 상태에 노출된 출력을 갖는 증폭기를 포함하고 있는 다양한 IC 및 기타 전자 장치에도 사용될 수 있다.
일부 결함 보호 구현예의 개요
도 2는 인터페이스 증폭기 IC 또는 IC(40)이 일 구현예를 나타낸 회로도이다. IC(40)는 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 증폭기(14), 제 1 정류기(15), 제 2 정류기(16), 결함 보호 회로(18), 및 결함 보호 제어 회로(19)를 포함한다.
결함 보호 회로(18)는 제 1 결함 보호 PMOS 트랜지스터(27) 및 제 2 결함 보호 PMOS 트랜지스터(28)를 포함한다. 제 1 결함 보호 PMOS 트랜지스터(27) 는 증폭기(14)의 출력에 전기적으로 접속된 드레인을 포함한다. 제 1 결함 보호 PMOS 트랜지스터(27)는 노드(N1)에서 제 2 결함 보호 PMOS 트랜지스터(28)의 바디와 소스, 및 결함 보호 제어 블록(19)의 제 1 입력에 전기적으로 접속된 바디 및 소스를 추가로 포함한다. 제 1 결함 보호 PMOS 트랜지스터(27)는 결함 보호 제어 블록(18)의 제 1 출력에 전기적으로 접속된 게이트를 추가로 포함한다. 제 2 결함 보호 PMOS 트랜지스터(28)는 신호 핀(6) 및 결함 보호 제어 블록(19)의 제 2 입력에 전기적으로 접속된 드레인을 추가로 포함한다. 제 2 결함 보호 PMOS 트랜지스터(28)는 결함 보호 제어 블록(19)의 제 2 출력에 전기적으로 접속된 게이트를 추가로 포함한다. 본 명세서에서 사용되는 바와 같이 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, MOS 트랜지스터는, 예컨대 폴리 실리콘과 같이 금속이 아닌 소재로 형성될 수 있으며, 또한 실리콘 산화물을 사용하여 구현되는 것만이 아니라 예컨대, 고유전(high-k) 유전체 물질과 같은 기타 유전체 물질을 사용하여 구현되는 유전체 영역을 가질 수 있음을 잘 알 것이다.
증폭기(14)는 드라이버 NMOS 트랜지스터(21), 드라이버 PMOS 트랜지스터(22), 및 출력 드라이버 제어 블록(25)을 포함한다. 드라이버 NMOS 트랜지스터(21)는 전력 저 공급 전원 핀(5)에 전기적으로 접속된 소스와 바디, 및 출력 드라이버 제어 블록(25)의 제 1 출력에 전기적으로 접속된 게이트를 포함한다. 드라이버 PMOS 트랜지스터(22)는 전력 고 공급 전원 핀(7)에 전기적으로 접속된 소스와 바디, 및 출력 드라이버 제어 블록(25)의 제 2 출력에 전기적으로 접속된 게이트를 포함한다. 드라이버 NMOS 트랜지스터(21)는 증폭기(14)의 출력에서 드라이버 PMOS 트랜지스터(22)의 드레인에 전기적으로 접속된 드레인을 추가로 포함한다. 증폭기(14)의 출력은 결함 보호 회로(18)를 통해서 신호 핀(6)에 전기적으로 접속되어 있다. 도 2에 나타낸 바와 같이, 증폭기(14)는 드라이버 NMOS 트랜지스터(21)의 드레인-바디 접합과 관련된 제 1 기생 다이오드(23), 및 드라이버 PMOS 트랜지스터(22)의 드레인-바디 접합과 관련된 제 2 기생 다이오드(24)를 포함할 수 있다.
증폭기(14)는 신호 핀(6)의 전압 레벨을 제어하는데 사용될 수 있다. 예를 들면, 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)가 결함 보호 제어 회로(19)에 의해서 턴 온되는 경우, 증폭기(14)는 출력 드라이버 제어 블록(25)을 사용하는 것에 의해서 신호 핀(6)의 전압 레벨을 조정하여 드라이버 PMOS 트랜지스터(22)를 사용하여 전류를 소스(source)하거나 및/또는 드라이버 NMOS 트랜지스터(21)를 사용하여 전류를 싱크(sink)할 수 있다. 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)는 충분히 커서 상대적으로 낮은 ON 상태(RDS)를 가지도록 하여 증폭기(14)가 신호 패드(6)로의 또는 신호 패드로부터의 전류를 싱크하거나 소스하는 경우 전압 헤드룸(headroom)이 크게 영향을 받지 않도록 한다.
제 1 및 제 2 양방향 차단 클램프(15, 16)는 신호 패드(6)의 전압 스윙을 제한하기 위해서 사용될 수 있다. 제 1 양방향 차단 클램프(15)는 제 1 차단 접합(33) 및 제 2 차단 접합(34)을 포함하고 있다. 제 1 차단 접합(33)은 전력 저 공급 전압 핀(5)에 전기적으로 접속된 애노드, 및 제 2 차단 접합(34)의 캐소드에 전기적으로 접속된 캐소드를 포함한다. 제 2 차단 접합(34)은 신호 핀(6)에 전기적으로 접속된 애노드를 추가로 포함한다. 제 2 양방향 차단 클램프(16)는 제 3 차단 접합(35) 및 제 4 차단 접합(36)을 포함한다. 제 3 차단 접합(35)은 신호 핀(6)에 전기적으로 접속된 애노드, 및 제 4 차단 접합(36)의 캐소드에 전기적으로 접속된 캐소드를 포함한다. 제 4 차단 접합(36)은 전력 고 공급 전압 핀(7)에 전기적으로 접속된 애노드를 추가로 포함한다.
결함 방지 제어 회로(19)는 결함 보호 회로(18)의 상태를 제어하여 신호 패드(6) 상의 과전압 및 부족 전압 상태로부터 증폭기(14)의 출력을 보호하도록 사용될 수 있다. 예를 들면, 신호 핀(6) 상에서의 과전압 또는 부족 전압 상태 중의 제 1 및/또는 제 2 결함 보호 PMOS 트랜지스터(27, 28)를 턴 오프하는 것은 증폭기(14) 및 신호 핀(6)의 출력 간에 높은 임피던스를 제공하는데 도움이 될 수 있다. 증폭기(14)의 출력 상에서의 과전압 및/또는 부족 전압 상태가 증폭기(14)의 제 1 및/또는 제 2 기생 다이오드(23, 24)의 순방향 바이어스와 관련된 손상을 초래하기 때문에, 결함 보호 제어 회로(19)는 신호 핀(6) 상에서의 결함 상황과 관련된 손상으로부터 증폭기(14)를 보호하는데 사용될 수 있다. 증폭기(14)의 정상 동작 중에, 결함 보호 제어 회로(19)는 제 1 및 제 2 결함 보호 PMOS 트랜지스터(18, 19)를 턴 온하여 증폭기(14)가 신호 핀(6)의 전압 레벨을 제어할 수 있도록 구성될 수 있다.
신호 핀(6) 상에서의 과전압 상태 중에, 결함 보호 제어 회로(19)는 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 온하거나 온 상태로 유지하도록, 또한 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 오프하도록 구성될 수 있다. 이와 같은 방식으로 과전압 상태 중에 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)를 제어하게 되면 드라이버 NMOS 트랜지스터(21) 및 드라이버 PMOS 트랜지스터(22)에 걸친 전압 및 이들을 통하는 전류를 제한하는 것에 의해서 과전압 상태가 증폭기(14)를 손상시키는 것을 방지할 수 있다. 추가적으로, 과전압 상태 중에 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 온하게 되면, 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 바디의 전압 레벨이 신호 핀(6)의 전압 레벨에 상대적으로 근접하도록 할 수 있고, 따라서 제 1 및 제 2 PMOS 트랜지스터(27, 28)의 드레인-바디 기생 다이오드가 과전압 상태 중에 순방향으로 바이어스되지 않도록 방지하는데 도움이 될 수 있다. 예를 들면, 이와 같은 방식으로 결함 보호 회로(18)를 구성하게 되면, 과전압 상태 중에 제 2 결함 보호 PMOS 트랜지스터(28)가 턴 오프되며, 이는 과전압 상태 중에 제 2 결함 보호 PMOS 트랜지스터(28)의 드레인-바디 기생 다이오드가 활성화되도록 하는 방법과 비교하여 성능의 개선을 제공할 수 있다.
신호 핀(6) 상에서의 부족 전압 상태 중에, 결함 보호 제어 회로(19)는 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 온하거나 온 상태로 유지하고 또한 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프할 수 있으며, 이는 과도한 전압 및/또는 과도한 전류로부터 증폭기(14)를 보호하는데 도움이 될 수 있을 뿐만 아니라 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)와 관련된 기생 다이오드가 활성화되는 것을 방지하는데 도움이 될 수 있다. 예를 들면, 신호 핀(6) 상에서의 부족 전압 상태 중에 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프하는 것에 의해서 및 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 온하는 것에 의해서, 증폭기(14)는 부족 전압 상태 중에 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28) 바디의 전위를 제어할 수 있다. 부족 전압 상태 중에는 신호 핀(6)의 전압 레벨이 상대적으로 낮기 때문에, 이와 같은 방식으로 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)를 구성하게 되면, 부족 전압 상태 중에 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 드레인-바디 기생 다이오드가 활성화되는 것을 방지할 수 있다. 예를 들면, 부족 전압 상태 중에 결함 보호 제어 블록(19)이 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프하고 또한 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 온하도록 구성하면, 부족 전압 상태 중에 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28) 모두를 턴 오프하면, 부족 전압 상태 중에 제 1 결함 보호 PMOS 트랜지스터(27)의 드레인-바디 기생 다이오드가 활성화되는 방법과 비교하여 성능의 개선을 제공할 수 있다.
일 구현예에 있어서, 결함 보호 제어 회로(19)는 과전압 검출 및 제어 회로(31) 및 부족 전압 검출 및 제어 회로(32)를 포함한다. 정상 동작 중에, 과전압 검출 및 제어 회로(31)는 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 온하도록 구성되며, 또한 부족 전압 검출 및 제어 회로(32)는 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 온하도록 구성된다. 추가적으로, 과전압 검출 및 제어 회로(31)는 제 1 문턱 전압에 의해서 전력 고 공급 전압 핀(7)의 전압 레벨을 초과하는 신호 핀(6)의 전압 레벨과 관련된 과전압 상태를 검출하도록 하며, 또한 이 과전압 상태가 검출되는 경우 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 오프하도록 구성된다. 또한, 부족 전압 검출 및 제어 회로(32)는 제 2 문턱 전압에 의해서 전력 저 공급 전압 핀(5)의 전압 레벨 미만으로 떨어지는 신호 핀(6)의 전압 레벨과 관련된 부족 전압 상태를 검출하도록 하며, 또한 이 부족 전압 상태가 검출되는 경우 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프하도록 구성된다. 일 구현예에 있어서, 제 1 문턱 전압은 약 1 V 내지 약 2 V의 범위 내에 들어가도록 선택되며, 또한 제 2 문턱 전압은 약 1 V 내지 약 2 V의 범위 내에 들어가도록 선택된다.
도 2에 도시한 결함 보호 회로(18)는 NMOS 트랜지스터가 아닌 PMOS 트랜지스터를 포함한다. 도 7과 관련하여 후술하는 바와 같이 NMOS 트랜지스터가 대신하여 사용될 수 있음에도 불구하고, PMOS 트랜지스터를 사용하게 되면 NMOS 트랜지스터를 사용하는 일부 방법과 비교하여 개선된 효과를 제공할 수 있는데, 이는 NMOS 트랜지스터가 신호 핀(6)의 전압 레벨이 전력 저 공급 전압 핀(V1)의 전압 레벨 미만으로 떨어지는 경우에 활성화되거나 순방향으로 바이어스될 수 있는 드레인-기판 기생 다이오드를 포함할 수 있기 때문이다. 제 1 및 제 2 PMOS 트랜지스터(27, 28)가 상술한 바와 같이 드레인-바디 기생 다이오드를 포함할 수는 있지만, 결함 보호 제어 회로(19)는 신호 핀(6) 상에서의 과전압 및 부족 전압 상태 중에 제 1 및 제 2 PMOS 트랜지스터(27, 28)의 게이트의 전압 레벨을 제어하여 드레인-바디 기생 다이오드가 순방향으로 바이어스되는 것으로 방지할 수 있다.
일 구현예에 있어서, 제 1 및 제 2 결함 방지 PMOS 트랜지스터(27, 28)는 p-형 수평 확산형 금속 산화물 반도체(LDMOS, laterally diffused metal oxide semiconductor) 디바이스이다. 제 1 및 제 2 PMOS 트랜지스터를 LDMOS 디바이스로 구성하게 되면 제 1 및 제 2 PMOS 트랜지스터가 결함 상태에서 견딜 수 있는 최대 전압을 증가시키는데 도움을 줄 수 있다.
도 3a는 과전압 검출 및 제어 회로의 일 구현예를 포함하는 인터페이스 증폭기 IC또는 IC(60)의 회로도이다. IC(60)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 및 결함 보호 회로(18)를 포함하고 있으며, 이들은 도 1 및 도 2를 참조하여 설명한 것과 같을 수 있다. 또한, IC(60)는 과전압 검출 및 제어 회로(41) 및 부족 전압 검출 및 제어 회로(32)를 포함하고 있는 결함 보호 제어 회로를 포함한다.
과전압 검출 및 제어 회로(41)는 고전압 전류 소스(42), 제 1 내지 제 6 레지스터(43 - 48), 제 1 및 제 2 NMOS 트랜지스터(51, 52), 및 제 1 내지 제 4 PMOS 트랜지스터(53 - 56)를 포함한다. 본 명세서에서 사용되는 바와 같이, "고전압"은, 예를 들면, 트랜지스터 또는 다른 회로가 약 20 V 내지 약 100 V 범위 내의 전압, 예를 들면 40 V를 견디도록 구성되어 있다는 것을 의미하며, 반면 "저전압"은, 트랜지스터 또는 다른 회로가 약 1 V 내지 약 6 V 범위 내의 전압, 예를 들면, 5 V를 견디도록 구성되어 있음을 의미한다. 고전압 전류 소스(42)는 제 3 전압 공급(V3)에 전기적으로 접속된 제 1 단자, 및 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트에, 제 6 레지스터(48)의 제 1 단에, 및 제 1 PMOS 트랜지스터(53)의 드레인에 전기적으로 접속된 제 2 단자를 포함한다. 제 6 레지스터(48)는 결함 보호 회로(18)의 노드(N1)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 1 PMOS 트랜지스터(53)는 노드(N1)에 전기적으로 접속된 소스 및 제 3 PMOS 트랜지스터(55)의 드레인에, 제 2 PMOS 트랜지스터(54)의 게이트 및 드레인에, 또한 제 2 NMOS 트랜지스터(52)의 드레인에 전기적으로 접속된 게이트(gate)를 추가로 포함한다. 제 2 PMOS 트랜지스터(54)는 노드(N1)에 전기적으로 접속된 소스(source)를 추가로 포함한다. 제 3 PMOS 트랜지스터(55)는 노드(N1)에 전기적으로 접속된 소스와 제 4 PMOS 트랜지스터(56)의 게이트와 드레인, 및 제 1 NMOS 트랜지스터(51)의 드레인에 전기적으로 접속된 게이트(gate)를 추가로 포함한다. 제 4 PMOS 트랜지스터(56)는 노드(N1)에 전기적으로 접속된 소스를 추가로 포함한다.
제 1 NMOS 트랜지스터(51)는 제 1 레지스터(43)의 제 1 단 및 제 2 레지스터(44)의 제 1 단에 전기적으로 접속된 게이트를 추가로 포함한다. 제 1 NMOS 트랜지스터(51)는 제 2 NMOS 트랜지스터(52)의 소스 및 제 5 레지스터(47)의 제 1 단에 전기적으로 접속된 소스를 추가로 포함한다. 제 2 레지스터(44)는 전력 고 공급 전압 핀(7)으로부터 유도될 수 있는 기준 전압(VREF)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 2 레지스터(43)는 전력 저 공급 전압 핀(5)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 5 레지스터(47)는 제 3 공급 전압(V3)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 2 NMOS 트랜지스터(52)는 제 3 레지스터(45)의 제 1 단 및 제 4 레지스터(46)의 제 1 단에 전기적으로 접속된 게이트를 추가로 포함한다. 제 3 레지스터(45)는 전력 저 공급 전압 핀(5)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 4 레지스터(46)는 노드(N1)에 전기적으로 접속된 제 2 단을 추가로 포함한다.
과전압 검출 및 제어 회로(41)는 신호 핀(6) 상에서 과전압 상태가 검출되지 않는 경우 제 1 결함 보호 PMOS 트랜지스터(27)를 이네이블(enable) 또는 턴 온할 수 있다. 하지만, 과전압 상태가 검출되는 경우, 과전압 검출 및 제어 회로(41)는 제 1 결함 보호 PMOS 트랜지스터(27)를 턴 오프하여 대량의 전류가 신호 핀(6)으로부터 증폭기(4)의 출력으로 흐르는 것을 방지할 수 있다.
제 1 및 제 2 NMOS 트랜지스터(51, 52)를 사용하여 제 1 및 제 2 레지스터(43, 44)를 포함하고 있는 제 1 분압기를 사용하여 생성된 제 1 전압을 제 3 및 제 4 레지스터(45, 46)를 포함하고 있는 제 2 분압기를 사용하여 생성된 제 2 전압과 비교할 수 있다. 예를 들면, 제 1 및 제 2 레지스터(43, 44)는 기준 전압(VREF)의 전압 레벨에 기초한 제 1 전압을 생성하는데 사용될 수 있고, 또한 제 3 및 제 4 레지스터(45, 46)는 신호 핀(6)의 전압 레벨에 기초하여 제 2 전압을 생성하는데 사용될 수 있다. 기준 전압(VREF)의 전압 레벨 및 제 1 내지 제 4 레지스터(43 - 46)의 저항이 선택되면, 과전압 검출 및 제어 회로(41)는, 예컨대 신호 핀(6)의 공칭 동작 전압보다 약 1 V 내지 약 2 V 이상인 전압과 같은 소정 변동폭의 과전압 상태를 검출하도록 구성될 수 있다. 제 5 레지스터(47)는 제 1 및 제 2 NMOS 트랜지스터(51, 52)로 바이어스 전류를 제공할 수 있으며, 제 5 레지스터(47)의 저항은 제 1 및 제 2 NMOS 트랜지스터(51, 52)의 소정의 비교 응답 시간을 달성하는데 도움이 되도록 선택될 수 있다.
일 구현예에 있어서, 제 3 및 제 4 레지스터(45, 46)의 저항은, 예컨대 복합 직렬 저항이 약 1 메가 Ω이 되는 상대적으로 큰 값으로 설정된다. 제 3 및 제 4 레지스터(45, 46)의 저항을 상대적으로 크게 구성하게 되면, 예컨대 신호 핀(6)이 약 5 V인 경우 누설 전류 규격이 약 10 μA 미만인 것과 같은 신호 핀(6)의 누설 전류 규격을 달성하는데 도움이 될 수 있다.
신호 핀(6) 상에서 과전압 상태가 검출된 경우, 제 2 NMOS 트랜지스터(52)를 통하는 전류는 제 1 NMOS 트랜지스터(51)를 통하는 전류를 초과할 수 있으며, 또한 제 2 NMOS 트랜지스터(52)는 제 1 및 제 2 PMOS 트랜지스터(53, 54)를 사용하여 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 전압을 풀 업(pull up)하여 제 1 결함 보호 PMOS 트랜지스터(27)가 턴 오프되도록 할 수 있다. 하지만, 과전압 상태가 검출되지 않는 경우, 제 1 NMOS 트랜지스터(51)를 통하는 전류는 제 2 NMOS 트랜지스터(52)를 통하는 전류를 초과할 수 있으며, 또한 제 1 NMOS 트랜지스터(51)는 제 3 및 제 4 PMOS 트랜지스터(55, 56)를 사용하여 제 1 및 제 2 PMOS 트랜지스터(53, 54)를 턴 오프할 수 있으며, 이는 고전압 전류 소스(42)가 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 전압을 풀 다운(pull down)하도록 할 수 있다. 예를 들면, 제 1 및 제 2 PMOS 트랜지스터(53, 54)가 턴 오프된 경우, 고전압 전류 소스(42)의 전류는 제 6 레지스터(48)를 통해서 흐를 수 있으며, 또한 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트-소스 전압은 제 6 레지스터(48) 양단에서의 전압 강하와 대략 동일할 수 있다.
제 3 및 제 4 PMOS 트랜지스터(55, 56)를 포함하게 되면, 제 1 및 제 2 PMOS 트랜지스터(53, 54)가 정상 동작 중에 턴 오프를 보장하는 것에 의해서 스탠딩(standing) 누설 전류를 최소화하는데 도움을 줄 수 있다. 일 구현예에 있어서, 제 1 PMOS 트랜지스터(53)는 과전압 상태 중에 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트에 대해서 상대적으로 빠른 슬루율을 제공하도록 상대적으로 크게 형성되어 있다.
신호 핀(6) 상에서의 과전압 상태 중에, 제 2 결함 보호 PMOS 트랜지스터(28)는 부족 전압 검출 및 제어 블록(32)에 의해서 턴 온될 수 있다. 신호 핀(6) 상에서의 과전압 상태 중에 제 2 결함 검출 PMOS 트랜지스터(28)를 턴 온하게 되면, 제 2 결함 보호 PMOS 트랜지스터(28)와 관련된 드레인-바디 기생 다이오드가 과전압 상태 중에 활성화되는 것을 방지할 수 있다.
도 3a에 나타낸 구성에 있어서, 과전압 검출 및 제어 회로(41)는 신호 핀(6)을 사용하여 바이어스되거나 구동되며, 이는 전력 고 공급 전압 핀(7)이 플로팅 상태인 경우에도 과전압 검출 및 제어 회로(41)가 기능할 수 있도록 한다. 추가적으로, 이와 같은 방식으로 과전압 검출 및 제어 회로(41)를 구성하게 되면, 과전압 상태의 변동폭에 기초한 과전압 검출 및 제어 회로(41)의 다이나믹 바이어싱(dynamic biasing)에 있어서 도움을 줄 수 있다. 예를 들면, 신호 핀(6)의 전압 레벨이 상대적으로 적은 양만큼만 정상 동작 상태를 초과하는 경우, 신호 핀(6)으로부터 제 2 결함 보호 PMOS 트랜지스터(28)를 통해 과전압 검출 및 제어 회로(41)로 제공되는 전류는 상대적으로 작을 수 있다. 하지만, 신호 핀(6)의 전압 레벨이, 예컨대 ISO-7637-3 규격에 의해서 정의된 과도 이벤트가 신호 핀(6)에 수신되는 것과 같이 상대적으로 큰 양만큼 정상 동작 상태를 초과하는 경우, 과전압 검출 및 제어 회로(41)는 상대적으로 큰 전류로 바이어스되며, 또한 제 1 결함 보호 PMOS 트랜지스터(27)를 상대적으로 신속하게 턴 오프할 수 있다. 제 1 결함 보호 PMOS 트랜지스터(27)와 관련된 게이트의 정전 용량이 상대적으로 클 수 있기 때문에, 과전압 검출 및 제어 회로(41)에 제공되는 전류를 동적으로 조정하는 것은 전력 소모를 감소시키는데 도움을 줄 수 있다.
제 3 전압 공급(V-3)은 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 게이트 전압을 제어하는데 사용되는 과전압 및 부족 전압 검출 및 제어 회로(41, 32)의 각 성분에 대한 전력 저 공급 전압으로 사용될 수 있다. 예를 들면, 제 3 전압 공급(V3)은 신호 핀(6) 상에서 과전압 상태가 검출되지 않는 경우 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 전압을 제어하는데 사용된 고전압 전류 소스(42)에 대한 전력 저 공급 전압으로서 사용되고 있다. 제 3 전압 공급(V3)의 전압 레벨은 전력 저 공급 전압 핀(5)의 전압 레벨 미만이 되도록 선택될 수 있다. 이와 같은 방식으로 제 3 전압 공급(V3)을 구성하게 되면, 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 게이트 전압이 전력 저 공급 전압 핀(5)의 게이트 전압 미만의 전압 레벨이 되도록 제어될 수 있도록 함으로써 신호 핀(6)의 출력 전압의 스윙을 증가시킬 수 있다. 도 3a는 제 3 전압 공급(V3)을 포함하는 구성에 대해서 도시하였지만, 제 3 전압 공급(V3)은 특정 구현예, 예컨대, 신호 핀(6) 상에서의 출력 전압의 스윙을 감소시키는 구성 및/또는 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)가 결핍 모드 MOS 트랜지스터 또는 기타 전계 효과 트랜지스터(FET, field-effect transistor)인 구성에 있어서는 생략될 수도 있다.
도시된 구성에 있어서, 제 3 전압 공급(V3)은 또한 제 5 레지스터(47)에 대한 전력 저 공급 전압으로서 사용된다. 제 5 레지스터(47)를 사용하여 전원 공급 핀이 오접속 및/또는 플로팅하는 경우에도 신호 핀(6)의 전압에 대해서 변동하는 바이어스 전류를 제공할 수 있으며, 따라서 결함 상태 검출이 개선된다. 예를 들면, 전원 공급 핀이 오접속되거나, 플로팅되거나, 또는 이들이 조합된 경우, 신호 핀(6)의 전압 레벨은 전력 고 공급 전압 핀(7) 이상으로 상승하고 또한 과전압 검출 및 제어 회로(41)에 의해서 검출될 수 있는 과전압 상태가 초래될 수 있다.
도 3b는 부족 전압 검출 및 제어 회로의 일 구현예를 포함하는 인터페이스 증폭기 IC 또는 IC(80)의 회로도이다. IC(80)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 및 결함 보호 회로(18)를 포함하고 있으며, 이들은 상술한 것과 같을 수 있다. 또한, IC(80)는 과전압 검출 및 제어 회로(31) 및 부족 전압 검출 및 제어 회로(62)를 포함하고 있는 결함 보호 제어 회로를 포함한다.
부조고 전압 검출 및 제어 회로(62)는 고전압 전류 소스(63), 제 1 내지 제 3 레지스터(64 - 66), 제 1 및 제 2 NMOS 트랜지스터(71, 72), 및 제 1 내지 제 4 PMOS 트랜지스터(73 - 76)를 포함한다. 고전압 전류 소스(63)는 제 3 전압 공급(V3)에 전기적으로 접속된 제 1 단자, 및 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트에, 제 3 레지스터(66)의 제 1 단에, 및 제 2 PMOS 트랜지스터(74)의 드레인에 전기적으로 접속된 제 2 단자를 포함한다. 제 3 레지스터(66)는 결함 보호 회로(18)의 노드(N1)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 1 PMOS 트랜지스터(74)는 노드(N1)에 전기적으로 접속된 소스 및 제 4 PMOS 트랜지스터(76)의 드레인에, 제 1 PMOS 트랜지스터(73)의 게이트 및 드레인에, 또한 제 1 NMOS 트랜지스터(71)의 드레인에 전기적으로 접속된 게이트를 추가로 포함한다. 제 1 PMOS 트랜지스터(73)는 노드(N1)에 전기적으로 접속된 소스를 추가로 포함한다. 제 4 PMOS 트랜지스터(76)는 노드(N1)에 전기적으로 접속된 소스와 제 3 PMOS 트랜지스터(75)의 게이트와 드레인, 및 제 2 NMOS 트랜지스터(72)의 드레인에 전기적으로 접속된 게이트를 추가로 포함한다. 제 3 PMOS 트랜지스터(75)는 노드(N1)에 전기적으로 접속된 소스를 추가로 포함한다. 제 1 NMOS 트랜지스터(71)는 전력 저 공급 전압 핀(5)에 전기적으로 접속된 게이트, 및 제 1 레지스터(64)의 제 1 단과 제 2 NMOS 트랜지스터(72)의 소스에 전기적으로 접속된 소스를 추가로 포함한다. 제 1 레지스터(64)는 제 3 공급 전압(V3)에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 2 NMOS 트랜지스터(72)는 제 2 레지스터(65)의 제 1 단에 전기적으로 접속된 게이트를 추가로 포함한다. 제 2 레지스터(65)는 신호 핀(6)에 전기적으로 접속된 제 2 단을 추가로 포함한다.
부족 전압 검출 및 제어 회로(62)는 신호 핀(6) 상에서 부족 전압 상태가 검출되지 않는 경우 제 2 결함 보호 PMOS 트랜지스터(28)를 이네이블(enable) 또는 턴 온할 수 있다. 하지만, 부족 전압 상태가 검출되는 경우, 부족 전압 검출 및 제어 회로(62)는 제 2 결함 보호 PMOS 트랜지스터(28)를 턴 오프하여 대량의 전류가 신호 핀(6)으로부터 증폭기(4)의 출력으로 흐르는 것을 방지할 수 있다.
제 1 및 제 2 NMOS 트랜지스터(71, 72)를 사용하여 전력 저 공급 전압 핀(5)의 전압 레벨과 관련된 제 1 전압 및 신호 핀(6)의 전압 레벨과 관련된 제 2 전압을 비교할 수 있다. 특정 구현예에 있어서, 부족 전압 검출 및 제어 블록(62)은 신호 핀(6)의 공칭 동작 전압 미만인 적어도 약 1 V 내지 약 2 V인 전압과 관련된 부족 전압 상태를 검출하도록 구성된다.
부족 전압 상태가 검출되는 경우, 제 1 NMOS 트랜지스터(71)를 통하는 전류는 제 2 NMOS 트랜지스터(72)를 통하는 전류를 초과할 수 있으며, 또한 제 1 NMOS 트랜지스터(71)는 제 1 및 제 2 PMOS 트랜지스터(73, 74)를 사용하여 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트 전압을 풀 업(pull up)하여 제 2 결함 보호 PMOS 트랜지스터(28)가 턴 오프되도록 할 수 있다. 하지만, 부족 전압 상태가 검출되지 않는 경우, 제 2 NMOS 트랜지스터(72)를 통하는 전류는 제 1 NMOS 트랜지스터(71)를 통하는 전류를 초과할 수 있으며, 또한 제 2 NMOS 트랜지스터(72)는 제 3 및 제 4 PMOS 트랜지스터(75, 76)를 사용하여 제 1 및 제 2 PMOS 트랜지스터(73, 74)를 턴 오프할 수 있으며, 이는 고전압 전류 소스(63)가 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트 전압을 풀 다운(pull down)하도록 할 수 있다. 예를 들면, 제 1 및 제 2 PMOS 트랜지스터(73, 74)가 턴 오프된 경우, 고전압 전류 소스(63)의 전류는 제 3 레지스터(66)를 통해서 흐를 수 있으며, 또한 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트-소스 전압은 제 3 레지스터(66) 양단에서의 전압 강하와 대략 동일할 수 있다.
신호 핀(6) 상에서의 부족 전압 상태 중에, 제 1 결함 보호 PMOS 트랜지스터(27)는 과전압 전압 검출 및 제어 블록(31)에 의해서 턴 온될 수 있다. 신호 핀(6) 상에서의 부족 전압 상태 중에 제 1 결함 검출 PMOS 트랜지스터(27)를 턴 온하게 되면, 제 1 결함 보호 PMOS 트랜지스터(27)와 관련된 드레인-바디 기생 다이오드가 부족 전압 상태 중에 활성화되는 것을 회피하는데 도움이 될 수 있다.
도 3b에 나타낸 바와 같이, 부족 전압 검출 및 제어 회로(62)는 신호 핀(6)을 사용하여 구동될 수 있으며, 이는 전력 공급 핀이 오접속, 플로팅, 또는 이들이 조합된 경우에도 부족 전압 검출 및 제어 회로(62)가 기능할 수 있도록 한다. 추가적으로, 이와 같은 방식으로 부족 전압 검출 및 제어 회로(62)를 구성하게 되면, 부족 전압 상태에 반응하여 부족 전압 검출 및 제어 회로(62)의 다이나믹 바이어싱에 도움을 줄 수 있다. 도 3b의 부족 전압 검출 및 제어 회로(62)의 추가적인 상세는 도 3a의 과전압 검출 및 제어 회로(41)에 대해서 상술한 내용들과 유사할 수 있다.
도 4a는 과전압 검출 및 제어 회로의 다른 구현예를 포함하는 IC(100)의 회로도이다. IC(100)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 결함 보호 회로(18), 부족 전압 검출 및 제어 블록(32), 과전압 검출 및 제어 블록(81), 및 전하 펌프(82)를 포함한다.
도 4a의 IC(100)는 도 3a의 IC(60)와 유사하며, 차이점은 도 4a의 IC(100)는 전하 펌프(82)를 추가로 포함하고 있으며, 또한 다르게 구현한 과전압 검출 및 제어 블록을 포함한다는 것이다.
전하 펌프(82)는 전압 레벨이 전력 저 공급 전압 핀(5)의 전압 레벨 미만인 전하 펌프 공급 전압(VCP)을 생성하도록 구성된 네거티브 전하 펌프(negative charge pump)일 수 있다. 특정 구현예에 있어서, 전하 펌프(82)는 전력 고 및 전력 저 공급 전압 핀(5, 6)을 사용하여 구동된다. 전하 펌프(82)를 포함하는 것은, 과전압 및 부족 전압 검출 및 제어 회로(81, 32)가 제 1 및 제 2 결함 보호 PMOS 트랜지스터(27, 28)의 게이트 전압 레벨을 전력 저 공급 전원 핀(5)의 전압 레벨 미만으로 제어할 수 있게 함으로써 신호 패드(6)의 출력 전압의 스윙을 증가시키는 데 도움을 줄 수 있다.
과전압 검출 및 제어 회로(81)는 제 1 내지 제 6 레지스터(43 - 48), 제 1 및 제 2 NMOS 트랜지스터(51, 52), 및 제 1 내지 제 4 PMOS 트랜지스터(53 - 56)를 포함하며, 이들은 도 3a를 참조하여 설명한 것과 같을 수 있다. 과전압 검출 및 제어 회로(81)는 고전압 전류 소스(83) 및 과도 응답 부스팅 회로(90)를 추가로 포함한다. 과전압 검출 및 제어 회로(81)는 신호 핀(6)을 사용하여 바이어스되거나 구동되며, 따라서 전력 고 공급 전압 핀(7) 및/또는 전력 저 공급 전압 핀(5)이 오접속된 경우, 플로팅인 경우, 또는 이들이 조합된 경우에도 결함 보호가 제공될 수 있게 된다. 추가적으로, 과전압 검출 및 제어 회로(81)는 다이나믹 바이어싱(dynamic biasing)을 사용하여 동작하도록 구성되어 있다. 예를 들면, 과전압 검출 및 제어 회로(81)로 제공된 전류는 과전압 상태의 변동 폭에 기초하고 있다. 이하에서 더욱 상세하게 설명하겠지만, 다이나믹 바이어싱은 과도 응답 회로(90)를 사용하는 것에 의해서 개선될 수 있다.
고전압 전류 소스(83)는 전류 소스(84), n-형 LDMOS(NLDMOS) 트랜지스터(85), 제너 다이오드(86), 및 전류 소스 제어 블록(87)을 포함한다. NLDMOS 트랜지스터(85)는 바이어스 전압(VBIAS)에 전기적으로 접속된 게이트, 및 전류 소스(84)의 제 1 단자에 전기적으로 접속된 소스를 포함한다. 전류 소스(84)는 전하 펌프 전압(VCP)에 전기적으로 접속된 제 2 단자를 추가로 포함한다. NLDMOS 트랜지스터(85)는 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 및 제너 다이오드(86)의 애노드에 전기적으로 접속된 드레인을 추가로 포함한다. 추가적으로, NLDMOS 트랜지스터(85)는 제너 다이오드(86)의 캐소드 및 전류 소스 제어 블록(87)의 출력에 전기적으로 접속된 n-형 절연 영역 또는 텁(tub)을 추가로 포함한다.
NLDMOS 트랜지스터(85)의 n-형 텁은 표면 상에 디바이스가 형성되는 기판으로부터 NLDMOS 트랜지스터(85)의 바디를 전기적으로 절연시키도록 구성된 하나 이상의 n-형 매립층(NBL, n-type buried layer) 및 고전압 웰(well)을 포함한다. 특정 구현예에 있어서, 깊은(deep) p-웰을 사용하여 NLDMOS 트랜지스터(85)의 n-형 텁으로부터 NLDMOS 트랜지스터(85)의 드레인을 전기적으로 절연하고, 따라서 서로 다른 전위에서 드레인과 n-형 텁이 동작하도록 하는데 사용되며, 이는 드레인 전압이 기판 전압 미만으로 떨어지는 경우에 n-형 텁 및 기판 사이의 기생 다이오드가 클램핑(clamping)되지 않도록 방지하는데 도움을 줄 수 있다. 고전압 전류 소스(83)는 전류 소스 제어 블록(87)을 포함하고 있으며, 이 블록은 NLDMOS 트랜지스터(85)의 n-형 텁의 전위를 제어하여 고전압 전류 소스(83)의 소정의 성능 특성을 달성하도록 사용될 수 있다.
NLDMOS 트랜지스터(85)의 드레인을 NLDMOS 트랜지스터(85)의 n-형 텁으로부터 전기적으로 절연시키면 드레인 및 n-형 텁이 서로 다른 전위에서 동작하도록 할 수 있음에도 불구하고, 드레인 및 n-형 텁 사이의 파괴 전압은 상대적으로 낮을 수 있다. 예를 들면, 깊은 p-웰을 사용하여 드레인 및 n-형 텁을 절연하는 경우, 드레인과 관련된 PNP 기생 바이폴라 트랜지스터, 깊은 p-웰, 및 n-형 텁은 n-형 텁의 전압이 드레인의 전압을 상대적으로 작은 전압, 예컨대 약 10 V의 전압만큼 초과하는 경우에 파괴될 수 있다. 드레인 및 n-형 텁 사이의 파괴는 NLDMOS 트랜지스터(85)를 손상시킬 수 있기 때문에, 도시한 구조에서는 NLDMOS 트랜지스터(85)의 드레인 및 n-형 텁 사이에 배치된 제너 다이오드(86)를 포함한다. 제너 다이오드(86)는 NLDMOS 트랜지스터(85)의 드레인 및 n-형 텁 사이에서의 파괴 전압 미만의 파괴 전압을 갖도록, 따라서 과도 신호 처리 상태가 n-형 텁의 전압이 NLDMOS 트랜지스터(85)의 드레인의 전압을 초과하는 경우 NLDMOS 트랜지스터(85)의 손상을 방지하도록 구성될 수 있다.
과도 응답 부스팅 회로(90)는 제 1 및 제 2 부스트 NMOS 트랜지스터(91, 92), 제 1 및 제 2 부스트 PMOS 트랜지스터(93, 94), 제 1 및 제 2 부스트 레지스터(95, 96), 및 부스트 제너 다이오드(98)를 포함한다. 제 1 부스트 NMOS 트랜지스터(91)는 전하 펌프 전압(VCP)에 전기적으로 접속된 소스, 및 제 2 NMOS 트랜지스터(52)의 소스에 전기적으로 접속된 드레인을 포함한다. 제 1 부스트 NMOS 트랜지스터(91)는 제 2 부스트 NMOS 트랜지스터(92)의 게이트 및 드레인에, 또한 제 1 부스트 PMOS 트랜지스터(93)의 드레인에 전기적으로 접속된 게이트를 추가로 포함한다. 제 2 부스트 NMOS 트랜지스터(92)는 전하 펌프 전압(VCP)에 전기적으로 접속된 소스를 추가로 포함한다. 제 1 부스트 PMOS 트랜지스터(93)는 제 1 부스트 레지스터(95)의 제 1 단에 전기적으로 접속된 소스, 및 제 1 전력 저 공급 전압 핀(5)에 전기적으로 접속된 게이트를 추가로 포함한다. 제 1 부스트 레지스터(95)는 제 2 부스트 레지스터(96)의 제 1 단 및 부스트 제어 다이오드(98)의 애노드에 전기적으로 접속된 제 2 단을 추가로 포함한다. 부스트 제너 다이오드(98)는 제 2 NMOS 트랜지스터(52)의 게이트에 전기적으로 접속된 캐소드를 추가로 포함한다. 제 2 부스트 레지스터(96)는 제 2 부스트 PMOS 트랜지스터(94)의 소스에 전기적으로 접속된 제 2 단을 추가로 포함한다. 제 2 부스트 PMOS 트랜지스터(94)는 전력 저 공급 전압 핀(5)에 전기적으로 접속된 게이트 및 드레인을 추가로 포함한다.
과도 응답 부스팅 회로(90)는 신호 핀(6) 상에서의 과전압 상태에 반응하여 과전압 검출 및 제어 회로(81)의 과도 응답 시간을 개선하는데 도움을 줄 수 있다. 예를 들면, 제 2 NMOS 트랜지스터(52)의 게이트 전압이 과전압 상태 중에 증가하는 경우, 과도 응답 부스팅 회로(90)는 제 2 NMOS 트랜지스터(52)의 소스 전압을 활성화하고 이를 풀 다운하여 과전압 검출 및 제어 회로(81)의 과도 응답을 가속화할 수 있다. 일 구현예에 있어서, 과전압 검출 및 제어 회로(81)는 과도 응답 부스팅 회로(90)를 사용하여 신호 핀(6) 상의 과도 신호의 상승 시간, 예를 들어서, ISO-7637-2 규격서에 의해서 정의된 과도 전기 이벤트에 대해서 최대 약 85 V/μS의 상승 시간보다는 빠른 슬루율(slew rate)로 제 1 결함 보호 PMOS 트랜지스터(27)의 게이트 전압을 풀 업하도록 구성된다.
도 4b는 부족 전압 검출 및 제어 회로의 다른 구현예를 포함하는 IC(120)의 회로도이다. IC(120)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 결함 보호 회로(18), 과전압 검출 및 제어 블록(31), 전하 펌프(82), 및 부조고 전압 검출 및 제어 블록(102)을 포함한다.
도 4b의 IC(120)는 도 3b의 IC(80)와 유사하며, 차이점은 도 4b의 IC(120)는 전하 펌프(82)를 추가로 포함하고 있으며, 또한 다르게 구현한 과전압 검출 및 제어 블록을 포함한다는 것이다. 전하 펌프(82)는 전하 펌프 공급 전압(VCP)을 생성하도록 사용될 수 있으며, 이는 도 4a를 참조하여 설명한 것과 같을 수 있다.
부족 전압 검출 및 제어 회로(102)는 제 1 및 제 3 레지스터(64 - 66), 제 1 및 제 2 NMOS 트랜지스터(71, 72), 및 제 1 내지 제 4 PMOS 트랜지스터(73 - 76)를 포함하고 있으며, 이들은 도 3a를 참조하여 설명한 것과 같을 수 있다. 과전압 검출 및 제어 회로(102)는 고전압 전류 소스(103) 및 과도 응답 부스팅 회로(110)를 추가로 포함한다.
고전압 전류 소스(103)는 전류 소스(104), NLDMOS 트랜지스터(105), 제너 다이오드(Zener diode)(106), 및 전류 소스 제어 블록(107)을 포함한다. NLDMOS 트랜지스터(105)는 바이어스 전압(VBIAS)에 전기적으로 접속된 게이트, 및 전류 소스(104)의 제 1 단자에 전기적으로 접속된 소스를 포함한다. 전류 소스(104)는 전하 펌프 전압(VCP)에 전기적으로 접속된 제 2 단자를 추가로 포함한다. NLDMOS 트랜지스터(105)는 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트 및 제너 다이오드(106)의 애노드에 전기적으로 접속된 드레인을 추가로 포함한다. 추가적으로, NLDMOS 트랜지스터(105)는 제너 다이오드(106)의 캐소드 및 전류 소스 제어 블록(107)의 출력에 전기적으로 접속된 n-형 텁(n-type tub)을 추가로 포함한다. 도4b의 고전압 전류 소스(103)의 추가적인 상세는 도 4a의 고전압 전류 소스(83)에 대해서 상술한 내용들과 유사할 수 있다.
과도 응답 부스팅 회로(110)는 제 1 및 제 2 부스트 NMOS 트랜지스터(111, 112), 제 1 및 제 2 부스트 PMOS 트랜지스터(113, 114), 부스트 제너 다이오드(118), 제 1 및 제 2 부스트 다이오드(115, 116), 및 부스트 전류 소스(117)를 포함한다. 제 1 부스트 NMOS 트랜지스터(111)는 전하 펌프 전압(VCP)에 전기적으로 접속된 소스, 및 제 1 NMOS 트랜지스터(71)의 소스에 전기적으로 접속된 드레인을 포함한다. 제 1 부스트 NMOS 트랜지스터(111)는 제 2 부스트 NMOS 트랜지스터(112)의 게이트 및 드레인에, 또한 제 1 부스트 PMOS 트랜지스터(113)의 드레인에 전기적으로 접속된 게이트를 추가로 포함한다. 제 2 부스트 NMOS 트랜지스터(112)는 전하 펌프 전압(VCP)에 전기적으로 접속된 소스를 추가로 포함한다. 제 1 부스트 PMOS 트랜지스터(113)는 제 2 부스트 PMOS 트랜지스터(114)의 게이트, 및 제 2 NMOS 트랜지스터(72)의 게이트에 전기적으로 접속된 게이트를 추가로 포함한다. 제 1 부스트 PMOS 트랜지스터(113)는 제 2 부스트 PMOS 트랜지스터(114)의 소스에, 부스터 제너 다이오드(118)의 캐소드에, 부스트 전류 소스(117)의 제 1 단자에, 제 1 부스트 다이오드(115)의 캐소드에, 및 제 2 부스트 다이오드(116)의 애노드에 전기적으로 접속된 소스를 추가로 포함한다. 부스트 제너 다이오드(118)는 제 2 NMOS 트랜지스터(72)의 게이트에 전기적으로 접속된 애노드를 추가로 포함한다. 부스트 전류 소스(117)는 전력 저 공급 전압 핀(5)에, 제 1 부스트 다이오드(115)에, 및 제 2 부스트 다이오드(116)의 캐소드에 전기적으로 접속된 제 2 단자를 추가로 포함하고 있다. 제 2 부스트 PMOS 트랜지스터(114)는 NLDMOS 트랜지스터(105)의 바디 및 소스, 및 전류 소스(104)의 제 1 단자에 전기적으로 접속된 드레인을 추가로 포함하고 있다.
과도 응답 부스팅 회로(110)는 신호 핀(6) 상에서의 부족 전압 상태에 반응하여 부족 전압 검출 및 제어 회로(102)의 과도 응답 시간을 개선하는데 도움을 줄 수 있다. 예를 들면, 제 2 NMOS 트랜지스터(72)의 게이트 전압이 부족 전압 상태에 반응하여 감소하는 경우, 과도 응답 부스팅 회로(110)는 제 1 NMOS 트랜지스터(71)의 소스 전압을 활성화하고 이를 풀 다운(pull down)하여 부족 전압 검출 및 제어 회로(102)의 과도 응답을 촉진할 수 있다. 일 구현예에 있어서, 부족 전압 검출 및 제어 회로(102)는 과도 응답 부스팅 회로(90)를 사용하여 신호 핀(6) 상의 과도 신호의 상승 시간, 예를 들어서, ISO-7637-2 규격서에 의해서 정의된 과도 전기 이벤트에 대해서 최대 약 85 V/μS의 상승 시간보다는 빠른 슬루율(slew rate)로 제 2 결함 보호 PMOS 트랜지스터(28)의 게이트 전압을 풀 업(pull up)하도록 구성된다.
제 1 부스트 다이오드(115)는 신호 핀(6)의 전압 레벨이 신호 핀(6)과 전력 저 공급 전압 핀(5) 사이에서의 부스트 제어 다이오드의 유효 제너 전압을 증가시키는 것에 의해서 상대적으로 높아지는 경우 부스트 제너 다이오드(118)의 전류 누설을 감소시키는데 도움을 주도록 사용될 수 있다. 부스트 전류 소스(117)는 신호 핀(6)이 전력 저 공급 전압 핀(5)의 전압 레벨에 근접한 낮은 전압을 갖는 경우에 제 2 부스트 PMOS 트랜지스터(114)의 누설을 감소시키기 위해서 포함되어 있다. 예를 들면, 부스트 전류 소스(117)가 생략되는 경우, 제 2 부스트 PMOS 트랜지스터(114)는 신호 핀(6)의 전압 레벨이 상대적으로 낮은 경우에 준문턱값 영역 내에서 동작할 수 있다. 또한, 제 1 부스트 다이오드(115)에 대해서 서로 반대 방향으로 위치하도록 구성되어 있는 제 2 부스트 다이오드(116)는 전력 고 공급 전압 핀(5, 7)이 오접속된 경우, 플로팅(floating)인 경우, 또는 이들이 조합된 경우 부스트 전류 소스(117)를 구현하도록 사용된 트랜지스터를 과도한 스트레스로부터 보호하도록 도움을 주는데 사용될 수 있다. 예를 들면, 제 1 및 제 2 부스트 다이오드(115, 116)는 부족 전압 결함 상태 중에라도 부스트 전류 소스(117) 양단의 전압 변동폭을 다이오드의 순방향 전압 강하와 대략 동등하도록 제한하는데 사용될 수 있다.
도 5는 누설 전류 대 핀 전압의 관계를 나타낸 예시적인 그래프(200)이다. 그래프(200)는 도 2의 IC(40)에서의 일 구현예에 대한 신호 핀(6)의 누설 전류 대 전압을 나타낸 플롯(201)을 포함한다. 도 5에 도시한 바와 같이, 신호 핀(6)은 약 -5 V 및 약 5 V 사이에서 연장되는 신호 핀(6)의 동작 전압 범위에 걸쳐서 10 μA 미만의 누설 전류를 가지도록 구성될 수 있다. 따라서, 결함 보호 회로는, 예컨대, 5 V 자동차용 비례 계량식 신호 처리 규격과 같은 누설이 적은 애플리케이션에서 사용할 수 있다.
도 6a 및 도 6b는 결함 보호 회로에 대한 과도 상태 시뮬레이션의 두 가지 예를 나타낸 그래프이다. 도 6a는 도 1의 전자식 증폭시스템(10)의 일 구현예에 대한 과전압 과도 시뮬레이션의 그래프(210)이다. 그래프(210)는 과전압 상태를 수신하는 인터페이스(3) 부분에 대한 전압 대 시간의 제 1 플롯(211), 및 이에 대응하는 인터페이스(3) 부분에 대한 전류 대 시간의 제 3 플롯(213)을 포함한다. 그래프(210)는 IC(1)의 신호 핀(6)에 대한 전압 대 시간의 제 2 플롯(212), 및 증폭기(4)의 출력에 대한 전류 대 시간의 제 4 플롯(214)을 추가로 포함한다. 도 6a에 나타낸 바와 같이, 결함 보호 회로(8) 및 결함 보호 제어 회로(9)는 신호 핀(6) 상에서의 과전압 상태 중에 고 레벨의 전류로부터 증폭기(4)의 출력을 보호하는데 사용될 수 있다.
도 6b는 도 1의 전자식 증폭시스템(10)의 일 구현예에 대한 부족 전압 과도 시뮬레이션의 그래프(220)이다. 그래프(220)는 부족 전압 상태를 수신하는 인터페이스(3) 부분에 대한 전압 대 시간의 제 1 플롯(221), 및 이에 대응하는 인터페이스(3) 부분에 대한 전류 대 시간의 제 3 플롯(223)을 포함한다. 그래프(220)는 신호 핀(6)에 대한 전압 대 시간의 제 2 플롯(222), 및 증폭기(4)의 출력에 대한 전류 대 시간의 제 4 플롯(224)을 추가로 포함한다. 도 6b에 나타낸 바와 같이, 결함 보호 회로(8) 및 결함 보호 제어 회로(9)는 신호 핀(6) 상에서의 부족 전압 상태 중에 고 레벨의 전류로부터 증폭기(4)의 출력을 보호하는데 사용될 수 있다.
도 7은 IC(250)의 다른 구현예를 나타낸 회로도이다. IC(250)는 증폭기(4), 전력 저 공급 전압 핀(5), 신호 핀(6), 전력 고 공급 전압 핀(7), 결함 보호 제어 회로(9), 및 결함 보호 회로(240)를 포함한다.
도 7의 IC(250)는 도 1의 IC(1)와 유사하며, 차이점은 IC(250)가 다른 구성의 결함 보호 회로를 포함한다는 것이다. 예를 들면, 결함 보호 회로(240)는 제 1 결함 보호 NMOS 트랜지스터(241) 및 제 2 결함 보호 NMOS 트랜지스터(242)를 포함한다. 제 1 결함 보호 NMOS 트랜지스터(241)는 증폭기(4)의 출력에 전기적으로 접속된 드레인 및 바디를 포함한다. 제 1 결함 보호 NMOS 트랜지스터(241)는 결함 보호 제어 회로(9)의 제 1 출력에 전기적으로 접속된 게이트, 및 제 2 결함 보호 NMOS 트랜지스터(242)의 소스에 전기적으로 접속된 소스를 추가로 포함한다. 제 2 결함 보호 NMOS 트랜지스터(242)는 결함 보호 제어 회로(9)의 제 2 출력에 전기적으로 접속된 게이트, 및 신호 핀(6)에 전기적으로 접속된 소스 및 바디를 추가로 포함하고 있다.
특정 구현예에 있어서, 결함 보호 회로는 NMOS 트랜지스터를 사용하여 증폭기의 출력을 신호 핀 상에서의 과전압 및 부족 전압 상태로부터 보호할 수 있다. 예를 들면, NMOS 트랜지스터는 n-형 기판을 사용하는 구성에서 및/또는 NMOS 트랜지스터의 바디가 기판으로부터 전기적으로 절연될 수 있는 구성에서 사용될 수 있다.
일 구현예에 있어서, 제 1 및 제 2 NMOS 트랜지스터(241, 242)는, 예컨대, n-형 기판 상에 배치된 NLDMOS 트랜지스터와 같은 n-형 LDMOS (NLDMOS) 트랜지스터이다. 증폭기(4)의 정상 동작 중에, 결함 보호 제어 회로(9)는 제 1 및 제 2 결함 보호 NMOS 트랜지스터(241, 242)를 턴 온하여 증폭기(4)가 신호 핀(6)의 전압 레벨을 제어할 수 있도록 구성될 수 있다. 추가적으로, 신호 핀(6) 상에서 과전압 상태 중에, 결함 보호 제어 회로(9)는 제 1 결함 보호 NMOS 트랜지스터(214)를 턴 온하도록 또한 제 2 결함 보호 NMOS 트랜지스터(242)를 턴 오프하도록 구성될 수 있다. 이와 같은 방식으로 과전압 상태 중에 제 1 및 제 2 결함 보호 NMOS 트랜지스터(241, 242)를 제어하게 되면, 제 1 및 제 2 결함 보호 NMOS 트랜지스터(241, 242)의 소스-바디 기생 다이오드가 과전압 상태 중에 순방향으로 바이어스되는 것을 방지하는데 도움이 될 수 있다. 예를 들면, 이와 같은 방식으로 결함 보호 회로(240)를 구성하게 되면, 신호 핀(6) 상의 과전압 상태 중에 제 2 결함 보호 NMOS 트랜지스터(242)가 턴 오프되며, 이는 과전압 상태 중에 제 2 결함 보호 NMOS 트랜지스터(242)의 소스-바디 기생 다이오드가 활성화되도록 하는 방법과 비교하여 성능의 개선을 제공할 수 있다. 신호 핀(6) 상에서의 부족 전압 상태 중에, 결함 보호 제어 회로(9)는 제 1 결함 보호 NMOS 트랜지스터(241)를 턴 오프하고 또한 제 2 결함 보호 NMOS 트랜지스터(242)를 턴 온할 수 있으며, 이는 과도한 전압 및/또는 과도한 전류로부터 증폭기(4)를 보호하는데 도움이 될 수 있을 뿐만 아니라 제 1 및 제 2 결함 보호 NMOS 트랜지스터(241, 242)의 소스-바디 기생 다이오드가 동작되는 것을 방지하는데 도움이 될 수 있다. NMOS 트랜지스터(241, 242)는 인핸스먼트 모드 또는 결핍 모드 MOS 트랜지스터 또는 기타 FET일 수 있다.
응용 분야
상술한 방법을 채택한 디바이스는 엄혹한 전기적 환경에서 동작하는 다양한 고성능 전자 디바이스 및 인터페이스 애플리케이션에 구현될 수 있다. 전자 디바이스의 예로는, 제한하지 않고, 소비자 가전 제품, 소비자 가전 제품의 부품, 전자 제품 테스트 장치, 고성능 산업용 및 자동차용 애플리케이션 등을 포함할 수 있다. 전자 디바이스의 예로는 또한 광학 네트워크 또는 기타 통신 네트워크의 회로를 포함할 수 있다. 소비자 가전 제품은, 제한하지 않고, 자동차, 차량 엔진 관리 컨트롤러, 트랜스미션 컨트롤러, 안전 벨트 컨트롤러, 잠김 방지 브레이크 시스템 컨트롤러, 캠코더, 카메라, 디지털 카메라, 휴대용 메모리 칩, 식기 세척기, 건조기, 식기 세척기 및 건조기 일체형, 복사기, 팩스기, 스캐너, 복합 기능 주변 기기 등을 포함할 수 있다. 또한, 전자 디바이스는, 산업용, 의료용, 및 자동차용 애플리케이션을 포함하는 반완성 제품(unfinished product)을 포함할 수 있다.
상술한 발명의 상세한 설명 및 특허청구범위에서 구성 요소 또는 부분을 함께 "접속된" 또는 "연결된"으로 기재할 수 있다. 본 명세서에서와 사용된 바와 같이, 명시적으로 다르게 기술하지 않는 이상, "접속된"은 하나의 구성 요소/부분이 다른 구성 요소/부분에 직접적으로 또는 간접적으로 접속되어 있고, 또한 반드시 기계적으로는 접속되어 있지 않다는 것을 의미한다. 마찬가지로, 명시적으로 다르게 기술하지 않는 이상, "연결된"은 하나의 구성 요소/부분이 다른 구성 요소/부분에 직접적으로 또는 간접적으로 연결되어 있고, 또한 반드시 기계적으로 연결되어 있지는 않다는 것을 의미한다. 따라서, 도면에 나타낸 다양한 개략도가 구성 요소 및 성분의 예시적인 구조를 도시하고 있지만, 실제 구현예에서는 (도시된 회로의 기능이 부정적인 영향을 나타내지 않는다는 가정 하에) 추가적인 매개 구성 요소, 디바이스, 부품, 성분 등이 존재할 수 있다.
일부 구현예에 관해서 본 발명을 기술하였지만, 본 명세서에서 설명한 모든 특징 및 장점을 제공하지 않는 구현예를 포함하여 본 기술 분야에서 통상의 지식을 가진 자에게 명백한 기타 구현예 또한 본 발명의 범위 내에 들어간다. 또한, 상술한 다양한 구현예는 조합되어 다른 구현예를 제공할 수 있다. 또한, 일 구현예의 배경에서 나타낸 일부 특징은 다른 구현예에서도 수용될 수 있다. 따라서, 본 발명의 범위는 첨부한 특허청구범위를 참조하는 것에 의해서만 한정된다.
Claims (20)
- 출력 신호를 생성하도록 구성된 출력을 포함하는 증폭기;
상기 증폭기의 상기 출력으로부터의 상기 출력 신호를 수신하도록 구성된 신호 핀;
상기 증폭기의 상기 출력 및 상기 신호 핀 사이에 전기적으로 접속된 결함 보호 회로로서, 상기 결함 보호 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지스터는 상기 증폭기의 상기 출력에 전기적으로 접속된 드레인, 소스, 및 게이트를 포함하며, 상기 제 2 트랜지스터는 상기 신호 핀에 전기적으로 접속된 드레인, 상기 제 1 트랜지스터의 상기 소스에 전기적으로 접속된 소스, 및 게이트를 포함하는 결함 보호 회로; 및
상기 제 1 및 제 2 트랜지스터들의 상기 게이트들의 전압 레벨들을 제어하는 것에 의해서 적어도 부분적으로 상기 결함 보호 회로를 제어하도록 구성된 결함 보호 제어 회로로서, 상기 결함 보호 제어 회로는 상기 신호 핀의 과전압 상태를 검출하고 또한 상기 과전압 상태가 검출된 경우에는 상기 제 1 트랜지스터를 턴 오프하도록 하며 또한 그 이외의 경우에는 상기 제 1 트랜지스터를 턴 온하도록 구성된 과전압 검출 및 제어 회로를 포함하며, 또한 상기 결함 보호 회로는 상기 신호 핀의 부족 전압 상태를 검출하고 또한 상기 부족 전압 상태가 검출된 경우에는 상기 제 2 트랜지스터를 턴 오프하도록 하며 또한 그 이외의 경우에는 상기 제 2 트랜지스터를 턴 온하도록 구성된 부족 전압 검출 및 제어 회로를 추가로 포함하는 결함 보호 제어 회로를 포함하는 장치로서,
상기 결함 보호 제어 회로는 상기 신호 핀에 의해서 적어도 부분적으로 구동되며, 또한 상기 결함 보호 제어 회로의 바이어스(bias)는 상기 제 1 및 제 2 트랜지스터들의 상기 소스들의 노드에서의 전류에 의해서 상기 신호 핀에 의해서 공급되는, 장치. - 청구항 1에 있어서, 상기 제 1 및 제 2 트랜지스터들은 p-형 금속 산화물 반도체(PMOS, p-type metal oxide semiconductor) 트랜지스터들을 포함하는, 장치.
- 청구항 2에 있어서, 상기 제 1 트랜지스터는 바디를 추가로 포함하고 또한 상기 제 2 트랜지스터는 바디를 포함하며,
상기 제 1 트랜지스터의 상기 소스 및 상기 바디는 상기 제 2 트랜지스터의 상기 소스 및 상기 바디에 전기적으로 접속된, 장치. - 청구항 3에 있어서, 상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 상기 드레인 및 상기 바디 사이의 제 1 기생 다이오드를 추가로 포함하며, 상기 제 2 트랜지스터는 상기 제 2 트랜지스터의 상기 드레인 및 상기 바디 사이의 제 2 기생 다이오드를 추가로 포함하며, 상기 결함 보호 제어 회로는 상기 과전압 상태가 검출된 경우 상기 제 1 트랜지스터를 턴 오프하고 또한 상기 제 2 트랜지스터를 턴 온하도록 구성되며, 또한 상기 결함 보호 제어 회로는 상기 부족 전압 상태가 검출된 경우 상기 제 2 트랜지스터를 턴 온하고 또한 상기 제 1 트랜지스터를 턴 오프하도록 구성되는, 장치.
- 청구항 2에 있어서, 상기 제 1 및 제 2 트랜지스터들은 고전압 p-형 수평 확산형 금속 산화물 반도체(PLDMOS, p-type laterally diffused metal oxide semiconductor)트랜지스터들을 포함하는, 장치.
- 청구항 1에 있어서, 상기 과전압 검출 및 제어 회로는 제 1 고전압 전류 소스 및 제 1 레지스터(resistor)를 포함하며, 상기 제 1 레지스터는 상기 제 1 트랜지스터의 상기 게이트 및 상기 소스 사이에 전기적으로 접속되어 있으며, 또한 상기 제 1 고전압 전류 소스는 고전압 상태가 검출되지 않은 경우에 상기 제 1 레지스터를 통해서 제 1 전류를 공급하여 상기 제 1 트랜지스터를 온(on) 상태로 유지하도록 구성된, 장치.
- 청구항 6에 있어서, 상기 고전압 전류 소스는 n-형 수평 확산형 금속 산화물 반도체(NLDMOS,n-type laterally diffused metal oxide semiconductor) 트랜지스터를 포함하며, 상기 NLDMOS 트랜지스터는 n-형 텁(tub) 및 드레인을 포함하며, 또한 상기 n-형 텁 및 상기 드레인은 서로 다른 전위에서 동작하도록 구성된, 장치.
- 청구항 7에 있어서, 상기 고전압 전류 소스는 상기 NLDMOS 트랜지스터의 상기 드레인에 전기적으로 접속된 애노드(anode), 및 상기 NLDMOS 트랜지스터의 상기 n-형 텁에 전기적으로 접속된 캐소드(cathode)를 포함하는 제너 다이오드(Zener diode)를 추가로 포함하는, 장치.
- 청구항 6에 있어서, 상기 부족 전압 검출 및 제어 회로는 제 2 고전압 전류 소스 및 제 2 레지스터를 포함하며, 상기 제 2 레지스터는 상기 제 2 트랜지스터의 상기 게이트 및 상기 소스 사이에 전기적으로 접속되어 있으며, 또한 상기 제 2 고전압 전류 소스는 과전압 상태가 검출되지 않은 경우에 상기 제 2 레지스터를 통해서 제 2 전류를 공급하여 상기 제 2 트랜지스터를 온 상태로 유지하도록 구성된, 장치.
- 청구항 9에 있어서, 전력 저 공급 전압 핀 및 전력 고 공급 전압 핀을 추가로 포함하는, 장치.
- 청구항 10에 있어서, 상기 결함 보호 제어 회로의 적어도 일부를 전기적으로 구동시키도록 구성된 전하 펌프(charge pump)를 추가로 포함하는, 장치.
- 청구항 11에 있어서, 상기 과전압 검출 및 제어 회로는 상기 전력 고 공급으로부터 유도된 기준 전압을 상기 신호 핀의 전압과 비교하도록 구성된 제 1 트랜지스터 차동쌍을 포함하는, 장치.
- 청구항 12에 있어서, 상기 과전압 상태 중에 추가 바이어스 전류를 공급하는 것에 의해서 상기 결함 보호 트랜지스터들의 상기 턴 오프를 촉진하도록 구성된 과도 응답 부스트 회로를 추가로 포함하는, 장치.
- 청구항 12에 있어서, 상기 부족 전압 검출 및 제어 회로는 상기 전력 저 공급 전압 핀의 전압을 상기 신호 핀의 상기 전압과 비교하도록 구성된 제 2 트랜지스터 차동쌍을 포함하는, 장치.
- 청구항 10에 있어서, 상기 결함 보호 제어 회로는 상기 전력 고 공급 전압 핀이 플로팅(floating)하는 경우에 상기 결함 보호 제어 회로가 동작하도록 상기 신호 핀으로부터 구동되는, 장치.
- 청구항 1에 있어서, 상기 제 1 및 제 2 트랜지스터들은 n-형 금속 산화물 반도체(NMOS, n-type metal oxide semiconductor) 트랜지스터들을 포함하는, 장치.
- 출력 신호를 생성하도록 구성된 출력을 포함하는 증폭기;
상기 증폭기의 상기 출력으로부터의 상기 출력 신호를 수신하도록 구성된 신호 핀;
상기 증폭기의 상기 출력 및 상기 신호 핀 사이에 전기적으로 접속된 결함 보호 회로로서, 상기 결함 보호 회로는 제 1 트랜지스터 및 제 2 트랜지스터를 포함하며, 상기 제 1 트랜지스터는 상기 증폭기의 상기 출력에 전기적으로 접속된 드레인, 소스, 및 게이트를 포함하며, 또한 상기 제 2 트랜지스터는 상기 신호 핀에 전기적으로 접속된 드레인, 상기 제 1 트랜지스터의 상기 소스에 전기적으로 접속된 소스, 및 게이트를 포함하는 결함 보호 회로; 및
상기 제 1 및 제 2 트랜지스터들의 상기 게이트들의 전압 레벨들을 제어하는 것에 의해서 적어도 부분적으로 상기 결함 보호 회로를 제어하도록 구성된 결함 보호 제어 회로로서, 상기 결함 보호 제어 회로는 상기 신호 핀의 과전압 상태를 검출하고 또한 상기 과전압 상태가 검출된 경우에는 상기 제 1 트랜지스터 또는 상기 제 2 트랜지스터 중의 하나를 턴 오프하도록 더 구성되며, 상기 결함 보호 제어 회로는 상기 신호 핀의 부족 전압 상태를 검출하고 또한 상기 부족 전압 상태가 검출된 경우에는 상기 제 1 트랜지스터 또는 상기 제 2 트랜지스터 중의 다른 하나를 턴 오프하도록 더 구성되어 있는 결함 보호 제어 회로를 포함하는, 장치. - 청구항 17에 있어서, 상기 결함 보호 제어 회로의 바이어스(bias)는 상기 제 1 및 제 2 트랜지스터들의 상기 소스들의 노드에서의 전류에 의해서 공급되는, 장치.
- 청구항 17에 있어서, 상기 제 1 및 제 2 트랜지스터들은 p-채널 전계 효과 트랜지스터들 또는 n-채널 전계 효과 트랜지스터들을 포함하는, 장치.
- 청구항 17에 있어서, 상기 결함 보호 제어 회로는 과전압 및 부족 전압 상태가 검출되지 않는 경우에는 상기 제 1 및 제 2 트랜지스터들을 턴 온하도록 더 구성된, 장치.
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