KR20150029187A - Liquid Crystal Display Device - Google Patents

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KR20150029187A
KR20150029187A KR20130108014A KR20130108014A KR20150029187A KR 20150029187 A KR20150029187 A KR 20150029187A KR 20130108014 A KR20130108014 A KR 20130108014A KR 20130108014 A KR20130108014 A KR 20130108014A KR 20150029187 A KR20150029187 A KR 20150029187A
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엘지디스플레이 주식회사
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors

Abstract

The present invention provides a liquid crystal display device which includes a liquid crystal panel, a gate driving unit which supplies a gate signal to the liquid crystal panel, common voltage lines which are wired on the liquid panel to be divided at each line, a common voltage generating unit which outputs first and second common voltages with opposite polarities and a third common voltage corresponding to a voltage between the first and second common voltages, and a common voltage selecting unit which selects and transmits one of the first to third common voltages outputted from the common voltage generating unit in each common voltage line. The common voltage selecting unit maintains the output of the third common voltage after the first and second common voltages are dividedly selected at each line.

Description

액정표시장치{Liquid Crystal Display Device}[0001] The present invention relates to a liquid crystal display device,

본 발명의 실시예는 액정표시장치에 관한 것이다.An embodiment of the present invention relates to a liquid crystal display device.

액정표시장치는 트랜지스터, 스토리지 커패시터 및 화소전극 등이 형성된 트랜지스터기판과 컬러필터 및 블랙매트릭스 등이 형성된 컬러필터기판 사이에 위치하는 액정층을 포함한다.The liquid crystal display includes a transistor substrate on which a transistor, a storage capacitor, a pixel electrode, and the like are formed, and a liquid crystal layer disposed between the color filter substrate and the color filter substrate on which the color filter and the black matrix are formed.

액정표시장치는 화소전극과 트랜지스터기판 또는 컬러필터기판에 형성된 공통전극에 형성되는 전계로 액정층의 배열 방향을 조절하여 백라이트유닛으로부터 입사된 광을 출사하는 방식으로 영상을 표시한다.The liquid crystal display displays images in such a manner that light incident from the backlight unit is emitted by adjusting the arrangement direction of the electric field liquid crystal layer formed on the pixel electrode, the transistor substrate, or the common electrode formed on the color filter substrate.

액정표시장치는 데이터구동부로부터 공급된 데이터전압과 기준 전위 역할을 하는 공통전압 간의 차이가 액정을 구동하는 전압으로 작용한다. 종래에는 공통전압을 1 프레임 동안 동일한 레벨의 전압값으로 스윙시키고 데이터신호를 1 수평 시간마다 공급하여 서브 픽셀을 충전하는 구동방식을 사용하였다.The liquid crystal display device functions as a voltage for driving the liquid crystal, the difference between the data voltage supplied from the data driver and the common voltage serving as the reference potential. Conventionally, a driving method of swinging a common voltage with a voltage value of the same level for one frame and supplying a data signal every one horizontal time to charge sub pixels is used.

종래 제안된 방법은 극성 신호에 따라 공통전압의 값이 데이터신호와 대칭되도록 변화하므로 데이터신호의 변화를 기존대비 최대 ½로 감소시킬 수 있었다. 그러나, 종래 제안된 방법은 프레임 단위로 공통전압이 변화하므로 액정패널의 상단과 하단 간의 휘도차가 발생하는 문제가 있었다. 예컨대, 액정패널의 최상단부의 서브 픽셀의 경우, 공통전압 스윙에 의한 휘도 감소가 발생한 직 후 데이터전압을 충전하기 때문에 본래의 휘도를 유지할 수 있다. 반면, 액정패널의 최하단부의 서브 픽셀의 경우, 공통전압 스윙에 의한 휘도 감소가 발생한 후 1 프레임에 근접한 시간 뒤에 데이터전압이 충전되기 때문에 본래의 휘도를 유지할 수 없었다.In the conventional method, the value of the common voltage changes symmetrically with respect to the data signal according to the polarity signal, so that the change of the data signal can be reduced to a maximum value of ½. However, the conventional method has a problem that a luminance difference occurs between the upper and lower ends of the liquid crystal panel because the common voltage varies in frame units. For example, in the case of the subpixel at the uppermost portion of the liquid crystal panel, since the data voltage is charged immediately after the luminance reduction due to the common voltage swing occurs, the original luminance can be maintained. On the other hand, in the case of the subpixel at the lowermost end of the liquid crystal panel, since the data voltage is charged after a time close to one frame after the luminance reduction due to the common voltage swing occurs, the original luminance can not be maintained.

이와 같이, 종래 제인된 방법은 액정패널의 상단과 하단 간의 휘도차가 발생하는 문제는 물론 인버전 구동시 빛샘이 발생하는 문제가 있어 이의 개선이 요구된다.Thus, in the conventional method, there is a problem that a difference in luminance occurs between the upper and lower ends of the liquid crystal panel, and light leakage occurs when the inversion driving is performed.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 액정패널의 상/하단 간의 휘도차 및 빛샘 문제를 개선하고, 공통전압 간의 전위차를 제거함과 더불어 공통전압 스윙에 따른 소비전력을 저감할 수 있는 액정표시장치를 제공하는 것이다.According to an aspect of the present invention, there is provided a liquid crystal display device including: a liquid crystal panel capable of reducing a difference in luminance between a top and a bottom of a liquid crystal panel and a light leakage problem, eliminating a potential difference between common voltages, And a display device.

상술한 과제 해결 수단으로 본 발명은 액정패널; 액정패널에 게이트신호를 공급하는 게이트구동부; 액정패널에 라인별로 구분되어 배선된 공통전압라인들; 서로 상반되는 극성을 갖는 제1 및 제2공통전압과 제1 및 제2공통전압 사이의 전압에 대응되는 제3공통전압을 출력하는 공통전압생성부;및 공통전압라인들 각각에 공통전압생성부로부터 출력된 제1 내지 상기 제3공통전압 중 하나를 선택하여 전달하는 공통전압선택부를 포함하되, 공통전압선택부는 제1 및 상기 제2공통전압을 라인별로 구분하여 선택한 이후 제3공통전압으로 출력을 유지하는 것을 특징으로 하는 액정표시장치를 제공한다.According to an aspect of the present invention, A gate driver for supplying a gate signal to the liquid crystal panel; Common voltage lines wired line by line to the liquid crystal panel; A common voltage generator for outputting a third common voltage corresponding to a voltage between first and second common voltages having opposite polarities and first and second common voltages, And a common voltage selection unit for selecting and delivering one of the first to third common voltages outputted from the common voltage selection unit, wherein the common voltage selection unit divides the first and second common voltages line by line, Of the liquid crystal display device.

공통전압생성부는 제1 및 제2공통전압의 극성을 프레임마다 교번하여 출력하되, 제3공통전압은 제1 및 제2공통전압 사이의 전압으로 유지하며 출력할 수 있다.The common voltage generator may output the polarities of the first and second common voltages alternately for each frame while maintaining the third common voltage at the voltage between the first and second common voltages.

공통전압선택부는 액정패널의 서브 픽셀이 게이트신호로 충전된 경우에만 제1 또는 제2공통전압이 전달되도록 동작할 수 있다.The common voltage selecting unit may operate to transfer the first or second common voltage only when the subpixel of the liquid crystal panel is charged with the gate signal.

공통전압선택부는 하나의 게이트라인당 N(N은 2 이상 정수)개씩 배치된 트랜지스터를 포함하되, 트랜지스터는 게이트구동부로부터 제어신호를 공급받을 수 있다.The common voltage selection unit includes N transistors (N is an integer equal to or greater than 2) arranged per one gate line, and the transistor can receive a control signal from the gate driver.

공통전압선택부는 N번째 게이트구동부의 출력단 전위에 대응하여 제1 및 제2공통전압 중 하나를 선택하고, N-1번째 게이트구동부의 QB노드 전위에 대응하여 제3공통전압으로 출력을 유지할 수 있다.The common voltage selecting unit may select one of the first and second common voltages corresponding to the output terminal potential of the Nth gate driving unit and maintain the output with the third common voltage corresponding to the QB node potential of the (N-1) th gate driving unit .

공통전압선택부는 N번째 게이트구동부의 출력단에 게이트전극이 연결되고 제1 또는 제2공통전압이 전달되는 제1 또는 제2공통전압출력라인에 제1전극이 연결되고 액정패널에 형성된 공통전압라인에 제2전극이 연결된 제1트랜지스터와, N-1번째 게이트구동부의 QB노드에 게이트전극이 연결되고 제3공통전압이 전달되는 제3공통전압출력라인에 제1전극이 연결되고 액정패널에 형성된 공통전압라인에 제2전극이 연결된 제2트랜지스터를 포함할 수 있다.The common voltage selection unit includes a first common electrode connected to a first or second common voltage output line to which a gate electrode is connected to an output terminal of the Nth gate driving unit and to which a first or second common voltage is transmitted, A gate electrode is connected to the QB node of the (N-1) th gate driver, a first electrode is connected to a third common voltage output line to which a third common voltage is transmitted, and a common electrode And a second transistor having a second electrode connected to the voltage line.

공통전압선택부는 N번째 게이트구동부의 Q노드 전위에 대응하여 제1 및 제2공통전압 중 하나를 선택하고, N번째 게이트구동부의 QB노드의 전위에 제3공통전압으로 출력을 유지할 수 있다.The common voltage selector may select one of the first and second common voltages corresponding to the Q node potential of the Nth gate driver and maintain the output to the potential of the QB node of the Nth gate driver at the third common voltage.

공통전압선택부는 N번째 게이트구동부의 Q노드에 게이트전극이 연결되고 제1 또는 제2공통전압이 전달되는 제1 또는 제2공통전압출력라인에 제1전극이 연결되고 액정패널에 형성된 공통전압라인에 제2전극이 연결된 제1트랜지스터와, N번째 게이트구동부의 QB노드에 게이트전극이 연결되고 제3공통전압이 전달되는 제3공통전압출력라인에 제1전극이 연결되고 액정패널에 형성된 공통전압라인에 제2전극이 연결된 제2트랜지스터를 포함할 수 있다.The common voltage selection unit may include a first common electrode connected to a first node or a second common voltage output line to which a gate electrode is connected to a Q node of an Nth gate driver and to which a first or second common voltage is transmitted, A first electrode connected to the third common voltage output line to which the gate electrode is connected to the QB node of the Nth gate driving unit and to which the third common voltage is transmitted, and a common electrode formed on the liquid crystal panel, And a second transistor having a second electrode connected to the second electrode.

공통전압선택부는 액정패널의 비표시영역 상에 형성될 수 있다.The common voltage selection unit may be formed on the non-display area of the liquid crystal panel.

공통전압선택부는 게이트구동부와 함께 GIP(Gate In Panel) 방식으로 형성될 수 있다.The common voltage selector may be formed by a gate in panel (GIP) method together with the gate driver.

본 발명은 공통전압의 변화 또는 라인 단위의 변화시키되, 공통전압이 공급되는 시점을 데이터신호가 공급되는 시점과 유사 또는 동일하게 출력하여 공통전압 스윙에 의해 발생하는 액정패널의 상/하단 간의 휘도차 및 빛샘 문제를 개선하는 효과가 있다. 또한, 본 발명은 충전 이외의 시간에는 공통전압을 기준전압 상태(또는 플로팅 상태)로 형성하여 공통전압 간의 전위차를 제거함과 더불어 공통전압 스윙에 따른 소비전력을 저감하는 효과가 있다. 또한, 본 발명은 공통전압을 선택적으로 출력하는 장치를 게이트구동부와 함께 GIP형태로 형성(또는 게이트구동부 와 통합)할 수 있어 장치 개선에 따른 개발비를 절감할 수 있는 효과가 있다.According to the present invention, there is provided a liquid crystal display device comprising a liquid crystal display panel having a common voltage or a line-by-line change, And light leakage problem. Further, the present invention has an effect of forming a common voltage in a reference voltage state (or a floating state) at a time other than charging, thereby eliminating a potential difference between common voltages and reducing power consumption due to a common voltage swing. In addition, an apparatus for selectively outputting a common voltage can be formed in a GIP form (or integrated with a gate driver) together with a gate driver, thereby reducing the development cost due to device improvements.

도 1은 본 발명의 제1실시예에 따른 액정표시장치의 블록도.
도 2는 본 발명의 제1실시예에 따른 액정표시장치의 일부를 나타낸 구성도.
도 3은 도 2에 도시된 게이트구동부와 공통전압선택부의 일부를 나타낸 회로도.
도 4는 도 3에 도시된 게이트구동부와 공통전압선택부의 동작 설명을 위한 파형도.
도 5는 종래 기술과 본 발명의 제1실시예 간의 공통전압 출력 특성을 비교 설명하기 위한 파형도.
도 6은 종래 기술과 본 발명의 제1실시예 간의 전위차를 비교 설명하기 위한 파형도.
도 7은 본 발명의 제1실시예에 따른 공통전압 출력 특성을 게이트신호와 대비하여 설명하기 위한 파형예시도.
도 8은 본 발명의 제2실시예에 따른 액정표시장치의 일부를 나타낸 구성도.
도 9는 도 8에 도시된 게이트구동부와 공통전압선택부의 일부를 나타낸 회로도.
도 10은 도 9에 도시된 게이트구동부와 공통전압선택부의 동작 설명을 위한 파형도.
도 11은 종래 기술과 본 발명의 제2실시예 간의 공통전압 출력 특성을 비교 설명하기 위한 파형도.
도 12는 본 발명의 제2실시예에 따른 공통전압 출력 특성을 게이트신호와 대비하여 설명하기 위한 파형예시도.1 is a block diagram of a liquid crystal display device according to a first embodiment of the present invention;
2 is a block diagram showing a part of a liquid crystal display device according to a first embodiment of the present invention;
3 is a circuit diagram showing a part of the gate driver and the common voltage selector shown in Fig.
FIG. 4 is a waveform diagram for explaining the operation of the gate driver and the common voltage selector shown in FIG. 3. FIG.
5 is a waveform diagram for explaining a comparison of common voltage output characteristics between the prior art and the first embodiment of the present invention;
6 is a waveform diagram for explaining a comparison of the potential difference between the prior art and the first embodiment of the present invention;
FIG. 7 is a waveform diagram illustrating a common voltage output characteristic according to the first embodiment of the present invention in comparison with a gate signal. FIG.
8 is a block diagram showing a part of a liquid crystal display device according to a second embodiment of the present invention.
9 is a circuit diagram showing a part of the gate driver and the common voltage selector shown in Fig.
10 is a waveform diagram for explaining the operation of the gate driver and the common voltage selector shown in FIG.
11 is a waveform diagram for explaining a comparison of common voltage output characteristics between the prior art and the second embodiment of the present invention;
12 is a waveform diagram illustrating a common voltage output characteristic according to a second embodiment of the present invention in comparison with a gate signal.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

<제1실시예>&Lt; Embodiment 1 >

도 1은 본 발명의 제1실시예에 따른 액정표시장치의 블록도 이다.1 is a block diagram of a liquid crystal display device according to a first embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 제1실시예에 따른 액정표시장치에는 타이밍제어부(110), 액정패널(160), 게이트구동부(130), 데이터구동부(120), 백라이트유닛(170), 공통전압생성부(140) 및 공통전압선택부(150)가 포함된다.1, the liquid crystal display according to the first embodiment of the present invention includes a timing controller 110, a liquid crystal panel 160, a gate driver 130, a data driver 120, a backlight unit 170, A common voltage generator 140, and a common voltage selector 150.

타이밍제어부(110)는 외부로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호, 데이터신호를 공급받는다. 타이밍제어부(110)는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 등의 타이밍신호를 이용하여 데이터구동부(120)와 게이트구동부(130)의 동작 타이밍을 제어한다.The timing controller 110 receives a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, a clock signal, and a data signal from the outside. The timing controller 110 controls operation timings of the data driver 120 and the gate driver 130 using timing signals such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a clock signal.

타이밍제어부(110)는 1 수평기간의 데이터 인에이블 신호를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호와 수평 동기신호는 생략될 수 있다. 타이밍제어부(110)에서 생성되는 제어신호들에는 게이트구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다.The timing controller 110 can determine the frame period by counting the data enable signal of one horizontal period, so that the vertical synchronizing signal and the horizontal synchronizing signal supplied from the outside can be omitted. The control signals generated by the timing controller 110 include a gate timing control signal GDC for controlling the operation timing of the gate driver 130 and a data timing control signal DDC for controlling the operation timing of the data driver 120. [ ) May be included.

액정패널(160)은 박막트랜지스터기판(이하 TFT기판으로 약칭)과 컬러필터기판 사이에 위치하는 액정층을 포함하며 매트릭스형태로 배치된 서브 픽셀들(SP)을 포함한다. TFT기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 스토리지 커패시터들 등이 형성되고, 컬러필터기판에는 블랙매트릭스들, 컬러필터들 등이 형성된다.The liquid crystal panel 160 includes subpixels SP arranged in a matrix including a liquid crystal layer positioned between a thin film transistor substrate (hereinafter abbreviated as a TFT substrate) and a color filter substrate. Data lines DL, gate lines GL, TFTs, storage capacitors, and the like are formed on the TFT substrate, and black matrices, color filters, and the like are formed on the color filter substrate.

하나의 서브 픽셀(SP)은 상호 교차하는 데이터라인(D1)과 게이트라인(G1)에 의해 정의된다. 하나의 서브 픽셀(SP)에는 게이트라인(G1)을 통해 공급된 게이트신호에 의해 구동하는 TFT, 데이터라인(D1)을 통해 공급된 데이터신호를 데이터전압으로 저장하는 스토리지 커패시터(Cst), 스토리지 커패시터(Cst)에 저장된 데이터전압에 의해 구동하는 액정셀(Clc)이 포함된다.One subpixel SP is defined by a data line D1 and a gate line G1 intersecting with each other. One subpixel SP includes a TFT driven by a gate signal supplied through a gate line G1, a storage capacitor Cst for storing a data signal supplied through a data line D1 as a data voltage, And a liquid crystal cell Clc driven by the data voltage stored in the data line Cst.

액정셀(Clc)은 화소전극(1)에 공급된 데이터전압과 공통전극(2)에 공급된 공통전압에 의해 구동된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 TFT기판 상에 형성된다. 공통전극(2)은 공통전압라인으로부터 공통전압을 공급받는다. 액정패널(160)의 TFT기판과 컬러필터기판에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정패널(160)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.The liquid crystal cell Clc is driven by the data voltage supplied to the pixel electrode 1 and the common voltage supplied to the common electrode 2. [ The common electrode 2 is formed on a color filter substrate in a vertical field driving mode such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. Is formed on the TFT substrate together with the pixel electrode 1 in the same horizontal electric field driving system. The common electrode 2 receives a common voltage from the common voltage line. On the TFT substrate and the color filter substrate of the liquid crystal panel 160, a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed. The liquid crystal mode of the liquid crystal panel 160 can be implemented in any liquid crystal mode as well as the TN mode, VA mode, IPS mode, and FFS mode described above.

게이트구동부(130)는 타이밍제어부(110)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 액정패널(160)에 포함된 서브 픽셀들(SP)의 TFT들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 게이트신호를 순차적으로 생성한다. 게이트구동부(130)에는 게이트라인들(GL)을 통해 생성된 게이트신호를 액정패널(160)에 포함된 서브 픽셀들(SP)에 공급한다. 게이트구동부(130)는 IC(Integrated Circuit) 형태로 액정패널(160) 또는 연성회로기판 상에 실장되거나 GIP(Gate In Panel) 형태로 액정패널(160) 상에 형성될 수 있다.The gate driving unit 130 responds to the gate timing control signal GDC supplied from the timing control unit 110 to adjust the swing width of the gate driving voltage at which the TFTs of the sub pixels SP included in the liquid crystal panel 160 can operate And sequentially generates the gate signal while shifting the level of the signal. The gate driver 130 supplies the gate signal generated through the gate lines GL to the sub-pixels SP included in the liquid crystal panel 160. The gate driver 130 may be mounted on the liquid crystal panel 160 or the flexible circuit board in the form of an integrated circuit (IC) or may be formed on the liquid crystal panel 160 in the form of a gate in panel (GIP).

데이터구동부(120)는 타이밍제어부(110)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍제어부(110)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(120)는 감마 기준전압에 대응하여 데이터신호(DATA)를 디지털 형태에서 아날로그 형태로 변환한다. 데이터구동부(120)는 데이터라인들(DL)을 통해 변환된 데이터신호(DATA)를 액정패널(160)에 포함된 서브 픽셀들(SP)에 공급한다. 데이터구동부(120)는 IC 형태로 액정패널(160) 또는 연성회로기판 상에 형성될 수 있다.The data driver 120 samples and latches the data signal DATA supplied from the timing controller 110 in response to the data timing control signal DDC supplied from the timing controller 110 and converts the sampled data signal into data of a parallel data system . The data driver 120 converts the data signal DATA from the digital form to the analog form corresponding to the gamma reference voltage. The data driver 120 supplies the data signal DATA converted through the data lines DL to the sub-pixels SP included in the liquid crystal panel 160. The data driver 120 may be formed on the liquid crystal panel 160 or the flexible circuit board in the form of an IC.

백라이트유닛(170)은 액정패널(160)에 광을 제공한다. 백라이트유닛(170)은 광을 출사하는 광원, 광을 액정패널(160)에 안내하는 도광판, 광을 집광 및 확산하는 광학시트 등을 포함한다.The backlight unit 170 provides light to the liquid crystal panel 160. The backlight unit 170 includes a light source that emits light, a light guide plate that guides light to the liquid crystal panel 160, an optical sheet that condenses and diffuses light, and the like.

공통전압생성부(140)는 외부로부터 공급된 입력전원을 기초로 서로 다른 레벨을 갖는 제1공통전압, 제2공통전압 및 제3공통전압을 생성하고 출력한다. 제1 및 제2공통전압은 이들의 극성이 프레임마다 교번하도록 생성된다. 예컨대, 제1프레임 동안 제1공통전압의 극성이 정극성을 가질 경우, 제2공통전압의 극성은 부극성을 갖게 된다. 그리고 제2프레임 동안 제1공통전압의 극성이 부극성을 가질 경우, 제2공통전압의 극성은 정극성을 갖게 된다. 이와 달리, 제3공통전압은 제1 및 제2공통전압 사이의 전압을 갖게 되는데, 이는 프레임의 변화와 상관없이 일정한 전압을 유지하게 된다.The common voltage generator 140 generates and outputs the first common voltage, the second common voltage, and the third common voltage having different levels based on the input power supplied from the outside. The first and second common voltages are generated such that their polarities alternate from frame to frame. For example, when the polarity of the first common voltage during the first frame has a positive polarity, the polarity of the second common voltage becomes negative. When the polarity of the first common voltage is negative during the second frame, the polarity of the second common voltage becomes positive. Alternatively, the third common voltage has a voltage between the first and second common voltages, which maintains a constant voltage regardless of the change in the frame.

공통전압생성부(140)는 공통전압선택부(150)에 연결된 제1 내지 제3공통전압출력라인(VCOMO ~ VCOMR)을 통해 제1공통전압, 제2공통전압 및 제3공통전압을 공급한다. 공통전압생성부(140)는 제1공통전압출력라인(VCOMO)을 통해 제1공통전압을 출력하고, 제2공통전압출력라인(VCOME)을 통해 제2공통전압을 출력하고, 제3공통전압출력라인(VCOMR)을 통해 제3공통전압을 출력한다.The common voltage generator 140 supplies the first common voltage, the second common voltage, and the third common voltage through the first to third common voltage output lines VCOMO to VCOMR connected to the common voltage selector 150 . The common voltage generator 140 outputs the first common voltage through the first common voltage output line VCOMO and the second common voltage through the second common voltage output line VCOME, And outputs the third common voltage through the output line VCOMR.

공통전압선택부(150)는 공통전압생성부(140)로부터 공급된 제1공통전압, 제2공통전압 및 제3공통전압 중 하나를 선택적으로 출력한다. 공통전압선택부(150)는 액정패널(160)의 게이트라인마다 제1공통전압 또는 제2공통전압을 선택적으로 공급하고 이후 제3공통전압으로 유지되도록 공통전압의 출력을 제어한다.The common voltage selector 150 selectively outputs one of the first common voltage, the second common voltage, and the third common voltage supplied from the common voltage generator 140. The common voltage selector 150 selectively supplies the first common voltage or the second common voltage to each gate line of the liquid crystal panel 160 and then controls the output of the common voltage to be maintained at the third common voltage.

공통전압선택부(150)는 액정패널(160)의 서브 픽셀이 게이트신호(및 데이터신호)로 충전된 경우에만 선택된 공통전압을 출력한다. 이를 위해, 공통전압선택부(150)는 게이트구동부(130)의 내부에서 생성된 신호 또는 외부로 출력되는 신호에 대응하여 동작한다.The common voltage selector 150 outputs the selected common voltage only when the subpixel of the liquid crystal panel 160 is charged with the gate signal (and the data signal). To this end, the common voltage selector 150 operates in response to a signal generated in the gate driver 130 or an externally output signal.

이하, 본 발명의 제1실시예에 따른 액정표시장치에 대한 설명을 구체화한다.The liquid crystal display according to the first embodiment of the present invention will be described below.

도 2는 본 발명의 제1실시예에 따른 액정표시장치의 일부를 나타낸 구성도이고, 도 3은 도 2에 도시된 게이트구동부와 공통전압선택부의 일부를 나타낸 회로도이며, 도 4는 도 3에 도시된 게이트구동부와 공통전압선택부의 동작 설명을 위한 파형도이다.FIG. 3 is a circuit diagram showing a part of the gate driver and the common voltage selector shown in FIG. 2, and FIG. 4 is a circuit diagram showing a part of the common voltage selector shown in FIG. And a waveform diagram for explaining the operation of the gate driver and the common voltage selector shown in FIG.

도 2 내지 도 4에 도시된 바와 같이, 액정패널(160)의 표시영역(AA)에는 서브 픽셀들(SP)이 형성되고, 액정패널(160)의 비표시영역(NA)에는 게이트구동부(130) 및 공통전압선택부(150)가 형성된다.2 to 4, subpixels SP are formed in the display area AA of the liquid crystal panel 160 and a gate driver 130 (not shown) is formed in the non-display area NA of the liquid crystal panel 160. [ And a common voltage selection unit 150 are formed.

게이트구동부(130)는 액정패널(160)의 게이트라인을 통해 게이트신호를 순차적으로 공급하기 위해 게이트라인별로 구분되어 구성된 제h번째 게이트구동부(GIP_h) 내지 제k번째 게이트구동부(GIP_k)를 포함한다. 제h번째 게이트구동부(GIP_h) 내지 제k번째 게이트구동부(GIP_k)는 액정패널(160)의 비표시영역(NA)에 형성된 트랜지스터로 구성된다.The gate driver 130 includes an i-th gate driver GIP_h through a k-th gate driver GIP_k configured to sequentially supply a gate signal through a gate line of the liquid crystal panel 160 . The h th gate driver GIP_h through the k th gate driver GIP_k are formed of transistors formed in the non-display area NA of the liquid crystal panel 160.

제h번째 게이트구동부(GIP_h) 내지 제k번째 게이트구동부(GIP_k)는 제i번째 게이트라인(Gi) 내지 제k번째 게이트라인(Gk)을 통해 게이트신호를 순차적으로 공급한다. 하나의 게이트구동부(예컨대, GIP_i)는 하나의 게이트라인(예: Gi)에 하나의 게이트신호를 공급하는 게이트구동부(130)의 최소단위 회로블록이다.The h th gate driver GIP_h through the k th gate driver GIP_k sequentially supply gate signals through the i th gate line Gi through the k th gate line Gk. One gate driver (e.g., GIP_i) is a minimum unit circuit block of the gate driver 130 that supplies one gate signal to one gate line (e.g., Gi).

게이트구동부(130)의 최소단위 회로블록에 해당하는 제i번째 게이트구동부(GIP_i)에는 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)가 포함된다. 제i번째 게이트구동부(GIP_i)의 출력단(Out)을 통해 출력되는 게이트신호는 Q노드(Q)와 QB노드(QB)의 전위에 따라 게이트하이(gh) 또는 게이트로우(gl)로 선택된다. 풀업 트랜지스터(Tpu)는 Q노드(Q)의 전위에 대응하여 동작하고, 풀다운 트랜지스터(Tpd)는 QB노드(QB)의 전위에 대응하여 동작한다.The i-th gate driver GIP_i corresponding to the minimum unit circuit block of the gate driver 130 includes a pull-up transistor Tpu and a pull-down transistor Tpd. The gate signal output through the output terminal Out of the i-th gate driver GIP_i is selected as the gate high gh or the gate low gl depending on the potentials of the Q node QB and the QB node QB. The pull-up transistor Tpu operates in response to the potential of the Q node Q and the pull-down transistor Tpd operates in response to the potential of the QB node QB.

게이트구동부를 구성하는 회로는 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd) 외에도 회로의 동작 안정성이나 신뢰성을 높이기 위해 다양하게 구성된다. 그러나 도 3에서는 공통전압선택부(150)와 관련된 Q노드(Q)와 QB노드(QB)의 이해를 돕기 위해 그 일부만 도시한 것이다. 도 3에서 QB node [N-1]은 N-1번째 게이트구동부의 QB노드 전위이고, Q node는 N번째 게이트구동부의 Q노드 전위이다.The circuit constituting the gate driver is configured in various ways in addition to the pull-up transistor Tpu and the pull-down transistor Tpd in order to enhance the operation stability and reliability of the circuit. However, in FIG. 3, only a part of the Q node QB and the QB node QB associated with the common voltage selector 150 are illustrated. In FIG. 3, QB node [N-1] is the QB node potential of the (N-1) th gate driver and Q node is the Q node potential of the Nth gate driver.

한편, Q노드(Q)의 전위가 로직하이 상태이고, 클록신호(CLK)가 로직하이 상태이고, QB노드(QB)의 전위가 로직로우 상태라면, 제i번째 게이트라인(Gi)을 통해 출력되는 게이트신호는 게이트하이(gh)가 된다. 이와 달리, Q노드(Q)의 전위가 로직로우 상태이고, 클록신호(CLK)가 로직하이 상태이고, QB노드(QB)의 전위가 로직하이 상태라면, 제i번째 게이트라인(Gi)을 통해 출력되는 게이트신호는 게이트로우(gl)가 된다.On the other hand, if the potential of the Q node Q is in a logic high state and the clock signal CLK is in a logic high state and the potential of the QB node QB is in a logic low state, The gate signal becomes a gate high (gh). On the other hand, if the potential of the Q node Q is in a logic low state, the clock signal CLK is in a logic high state, and the potential of the QB node QB is in a logic high state, The output gate signal becomes a gate low (gl).

공통전압선택부(150)는 게이트구동부(130)와 함께 GIP 형태로 액정패널(160)의 비표시영역(NA)에 형성된다. 공통전압선택부(150)는 게이트구동부(130)와 구분되어 별도의 영역을 차지하도록 형성되거나 게이트구동부(130)의 내부에 포함되도록 게이트구동부(130)와 통합되어 형성된다.The common voltage selector 150 is formed in the non-display area NA of the liquid crystal panel 160 in a GIP form together with the gate driver 130. The common voltage selector 150 may be formed separately from the gate driver 130 and may be formed to occupy a separate area or may be integrated with the gate driver 130 to be included in the gate driver 130.

공통전압선택부(150)는 트랜지스터들(M1, M2)로 구성된다. 트랜지스터들(M1, M2)은 하나의 게이트라인당 N(N은 2 이상 정수)개씩 배치된다. 달리 설명하면, 트랜지스터들(M1, M2)은 하나의 게이트구동부(예컨대, GIP_i)에 대응하여 N(N은 2 이상 정수)개씩 배치된다.The common voltage selector 150 includes transistors M1 and M2. The transistors M1 and M2 are arranged in N (N is an integer of 2 or more) pieces per one gate line. In other words, the transistors M1 and M2 are arranged in N (N is an integer of 2 or more) corresponding to one gate driver (for example, GIP_i).

공통전압선택부(150)를 구성하는 트랜지스터들(M1, M2)은 게이트구동부(130)로부터 제어신호를 공급받는다. 한편, 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)와 마찬가지로 공통전압선택부(150)를 구성하는 트랜지스터들(M1, M2)(특히 제2트랜지스터인 M2) 또한 지속적으로 제3공통전압에 대한 출력을 유지해야 하므로 바이어스 스트레스 등과 같은 열화에 노출된다. 따라서, 공통전압선택부(150)를 구성하는 트랜지스터들(M1, M2)(특히 제2트랜지스터인 M2) 또한 이를 보상하기 위해 홀/짝 구동(교번 구동)할 수 있도록 더미 트랜지스터 등이 더 구성될 수 있다.The transistors M1 and M2 constituting the common voltage selector 150 are supplied with a control signal from the gate driver 130. [ Similarly to the pull-up transistor Tpu and the pull-down transistor Tpd, the transistors M1 and M2 (particularly the second transistor M2) constituting the common voltage selector 150 are also continuously supplied with the output It is exposed to deterioration such as bias stress. Therefore, the transistors M1 and M2 (particularly, the second transistor M2) included in the common voltage selector 150 are further configured with a dummy transistor or the like so as to perform a hole / pair operation .

공통전압선택부(150)는 액정패널(160)의 게이트라인마다 제1공통전압(vcomo) 또는 제2공통전압(vcome)을 선택적으로 공급하고 이후 제3공통전압(vcomr)으로 유지되도록 공통전압의 출력을 제어한다. 공통전압선택부(150)는 액정패널(160)의 제i번째 공통전압라인(VCOMi) 내지 제k번째 공통전압라인(VCOMk)을 통해 제1공통전압(vcomo), 제2공통전압(vcome) 및 제3공통전압(vcomr) 중 하나를 선택적으로 전달한다.The common voltage selector 150 selectively supplies the first common voltage vcomo or the second common voltage vcome to each gate line of the liquid crystal panel 160 and then applies the common voltage . The common voltage selector 150 selects the first common voltage vcomo and the second common voltage vcome through the i th common voltage line VCOMi to the k th common voltage line VCOMk of the liquid crystal panel 160, And the third common voltage (vcomr).

예컨대, 공통전압선택부(150)는 액정패널(160)의 홀수라인에 제1공통전압(vcomo)을 전달하고 이후 제3공통전압(vcomr)이 유지되도록 하고, 액정패널(160)의 짝수라인에 제2공통전압(vcome)을 전달하고 이후 제3공통전압(vcomr)이 유지되도록 출력을 제어한다.For example, the common voltage selector 150 may transmit the first common voltage vcomo to the odd lines of the liquid crystal panel 160 and then maintain the third common voltage vcomr, And then controls the output so that the third common voltage vcomr is maintained.

제i번째 게이트구동부(GIP_i)에 위치하는 제1 및 제2트랜지스터들(M1, M2)은 다음과 같이 접속된다. 제1트랜지스터(M1)는 제i번째 게이트구동부(GIP_i)의 출력단(Out)에 게이트전극이 연결되고 제1공통전압출력라인(VCOMO)에 제1전극이 연결되며 제i번째 공통전압라인(VCOMi)에 제2전극이 연결된다. 제2트랜지스터(M2)는 전단에 위치하는 제h번째 게이트구동부(GIP_h)의 QB노드(OB)에 게이트전극이 연결되고 제3공통전압출력라인(VCOMR)에 제1전극이 연결되며 제i번째 공통전압라인(VCOMi)에 제2전극이 연결된다.The first and second transistors M1 and M2 located in the i-th gate driver GIP_i are connected as follows. The first transistor M1 has a gate electrode connected to the output terminal Out of the i-th gate driver GIP_i and a first electrode connected to the first common voltage output line VCOMO, The second electrode is connected. The gate electrode of the second transistor M2 is connected to the QB node OB of the hth gate driver GIP_h located at the previous stage and the first electrode of the second transistor M2 is connected to the third common voltage output line VCOMR, And the second electrode is connected to the common voltage line VCOMi.

제i번째 게이트구동부(GIP_i)의 출력단(Out)으로부터 게이트하이(gh)에 해당하는 게이트신호가 출력되면, 제1트랜지스터(M1)는 게이트하이(gh)에 해당하는 게이트신호에 대응하여 턴온된다. 제1트랜지스터(M1)가 턴온되면 제1공통전압출력라인(VCOMO)을 통해 전달된 제1공통전압(vcomo)은 제i번째 공통전압라인(VCOMi)에 공급된다. 이후, 제i번째 게이트구동부(GIP_i)의 출력단(Out)으로부터 출력된 게이트신호는 게이트로우(gl)에 해당하는 게이트신호로 전환된다. 제1트랜지스터(M1)는 게이트로우(gl)에 해당하는 게이트신호에 대응하여 턴오프되고, 제i번째 공통전압라인(VCOMi)에 공급되는 제1공통전압(vcomo)은 차단된다.When the gate signal corresponding to the gate high signal gh is outputted from the output terminal Out of the i-th gate driver GIP_i, the first transistor M1 is turned on in response to the gate signal corresponding to the gate high signal gh . When the first transistor M1 is turned on, the first common voltage vcomo transferred through the first common voltage output line VCOMO is supplied to the i-th common voltage line VCOMi. Then, the gate signal output from the output terminal Out of the i-th gate driver GIP_i is switched to a gate signal corresponding to the gate row gl. The first transistor M1 is turned off in response to the gate signal corresponding to the gate row gl and the first common voltage vcomo supplied to the ith common voltage line VCOMi is cut off.

제h번째 게이트구동부(GIP_h)는 제i번째 게이트구동부(GIP_i)의 전단에 위치하므로, 게이트하이(gh)에 해당하는 게이트신호를 출력한 이후 게이트로우(gl)로 유지된다. 제h번째 게이트구동부(GIP_h)의 QB노드(OB)는 게이트신호를 게이트로우(gl)로 유지하기 위해 충전된 상태가 된다.Since the h th gate driver GIP_h is located at the previous stage of the i-th gate driver GIP_i, the gate signal corresponding to the gate high (gh) is output and then maintained at the gate low (gl). The QB node OB of the hth gate driver GIP_h is charged to maintain the gate signal at the gate row gl.

제h번째 게이트구동부(GIP_h)의 QB노드(OB)의 전위는 게이트하이(gh)에 해당하는 게이트신호를 출력한 이후 1 프레임 구간 동안 충전된 상태를 유지하게 된다. 따라서, 제1트랜지스터(M1)가 턴오프되면 제2트랜지스터(M2)는 제h번째 게이트구동부(GIP_h)의 QB노드(OB) 전위에 대응하여 턴온된다.The potential of the QB node OB of the hth gate driver GIP_h remains charged for one frame period after outputting the gate signal corresponding to the gate high gh. Therefore, when the first transistor M1 is turned off, the second transistor M2 is turned on in response to the potential of the QB node OB of the hth gate driver GIP_h.

제2트랜지스터(M2)가 턴온되면 제3공통전압출력라인(VCOMR)을 통해 전달된 제3공통전압(vcomr)은 제i번째 공통전압라인(VCOMi)에 공급된다. 이때, 제i번째 공통전압라인(VCOMi)에 공급되는 제3공통전압(vcomr)은 제1트랜지스터(M1)가 재차 턴온 되는 구간까지 유지된다.When the second transistor M2 is turned on, the third common voltage vcomr transmitted through the third common voltage output line VCOMR is supplied to the ith common voltage line VCOMi. At this time, the third common voltage vcomr supplied to the i-th common voltage line VCOMi is maintained until the first transistor M1 is turned on again.

제j번째 게이트구동부(GIP_j)에 위치하는 제1 및 제2트랜지스터들(M1, M2)은 다음과 같이 접속된다. 제1트랜지스터(M1)는 제j번째 게이트구동부(GIP_j)의 출력단(Out)에 게이트전극이 연결되고 제2공통전압출력라인(VCOME)에 제1전극이 연결되며 제j번째 공통전압라인(VCOMj)에 제2전극이 연결된다.The first and second transistors M1 and M2 located in the jth gate driver GIP_j are connected as follows. The first transistor M1 has the gate electrode connected to the output terminal Out of the jth gate driver GIP_j and the first electrode connected to the second common voltage output line VCOME and the j th common voltage line VCOMj The second electrode is connected.

제2트랜지스터(M2)는 전단에 위치하는 제i번째 게이트구동부(GIP_i)의 QB노드(OB)에 게이트전극이 연결되고 제3공통전압출력라인(VCOMR)에 제1전극이 연결되며 제j번째 공통전압라인(VCOMj)에 제2전극이 연결된다.The gate electrode of the second transistor M2 is connected to the QB node OB of the i-th gate driver GIP_i located at the previous stage, the first electrode of the second transistor M2 is connected to the third common voltage output line VCOMR, And the second electrode is connected to the common voltage line VCOMj.

제j번째 게이트구동부(GIP_j)의 출력단(Out)으로부터 게이트하이(gh)에 해당하는 게이트신호가 출력되면, 제1트랜지스터(M1)는 게이트하이(gh)에 해당하는 게이트신호에 대응하여 턴온된다.When the gate signal corresponding to the gate high signal gh is outputted from the output terminal Out of the jth gate driver GIP_j, the first transistor M1 is turned on in response to the gate signal corresponding to the gate high signal gh .

제1트랜지스터(M1)가 턴온되면 제2공통전압출력라인(VCOME)을 통해 전달된 제2공통전압(vcome)은 제j번째 공통전압라인(VCOMj)에 공급된다. 이후, 제j번째 게이트구동부(GIP_j)의 출력단(Out)으로부터 출력된 게이트신호는 게이트로우(gl)에 해당하는 게이트신호로 전환된다. 제1트랜지스터(M1)는 게이트로우(gl)에 해당하는 게이트신호에 대응하여 턴오프되고, 제j번째 공통전압라인(VCOMj)에 공급되는 제2공통전압(vcome)은 차단된다.When the first transistor M1 is turned on, the second common voltage vcome transmitted through the second common voltage output line VCOME is supplied to the j-th common voltage line VCOMj. Then, the gate signal output from the output terminal Out of the j-th gate driver GIP_j is switched to a gate signal corresponding to the gate row gl. The first transistor M1 is turned off in response to the gate signal corresponding to the gate row gl and the second common voltage Vcom supplied to the jth common voltage line VCOMj is cut off.

제i번째 게이트구동부(GIP_i)는 제j번째 게이트구동부(GIP_j)의 전단에 위치하므로, 게이트하이(gh)에 해당하는 게이트신호를 출력한 이후 게이트로우(gl)로 유지된다. 제i번째 게이트구동부(GIP_i)의 QB노드(OB)는 게이트신호를 게이트로우(gl)로 유지하기 위해 충전된 상태가 된다.Since the i-th gate driving unit GIP_i is located at the previous stage of the j-th gate driving unit GIP_j, the i-th gate driving unit GIP_i is maintained at the gate low gl after outputting the gate signal corresponding to the gate high gh. The QB node OB of the i-th gate driver GIP_i is charged to maintain the gate signal at the gate row gl.

제i번째 게이트구동부(GIP_i)의 QB노드(OB)의 전위는 게이트하이에 해당하는 게이트신호를 출력한 이후 1 프레임 구간 동안 충전된 상태를 유지하게 된다. 따라서, 제1트랜지스터(M1)가 턴오프되면 제2트랜지스터(M2)는 제i번째 게이트구동부(GIP_i)의 QB노드(OB)의 전위에 대응하여 턴온된다. 제2트랜지스터(M2)가 턴온되면 제3공통전압출력라인(VCOMR)을 통해 전달된 제3공통전압(vcomr)은 제j번째 공통전압라인(VCOMj)에 공급된다. 이때, 제j번째 공통전압라인(VCOMj)에 공급되는 제3공통전압(vcomr)은 제1트랜지스터(M1)가 재차 턴온 되는 구간까지 유지된다.The potential of the QB node OB of the i-th gate driver GIP_i remains charged for one frame period after the gate signal corresponding to the gate high is output. Accordingly, when the first transistor M1 is turned off, the second transistor M2 is turned on in response to the potential of the QB node OB of the i-th gate driver GIP_i. When the second transistor M2 is turned on, the third common voltage vcomr transmitted through the third common voltage output line VCOMR is supplied to the jth common voltage line VCOMj. At this time, the third common voltage vcomr supplied to the j-th common voltage line VCOMj is maintained until the first transistor M1 is turned on again.

이하, 종래 기술과 본 발명의 제1실시예를 비교 설명한다.Hereinafter, a comparison between the prior art and the first embodiment of the present invention will be described.

도 5는 종래 기술과 본 발명의 제1실시예 간의 공통전압 출력 특성을 비교 설명하기 위한 파형도이고, 도 6은 종래 기술과 본 발명의 제1실시예 간의 전위차를 비교 설명하기 위한 파형도이다.5 is a waveform diagram for explaining a comparison of the common voltage output characteristic between the prior art and the first embodiment of the present invention, and FIG. 6 is a waveform diagram for comparing the potential difference between the prior art and the first embodiment of the present invention .

도 5의 (a)에 도시된 바와 같이, 종래 기술은 공통전압이 정극성(vp)과 부극성(vn)을 갖도록 프레임 단위로 스윙하며 교번한다. 예컨대, 홀수 데이터라인에 공급되는 홀수 데이터신호(datao)는 정극성(vp)과 부극성(vn) 순으로 교번하고, 홀수 공통전압라인에 공급되는 홀수 공통전압(vcomo)은 부극성(vn)과 정극성(vp) 순으로 교번한다. 그리고 짝수 데이터라인에 공급되는 짝수 데이터신호(datae)는 부극성(vn)과 정극성(vp) 순으로 교번하고, 짝수 공통전압라인에 공급되는 짝수 공통전압(vcome)은 정극성(vp)과 부극성(vn) 순으로 교번한다. 즉, 종래 기술은 공통전압의 극성이 1 프레임(1 Frame) 동안 그대로 유지된다.As shown in Fig. 5A, the conventional technique swings and alternates on a frame-by-frame basis so that the common voltage has a positive polarity (vp) and a negative polarity (vn). For example, the odd data signal datao supplied to the odd data lines alternates in the order of the positive polarity vp and the negative polarity vn, and the odd common voltage vcomo supplied to the odd common voltage line has the negative polarity vn. And the positive polarity (vp). The even data signal "datae" supplied to the even data lines alternates in the order of the negative polarity "vn" and the positive polarity "vp", and the even common voltage "vcome" supplied to the even common voltage line has the positive polarity "vp" And negative polarity (vn). That is, in the related art, the polarity of the common voltage remains unchanged for one frame.

종래 기술은 동일한 극성의 공통전압을 가지고 있는 모든 서브 픽셀의 공통전압이 동일한 블랭크 시점에서 변하게 된다. 이로 인해, 액정패널의 상단과 하단에 위치하는 서브 픽셀에 공급되는 공통전압에 홀딩시간 차이가 발생하게 된다. 또한, 공통전압의 프레임별 변화에 의해 휘도 감소 후 유지시간도 차이가 발생하게 된다.The prior art changes the common voltage of all the subpixels having the common voltage of the same polarity at the same blank time point. This causes a difference in holding time between the common voltage supplied to the subpixels located at the upper and lower ends of the liquid crystal panel. In addition, a difference in the holding time after the luminance decreases due to the frame-by-frame variation of the common voltage.

도 5의 (b)에 도시된 바와 같이, 본 발명의 제1실시예는 공통전압이 정극성(vp)과 부극성(vn)을 갖도록 프레임 단위로 스윙하며 교번하되, 데이터신호가 서브 픽셀에 충전되는 시간만 스윙하고 나머지 시간은 기준전압에 해당하는 제3공통전압(vcomr)으로 유지된다.As shown in FIG. 5B, in the first embodiment of the present invention, the common voltage swings and alternates on a frame-by-frame basis so as to have the positive polarity (vp) and the negative polarity (vn) The remaining time is maintained at the third common voltage vcomr corresponding to the reference voltage.

예컨대, 홀수 데이터라인에 공급되는 홀수 데이터신호(datao)는 정극성(vp)과 부극성(vn) 순으로 교번하고, 홀수 공통전압라인에 공급되는 홀수 공통전압(vcomo)은 부극성(vn)과 정극성(vp) 순으로 교번하되, 데이터신호가 서브 픽셀에 충전되는 시간만 부극성(vn) 또는 정극성(vp)을 갖는다.For example, the odd data signal datao supplied to the odd data lines alternates in the order of the positive polarity vp and the negative polarity vn, and the odd common voltage vcomo supplied to the odd common voltage line has the negative polarity vn. And a positive polarity (vp), but has a negative polarity (vn) or a positive polarity (vp) only for the time when the data signal is charged in the subpixel.

그리고 짝수 데이터라인에 공급되는 짝수 데이터신호(datae)는 부극성(vn)과 정극성(vp) 순으로 교번하고, 짝수 공통전압라인에 공급되는 짝수 공통전압(vcome)은 정극성(vp)과 부극성(vn) 순으로 교번하되, 데이터신호가 서브 픽셀에 충전되는 시간만 정극성(vp) 또는 부극성(vn)을 갖는다. 즉, 본 발명의 제1실시예는 공통전압의 극성이 1 프레임(1 Frame)이 아닌 1 수평시간(1H)만 인가되고 이후 제3공통전압(vcomr)으로 유지된다.The even data signal "datae" supplied to the even data lines alternates in the order of the negative polarity "vn" and the positive polarity "vp", and the even common voltage "vcome" supplied to the even common voltage line has the positive polarity "vp" (Vn). However, only the time when the data signal is charged into the subpixel has the positive polarity (vp) or the negative polarity (vn). That is, in the first embodiment of the present invention, the polarity of the common voltage is applied only for one horizontal time (1H), not for one frame (1 Frame), and then maintained at the third common voltage (vcomr).

본 발명의 제1실시예는 데이터신호가 충전되는 서브 픽셀에 한하여 일시적으로 정극성 또는 부극성의 공통전압이 공급되고, 이후 정극성과 부극성 사이의 레벨을 갖는 기준전압으로 유지된다. 이 경우, 액정패널의 모든 서브 픽셀(또는 모든 공통전압라인)은 1 프레임 구간 동안 동일한 기준전압을 유지하게 된다. 이로 인하여, 액정패널의 상단과 하단에 위치하는 서브 픽셀에 공급되는 공통전압에 홀딩시간 차이가 거의 발생하지 않게 되고, 공통전압의 프레임별 변화에 따른 문제 또한 개선 또는 제거된다.In the first embodiment of the present invention, only the subpixel to which the data signal is charged is temporarily supplied with the common voltage of the positive polarity or the negative polarity, and then maintained at the reference voltage having the level between the positive polarity and the negative polarity. In this case, all the subpixels (or all the common voltage lines) of the liquid crystal panel maintain the same reference voltage for one frame period. Therefore, the holding time difference rarely occurs at the common voltage supplied to the subpixels located at the upper and lower ends of the liquid crystal panel, and the problem caused by the frame-by-frame variation of the common voltage is also improved or eliminated.

위와 같은 공통전압 출력 특성에 의해 종래 기술은 1/2 가량의 구동전압(1/2 VDD) 저감 효과를 발현했지만, 본 발명의 제1실시예는 1/4 가량의 구동전압(1/4 VDD) 저감 효과를 발현할 수 있게 된다. 한편, 공통전압의 극성이 정극성(vp) 또는 부극성(vn)을 갖는 시간은 게이트신호의 오버랩(overlap) 구동시 증가할 수도 있게 되므로 이 시간이 1 수평시간(1H)에 한정되는 것은 아니다.According to the above-described common voltage output characteristic, the prior art has exhibited a driving voltage (1/2 VDD) reduction effect of about 1/2, but the first embodiment of the present invention is not limited to the driving voltage of 1/4 VDD ) Reduction effect can be exhibited. On the other hand, since the time when the polarity of the common voltage has the positive polarity (vp) or the negative polarity (vn) may increase during the overlap driving of the gate signal, this time is not limited to one horizontal time (1H) .

도 6의 (a)에 도시된 바와 같이, 종래 기술은 제1공통전압(vcomo)과 제2공통전압(vcome)이 정극성(vp)과 부극성(vn)을 갖도록 프레임 단위로 스윙하며 교번하게 됨에 따라, 서브 픽셀들 간에는 전위차(Va)가 크게 발생하게 된다.6A, in the prior art, the first common voltage vcomo and the second common voltage vcome swing frame by frame so as to have the positive polarity vp and the negative polarity vn, The potential difference Va between the subpixels is large.

예컨대, PXL은 N번째의 서브 픽셀에 충전된 데이터전압이고, PXL[N-1]은 이와 인접한 N-1번째 서브 픽셀에 충전된 데이터전압을 나타낸다. 두 서브 픽셀을 살펴보면, 서브 픽셀들에 블랙에 해당하는 동일한 데이터신호가 충전된 상태에서도 두 서브 픽셀 간에는 전위차(Va)가 크게 형성된다.[두 서브 픽셀에 공급된 제1공통전압(vcomo)과 제2공통전압(vcome) 간의 극성차가 존재하기 때문]For example, PXL is the data voltage charged in the Nth sub-pixel, and PXL [N-1] indicates the data voltage charged in the (N-1) th sub-pixel adjacent thereto. In the two subpixels, a potential difference Va is large between two subpixels even when the same data signal corresponding to black is filled in the subpixels. [The first common voltage vcomo supplied to the two subpixels There is a polarity difference between the second common voltage vcome]

그러므로, 종래 기술은 인접하는 서브 픽셀 간의 전위차가 필연적으로 형성됨에 따라 빛샘이 발생하게 된다.Therefore, in the related art, a potential difference between adjacent subpixels is inevitably formed, thereby generating light leakage.

도 6의 (b)에 도시된 바와 같이, 본 발명의 제1실시예는 제1공통전압(vcomo)과 제2공통전압(vcome)이 정극성(vp)과 부극성(vn)을 갖되, 이후 정극성(vp)과 부극성(vn) 사이의 레벨을 갖는 제3공통전압(vcomr)으로 유지됨에 따라, 서브 픽셀들 간에는 전위차(Vb)가 작게 발생하게 된다.As shown in FIG. 6B, in the first embodiment of the present invention, the first common voltage vcomo and the second common voltage vcome have a positive polarity (vp) and a negative polarity (vn) Thereafter, the potential difference Vb is small between the subpixels as the third common voltage vcomr having the level between the positive polarity vp and the negative polarity vn is maintained.

예컨대, PXL은 N번째의 서브 픽셀에 충전된 데이터전압이고, PXL[N-1]은 이와 인접한 N-1번째 서브 픽셀에 충전된 데이터전압을 나타낸다. 두 서브 픽셀을 살펴보면, 서브 픽셀들에 블랙에 해당하는 데이터신호가 충전된 상태에서도 두 서브 픽셀 간에는 전위차(Vb)가 작게(또는 유사하게) 형성된다. [두 서브 픽셀이 동일한 기준전압을 갖고 있기 때문]For example, PXL is the data voltage charged in the Nth sub-pixel, and PXL [N-1] indicates the data voltage charged in the (N-1) th sub-pixel adjacent thereto. Looking at the two subpixels, the potential difference Vb is formed to be small (or similar) between the two subpixels even when the data signals corresponding to black are filled in the subpixels. [Because both subpixels have the same reference voltage]

그러므로, 본 발명의 제1실시예는 인접하는 서브 픽셀 간의 전위차가 작거나 유사하게 형성됨에 따라 빛샘이 개선되거나 미발생하게 된다. 도 6의 (a) 및 (b)에서 gs1은 N-1번째 서브 픽셀에 공급되는 게이트신호이고, gs2는 N번째 서브 픽셀에 공급되는 게이트신호이다.Therefore, in the first embodiment of the present invention, as the potential difference between adjacent subpixels is small or similar, the light leakage improves or is not generated. In FIGS. 6A and 6B, gs1 is a gate signal supplied to the (N-1) th sub-pixel, and gs2 is a gate signal supplied to the Nth sub-pixel.

이하, 본 발명의 제1실시예에 따른 공통전압 출력 특성을 게이트신호와 대비하여 설명한다.Hereinafter, the common voltage output characteristic according to the first embodiment of the present invention will be described in comparison with the gate signal.

도 7은 본 발명의 제1실시예에 따른 공통전압 출력 특성을 게이트신호와 대비하여 설명하기 위한 파형예시도이다. 이하에서 설명되는 공통전압은 제1 또는 제2공통전압에 해당한다.7 is a waveform diagram illustrating a common voltage output characteristic according to the first embodiment of the present invention in comparison with a gate signal. The common voltage described below corresponds to the first or second common voltage.

도 7의 (a)에 도시된 바와 같이, 공통전압선택부에 의해 선택적으로 출력되는 공통전압(vcom)은 게이트신호(gs)의 라이징 엣지구간보다 "t1"시간 앞서고 폴링 엣지구간보다 "t2"시간 뒤지도록 출력될 수 있다.As shown in Fig. 7A, the common voltage vcom selectively output by the common voltage selector is higher than the rising edge period of the gate signal gs by "t1" time and is lower than the polling edge period by & Can be output so as to be behind the time.

도 7의 (b)에 도시된 바와 같이, 공통전압선택부에 의해 선택적으로 출력되는 공통전압(vcom)은 게이트신호(gs)의 폴링 엣지구간보다 "t2"시간 뒤지도록 출력될 수 있다.As shown in Fig. 7B, the common voltage vcom selectively outputted by the common voltage selecting unit can be outputted so as to be "t2" hours behind the polling edge period of the gate signal gs.

도 7의 (c)에 도시된 바와 같이, 공통전압선택부에 의해 선택적으로 출력되는 공통전압(vcom)은 게이트신호(gs)와 동기되어 출력될 수 있다.As shown in Fig. 7 (c), the common voltage vcom selectively output by the common voltage selector can be output in synchronization with the gate signal gs.

기 설명된 바와 같이, 공통전압은 공통전압라인이 홀수 라인인지 또는 짝수 라인인지의 여부에 따라 정극성과 부극성 또는 부극성과 정극성으로 교번하되, 데이터신호가 서브 픽셀에 충전되는 시간만 일시적으로 스윙한다.As described above, the common voltage is alternated in positive polarity and negative polarity or positive polarity depending on whether the common voltage line is an odd-numbered line or an even-numbered line, do.

그러므로, 공통전압이 선택적으로 출력되는 시간은 게이트신호(gs)의 출력 양상에 의해 좌우된다. 그러므로, 공통전압이 선택적으로 출력되는 시간은 라인 저항이나 기타 기생 성분 등을 고려하여 도 7의 (a) 내지 (c)와 같은 형태로 출력하는 것이 바람직하다.Therefore, the time during which the common voltage is selectively output depends on the output pattern of the gate signal gs. Therefore, it is preferable that the time during which the common voltage is selectively output is outputted in the form of Fig. 7 (a) to (c) in consideration of the line resistance and other parasitic components.

<제2실시예>&Lt; Embodiment 2 >

도 8은 본 발명의 제2실시예에 따른 액정표시장치의 일부를 나타낸 구성도이고, 도 9는 도 8에 도시된 게이트구동부와 공통전압선택부의 일부를 나타낸 회로도이며, 도 10은 도 9에 도시된 게이트구동부와 공통전압선택부의 동작 설명을 위한 파형도이다.9 is a circuit diagram showing a part of the gate driver and the common voltage selector shown in FIG. 8, and FIG. 10 is a circuit diagram showing a part of the common voltage selector shown in FIG. 9 And a waveform diagram for explaining the operation of the gate driver and the common voltage selector shown in FIG.

도 8 내지 도 10에 도시된 바와 같이, 액정패널(160)의 표시영역(AA)에는 서브 픽셀들(SP)이 형성되고, 액정패널(160)의 비표시영역(NA)에는 게이트구동부(130) 및 공통전압선택부(150)가 형성된다.8 to 10, subpixels SP are formed in the display area AA of the liquid crystal panel 160 and a gate driver 130 (not shown) is formed in the non-display area NA of the liquid crystal panel 160. [ And a common voltage selection unit 150 are formed.

게이트구동부(130)는 액정패널(160)의 게이트라인을 통해 게이트신호를 순차적으로 공급하기 위해 게이트라인별로 구분되어 구성된 제h번째 게이트구동부(GIP_h) 내지 제j번째 게이트구동부(GIP_j)를 포함한다. 제h번째 게이트구동부(GIP_h) 내지 제j번째 게이트구동부(GIP_j)는 액정패널(160)의 비표시영역(NA)에 형성된 트랜지스터로 구성된다.The gate driving unit 130 includes an i-th gate driving unit GIP_h through a j-th gate driving unit GIP_j configured to sequentially supply gate signals through the gate lines of the liquid crystal panel 160 . The h th gate driver GIP_h to the j th gate driver GIP_j are formed of transistors formed in the non-display area NA of the liquid crystal panel 160.

제h번째 게이트구동부(GIP_h) 내지 제j번째 게이트구동부(GIP_j)는 제i번째 게이트라인(Gi) 내지 제j번째 게이트라인(Gj)을 통해 게이트신호를 순차적으로 공급한다. 하나의 게이트구동부(예컨대, GIP_i)는 하나의 게이트라인(예: Gi)에 하나의 게이트신호를 공급하는 게이트구동부(130)의 최소단위 회로블록이다.The h th gate driver GIP_h to the j th gate driver GIP_j sequentially supplies gate signals through the i th gate line Gi to the j th gate line G j. One gate driver (e.g., GIP_i) is a minimum unit circuit block of the gate driver 130 that supplies one gate signal to one gate line (e.g., Gi).

게이트구동부(130)의 최소단위 회로블록에 해당하는 제i번째 게이트구동부(GIP_i)에는 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd)가 포함된다. 제i번째 게이트구동부(GIP_i)의 출력단(Out)을 통해 출력되는 게이트신호는 Q노드(Q)와 QB노드(QB)의 전위에 따라 게이트하이(gh) 또는 게이트로우(gl)로 선택된다. 풀업 트랜지스터(Tpu)는 Q노드(Q)의 전위에 대응하여 동작하고, 풀다운 트랜지스터(Tpd)는 QB노드(QB)의 전위에 대응하여 동작한다.The i-th gate driver GIP_i corresponding to the minimum unit circuit block of the gate driver 130 includes a pull-up transistor Tpu and a pull-down transistor Tpd. The gate signal output through the output terminal Out of the i-th gate driver GIP_i is selected as the gate high gh or the gate low gl depending on the potentials of the Q node QB and the QB node QB. The pull-up transistor Tpu operates in response to the potential of the Q node Q and the pull-down transistor Tpd operates in response to the potential of the QB node QB.

게이트구동부를 구성하는 회로는 풀업 트랜지스터(Tpu) 및 풀다운 트랜지스터(Tpd) 외에도 회로의 동작 안정성이나 신뢰성을 높이기 위해 다양하게 구성된다. 그러나 도 9에서는 공통전압선택부(150)와 관련된 Q노드(Q)와 QB노드(QB)의 이해를 돕기 위해 그 일부만 도시한 것이다. 도 9에서 QB node [N-1]은 N-1번째 게이트구동부의 QB노드 전위이고, Q node는 N번째 게이트구동부의 Q노드 전위이다.The circuit constituting the gate driver is configured in various ways in addition to the pull-up transistor Tpu and the pull-down transistor Tpd in order to enhance the operation stability and reliability of the circuit. However, in FIG. 9, only a part of the Q node Q and the QB node QB associated with the common voltage selector 150 are shown. In FIG. 9, QB node [N-1] is the QB node potential of the (N-1) th gate driver and Q node is the Q node potential of the Nth gate driver.

한편, Q노드(Q)의 전위가 로직하이 상태이고, 클록신호(CLK)가 로직하이 상태이고, QB노드(QB)의 전위가 로직로우 상태라면, 제i번째 게이트라인(Gj)을 통해 출력되는 게이트신호는 게이트하이(gh)가 된다. 이와 달리, Q노드(Q)의 전위가 로직로우 상태이고, 클록신호(CLK)가 로직하이 상태이고, QB노드(QB)의 전위가 로직하이 상태라면, 제i번째 게이트라인(Gi)을 통해 출력되는 게이트신호는 게이트로우(gl)가 된다.On the other hand, if the potential of the Q node Q is in a logic high state and the clock signal CLK is in a logic high state and the potential of the QB node QB is in a logic low state, The gate signal becomes a gate high (gh). On the other hand, if the potential of the Q node Q is in a logic low state, the clock signal CLK is in a logic high state, and the potential of the QB node QB is in a logic high state, The output gate signal becomes a gate low (gl).

공통전압선택부(150)는 게이트구동부(130)와 함께 GIP 형태로 액정패널(160)의 비표시영역(NA)에 형성된다. 공통전압선택부(150)는 게이트구동부(130)와 구분되어 별도의 영역을 차지하도록 형성되거나 게이트구동부(130)의 내부에 포함되도록 게이트구동부(130)와 통합되어 형성된다.The common voltage selector 150 is formed in the non-display area NA of the liquid crystal panel 160 in a GIP form together with the gate driver 130. The common voltage selector 150 may be formed separately from the gate driver 130 and may be formed to occupy a separate area or may be integrated with the gate driver 130 to be included in the gate driver 130.

공통전압선택부(150)는 트랜지스터들(M1, M2)로 구성된다. 트랜지스터들(M1, M2)은 하나의 게이트라인당 N(N은 2 이상 정수)개씩 배치된다. 달리 설명하면, 트랜지스터들(M1, M2)은 하나의 게이트구동부(예컨대, GIP_i)에 대응하여 N(N은 2 이상 정수)개씩 배치된다.The common voltage selector 150 includes transistors M1 and M2. The transistors M1 and M2 are arranged in N (N is an integer of 2 or more) pieces per one gate line. In other words, the transistors M1 and M2 are arranged in N (N is an integer of 2 or more) corresponding to one gate driver (for example, GIP_i).

공통전압선택부(150)는 액정패널(160)의 게이트라인마다 제1공통전압(vcomo) 또는 제2공통전압(vcome)을 선택적으로 공급하고 이후 제3공통전압(vcomr)으로 유지되도록 공통전압의 출력을 제어한다. 공통전압선택부(150)는 액정패널(160)의 제h번째 공통전압라인(VCOMh) 내지 제j번째 공통전압라인(VCOMj)을 통해 제1공통전압(vcomo), 제2공통전압(vcome) 및 제3공통전압(vcomr) 중 하나를 선택적으로 출력한다.The common voltage selector 150 selectively supplies the first common voltage vcomo or the second common voltage vcome to each gate line of the liquid crystal panel 160 and then applies the common voltage . The common voltage selector 150 selects the first common voltage vcomo and the second common voltage vcome through the h th common voltage line VCOMh to the j th common voltage line VCOMj, And the third common voltage (vcomr).

예컨대, 공통전압선택부(150)는 액정패널(160)의 홀수라인에 제1공통전압(vcomo)을 공급하고 이후 제3공통전압(vcomr)이 유지되도록 하고, 액정패널(160)의 짝수라인에 제2공통전압(vcome)을 공급하고 이후 제3공통전압(vcomr)이 유지되도록 출력을 제어한다.For example, the common voltage selector 150 may supply the first common voltage vcomo to the odd lines of the liquid crystal panel 160 and then maintain the third common voltage vcomr, And then controls the output so that the third common voltage vcomr is maintained.

제i번째 게이트구동부(GIP_i)에 위치하는 제1 및 제2트랜지스터들(M1, M2)은 다음과 같이 접속된다. 제1트랜지스터(M1)는 제i번째 게이트구동부(GIP_i)의 Q노드(Q)에 게이트전극이 연결되고 제2공통전압출력라인(VCOME)에 제1전극이 연결되며 제i번째 공통전압라인(VCOMi)에 제2전극이 연결된다. 제2트랜지스터(M2)는 제i째 게이트구동부(GIP_i)의 QB노드(OB)에 게이트전극이 연결되고 제3공통전압출력라인(VCOMR)에 제1전극이 연결되며 제i번째 공통전압라인(VCOMi)에 제2전극이 연결된다.The first and second transistors M1 and M2 located in the i-th gate driver GIP_i are connected as follows. The first transistor M1 has a gate electrode connected to the Q node Q of the i-th gate driver GIP_i and a first electrode connected to the second common voltage output line VCOME, The second electrode is connected to the second electrode VCOMi. The second transistor M2 has a gate electrode connected to the QB node OB of the i-th gate driver GIP_i and a first electrode connected to the third common voltage output line VCOMR, The second electrode is connected to the second electrode VCOMi.

제i번째 게이트구동부(GIP_i)의 Q노드(Q)의 전위가 로직하이에 해당하는 전압으로 충전되면, 제1트랜지스터(M1)는 로직하이에 해당하는 전압에 대응하여 턴온된다.When the potential of the Q node Q of the i-th gate driver GIP_i is charged to a voltage corresponding to a logic high, the first transistor M1 is turned on in response to a voltage corresponding to a logic high.

제1트랜지스터(M1)가 턴온되면 제2공통전압출력라인(VCOME)을 통해 전달된 제2공통전압(vcome)은 제i번째 공통전압라인(VCOMi)에 공급된다. 이후, 제i번째 게이트구동부(GIP_i)의 Q노드(Q)의 전위가 로직로우에 해당하는 전압으로 방전되면, 제1트랜지스터(M1)는 로직로우에 해당하는 전압에 대응하여 턴오프된다. 제1트랜지스터(M1)가 턴오프되면 제i번째 공통전압라인(VCOMi)에 공급되는 제2공통전압(vcome)은 차단된다.When the first transistor M1 is turned on, the second common voltage vcome transmitted through the second common voltage output line VCOME is supplied to the i-th common voltage line VCOMi. Thereafter, when the potential of the Q node Q of the i-th gate driver GIP_i is discharged to a voltage corresponding to a logic low, the first transistor M1 is turned off in response to a voltage corresponding to a logic low. When the first transistor M1 is turned off, the second common voltage vcome supplied to the ith common voltage line VCOMi is cut off.

제i번째 게이트구동부(GIP_i)의 Q노드(Q)의 전위가 로직로우에 해당하는 전압으로 방전되면, 제i번째 게이트구동부(GIP_i)의 QB노드(QB)의 전위가 로직하이에 해당하는 전압으로 충전된다.When the potential of the Q node Q of the i-th gate driver GIP_i is discharged to a voltage corresponding to a logic low, the potential of the QB node QB of the i-th gate driver GIP_i becomes a voltage corresponding to a logic high .

제i번째 게이트구동부(GIP_i)의 QB노드(QB)의 전위가 로직하이에 해당하는 전압으로 충전되면, 제2트랜지스터(M2)는 로직하이에 해당하는 전압에 대응하여 턴온된다. 제2트랜지스터(M2)가 턴온되면 제3공통전압출력라인(VCOMR)을 통해 전달된 제3공통전압(vcomr)은 제i번째 공통전압라인(VCOMi)에 공급된다. 이때, 제i번째 공통전압라인(VCOMi)에 공급되는 제3공통전압(vcomr)은 제1트랜지스터(M1)가 재차 턴온 되는 구간까지 유지된다.When the potential of the QB node QB of the i-th gate driver GIP_i is charged to a voltage corresponding to a logic high, the second transistor M2 is turned on in response to a voltage corresponding to a logic high. When the second transistor M2 is turned on, the third common voltage vcomr transmitted through the third common voltage output line VCOMR is supplied to the ith common voltage line VCOMi. At this time, the third common voltage vcomr supplied to the i-th common voltage line VCOMi is maintained until the first transistor M1 is turned on again.

제j번째 게이트구동부(GIP_j)에 위치하는 제1 및 제2트랜지스터들(M1, M2)은 다음과 같이 접속된다. 제1트랜지스터(M1)는 제j번째 게이트구동부(GIP_j)의 Q노드(Q)에 게이트전극이 연결되고 제1공통전압출력라인(VCOMO)에 제1전극이 연결되며 제j번째 공통전압라인(VCOMj)에 제2전극이 연결된다. 제2트랜지스터(M2)는 제j번째 게이트구동부(GIP_j)의 QB노드(QB)에 게이트전극이 연결되고 제3공통전압출력라인(VCOMR)에 제1전극이 연결되며 제j번째 공통전압라인(VCOMj)에 제2전극이 연결된다.The first and second transistors M1 and M2 located in the jth gate driver GIP_j are connected as follows. The first transistor M1 has a gate electrode connected to the Q node Q of the jth gate driver GIP_j and a first electrode connected to the first common voltage output line VCOMO, The second electrode is connected to the second electrode VCOMj. The second transistor M2 has a gate electrode connected to the QB node QB of the jth gate driver GIP_j and a first electrode connected to the third common voltage output line VCOMR, The second electrode is connected to the second electrode VCOMj.

제j번째 게이트구동부(GIP_j)의 Q노드(Q)의 전위가 로직하이에 해당하는 전압으로 충전되면, 제1트랜지스터(M1)는 로직하이에 해당하는 전압에 대응하여 턴온된다.When the potential of the Q node Q of the jth gate driver GIP_j is charged to a voltage corresponding to a logic high, the first transistor M1 is turned on in response to a voltage corresponding to a logic high.

제1트랜지스터(M1)가 턴온되면 제1공통전압출력라인(VCOMO)을 통해 전달된 제1공통전압(vcomo)은 제j번째 공통전압라인(VCOMj)에 공급된다. 이후, 제j번째 게이트구동부(GIP_j)의 Q노드(Q)의 전위가 로직로우에 해당하는 전압으로 방전되면, 제1트랜지스터(M1)는 로직로우에 해당하는 전압에 대응하여 턴오프된다. 제1트랜지스터(M1)가 턴오프되면 제j번째 공통전압라인(VCOMj)에 공급되는 제1공통전압(vcomo)은 차단된다.When the first transistor M1 is turned on, the first common voltage vcomo transferred through the first common voltage output line VCOMO is supplied to the jth common voltage line VCOMj. Thereafter, when the potential of the Q node Q of the jth gate driver GIP_j is discharged to a voltage corresponding to a logic low, the first transistor M1 is turned off in response to a voltage corresponding to a logic low. When the first transistor M1 is turned off, the first common voltage vcomo supplied to the j-th common voltage line VCOMj is cut off.

제j번째 게이트구동부(GIP_j)의 Q노드(Q)의 전위가 로직로우에 해당하는 전압으로 방전되면, 제j번째 게이트구동부(GIP_j)의 QB노드(QB)의 전위가 로직하이에 해당하는 전압으로 충전된다.When the potential of the Q node Q of the j-th gate driver GIP_j is discharged to a voltage corresponding to a logic low, the potential of the QB node QB of the j-th gate driver GIP_j becomes a voltage corresponding to a logic high .

제j번째 게이트구동부(GIP_j)의 QB노드(QB)의 전위가 로직하이에 해당하는 전압으로 충전되면, 제2트랜지스터(M2)는 로직하이에 해당하는 전압에 대응하여 턴온된다. 제2트랜지스터(M2)가 턴온되면 제3공통전압출력라인(VCOMR)을 통해 전달된 제3공통전압(vcomr)은 제j번째 공통전압라인(VCOMj)에 공급된다. 이때, 제j번째 공통전압라인(VCOMj)에 공급되는 제3공통전압(vcomr)은 제1트랜지스터(M1)가 재차 턴온 되는 구간까지 유지된다.When the potential of the QB node QB of the j-th gate driver GIP_j is charged to a voltage corresponding to a logic high, the second transistor M2 is turned on in response to a voltage corresponding to a logic high. When the second transistor M2 is turned on, the third common voltage vcomr transmitted through the third common voltage output line VCOMR is supplied to the jth common voltage line VCOMj. At this time, the third common voltage vcomr supplied to the j-th common voltage line VCOMj is maintained until the first transistor M1 is turned on again.

이하, 종래 기술과 본 발명의 제2실시예를 비교 설명한다.Hereinafter, the prior art and the second embodiment of the present invention will be compared and explained.

도 11은 종래 기술과 본 발명의 제2실시예 간의 공통전압 출력 특성을 비교 설명하기 위한 파형도이다.11 is a waveform diagram for comparing common voltage output characteristics between the prior art and the second embodiment of the present invention.

도 11의 (a)에 도시된 바와 같이, 종래 기술은 공통전압이 정극성(vp)과 부극성(vn)을 갖도록 프레임 단위로 스윙하며 교번한다. 예컨대, 홀수 데이터라인에 공급되는 홀수 데이터신호(datao)는 정극성(vp)과 부극성(vn) 순으로 교번하고, 홀수 공통전압라인에 공급되는 홀수 공통전압(vcomo)은 부극성(vn)과 정극성(vp) 순으로 교번한다. 그리고 짝수 데이터라인에 공급되는 짝수 데이터신호(datae)는 부극성(vn)과 정극성(vp) 순으로 교번하고, 짝수 공통전압라인에 공급되는 짝수 공통전압(vcome)은 정극성(vp)과 부극성(vn) 순으로 교번한다. 즉, 종래 기술은 공통전압의 극성이 1 프레임(1 Frame) 동안 그대로 유지된다.As shown in Fig. 11 (a), the prior art swings and alternates frame by frame so that the common voltage has the positive polarity vp and the negative polarity vn. For example, the odd data signal datao supplied to the odd data lines alternates in the order of the positive polarity vp and the negative polarity vn, and the odd common voltage vcomo supplied to the odd common voltage line has the negative polarity vn. And the positive polarity (vp). The even data signal "datae" supplied to the even data lines alternates in the order of the negative polarity "vn" and the positive polarity "vp", and the even common voltage "vcome" supplied to the even common voltage line has the positive polarity "vp" And negative polarity (vn). That is, in the related art, the polarity of the common voltage remains unchanged for one frame.

종래 기술은 동일한 극성의 공통전압을 가지고 있는 모든 서브 픽셀의 공통전압이 동일한 블랭크 시점에서 변하게 된다. 이로 인해, 액정패널의 상단과 하단에 위치하는 서브 픽셀에 공급되는 공통전압에 홀딩시간 차이가 발생하게 된다. 또한, 공통전압의 프레임별 변화에 의해 휘도 감소 후 유지시간도 차이가 발생하게 된다.The prior art changes the common voltage of all the subpixels having the common voltage of the same polarity at the same blank time point. This causes a difference in holding time between the common voltage supplied to the subpixels located at the upper and lower ends of the liquid crystal panel. In addition, a difference in the holding time after the luminance decreases due to the frame-by-frame variation of the common voltage.

도 11의 (b)에 도시된 바와 같이, 본 발명의 제2실시예는 공통전압이 정극성(vp)과 부극성(vn)을 갖도록 프레임 단위로 스윙하며 교번하되, 데이터신호가 서브 픽셀에 충전되는 시간만 스윙하고 나머지 시간은 기준전압에 해당하는 제3공통전압(vcomr)으로 유지된다.As shown in FIG. 11 (b), the second embodiment of the present invention swings and alternates frame by frame so that the common voltage has the positive polarity (vp) and the negative polarity (vn) The remaining time is maintained at the third common voltage vcomr corresponding to the reference voltage.

예컨대, 홀수 데이터라인에 공급되는 홀수 데이터신호(datao)는 정극성(vp)과 부극성(vn) 순으로 교번하고, 홀수 공통전압라인에 공급되는 홀수 공통전압(vcomo)은 부극성(vn)과 정극성(vp) 순으로 교번하되, 데이터신호가 서브 픽셀에 충전되는 시간만 부극성(vn) 또는 정극성(vp)을 갖는다.For example, the odd data signal datao supplied to the odd data lines alternates in the order of the positive polarity vp and the negative polarity vn, and the odd common voltage vcomo supplied to the odd common voltage line has the negative polarity vn. And a positive polarity (vp), but has a negative polarity (vn) or a positive polarity (vp) only for the time when the data signal is charged in the subpixel.

그리고 짝수 데이터라인에 공급되는 짝수 데이터신호(datae)는 부극성(vn)과 정극성(vp) 순으로 교번하고, 짝수 공통전압라인에 공급되는 짝수 공통전압(vcome)은 정극성(vp)과 부극성(vn) 순으로 교번하되, 데이터신호가 서브 픽셀에 충전되는 시간만 정극성(vp) 또는 부극성(vn)을 갖는다. 즉, 본 발명의 제2실시예는 공통전압의 극성이 1 프레임(1 Frame)이 아닌 1 수평시간(1H)만 인가되고 이후 제3공통전압(vcomr)으로 유지된다.The even data signal "datae" supplied to the even data lines alternates in the order of the negative polarity "vn" and the positive polarity "vp", and the even common voltage "vcome" supplied to the even common voltage line has the positive polarity "vp" (Vn). However, only the time when the data signal is charged into the subpixel has the positive polarity (vp) or the negative polarity (vn). That is, in the second embodiment of the present invention, the polarity of the common voltage is applied only for one horizontal time (1H), not for one frame (1 Frame), and then maintained at the third common voltage (vcomr).

본 발명의 제2실시예는 데이터신호가 충전되는 서브 픽셀에 한하여 일시적으로 정극성 또는 부극성의 공통전압이 공급되고, 이후 정극성과 부극성 사이의 레벨을 갖는 기준전압으로 유지된다. 이 경우, 액정패널의 모든 서브 픽셀(또는 모든 공통전압라인)은 1 프레임 구간 동안 동일한 기준전압을 유지하게 된다. 이로 인하여, 액정패널의 상단과 하단에 위치하는 서브 픽셀에 공급되는 공통전압에 홀딩시간 차이가 거의 발생하지 않게 되고, 공통전압의 프레임별 변화에 따른 문제 또한 개선 또는 제거된다.In the second embodiment of the present invention, only the subpixel to which the data signal is charged is temporarily supplied with a common voltage of positive or negative polarity, and then maintained at a reference voltage having a level between the positive polarity and the negative polarity. In this case, all the subpixels (or all the common voltage lines) of the liquid crystal panel maintain the same reference voltage for one frame period. Therefore, the holding time difference rarely occurs at the common voltage supplied to the subpixels located at the upper and lower ends of the liquid crystal panel, and the problem caused by the frame-by-frame variation of the common voltage is also improved or eliminated.

위와 같은 공통전압 출력 특성에 의해 종래 기술은 1/2 가량의 구동전압(1/2 VDD) 저감 효과를 발현했지만, 본 발명의 제2실시예는 1/4 가량의 구동전압(1/4 VDD) 저감 효과를 발현할 수 있게 된다. 한편, 공통전압의 극성이 정극성(vp) 또는 부극성(vn)을 갖는 시간은 게이트신호의 오버랩(overlap) 구동시 증가할 수도 있게 되므로 이 시간이 1 수평시간(1H)에 한정되는 것은 아니다.According to the common voltage output characteristic as described above, the prior art has exhibited a driving voltage (1/2 VDD) reduction effect of about 1/2, but the second embodiment of the present invention can reduce the driving voltage (1/4 VDD ) Reduction effect can be exhibited. On the other hand, since the time when the polarity of the common voltage has the positive polarity (vp) or the negative polarity (vn) may increase during the overlap driving of the gate signal, this time is not limited to one horizontal time (1H) .

제1실시예를 참조하여 설명한 바와 같이, 본 발명의 제2실시예 또한 제1공통전압(vcomo)과 제2공통전압(vcome)이 정극성(vp)과 부극성(vn)을 갖되, 이후 정극성(vp)과 부극성(vn) 사이의 레벨을 갖는 제3공통전압(vcomr)으로 유지됨에 따라, 서브 픽셀들 간에는 전위차(Vb)가 작게 발생하게 된다.As described with reference to the first embodiment, in the second embodiment of the present invention, the first common voltage vcomo and the second common voltage vcome have the positive polarity vp and the negative polarity vn, The potential difference Vb is small between the subpixels as the third common voltage vcomr having the level between the positive polarity vp and the negative polarity vn is held.

그러므로, 본 발명의 제2실시예는 인접하는 서브 픽셀 간의 전위차가 작거나 유사하게 형성됨에 따라 빛샘이 개선되거나 미발생하게 된다.Therefore, in the second embodiment of the present invention, the potential difference between adjacent subpixels is formed to be small or similar, so that the light leakage is improved or not generated.

이하, 본 발명의 제2실시예에 따른 공통전압 출력 특성을 게이트신호와 대비하여 설명한다.Hereinafter, the common voltage output characteristic according to the second embodiment of the present invention will be described in comparison with the gate signal.

도 12는 본 발명의 제2실시예에 따른 공통전압 출력 특성을 게이트신호와 대비하여 설명하기 위한 파형예시도이다. 이하에서 설명되는 공통전압은 제1 또는 제2공통전압에 해당한다.12 is a waveform diagram illustrating a common voltage output characteristic according to a second embodiment of the present invention in comparison with a gate signal. The common voltage described below corresponds to the first or second common voltage.

도 12의 (a)에 도시된 바와 같이, 공통전압선택부에 의해 선택적으로 출력되는 공통전압(vcom)은 게이트신호(gs)의 라이징 엣지구간보다 "t1"시간 앞서고 폴링 엣지구간보다 "t2"시간 뒤지도록 출력될 수 있다.12 (a), the common voltage vcom selectively output by the common voltage selector is higher than the rising edge period of the gate signal gs by "t1" time and is higher than the falling edge period by "t2 & Can be output so as to be behind the time.

도 12의 (b)에 도시된 바와 같이, 공통전압선택부에 의해 선택적으로 출력되는 공통전압(vcom)은 게이트신호(gs)의 폴링 엣지구간보다 "t2"시간 뒤지도록 출력될 수 있다.The common voltage vcom selectively outputted by the common voltage selecting unit can be outputted so as to be "t2" hours behind the polling edge period of the gate signal gs, as shown in FIG. 12 (b).

도 12의 (c)에 도시된 바와 같이, 공통전압선택부에 의해 선택적으로 출력되는 공통전압(vcom)은 게이트신호(gs)와 동기되어 출력될 수 있다.As shown in Fig. 12C, the common voltage vcom selectively output by the common voltage selector can be output in synchronization with the gate signal gs.

기 설명된 바와 같이, 공통전압은 공통전압라인이 홀수 라인인지 또는 짝수 라인인지의 여부에 따라 정극성과 부극성 또는 부극성과 정극성으로 교번하되, 데이터신호가 서브 픽셀에 충전되는 시간만 일시적으로 스윙한다.As described above, the common voltage is alternated in positive polarity and negative polarity or positive polarity depending on whether the common voltage line is an odd-numbered line or an even-numbered line, do.

그러므로, 공통전압이 선택적으로 출력되는 시간은 게이트신호(gs)의 출력 양상에 의해 좌우된다. 그러므로, 공통전압이 선택적으로 출력되는 시간은 라인 저항이나 기타 기생 성분 등을 고려하여 도 12의 (a) 내지 (c)와 같은 형태로 출력하는 것이 바람직하다.Therefore, the time during which the common voltage is selectively output depends on the output pattern of the gate signal gs. Therefore, it is preferable that the time during which the common voltage is selectively output is output in the form as shown in Figs. 12 (a) to 12 (c) in consideration of the line resistance and other parasitic components.

이상 본 발명은 공통전압의 변화 또는 라인 단위의 변화시키되, 공통전압이 공급되는 시점을 데이터신호가 공급되는 시점과 유사 또는 동일하게 출력하여 공통전압 스윙에 의해 발생하는 액정패널의 상/하단 간의 휘도차 및 빛샘 문제를 개선하는 효과가 있다. 또한, 본 발명은 충전 이외의 시간에는 공통전압을 기준전압 상태(또는 플로팅 상태)로 형성하여 공통전압 간의 전위차를 제거함과 더불어 공통전압 스윙에 따른 소비전력을 저감하는 효과가 있다. 또한, 본 발명은 공통전압을 선택적으로 출력하는 장치를 게이트구동부와 함께 GIP형태로 형성(또는 게이트구동부 와 통합)할 수 있어 장치 개선에 따른 개발비를 절감할 수 있는 효과가 있다.The present invention can be applied to a liquid crystal display device in which a common voltage is changed or a line unit is changed, and a time point when a common voltage is supplied is outputted in a similarity to or the same as a time point when a data signal is supplied, There is an effect to improve the problem of the car and the light source. Further, the present invention has an effect of forming a common voltage in a reference voltage state (or a floating state) at a time other than charging, thereby eliminating a potential difference between common voltages and reducing power consumption due to a common voltage swing. In addition, an apparatus for selectively outputting a common voltage can be formed in a GIP form (or integrated with a gate driver) together with a gate driver, thereby reducing the development cost due to device improvements.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

160: 액정패널 130: 게이트구동부
120: 데이터구동부 170: 백라이트유닛
140: 공통전압생성부 150: 공통전압선택부
Tpu: 풀업 트랜지스터 Tpd: 풀다운 트랜지스터
OB: QB노드 Q: Q노드
VCOMO ~ VCOMR: 제1 내지 제3공통전압출력라인
M1, M2: 제1 및 제2트랜지스터160: liquid crystal panel 130: gate driver
120: Data driver 170: Backlight unit
140: Common voltage generator 150: Common voltage selector
Tpu: pull-up transistor Tpd: pull-down transistor
OB: QB node Q: Q node
VCOMO to VCOMR: first to third common voltage output lines
M1 and M2: first and second transistors

Claims (10)

액정패널;
상기 액정패널에 게이트신호를 공급하는 게이트구동부;
상기 액정패널에 라인별로 구분되어 배선된 공통전압라인들;
서로 상반되는 극성을 갖는 제1 및 제2공통전압과 상기 제1 및 상기 제2공통전압 사이의 전압에 대응되는 제3공통전압을 출력하는 공통전압생성부;및
상기 공통전압라인들 각각에 상기 공통전압생성부로부터 출력된 상기 제1 내지 상기 제3공통전압 중 하나를 선택하여 전달하는 공통전압선택부를 포함하되,
상기 공통전압선택부는 상기 제1 및 상기 제2공통전압을 라인별로 구분하여 선택한 이후 상기 제3공통전압으로 출력을 유지하는 것을 특징으로 하는 액정표시장치.A liquid crystal panel;
A gate driver for supplying a gate signal to the liquid crystal panel;
Common voltage lines wired to the liquid crystal panel line by line;
A common voltage generator for outputting first and second common voltages having polarities opposite to each other and a third common voltage corresponding to a voltage between the first and second common voltages,
And a common voltage selector for selecting one of the first to third common voltages output from the common voltage generator to each of the common voltage lines,
Wherein the common voltage selection unit selects and outputs the first and second common voltages separately for each line, and then maintains the output with the third common voltage. 제1항에 있어서,
상기 공통전압생성부는
상기 제1 및 상기 제2공통전압의 극성을 프레임마다 교번하여 출력하되, 상기 제3공통전압은 상기 제1 및 상기 제2공통전압 사이의 전압으로 유지하며 출력하는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The common voltage generator
Wherein the polarity of the first common voltage and the second common voltage are alternately outputted for each frame while the third common voltage is maintained between the first common voltage and the second common voltage. 제1항에 있어서,
상기 공통전압선택부는
상기 액정패널의 서브 픽셀이 게이트신호로 충전된 경우에만 상기 제1 또는 상기 제2공통전압이 전달되도록 동작하는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The common voltage selector
Wherein the first or second common voltage is transmitted only when a sub-pixel of the liquid crystal panel is filled with a gate signal. 제1항에 있어서,
상기 공통전압선택부는
하나의 게이트라인당 N(N은 2 이상 정수)개씩 배치된 트랜지스터를 포함하되,
상기 트랜지스터는 상기 게이트구동부로부터 제어신호를 공급받는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The common voltage selector
(N is an integer equal to or greater than 2) transistors per gate line,
And the transistor receives a control signal from the gate driver. 제1항에 있어서,
상기 공통전압선택부는
N번째 게이트구동부의 출력단 전위에 대응하여 상기 제1 및 상기 제2공통전압 중 하나를 선택하고,
N-1번째 게이트구동부의 QB노드 전위에 대응하여 상기 제3공통전압으로 출력을 유지하는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The common voltage selector
Selecting one of the first and second common voltages corresponding to the output terminal potential of the Nth gate driver,
And the output is maintained at the third common voltage corresponding to the QB node potential of the (N-1) th gate driver. 제5항에 있어서,
상기 공통전압선택부는
상기 N번째 게이트구동부의 출력단에 게이트전극이 연결되고 상기 제1 또는 상기 제2공통전압이 전달되는 제1 또는 제2공통전압출력라인에 제1전극이 연결되고 상기 액정패널에 형성된 공통전압라인에 제2전극이 연결된 제1트랜지스터와,
N-1번째 게이트구동부의 QB노드에 게이트전극이 연결되고 상기 제3공통전압이 전달되는 제3공통전압출력라인에 제1전극이 연결되고 상기 액정패널에 형성된 공통전압라인에 제2전극이 연결된 제2트랜지스터를 포함하는 액정표시장치.6. The method of claim 5,
The common voltage selector
A first electrode is connected to a first or second common voltage output line to which a gate electrode is connected to the output terminal of the Nth gate driving unit and to which the first or second common voltage is transmitted and a common voltage line A first transistor connected to the second electrode,
A first electrode is connected to a third common voltage output line to which a gate electrode is connected to the QB node of the (N-1) th gate driving unit and to which the third common voltage is transmitted, and a second electrode is connected to a common voltage line formed in the liquid crystal panel And a second transistor. 제1항에 있어서,
상기 공통전압선택부는
N번째 게이트구동부의 Q노드 전위에 대응하여 상기 제1 및 상기 제2공통전압 중 하나를 선택하고,
상기 N번째 게이트구동부의 QB노드의 전위에 상기 제3공통전압으로 출력을 유지하는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The common voltage selector
Selecting one of the first and second common voltages corresponding to the Q-node potential of the N-th gate driving unit,
And maintains the output of the third common voltage at the potential of the QB node of the N-th gate driving unit. 제7항에 있어서,
상기 공통전압선택부는
N번째 게이트구동부의 Q노드에 게이트전극이 연결되고 상기 제1 또는 상기 제2공통전압이 전달되는 제1 또는 제2공통전압출력라인에 제1전극이 연결되고 상기 액정패널에 형성된 공통전압라인에 제2전극이 연결된 제1트랜지스터와,
상기 N번째 게이트구동부의 QB노드에 게이트전극이 연결되고 상기 제3공통전압이 전달되는 제3공통전압출력라인에 제1전극이 연결되고 상기 액정패널에 형성된 공통전압라인에 제2전극이 연결된 제2트랜지스터를 포함하는 액정표시장치.8. The method of claim 7,
The common voltage selector
The first electrode is connected to the first or second common voltage output line to which the gate electrode is connected to the Q node of the Nth gate driving unit and to which the first or second common voltage is transmitted, A first transistor connected to the second electrode,
A gate electrode is connected to a QB node of the Nth gate driving unit, a first electrode is connected to a third common voltage output line to which the third common voltage is transmitted, and a second electrode is connected to a common voltage line formed in the liquid crystal panel 2 &lt; / RTI &gt; 제1항에 있어서,
상기 공통전압선택부는
상기 액정패널의 비표시영역 상에 형성된 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The common voltage selector
Wherein the liquid crystal display panel is formed on a non-display region of the liquid crystal panel. 제9항에 있어서,
상기 공통전압선택부는
상기 게이트구동부와 함께 GIP(Gate In Panel) 방식으로 형성된 것을 특징으로 하는 액정표시장치.10. The method of claim 9,
The common voltage selector
Wherein the gate driver is formed in a gate in panel (GIP) manner.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120068673A (en) * 2010-12-17 2012-06-27 엘지디스플레이 주식회사 Liquid crystal display device and driving method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190081411A (en) * 2017-12-29 2019-07-09 엘지디스플레이 주식회사 Display device and gate driver

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