KR20150027523A - 고속 신호 처리를 위한 dac 장치들 사이의 동기화 방법 및 시스템 - Google Patents

고속 신호 처리를 위한 dac 장치들 사이의 동기화 방법 및 시스템 Download PDF

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Abstract

본 발명의 실시예는 고속 신호 처리를 위한 DAC 장치들 사이의 동기화 방법과 그 시스템에 관한 것이다. 다중 DAC 장치의 동기화 방법에 있어서, MUX DAC 장치에 클럭을 입력하는 단계; 클럭을 제1 클럭과 제2 클럭으로 나누는 단계; 제1 클럭과 제2 클럭 사이의 위상 차이를 D 플립플롭으로 전달하는 단계; 및 위상 차이를 처리하여 제1 클럭과 제2 클럭을 동기화하는 단계를 포함하는 다중 DAC 장치의 동기화 방법이 제공될 수 있다.

Description

고속 신호 처리를 위한 DAC 장치들 사이의 동기화 방법 및 시스템{SYSTEM AND METHOD OF SYNCHRONIZING MULTIPLE DAC APPARATUS FOR HIGH SPEED SIGNAL PROCESS}
본 발명의 실시예는 고속 신호 처리를 위한 DAC 장치들 사이의 동기화 방법과 그 시스템에 관한 것이다.
일반적인 송신기의 마지막 부분에서는 신호를 디지털에서 아날로그로 변경하여, 이를 상위 주파수에 실어 전송을 수행하는 방식을 취한다.
도 1은 기존의 고속 송신기 구조에 대해서 도시하고 있다. 상기에 설명한 역할을 수행하는 DAC (Digital to Analog Converter)와 Up-Converter 구조를 나타낸다. 고속의 신호를 송신기에서 처리하기 위해서는 DAC로 입력되는 입력 신호를 다중 신호로 나누어 MUX를 통해 수신하게 되며, 도 1의 구조의 송신기는 특히 4:1 MUX를 이용하고 있다.
이때, DAC에서 사용되는 클럭이 fCLK 인 경우, MUX로 들어오는 입력 데이터들의 데이터 율은 각각 fCLK/4 로 클럭 디바이더에 의해 나누어 진다.
MUX를 통해 입력을 받아들이는 DAC 장치에서는 전원이 들어오는 순간, 클럭 디바이더가 서로 다른 상태들 중 하나의 상태에서 동작을 수행하게 된다. 이러한 경우, 도 1에서처럼 I/Q 데이터를 처리하기 위해 다수 개의 DAC를 이용할 수 있으며, 이때에 각 DAC는 서로 다른 클럭 디바이더를 사용하게 되면서 서로 다른 시간에 데이터를 래칭(Latching)하게 되는 비동기화 문제가 발생하게 된다.
이러한 다중 DAC장치들 사이의 비동기화 문제가 해결되지 않는다면, DAC 장치들은 서로 지연된 데이터를 출력하며 위상이 틀어지는 현상이 발생하게 된다.
본 발명의 실시예는, 고속 신호 처리를 위해 다중 입력을 이용하는 DAC 장치들 사이의 비동기화 문제를 해결하기 위한 것으로, 자세하게는 다중 DAC 장치들이 서로 다른 시간에 데이터를 래칭(Latching)하면서 틀어지는 위상을 감지하고 비동기되어 있는 위상을 조정하여 각 동기를 맞추는 방법과 시스템을 제공하는데 그 목적이 있다.
다중 DAC 장치의 동기화 방법에 있어서, MUX DAC 장치에 클럭을 입력하는 단계; 클럭을 제1 클럭과 제2 클럭으로 나누는 단계; 제1 클럭과 제2 클럭 사이의 위상 차이를 D 플립플롭으로 전달하는 단계; 및 위상 차이를 처리하여 제1 클럭과 제2 클럭을 동기화하는 단계를 포함하는 다중 DAC 장치의 동기화 방법이 제공될 수 있다.
일측에 있어서, 클럭을 제1 클럭과 제2 클럭으로 나누는 단계는, MUX DAC 장치 내부의 클럭 디바이더를 통해 클럭의 래칭(Latching) 타이밍을 교차적으로 이용하여 제1 클럭과 제2 클럭으로 나누는 단계를 포함할 수 있다.
또 다른 측면에 있어서, 제1 클럭과 제2 클럭 사이의 위상 차이를 D 플립플롭으로 전달하는 단계는, 위상 감산기를 이용하여 제1 클럭과 제2 클럭 사이의 위상 차이를 구하는 단계를 포함할 수 있다.
또 다른 측면에 있어서, 위상 감산기는, 제1 클럭과 제2 클럭의 동작이 교차할 때마다 위상 차이를 디지털 신호로 나타내고, 디지털 신호를 D 플립플롭으로 전달할 수 있다.
또 다른 측면에 있어서, 위상 차이를 처리하여 제1 클럭과 제2 클럭을 동기화하는 단계는, DCM(Digital Clock Manager)를 통해 제1 클럭과 같은 DCM 클럭을 출력하여 D 플립플롭의 클럭으로 입력하고, DCM 클럭 주기를 단계적으로 지연하는 단계를 포함할 수 있다.
또 다른 측면에 있어서, DCM 클럭 주기는, D 플립플롭의 출력이 0이 될 때까지 단계적으로 지연할 수 있다.
또 다른 측면에 있어서, DCM 클럭 주기의 지연 횟수를 이용하여 제1 클럭과 제2 클럭의 위상 차이를 구하고, 위상 시프터(Phase Shifter)를 이용하여 제1 클럭과 제2 클럭을 동기화 하는 단계를 더 포함할 수 있다.
또 다른 측면에 있어서, 제1 클럭과 제2 클럭은 입력 데이터 클럭으로 사용될 수 있다.
다중 DAC 장치의 동기화 시스템에 있어서, 클럭을 수신하여 클럭을 제1 클럭과 제2 클럭으로 나누는 한 쌍의 MUX DAC 장치; 제1 클럭과 제2 클럭 사이의 위상 차이를 구하는 위상 감산기; 위상 차이를 수신하는 D 플립플롭; 및 D 플립플롭의 출력을 이용하여 제1 클럭과 상기 제2 클럭을 동기화하는 위상 시프터를 포함하는 다중 DAC 장치의 동기화 시스템이 제공될 수 있다.
일측에 있어서, D 플립플롭의 클럭으로 입력되는 DCM 클럭을 생성하는 DCM(Digital Clock Manager)를 더 포함하고, DCM은, 제1 클럭과 같은 DCM 클럭을 출력하여 D 플립플롭의 클럭으로 입력하고, DCM 클럭 주기를 단계적으로 지연할 수 있다.
본 발명의 실시예를 통해서, 고속 신호 처리를 위해 다중 입력을 이용하는 DAC 장치들 사이의 비동기화 문제를 해결할 수 있다. 위상 감산기(Phase Subtractor), D 플립플롭(D Flip-Flop), DCM(Digital Clock Manager)을 하나씩 사용하면서 동기화를 수행할 수 있으며, 여러 개의 D Flip-Flop, DCM을 사용하는 기존 구조와 비교해 구조를 간단히 하면서 동기화 절차를 줄일 수 있다는 이점이 있다.
도 1은 DAC 장치를 포함하는 기존의 고속 송신기의 구조를 도시한 도면이다.
도 2는 본 발명의 일실시예에 있어서, 다중 DAC 장치의 동기화 시스템의 구조도를 도시한 것이다.
도 3은 본 발명의 일실시예에 있어서, 동기화 구조도에서 나타나는 타이밍 다이어그램을 도시한 것이다
도 4는 본 발명의 일실시예에 있어서, 동기화 시스템 내의 D 플립플롭의 동작표를 도시한 것이다.
도 5는 본 발명의 일실시예에 있어서, 다중 DAC 장치의 동기화 방법의 흐름도를 도시한 것이다.
이하, 다중 DAC 장치들 사이의 동기화 시스템과 그 방법에 대해서 첨부된 도면을 참조하여 자세히 설명하도록 한다.
본 발명은 고속 신호 처리를 위해 다중 입력을 이용하는 DAC(Digital to Analog Converter) 장치들 사이의 신호를 동기화하는 방법과 그 시스템에 관한 것이다.
도 2는 본 발명의 일실시예에 있어서, 다중 DAC 장치의 동기화 시스템의 구조도를 도시한 것이다. DAC 장치들 사이의 동기화 시스템(200)은 한 쌍의 MUX DAC 장치(210)와 위상 감산기(220), D 플립플롭(230), DCM(240) 및 위상 시프터(250)를 포함하여 구성될 수 있다.
먼저, MUX DAC 장치(210)는 클럭을 수신하여 래칭(Latching) 타이밍이 다른 두 개의 클럭인 제1 클럭과 제2 클럭으로 나눌 수 있다. 클럭(CLK, fCLK)은 외부에서 입력되는 클럭이며, 클럭에서 나누어진 제1 클럭과 제2 클럭은 데이터 클럭으로 이용될 수 있다.
실시예에 있어서, MUX DAC 장치(210)로 입력되는 클럭은 MUX DAC 장치(210) 내부의 클럭 디바이더(Clock Divider)를 통해 제1 클럭과 제2 클럭으로 나누어 질 수 있으며, 제1 클럭과 제2 클럭은 도 2의 CLK_DAC1 및 CLK_DAC2를 의미한다.
나누어진 두 클럭을 동기화시키기 위해서 위상 감산기(220)로 전달할 수 있다. 위상 감산기에서는 두 클럭의 위상 차이를 인식하여, 이를 신호로 생성하고, 위상 차이를 D 플립플롭(230)으로 전달할 수 있다.
D 플립플롭(230)은 DCM(240)으로부터 DCM 클럭을 수신하여 동작할 수 있다. 실시예에 있어서, DCM(240)에서 전달되는 DCM 클럭은 제1 클럭과 같은 형태로 출력될 수 있다. D 플립플롭의 자세한 동작은 이후 동작표를 이용하여 자세히 설명하도록 한다.
제1 클럭과 제2 클럭의 비동기 시간에 대해서 정확하게 파악할 수 있도록 D 플립플롭(230)으로 전달되는 DCM(240)에서, D 플립플롭(230)으로 전달되는 DCM 클럭 신호를 단계적으로 지연해주는 작업이 수행될 수 있다. DCM 클럭 신호를 지연시키는 기준으로는 플립플롭(230)에서 최종적으로 출력되는 신호에 주목할 수 있다. 이를 이용하여 정확한 비동기 시간을 구할 수 있으며, 이를 이용하여 두 클럭의 동기화가 가능하다.
실시예에 있어서, DCM(240)에서 클럭을 지연시킬 때에, 클럭 주기를 기준으로 1/256 정도씩 지연시킬 수 있으며, 이후 D 플립플롭(230)의 출력 값이 합당할 때에, DCM(240)에서 클럭이 지연된 횟수를 카운트할 수 있다. 클럭을 지연시키는 것은 D 플립플롭(230)에서의 출력을 피드백으로 수신하여 더 이상 지연할지 지연하지 않을 지에 대해서 판단할 수 있다. 그리고, 클럭이 지연된 횟수에 1/256을 곱하게 되면, 정확하게 지연된 시간을 구할 수 있게 되므로, 이후 위상 시프터(250)에서 지연된 시간을 이용하여 비동기를 해결할 수 있게 된다. 본 발명의 실시예가 해당 실시예에 한정되지는 않는다.
이렇게 구한 위상 지연 시간이 위상 시프터(250)로 전달되면, 위상 시프터(250)는 D 플립플롭(240)의 출력을 이용하여 동기화를 수행할 수 있으며, 도 2 상의 MUX DAC1으로 입력되는 데이터 I0 내지 I3과 MUX DAC2로 입력되는 데이터 Q0 내지 Q3에 대해서 입력 값들의 동기를 맞출 수 있다. 실시예에 있어서, 위상 시프터(250)는 위상이 비동기된 신호 중 적어도 하나를 입력된 지연 시간을 이용하여 뒤로 또는 앞으로 시프트시킬 수 있다.
도 3은 본 발명의 일실시예에 있어서, 동기화 구조도에서 나타나는 타이밍 다이어그램을 도시한 것이다. 도 3에 도시되어 있는 신호들은 도 2 각 구성에서 출력되는 신호와 연관된 신호로, 도 2에 연관시켜 본 발명에 대해서 자세히 설명하도록 한다.
CLK(fCLK) 신호는 MUX DAC 장치(210)로 입력되는 클럭 신호이며, MUX DAC1 및 MUX DAC2에서 상기에 제1 클럭 및 제2 클럭으로 설명한 CLK_DAC1 및 CLK_DAC2와 같이 클럭 신호가 나누어질 수 있다. 이는 클럭이 입력되는 시간의 차이에 의한 것일 수 있으며 또는 각각 다른 클럭 디바이더를 이용하기 때문에 클럭의 래칭(Latching) 타이밍을 교차적으로 이용함으로써 비동기가 나타나는 두 클럭 신호로 나누어질 수 있는 것이다.
본 발명의 실시예에 있어서, 두 신호와 같은 비동기 문제를 해결하기 위해 위상 감산기(220)에서는 제1 클럭과 제2 클럭을 수신하고 두 신호의 위상 차이를 감산하여 도 4의 A와 같은 신호를 생성할 수 있다.
A 신호는 실시간으로 위상 감산기(220)로 전달되는 제1 클럭과 제2 클럭의 위상을 비교하여 클럭의 변화를 감지함으로써 생성되는 신호이다. 세로로 표시한 점선을 기준으로 했을 때, 위상의 불일치와 일치가 교차적으로 나타나기 때문에 이에 따라 A 신호가 생성될 수 있다. 실시예에 있어서, 위상이 일치할 때에 0이 출력될 수 있고, 위상이 일치하지 않을 때에 1이 출력될 수 있다.
도 4는 본 발명의 일실시예에 있어서, 동기화 시스템 내의 D 플립플롭의 동작표를 도시한 것이다. 본 발명에 있어서, 도 3의 Q 신호에 대해서 설명하기 위해서 D 플립플롭의 동작에 대해서 먼저 설명하도록 한다.
D 플립플롭은 도 4에 도시된 바와 같은 구성을 가질 수 있는데, 데이터(D)와 클럭(Clk)을 입력으로 받을 수 있으며, 출력(Q)과 반전 출력(Q')을 출력할 수 있다. D 플립플롭은 입력의 논리값을 그대로 출력으로 유지시키는 플립플롭으로 동작할 수 있기 때문에 현재 상태가 0인지 1인지에 상관없이 입력 데이터가 0이면 이후 출력 데이터가 0으로 나타나며, 입력 데이터가 1일 경우 출력 데이터는 1로 나타난다.
D 플립플롭은 현재 상태를 바로 변경하는 것이 아니고, D 플립플롭으로 다음 클럭이 입력될 때에 동작하는데, 이전 입력에 따라 현재 상태를 변경하거나 유지할 수 있다.
실시예에 있어서, D 플립플롭(230)의 입력 데이터는 위상 감산기(220)에서 생성된 신호 A에 해당할 수 있다. D 플립플롭(230)에 A 신호가 입력되고 제1 클럭과 같은 DCM 클럭으로 클럭이 수신될 때에 실시예에 있어서, 위상이 일치할 때에 0이 출력될 수 있고, 위상이 일치하지 않을 때에 1이 출력될 수 있기 때문에, 도 4에 따른 여기표에 따르면 1이 출력이 계속적으로 나타날 수 있다.
제1 클럭과 제2 클럭의 동기화를 위해서는 D 플립플롭(230)의 출력이 0으로 나타날 수 있을 때까지 DCM 클럭을 단계적으로 지연시켜 도 4의 도시된 바와 같이 Q 신호의 출력을 조절할 수 있도록 한다. DCM 클럭이 단계적으로 지연되어 도 4의 제2 클럭과 같은 형태를 가질 때까지 지연되었을 때, D 플립플롭(230)의 출력이 0으로 출력될 수 있다.
이때, DCM(240)은 지연시킨 DCM 클럭의 주기와 지연시킨 횟수를 카운트할 수 있으며, 이를 이용하여 두 클럭이 동기화되기 위해서 얼마만큼의 위상 지연이 필요한지 알 수 있게 된다.
도 5는 본 발명의 일실시예에 있어서, 다중 DAC 장치의 동기화 방법의 흐름도를 도시한 것이다. 앞서 도 2 내지 도 4를 통해 설명한 다중 DAC 장치의 동기화 시스템(200)을 통해 수행될 수 있는 방법이며, 이에 한정되지는 않는다.
단계(510)에서 다중 DAC 장치의 동기화 시스템은 MUX DAC 장치에 클럭을 입력할 수 있다. MUX DAC 장치는 다중으로 구비될 수 있으며, 다중 MUX DAC 장치에 같은 클럭을 동시에 입력시킬 수 있다.
단계(520)에서 다중 DAC 장치의 동기화 시스템은 입력된 클럭을 제1 클럭과 제2 클럭으로 나눌 수 있다.
이때, MUX DAC 장치 내부의 클럭 디바이더를 통해 클럭을 나눌 수 있는데, 클럭의 래칭(Latching) 타이밍을 교차적으로 이용하여 제1 클럭과 상기 제2 클럭으로 나눌 수 있다. 실시예에 있어서, 도 3에 도시된 CLK_DAC1 및 CLK_DAC2 신호와 같이 래칭 타이밍을 이용할 수 있다.
단계(530)에서 다중 DAC 장치의 동기화 시스템은 제1 클럭과 제2 클럭 사이의 위상 차이를 D 플립플롭으로 전달할 수 있다.
제1 클럭과 제2 클럭 사이의 위상 차이는 위상 감산기를 통해서 신호로서 나타낼 수 있는데, 이는 도 3의 신호 A와 같이 나타날 수 있다. 위상의 불일치와 일치가 교차적으로 나타나기 때문에 이에 따라 A 신호가 생성될 수 있는데, 실시예에 있어서, 위상이 일치할 때에 0이 출력될 수 있고 위상이 일치하지 않을 때에 1이 출력될 수 있다.
그리고, 위상 감산기는 0과 1이 교차적으로 나타나는 위상 감지 신호를 D 플립플롭으로 전달할 수 있다.
단계(540)에서는 위상 차이에 대하여 제1 클럭과 제2 클럭을 동기화시킬 수 있다. 이때, 제1 클럭 및 제2 클럭 중 적어도 하나의 신호가 동기화 될 만큼 당겨지거나 지연될 수 있다.
위상 감지 신호를 수신한 D 플립플롭은 DCM으로부터 클럭을 수신하여 동작할 수 있다. 실시예에 있어서, DCM에서 전달되는 DCM 클럭은 제1 클럭과 같이 출력될 수 있는데, DCM 클럭은 제1 클럭과 제2 클럭의 비동기 시간에 대해서 정확하게 파악할 수 있도록 DCM은 D 플립플롭으로 전달되는 DCM 클럭 신호를 단계적으로 지연해주는 작업이 수행될 수 있으며, 지연되는 지연 시간과 지연되는 횟수에 대해서 카운트할 수 있다.
D 플립플롭은 실시예에 있어서, 위상이 일치할 때에 0이 출력될 수 있고, 위상이 일치하지 않을 때에 1이 출력될 수 있기 때문에, DCM은 제1 클럭과 제2 클럭의 동기화를 위해서 D 플립플롭의 출력이 0으로 출력될 때까지 DCM 클럭을 단계적으로 지연시켜 위상이 동기화되는 시점에 대해서 알 수 있으며, 두 클럭이 동기화되기 위해서 얼마만큼의 위상 지연이 필요한지 알 수 있게 된다.
이렇게 구한 위상 지연 시간이 위상 시프터로 전달되면, 위상 시프터는 D 플립플롭(240)의 출력을 이용하여 동기화를 수행할 수 있으며, 데이터 입력 값들의 동기를 맞출 수 있다.
본 발명의 실시예를 통해서, 고속 신호 처리를 위해 다중 입력을 이용하는 DAC 장치들 사이의 비동기화 문제를 해결할 수 있다. 위상 감산기(Phase Subtractor), D 플립플롭(D Flip-Flop), DCM(Digital Clock Manager)을 하나씩 사용하면서 동기화를 수행할 수 있으며, 여러 개의 D Flip-Flop, DCM을 사용하는 기존 구조와 비교해 구조를 간단히 하면서 동기화 절차를 줄일 수 있다는 이점이 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
200: 다중 DAC 장치의 동기화 시스템
210: MUX DAC 장치
220: 위상 감산기
230: D 플립플롭
240: DCM
250: 위상 시프터

Claims (12)

  1. 다중 DAC 장치의 동기화 방법에 있어서,
    MUX DAC 장치에 클럭을 입력하는 단계;
    상기 클럭을 제1 클럭과 제2 클럭으로 나누는 단계;
    상기 제1 클럭과 상기 제2 클럭 사이의 위상 차이를 D 플립플롭으로 전달하는 단계; 및
    상기 위상 차이를 처리하여 상기 제1 클럭과 상기 제2 클럭을 동기화하는 단계
    를 포함하는 다중 DAC 장치의 동기화 방법.
  2. 제1항에 있어서,
    상기 클럭을 제1 클럭과 제2 클럭으로 나누는 단계는,
    상기 MUX DAC 장치 내부의 클럭 디바이더를 통해 상기 클럭의 래칭(Latching) 타이밍을 교차적으로 이용하여 상기 제1 클럭과 상기 제2 클럭으로 나누는 단계를 포함하는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 방법.
  3. 제1항에 있어서,
    상기 제1 클럭과 상기 제2 클럭 사이의 위상 차이를 D 플립플롭으로 전달하는 단계는,
    위상 감산기를 이용하여 상기 제1 클럭과 상기 제2 클럭 사이의 위상 차이를 구하는 단계를 포함하는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 방법.
  4. 제3항에 있어서,
    상기 위상 감산기는,
    상기 제1 클럭과 상기 제2 클럭의 동작이 교차할 때마다 상기 위상 차이를 디지털 신호로 나타내고, 상기 디지털 신호를 상기 D 플립플롭으로 전달하는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 방법.
  5. 제1항에 있어서,
    상기 위상 차이를 처리하여 상기 제1 클럭과 상기 제2 클럭을 동기화하는 단계는,
    DCM(Digital Clock Manager)를 통해 상기 제1 클럭과 같은 DCM 클럭을 출력하여 상기 D 플립플롭의 클럭으로 입력하고, 상기 DCM 클럭 주기를 단계적으로 지연하는 단계를 포함하는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 방법.
  6. 제5항에 있어서,
    상기 DCM 클럭 주기는, 상기 D 플립플롭의 출력이 0이 될 때까지 단계적으로 지연하는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 방법.
  7. 제5항에 있어서,
    상기 DCM 클럭 주기의 지연 횟수를 이용하여 상기 제1 클럭과 상기 제2 클럭의 위상 차이를 구하고,
    위상 시프터(Phase Shifter)를 이용하여 상기 제1 클럭과 상기 제2 클럭을 동기화 하는 단계를 더 포함하는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 방법.
  8. 제1항에 있어서,
    상기 제1 클럭과 상기 제2 클럭은 입력 데이터 클럭으로 사용되는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 방법.
  9. 다중 DAC 장치의 동기화 시스템에 있어서,
    클럭을 수신하여 상기 클럭을 제1 클럭과 제2 클럭으로 나누는 한 쌍의 MUX DAC 장치;
    상기 제1 클럭과 상기 제2 클럭 사이의 위상 차이를 구하는 위상 감산기;
    상기 위상 차이를 수신하는 D 플립플롭; 및
    상기 D 플립플롭의 출력을 이용하여 상기 제1 클럭과 상기 제2 클럭을 동기화하는 위상 시프터
    를 포함하는 다중 DAC 장치의 동기화 시스템.
  10. 제9항에 있어서,
    상기 D 플립플롭의 클럭으로 입력되는 DCM 클럭을 생성하는 DCM(Digital Clock Manager)를 더 포함하고,
    상기 DCM은,
    상기 제1 클럭과 같은 상기 DCM 클럭을 출력하여 상기 D 플립플롭의 클럭으로 입력하고, 상기 DCM 클럭 주기를 단계적으로 지연하는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 시스템.
  11. 제10항에 있어서,
    상기 DCM은,
    상기 DCM 클럭의 주기를 상기 D 플립플롭의 출력이 0이 될 때까지 단계적으로 지연시키는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 시스템.
  12. 제11항에 있어서,
    상기 위상 시프터는 상기 DCM 클럭이 지연된 횟수를 이용하여 상기 제1 클럭과 상기 제2 클럭의 위상 차이를 구하고, 상기 제1 클럭과 상기 제2 클럭을 동기화하는 것
    을 특징으로 하는 다중 DAC 장치의 동기화 시스템.
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CN106301378B (zh) * 2016-08-10 2019-10-25 航天恒星科技有限公司 一种高速dac同步方法及电路
US9847787B1 (en) * 2016-10-31 2017-12-19 Tektronix, Inc. Independent digital-to-analog converter synchronization
CN113708764B (zh) * 2021-07-30 2023-12-12 西安空间无线电技术研究所 一种基于fpga的多片高速dac同步系统

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2690794B1 (fr) * 1991-06-07 1995-06-16 Thomson Csf Procede et dispositif de modulation en amplitude d'un signal.
US6433722B1 (en) * 2000-08-09 2002-08-13 Texas Instruments Incorporated Differential current multiplexer for current switched DACs
US6621434B2 (en) * 2001-06-11 2003-09-16 Analog Devices, Inc. Method for converting a plurality of signals from one of a digital and analogue form to the other form
WO2004054112A1 (en) * 2002-12-09 2004-06-24 Analog Devices, Inc. A multi-channel integrated circuit comprising a plurality of dacs, and a method for monitoring the output of the dacs
JP4838339B2 (ja) * 2009-09-16 2011-12-14 インターナショナル・ビジネス・マシーンズ・コーポレーション 直交変調器または直交復調器においてｉデータクロックとｑデータクロックとの位相ずれを検出して位相を合わせる方法

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