KR20150026976A - 가변 저항 메모리 구조물 및 그 형성 방법 - Google Patents

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Abstract

메모리 구조물은 도전성 구조물 상부에 제 1 상면을 갖는 제 1 유전체층을 포함한다. 제 1 유전체층 내의 제 1 개구부는 도전성 구조물의 부분을 노출시키고, 내부 측벽을 갖는다. 제 1 부분 및 제 2 부분을 갖는 제 1 전극 구조물은 도전성 구조물의 노출된 부분 상부에 있다. 제 2 부분은 내부 측벽을 따라 상향 연장한다. 가변 저항층은 제 1 전극 상부에 배치된다. 제 3 부분 및 제 4 부분을 갖는 제 2 전극 구조물이 가변 저항층 상부에 있다. 제 3 부분은 제 1 유전체층의 제 1 상면 아래의 제 2 상면을 갖는다. 제 4 부분은 가변 저항층을 따라 상향 연장한다. 제 2 개구부는 제 2 전극 구조물에 의해 정의된다. 제 2 유전체층의 적어도 일부분은 제 2 개구부 내에 배치된다.

Description

가변 저항 메모리 구조물 및 그 형성 방법{RESISTANCE VARIABLE MEMORY STRUCTURE AND METHOD OF FORMING THE SAME}
본 발명은 일반적으로 반도체 구조물에 관한 것이고, 보다 구체적으로는 가변 저항 메모리 구조물 및 가변 저항 메모리 구조물을 형성하는 방법에 관한 것이다.
직접 회로(integrated circuit; IC) 디바이스에서 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)는 차세대 비휘발성 메모리 디바이스를 위한 신흥 기술이다. 일반적으로, RRAM는 전형적으로 보통은 절연성이지만 특정 전압 인가 이후에 필라멘트 또는 도전성 경로를 통하여 전도되도록 이루질 수 있는 유전체 재료를 사용할 수 있다. 필라멘트가 형성되면, 그것은 적절히 인가된 전압에 의해 셋(set)(즉, 재생성, 그 결과 RRAM에 걸쳐 낮은 저항) 또는 리셋(즉, 고장, 그 결과 RRAM에 걸쳐 높은 저항)될 수있다. 낮은 저항 및 높은 저항 상태는 저항 상태에 따라 "1" 또는 "0"의 디지털 신호를 나타냄으로써 비트를 저장할 수 있는 비휘발성 메모리 셀을 제공하기 위해 이용될 수 있다.
어플리케이션의 관점에서, RRAM는 많은 이점을 갖는다. RRAM은 다른 비휘발성 메모리 구조물과 비교하여 제조의 복잡성 및 비용의 감소를 가져오는 단순한 셀 구조물 및 CMOS 로직 호환가능한 프로세스를 갖는다. 위에 언급된 매력적인 특성에도 불구하고, 많은 과제가 RRAM의 개발과 관련하여 존재한다. 이러한 RRAM의 구성 및 재료를 겨냥한 다양한 기술이 시도되고 상기 장치의 성능을 향상시키기 위해 구현되어 왔다.
본 개시의 양상은 다음의 상세한 설명과 첨부 도면으로부터 이해될 수 있다. 산업상 표준 시행에 따르면 다양한 피처가 일정한 비율로 그려지지 않았다는 것이 강조된다. 사실, 다양한 피처의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 개시의 적어도 일실시예에 따른 가변 저항 메모리 구조물을 형성하는 방법의 흐름도이다.
도 2a 내지 도 2f는 도 1의 방법의 하나 이상의 실시예에 따른 여러 제조 단계들에서 가변 저항 메모리 구조물의 단면도이다.
예시된 실시예의 제작 및 이용은 이하 더 상세하게 논의된다. 그러나, 본 개시는 광범위하고 다양한 특정 문맥에서 실시될 수 있는 다수의 적용가능한 발명적 개념을 제공한다는 것을 인지해야 한다. 논의되는 특정 실시예는 단지 예시이고 본 개시의 범위를 한정하지는 않는다.
본 개시의 하나 이상의 실시예에 따르면, 기판의 반도체 칩 영역 내에 적어도 하나의 가변 저항 메모리 구조물이 형성된다. 복수의 반도체 칩 영역이 칩 영역들 사이에 선을 긋는 것에 의해 기판 상에 마킹된다. 기판은 반도체 구조물을 형성하기 위해 다양한 세정, 레이어링, 패터닝, 에칭, 및 도핑 단계를 거칠 것이다. 여기서 "기판"이란 용어는 일반적으로 그 위에 여러 층들 및 디바이스 구조물들이 형성된 벌크 반도체 기판을 말한다. 일부 실시예에 있어서, 벌크 기판은 GaAs, InP, Si/Ge, 또는 SiC와 같은 화합물 반도체 또는 실리콘을 포함한다. 층들의 예로는 유전체층, 도핑된층, 폴리실리콘층 또는 도전성층을 포함한다. 디바이스 구조체의 예로는 추가의 집적 회로에 상호접속층을 통하여 상호접속될 수 있는 트랜지스터, 레지스터, 및/또는 캐패시터를 포함한다.
도 1은 본 개시의 적어도 하나의 실시예에 따른 가변 저항 메모리 구조물을 형성하는 방법(100)의 흐름도이다. 도 2a 내지 도 2f는 도 1의 방법(100)의 여러 실시예에 따른 여러 제조 단계에서의 가변 저항 메모리 구조물(200)의 단면도이다. 추가의 공정이 도 1의 방법 이전, 동안, 또는 이후에 제공될 수 있다. 여러 도면이 본 개시의 발명적 개념의 더 나은 이해를 위해 간략화되었다.
이제 도 1을 참조하면, 방법(11)의 흐름도는 동작(101)으로 시작한다. 제 1 유전체층은 도전성 구조물 상부에 형성된다. 제 1 유전체층은 제 1 상면을 갖는다. 제 1 유전체층은 실리콘 탄화물 또는 실리콘 질화물과 같은 실질적으로 무산소(oxygen-free) 유전체 재료를 포함한다. 일부 실시예에 있어서, 도전성 구조물은 기판 상부에 형성된 절연층 내에 매립된다. 절연층은 다중 절연층을 포함할 수 있다.
동작(101)을 수행한 이후의 가변 저항 메모리 구조물(200)의 일부의 확대 단면도인 도 2a를 참조한다. 가변 저항 메모리(200)는 실리콘 탄화물(SiC) 기판, GaAs, InP, Si/Ge 또는 실리콘 기판과 같는 기판(도시되지 않음) 상부에 형성된 도전성 구조물(201)을 포함한다. 일부 실시예에 있어서, 기판은 기판의 상면 상부에 형성된 절연층(도시되지 않음)을 포함한다. 절연층은 실리콘 산화물, FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, TEOS(tetra-ethyl-ortho-silicate) 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), Black Diamond®(미국 캘리포니아 산타클라라에 소재한 Applied Materials), 비정질 불화 탄소(amorphous fluorinated carbon), 로우-k 유전체 재료, 또는 이들의 조합을 포함한다.
도전성 구조물 (201)은 절연층 내에 매립되어 형성된다. 특정 실시예에 있어서, 도전성 구조물(201)은 도전성 상호접속부, 도핑된 영역 또는 실리사이드 영역을 포함한다. 일부 실시예에 있어서, 도전성 구조물(201)은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, 실리콘 또는 이들의 조합을 포함한다. 도 2a의 도시된 예에서, 도전성 구조물(201)은 절연층에서의 리소그래피 패터닝 및 에칭에 의해 형성될 수 있다. 금속층 성막 및 평탄화 공정이 도전성 구조물(201)을 형성하기 위해 절연층 상부에 수행된다. 도전성 구조물 (201)의 상면은 절연층의 상면과 실질적으로 동일 평면 상에 있다.
여전히 도 2a를 참조하면, 제 1 유전체층(203)이 도전성 구조물(201) 상부에 형성된다. 제 1 유전체층(203)은 제 1 상면(203A)을 갖는다. 제 1 유전체층(203)은 도전성 구조물(201)이 산화되는 것을 방지할 수 있다. 특정 실시예에 있어서, 제 1 유전체층(203)은 실리콘 탄화물 또는 실리콘 질화물과 같은 실질적으로 무산소 유전체 재료를 포함한다. 제 1 유전체층(203)는 또한 후속하여 형성된 제 1 전극 전극물과 제 2 전극물 사이의 도전성 경로들을 보호할 수 있고, 가변 저항 메모리 구조물(200)에 대한 전기적 특성 안정성을 향상시킬 수 있다. 추가의 설명은 이하 제공될 것이다. 형성 공정은 화학적 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD) 또는 플라즈마 인핸스드 CVD(plasma enhanced CVD; PECVD)를 포함 할 수있다.
도 1을 다시 참조하면, 방법(100)은 동작(102)으로 이어진다. 동작(102)에서, 개구부는 도전성 구조물의 부분을 노출하는 제 1 유전체층 내에서 에칭된다. 개구부는 내부 측벽면을 갖는다.
동작(102)을 수행한 이후의 가변 저항 메모리 구조물(200)의 단면도인 도 2b를 참조한다. 적어도 일실시예에 있어서, 포토레지스트 코팅 및 리소그래피 패터닝은 제 1 유전체층(203)을 통하여 수행된다. 패터닝된 마스크층(205)(예를 들어, 포토레지스트층)은 제 1 상면(203A) 상에 형성되고, 패터닝된 마스크층(205) 내의 구멍(hole)은 제 1 유전체층(203)의 일부분을 노출시킨다. 에칭 공정(207)이 제 1 유전체층(203)의 일부분을 제거하기 위해 수행된다. 제 1 개구(209)는 제 1 유전체층(203) 내에 형성되고, 도전성 구조물(201)의 부분(201A)를 노출시킨다. 개구부 (209)는 내부 측벽면(209B)을 갖는다. 제 1 개구부(209)는 부분(201A)의 상면에 평행한 평면과 내부 측벽면(209B) 사이에 내각 θ를 갖는다. 특정 실시예에 있어서, 내각 θ은 약 약 92° 내지 약 135°의 범위 내에 있다. 일부 실시예에 있어서, 가스 비율과 바이어스 전력과 같은 공정 파라미터는 측벽 내각 θ를 제어하도록 조정된다. 상기 범위 내의 내각 θ는 후속하는 제 1 전극 재료(211) 성막의 스텝 커버리지를 향상시키고, 제 1 전극 재료(211)가 제 1 개구부(201)의 상부 코너에서 돌출하는 것을 방지하고, 가변 저항 메모리 구조물(200)에 대한 전기적 특성 안정성을 향상시킬 수 있다.
제 1 개구부(209)는 영역(201A)의 상면으로부터 제 1 유전체층(203)의 제 1 상면(203A)까지의 높이 D, 및 영역(201A)의 상면에 평행한 폭 W를 갖는다. 일부 실시 예에서, 제 1 개구부(209)의 종횡비 D/W는 약 0.3 내지 약 1의 범위 내에 있다. 추가의 설명이 도 2d1과 관련된 텍스트로 이하 제공될 것이다.
패터닝된 마스크층(205)은 제 1 개구부(209)를 형성한 이후에 제거된다.
도 1을 다시 참조하면, 방법(100)은 동작(103 내지 106)으로 이어진다. 동작(103)에서, 제 1 전극 물질은 도전성 구조물의 노출된 부분 상부에, 개구부의 내부 측벽면을 따라, 그리고 제 1 유전에층의 제 1 상면 상부에 형성된다. 개구부는 부분적으로 제 1 전극 재료로 충진된다. 노출된 부분 상부의 제 1 전극 재료의 일부분은 제 1 유전체층의 제 1 상면 아래에 있는 상면을 갖는다. 동작(104)에서, 가변 저항층이 제 1 전극 물질 상부에 형성된다. 동작(105)에서, 제 2 전극 재료이 가변 저항층 상부에 형성된다. 제 2 전극 재료는 개구부를 갖는다. 상기 일부분은 제 1 유전체층의 제 1 상면 아래에 있는 제 2 상면을 갖는다. 동작(106)에서, 제 2 유전체층이 제 2 전극 재료 상부에 형성된다. 일부 실시예에 있어서, 동작(103 내지 106)은 동작(103)으로부터 동작(106)까지, 공기와 같은, 외부 환경에 노출되지 않고 상이한 공정 챔버로 동일한 메인프레임에서(즉, 처리 장비의 피스) 수행된다.
동작(103 내지 106)을 수행한 이후의 가변 저항 메모리 구조물(200)의 단면도인 도 2c를 참조한다. 제 1 전극 재료(211)는 도전성 구조물(201)의 노출된 부분(201A) 상부에, 제 1 개구부(209)의 내부 측벽면(209B)을 따라, 그리고 제 1 유전체층(203)의 제 1 상면(203A) 상부에 형성된다. 제 1 전극 재료(211)는 높은 일 함수가 제 1 전극 재료(211)와 후속하여 형성된 가변 저항층(213) 사이에 내장되도록 적절한 일 함수를 갖는 도전성 재료를 포함한다. 제 1 전극 재료(211)는 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, Cu 또는 이들의 조합을 포함한다. 특정 실시예에서, 제 1 전극 재료(211)는 약 150Å 내지 350Å의 범위 내의 두께 T1를 갖는다.
특정 실시예에서, 제 1 전극 재료(211)는 원자층 증착(ALD)에 의해 성막된다. 제 1 전극 재료(211)는 정합층(conformal layer)일 수 있고, 1 내지 3의 범위에서 가장 얇은 부분에 대한 가장 두꺼운 부분의 두께 편차비가 유익한 정합성 효과를 갖는 것으로 밝혀졌다. 일부 실시예에서, 제 1 전극 재료(211) 형성 방법은 스퍼터링 또는 PVD를 포함한다.
가변 저항층(213)은 제 1 전극 재료(211) 상부에 형성된다. 가변 저항층(213)은 전기 전압의 인가에 의해 높은 저항 상태와 낮은 저항 상태(또는 도전성) 사이를 전환할 수 있는 저항을 갖는다. 다양한 실시예에 있어서, 가변 저항층(213)은 하이-k 유전체 재료, 이원계 금속 산화물 및 전이 금속 산화물을 포함하는 유전체 물질 중 적어도 하나를 포함한다. 일부 실시예에 있어서, 가변 저항층(213)는 니켈 산화물, 티타늄 산화물, 하프늄 산화물, 지르코늄 산화물, 아연 산화물, 텅스텐 산화물, 알루미늄 산화물, 탄탈 산화물, 몰리브덴 산화물 또는 구리 산화물을 포함한다. 가변 저항층(213)은 약 20Å 내지 150Å의 범위 내의 두께 T2를 갖는다. 일부 실시예에 있어서, 가변 저항층(213)은 ALD에 의해 제 1 전극 재료(211) 상부에 정합적으로 성막된다. 1 내지 3의 범위에서 가장 얇은 부분에 대한 가장 두꺼운 부분의 두께 편차비가 유익한 정합성 효과를 갖는 것으로 밝혀졌다. 일부 실시예에 있어서, 가변 저항층(213) 형성 방법은 펄스 레이저 증착(pulse laser deposition; PLD)을 포함한다.
여전히 도 2cfmf 참조하면, 금속 캡(metal cap)층(215)이 가변 저항층(213) 상에 선택적으로 형성된다. 금속 캡층(215)은 가변 저항층(213)으로부터 산소를 빼앗을 수 있거나, 가변 저항층(213)에서 베이컨시 결함을 생성하는 제 1 금속 재료를 포함한다. 금속 캡층(215)은 티타늄, 플래티늄 또는 팔라듐 중 적어도 하나를 포함한다.
제 2 전극 재료(217)가 가변 저항층(213) 상부에[금속 캡층(215)이 존재한다면 금속 캡층(215) 상부에] 성막된다. 제 2 전극 재료(217)는 가변 저항 메모리 구조물(200)에 대한 전기적 라우팅을 위해서 후속하여 형성된 상호접속 구조물을 전기적으로 접속하는데 적합한 도전성 재료를 포함 할 수있다. 제 2 전극 재료(217)는 Pt, AlCu, TiN, Au, Ti, Ta, TaN, W, WN, Cu 또는 이들의 조합을 포함할 수 있다. 특정 실시예에서, 제 2 전극 재료(217)는 약 150Å 내지 350Å의 범위 내의 두께 T3을 갖는다. 제 1 개구부(209)는 제 2 전극 물질(217)이 형성된 이후에 더 얕은 제 2 개구부(도시되지 않음)가 된다. 제 1 개구부(209) 내의 제 2 전극 재료(217)의 일부분은 제 1 유전체층(203)의 제 1 상면(203A) 아래에 있는 제 2 상면(217A)을 갖는다. 제 2 전극 재료(217)는 정합층일 수 있고, 1 내지 3의 범위에서 가장 얇은 부분에 대한 가장 두꺼운 부분의 두께 편차비가 유익한 정합성 효과를 갖는 것으로 밝혀졌다. 제 2 전극 재료(217) 형성 방법은 ALD, 스퍼터링 또는 PVD를 포함한다.
여전히 도 2c를 참조하면, 제 2 유전체층(219)은 제 2 개구부를 충진하는 제 2 전극 재료(217) 상부에 형성된다. 특정 실시예에서, 제 2 유전체층(219)은 실리콘 탄화물 또는 실리콘 질화물과 같은 실질적으로 무산소 유전체 재료를 포함한다. 제 2 유전체층(219)은 후속하여 형성되니 제 1 전극 구조물과 제 2 전극 구조물 사이의 도전성 경로를 보호할 수 있고, 가변 저항 메모리 구조물(200)에 대한 전기적 특성 안정성을 향상시킬 수 있다. 형성 공정은 화학적 기상 증착(CVD), 원자층 증착(ALD) 또는 플라즈마 인핸스드 CVD(PECVD)를 포함할 수 있다.
일부 실시예에 있어서, 가변 저항 메모리 구조물(200)은 제 1 유전체층 (203)의 제 1 상면(203A) 위의 레벨까지 제 2 유전체층(219) 상부에 형성된 희생층(231)을 포함한다. 희생층(231)은 산화물층, 또는 제 2 유전체층(219)에 비해 작은 에칭 또는 폴리싱 내성을 갖는 다른 적합한 재료를 포함한다. 유익하게는, 희생층(231)은 제 2 유전체층(219)에 의해 둘러싸인 제 2 개구부를 충전하고, 2c에 도시된 가변 저항 메모리 구조물(200) 사이의 지형적 차이를 감소시키고, 매끄러운 새로운 표면을 제공한다. 희생층(231)은 이하 폴리싱 공정에 의해 매끄럽게 평탄화된 제 2 유전체층(219)을 생성하는 능력을 향상시킨다.
도 1을 다시 참조하면, 방법(100)은 동작(107)으로 이어진다. 동작(107)에서는, 제 1 유전체층의 제 1 상면 위의 제 1 전극 재료, 가변 저항층, 제 2 전극 재료 및 제 2 유전체층을 제거하기 위해 적어도 하나의 폴리싱 공정이 수행된다.
도 2d1은 동작(107)을 수행한 이후의 특정 실시예에 대한 가변 저항 메모리 구조물(200)의 단면도이다. 적어도 하나의 화학 기계적 연마(chemical mechanical polishing; CMP) 공정이 희생층(231), 제 2 유전체층(219)의 일부분, 제 2 전극 재료(217)의 일부분, 가변 저항층(213)의 일부분, 및 제 1 전극 재료(211)의 일부분을 제거하기 위해 수행된다. 제 1 유전체층(203)의 제 1 상면(203A)이 노출된다. 저항성 랜덤 액세스 메모리(RRAM) 셀이 도전성 구조물(201)의 노출된 부분(201A) 상부에, 그리고 제 1 개구부(209)의 내부 측벽면(209B)을 따라 형성된다. 평탄화된 제 2 유전체층(219)이 제 1 개구부(209)의 상단부에 배치된다.
RRAM 셀은 제 1 전극 구조물(211E), 가변 저항층(213P) 및 제 2 전극 구조물(217E)을 포함한다. 금속 캡층(215P)이 가변 저항층(213P)과 제 2 전극 구조물(217E) 사이에 선택적으로 형성된다. 제 1 전극 구조물(211E)은 제 1 부분(211E1), 및 일체로 접속된 제 2 부분(211E2)을 갖는다. 제 1 부분(211E1)은 도전성 구조물(201)의 노출된 부분(201A) 상부에 있다. 제 2 부분(211E2)은 제 1 개구부(209)의 내부 측벽면(209B)을 따라 상향 연장한다. 가변 저항층(213P)은 제 1 전극 구조물(211E) 상부에 배치된다. 제 2 전극 구조물(217E)은 제 3 부분(217E3), 및 일체형으로 접속된 제 4 부분(217E4)을 갖는다. 제 3 부분(217E3)은 제 1 유전체층(203)의 제 1 상면(203A) 아래에 있는 제 2 상면(217A)을 갖는다. 제 4 부분(217E4)은 가변 저항층(213P)을 따라 상향 연장한다. 제 2 개구부(도시되지 않음)는 제 2 전극 구조물(217E)의 제 3 부분(217E3) 및 제 4 부분(217E4)에 의해 정의된다. 평탄화된 제 2 유전체층(219)이 제 2 개구부[또한, 제 1 개구부(209)의 상단부] 내에 배치된다. 가변 저항층(213P)의 가장자리 영역, 제 1 전극 구조물(211E)의 제 2 부분(211E2)의 가장자리 영역, 제 2 전극 구조물(217E)의 제 4 부분(217E4)의 가장자리 영역은 제 1 유전체층(203)의 제 1 상면(203A)과 실질적으로 동일 평면 상에 있다. RRAM 셀의 가장자리 영역은 제 1 유전체층(203)의 상면(203A) 밖으로 돌출되지 않는다.
본 단락은 도 2b에서 제 1 개구부(209)의 종횡비 D/W에 대한 이전 논의에 이어진다. 종횡비 D/W가 0.3보다 작으면, 제 1 개구부(209)는 제 2 유전체층(219)에 대해 너무 얕을 수 있다. 제 2 유전체층(219)은 하나 이상의 CMP 공정에 의해 완전히 제거될 수 있다. 평탄화된 제 2 유전체층(219)이 제 1 개구부(209)의 상단부에 남지 않을 수 있다. 제 2 전극 구조물(217E)의 제 3 부분(217E3) 및 제 4 부분(217E4)에 대한 보호가 없을 수 있다. 종횡비 D/W가 1보다 크면, 제 1 전극 재료(211), 가변 저항층(213), 제 2 전극 재료(217), 제 2 유전체층(219) 및 희생층을 포함하는 결합층이 제 1 개구부(201)의 상부 코너에서 돌출하는 경향이 있다. 가변 저항 메모리 구조물(200)에 대한 전기적 특성 안정성이 저하될 수 있다.
동작(107)을 수행한 이후의 일부 실시예에 대한 가변 저항 메모리 구조물(200)의 단면도인 도 2d2를 참조한다. 도 2d1에 도시된 RRAM 셀과 마찬가지로, 도 2d2에 도시된 RRAM 셀은 제 1 전극 구조물(211E), 가변 저항층(213P) 및 제 2 전극 구조물(217E)을 포함한다. 그러나, 추가의 에칭 공정이 제 2 부분(211E2) 및 제 4 부분(217E4)의 상면을 풀백(pull back)하기 위해 수행된다. 가변 저항층(213P)의 가장자리 영역은 제 1 전극 구조물(211E)의 가장자리 영역 및 제 2 전극 구조물(217E)의 가장자리 영역 밖으로 높이 H를 가지고 돌출한다. 특정 실시예에서, 높이 H는 가변 저항층(213P)의 두께 T2의 두배 이상이다. 가변 저항층(213P)의 돌출부에 대하여, 제 1 전극 구조물(211E) 및 제 2 전극 구조물(217E)은 서로 격리된다. RRAM 셀의 표면 상에 제 1 전극 구조물(211E) 또는 제 2 전극 구조물(217E)의 잔류 전도성 물질은 없다. 따라서, 가능한 누출 경로는 제거되고는 가변 저항 메모리 구조물(200)은 더 나은 전기적 특성 안정성을 가질 수 있다.
도 2d1 상부에 절연층(233)을 형성한 이후의 가변 저항 메모리 구조물(200)의 단면도인 도 2e를 참조한다. 다음의 논의는 도 2d2에 도시된 실시예에 동등하게 적용될 수 있다. 절연층(233)은 데이터 저장을 위한 여러 동작 동안에 제 1 전극 구조물(211E) 및 제 2 전극 구조물(217E)이 환경에 의해 방해되는 것을 보호할 수 있다. 특정 실시예에서, 절연층(233)은 실리콘 탄화물 또는 실리콘 질화물과 같은 실질적으로 무산소 유전체 재료를 포함한다. 일부 실시예에서, 절연층(233) 및 제 2 유전체층(219)은 동일한 유전체 재료이다.
도 1을 다시 참조하면, 방법(100)은 동작(108)으로 이어진다. 동작(10)에서는, 도전성 플러그가 형성되어 제 2 전극 재료에 접촉한다.
도 2f는 동작(108)을 수행한 이후의 가변 저항 메모리 구조물(200)의 단면도이다. 금속간 유전체(inter-metal dielectric; IMD)층(235)이 도 2e에 도시된 절연 층(233) 상부에 블랭킷 형성될 수 있다. IMD층(235)은 다중 유전체층을 포함할 수 있다. IMD층(223)은 실리콘 산화물, FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, TEOS(tetra-ethyl-ortho-silicate) 산화물, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), Black Diamond®(미국 캘리포니아 산타클라라에 소재한 Applied Materials), 비정질 불화 탄소(amorphous fluorinated carbon), 로우-k 유전체 재료, 또는 이들의 조합을 포함할 수 있다.
특정 실시예에 있어서, 듀얼 다마신 공정이 도전성 와이어(237A), 및 일체형으로 접속된 도전성 플러그(237B)를 형성하기 위해 IMD층(235)에서 수행된다. 도전성 플러그(237B)는 제 2 전극 구조물(217E)의 제 3 부분(217E3)에 접촉한다. 도전성 와이어(237A) 및 도전성 플러그(237B)의 도전성 재료는 구리, 구리 합금, 알루미늄 또는 텅스텐을 포함한다.
도 2f는 또한 데이터 저장을 위한 다양한 동작에서의 가변 저항 메모리 구조물(200)을 예시한다. "형성(forming)" 동작에서, "형성" 전압이 제 1 및 제 2 전극(211E 및 217E)에 각각 인가된다. "형성" 전압은 제 1 전극(211E) 및 제 2 전극(217E) 사이의 가변 저항층(213P) 내의 도전성 부분을 생성하기에 충분히 높다. 일례에서, 도전성 부분은 가변 저항층(213P)의 도전성 부분이 "온(on)" 또는 낮은 저항 상태를 나타내도록 도전성 부분을 제공하기 위해 하나 이상의 도전성 필라멘트(250)를 포함한다. 도전성 경로는 제 1 부분(211E1)과 제 3 부분(217E3) 사이의 가변 저항층의 도전성 부분 내의 결함(예를 들면, 산소) 베이컨시들의 정렬(lineup)과 관련될 수 있다. 일부 실시예에서, "형성" 전압은 한번만 인가된다. 도전성 경로가 형성되면, 전도성 경로는 가변 저항층(213P)의 도전성 부분에 현재 남아있을 것이다. 기타 동작(리셋 동작 및 셋 동작)이 더 작은 전압이나 상이한 전압을 사용하여 전도성 경로를 접속해제하거나 다시접속할 수 있다.
이롭게는, 제 1 유전체층(203), 제 2 유전체층(219) 및 절연층(233)은 하나 이상의 실질적으로 무산소 유전체 재료를 포함한다. 층들(203, 219 및 233)은 RRAM 셀을 둘러싼다. 층들(203, 219 및 233)은 가변 저항층(213P) 내의 도전성 경로(250)에 대한 결함(예를 들어, 산소) 베이컨시의 정렬이 인접한 층들로부터의 산소 원자에 의해 방해되는 것을 방지할 수 있다. 본 개세에서, RRAM 셀은 CMP 공정을 이용하여 동작(107)에서 정의된다. 본 개시는 플라즈마 건식 에칭 공정에 의해 형성된 RRAM 셀에 대한 가능한 플라즈마 손상을 제거한다. 가변 저항 메모리 구조물(200)에 대한 전기 특성 안정선 및 신뢰성이 본 개시의 여러 실시예들에 의해 향상된다.
본 개시의 일양상은 메모리 구조물을 설명한다. 메모리 구조물은 도전성 구조물 상부의 제 1 유전체층을 포함한다. 제 1 유전체층은 제 1 상면을 갖는다. 제 1 개구부는 제 1 유전체층 내에 있고, 도전성 구조물의 부분을 노출시킨다. 제 1 개구부는 내부 측벽면을 갖는다. 제 1 전극은 제 1 부분 및 일체형으로 접속된 제 2 부분을 갖는다. 제 1 부분은 도전성 구조물의 노출된 영역 상부에 있다. 제 2 부분은 제 1 개구부의 내부 측벽면을 따라 상향 연장한다. 가변 저항층은 제 1 전극의 제 1 부분 및 제 2 부분 상부에 배치된다. 제 2 전극은 가변 저항층 상부에 있다. 제 2 전극은 제 3 부분 일체형으로 접속된 제 4 부분을 갖는다. 제 3 부분은 제 1 유전체층의 제 1 상면 아래에 있는 제 2 상면을 갖는다. 제 4 부분은 가변 저항층을 따라 상향 연장한다. 제 2 개구부는 제 2 전극의 제 3 부분 및 제 4 부분에 의해 정의된다. 제 2 유전체층의 적어도 일부는 제 2 개구부 내에 배치된다.
본 개시의 추가의 양상은 메모리 구조물을 설명한다. 메모리 구조물은 내부 측벽면을 구비한 개구부 및 상면을 갖는 제 1 유전체층을 포함한다. 제 2 유전체층의 적어도 일부는 개구부의 상단부에 배치된다. 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀이 개구부의 내부 측벽면과 제 2 유전체층 사이에 배치된다. RRAM 셀은 제 1 전극, 가변 저항층 및 제 2 전극을 포함한다. 제 1 전극은 개구부의 하단부에 배치되고, 개구부의 내부 측벽면을 따라 상향 연장한다. 가변 저항층은 제 1 전극 상부에 배치된다. 제 2 전극은 가변 저항층 상부에 배치되어 제 2 유전체층의 적어도 일부에 접촉한다. RRAM 셀의 가장자리 영역은 제 1 유전체층의 상면 밖으로 돌출되지 않는다.
본 개시는 또한 가변 저항 메모리 구조물을 형성하는 방법의 양상을 설명한다. 방법은 도전성 구조물 상부에 형성된 제 1 유전체층을 포함한다. 제 1 유전체층은 상면을 갖는다. 개구부는 제 1 유전체층 내에서 에칭되고, 도전성 구조물의 부분을 노출시킨다. 개구부는 내부 측벽면을 갖는다. 제 1 전극 재료는 도전성 구조물의 노출된 부분에, 개구부의 내부 측벽면을 따라, 그리고 제 1 유전체층의 상면 상부에 형성된다. 가변 저항층은 제 1 전극 재료 상부에 형성된다. 제 2 전극 재료는 가변 저항층 상부에 형성된다. 제 2 전극 재료는 개구부 내에 일부분을 갖는다. 그 일부분은 제 1 유전체층의 제 1 상면 아래에 있는 제 2 상면을 갖는다. 제 2 유전체층은 제 2 전극 재료 상부에 형성된다. 제 1 유전체층의 제 1 상면 위의 제 1 전극 재료, 가변 저항층, 제 2 전극 재료 및 제 2 유전체층을 제거하기 위해 적어도 하나의 폴리싱 공정이 수행된다.
실시예들 및 그 이점이 상세하게 설명되었지만, 다양한 변경, 대체 및 수정이 첨부된 청구범위에 의해 규정되는 바와 같은 본 발명의 사상 및 범주로부터 벗어남 없이 여기서 이루어질 수 있다는 것을 이해하여야 한다. 당업자는 본 개시로부터, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는, 공정, 머신, 제조, 및 물질의 구성, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다는 것을 쉽게 인지할 것이다. 따라서, 첨부된 청구범위는 그러한 공정, 머신, 제조, 및 물질의 구성, 수단, 방법, 또는 단계 등의 범주 내에 포함하도록 의도된다.

Claims (10)

  1. 메모리 구조물에 있어서,
    도전성 구조물;
    상기 도전성 구조물 상부에 있고, 제 1 상면을 갖는 제 1 유전체층;
    상기 제 1 유전체층 내에 있고, 상기 도전성 구조물의 부분(area)로 연장하며, 내부 측벽면을 갖는 제 1 개구부;
    제 1 부분(portion) 및 일체형으로 접속된 제 2 부분을 갖는 제 1 전극 구조물로서, 상기 제 1 부분은 상기 도전성 구조물의 노출된 부분 상부에 있고, 제 2 부분은 상기 제 1 개구부의 내부 측벽면을 따라 상향 연장하는 것인, 상기 제 1 전극 구조물;
    상기 제 1 전극 구조물 상부에 배치된 가변 저항층;
    상기 가변 저항층 상부에 있고, 제 3 부분 및 일체형으로 접속된 제 4 부분을 갖는 제 2 전극 구조물로서, 상기 제 3 부분은 상기 제 1 유전체층의 제 1 상면 아래의 제 2 상면을 갖고, 상기 제 4 부분은 상기 가변 저항층을 따라 상향 연장하는 것인, 상기 제 2 전극 구조물;
    상기 제 2 전극 구조물의 제 3 부분 및 제 4 부분에 의해 정의되는 제 2 개구부; 및
    상기 제 2 개구부 내에 배치된 제 2 유전체층의 적어도 일부
    를 포함하는 메모리 구조물.
  2. 제 1 항에 있어서,
    상기 제 2 유전체층을 관통하여 상기 제 2 전극 구조물의 제 3 부분에 접촉하는 도전성 플러그를 더 포함하는 메모리 구조물.
  3. 제 1 항에 있어서,
    상기 가변 저항층의 가장자리 영역은 상기 제 1 전극 구조물의 제 2 부분의 가장자리 영역과 상기 제 2 전극 구조물의 제 4 부분의 가장자리 영역 밖으로 돌출되는 것인 메모리 구조물.
  4. 제 1 항에 있어서,
    상기 가변 저항층 상부와 상기 제 2 전극 구조물 하부에 있는 금속 캡층을 더 포함하는 메모리 구조물.
  5. 제 1 항에 있어서,
    상기 가변 저항층은 하이-k 유전체 재료, 이원계 금속 산화물 또는 전이 금속 산화물을 포함하는 것인 메모리 구조물.
  6. 제 1 항에 있어서,
    상기 가변 저항층은 상기 제 1 전극 구조물의 제 1 부분과 상기 제 2 전극 구조물의 제 3 부분 사이에 적어도 하나의 도전성 경로를 형성하도록 선택적으로 구성되는 것인 메모리 구조물.
  7. 제 1 항에 있어서,
    상기 가변 저항층의 가장자리 영역, 상기 제 1 전극 구조물의 제 2 부분의 가장자리 영역, 및 상기 제 2 전극 구조물의 제 4 부분의 가장자리 영역은 상기 제 1 유전체층의 제 1 상면과 동일 평면 상에 있는 것인 메모리 구조물.
  8. 제 1 항에 있어서,
    상기 제 1 유전체층 및 제 2 유전체층은 무산소(oxygen-free) 유전체층인 것인 메모리 구조물.
  9. 메모리 구조물에 있어서,
    내부 측벽면을 구비한 개구부 및 상면을 갖는 제 1 유전체층;
    상기 개구부의 상단부에 배치된 제 2 유전체층의 적어도 일부; 및
    상기 개구부의 내부 측벽면과 상기 제 2 유전체층 사이에 배치된 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀
    을 포함하고,
    상기 RRAM 셀은,
    상기 개구부의 하단부에 배치되어 상기 개구부의 내부 측벽면을 따라 상향 연장하는 제 1 전극 구조물,
    상기 제 1 전극 구조물의 상부에 배치된 가변 저항층, 및
    상기 가변 저항층 상부에 배치되어 상기 제 2 유전체층의 적어도 일부와 접촉하는 제 2 전극 구조물
    을 포함하고,
    상기 RRAM 셀의 가장자리 영역은 상기 제 1 유전체층의 상면 밖으로 돌출되지 않는 것인 메모리 구조물.
  10. 가변 저항 메모리 구조물을 형성하는 방법에 있어서,
    제 1 상면을 갖는 제 1 유전체층을 도전성 구조물 상부에 형성하는 단계;
    상기 제 1 유전체층 내에서 내부 측벽면을 갖는 개구부를 에칭함으로써 상기 도전성 구조물의 부분을 노출시키는 단계;
    상기 도전성 구조물의 노출된 부분 상부에, 상기 개구부의 내부 측벽면을 따라, 그리고 상기 제 1 유전체층의 제 1 상면 상부에 제 1 전극 재료를 형성하는 단계;
    상기 제 1 전극 재료 상부에 가변 저항층을 형성하는 단계;
    상기 개구부 내의 일부분을 갖는 제 2 전극 재료를 상기 가변 저항층 상부에 형성하는 단계로서, 상기 일부분은 상기 제 1 유전체층의 제 1 상면 아래에 있는 제 2 상면을 갖는 것인, 상기 제 2 전극 재료를 형성하는 단계;
    상기 제 2 전극 재료 상부에 제 2 유전체층을 형성하는 단계; 및
    상기 제 1 유전체층의 제 1 상면 위의 상기 제 1 전극 재료, 상기 가변 저항층, 상기 제 2 전극 재료 및 상기 제 2 유전체층을 제거하기 위해 적어도 하나의 폴리싱 공정을 수행하는 단계
    를 포함하는 가변 저항 메모리 구조물 형성 방법.
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