KR20150023768A - 반도체 층을 제조하는 방법 - Google Patents
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Abstract
본 발명은, (i) 중합체성 반도체, 비-중합체성 반도체, 제 1 방향족 용매 및 제 2 방향족 용매(이때, 상기 제 2 방향족 용매는 상기 제 1 방향족 용매의 비점보다 적어도 15℃ 더 높은 비점을 갖는다)를 포함하는 용액으로부터 유기 전자 장치의 반도체 층을 침착시키는 단계; 및 (ⅱ) 상기 침착된 층을 가열하여 상기 용매를 증발시키는 단계를 포함하는, 유기 전자 장치의 반도체 층을 제조하는 방법을 제공한다. 제 1 방향족 용매는 일반식(I)을 가지되, 이때 R1은 C1 -6 알킬 및 OC1 -6 알킬중에서 선택되며; R2 및 R3은 각각 독립적으로 H 및 C1 -6 알킬중에서 선택된다.
Description
본 발명은 유기 전자 장치의 반도체 층을 제조하는 방법 및 특히 이러한 방법에 의해 제조된 반도체 층을 포함하는 박막 트랜지스터를 제조하는 방법에 관한 것이다. 또한, 본 발명은 반도체 층을 제조하기 위한 블렌드 및 본 발명의 방법에 의해 제조된 반도체 층을 포함하는 유기 전자 장치에 관한 것이다.
트랜지스터는 그들의 반도체 층, 및 많은 경우에는, 다른 층들이 용액으로부터 침착되는 공정에 의해 형성될 수 있다. 생성되는 트랜지스터는 소위 박막 트랜지스터라 지칭된다. 유기 반도체가 반도체 층내에 사용되는 경우, 이러한 장치는 보통 유기 박막 트랜지스터(organic thin film transistor)(OTFT)로서 기술된다.
OTFT에 대한 다양한 배열이 공지되어 있다. 이러한 장치중 하나인 절연된 게이트-전계 효과 트랜지스터(insulated gate-field effect transistor)는 채널 영역에서 반도체 층이 개재되어 있는 소스 및 드레인 전극, 상기 반도체 층상에 배치된 게이트 전극 및 채널 영역에서 상기 게이트 전극과 상기 반도체 사이에 배치된 절연 물질의 층을 포함한다.
채널의 전도도는 게이트에서 전압을 인가함으로써 변경시킬 수 있다. 이러한 방식에서, 트랜지스터는 인가된 게이트 전압을 이용하여 개폐시킬 수 있다. 소정의 전압을 달성할 수 있는 드레인 전류는 트랜지스터의 활성 영역, 즉 소스와 드레인 전극 사이의 채널 영역내의 유기 반도체내의 전하 캐리어(charge carrier)의 이동도(mobility)에 좌우된다. 따라서, 낮은 사용 전압으로 높은 드레인 전류를 달성하기 위하여, 유기 박막 트랜지스터는 채널 영역에서 높은 이동성 전하 캐리어를 갖는 유기 반도체 층을 소유해야만 한다.
소분자 유기 반도체를 함유하는 고이동도 OTFT(high mobility OTFT)가 보고되어 있으며, 높은 이동도는, 적어도 부분적으로는, 반도체의 높은 결정성 특성에 기인하고 있다. 특히, 높은 이동도는 유기 반도체가 열 증발에 의해 침착된 단결정 OTFT에서 보고되었다[참고: 예를 들면, Podzorov et al, Appl. Phys. Lett., 2003, 83(17), 3504-35 3506].
그러나, 불행하게도, 소분자 반도체의 용액 처리된 막으로부터 반복가능한 결과를 수득한다는 것이 어려울 수 있으며, 이는 그들의 빈약한 막 형성 특성에 기인하는 것으로 생각된다. 기판으로부터의 재료 망상조직 및 기판에 대한 접착성, 막 조도 및 막 두께 변화와 관련된 문제는 OTFT에서 소분자 반도체의 성능을 제한할 수 있다. 축적층(accumulation layer)이 반도체 층의 최상층 표면에서 형성될 때 막 조도는 게이트 유기 박막 트랜지스터에 대한 추가적인 문제일 수 있다.
이러한 문제를 극복하기 위하여, 소분자 반도체 및 중합체, 특히 중합체성 반도체들의 블렌드의 용도가 개발되어 왔다. 이러한 블렌드를 사용하게된 동기는 주로 소분자 반도체의 빈약한 막 형성 특성을 극복하기 위한 것이다. 이러한 블렌드는 중합체의 막 형성 특성으로 인하여 우수한 막 형성 특성을 나타낸다. 소분자 반도체 및 중합체성 반도체 블렌드들의 많은 실례들을 문헌에서 확인할 수 있다.
소분자 반도체 및 중합체성 반도체의 블렌드는, 예를 들면, 스핀 코팅 또는 잉크젯 프린팅에 의해 용액 가공하여 반도체 층을 형성시킬 수 있다. 일반적으로, 이러한 공정은 반도체를 용매중에 용해시키는 단계, 생성되는 용액을 기판상에 스핀 코팅 또는 잉크젯 프린팅하는 단계 및 이어서 생성되는 습윤 필름을 건조하는 단계를 포함한다. 건조 단계 도중에, 용매가 증발하여 소분자 반도체의 결정을 포함하는 중합체 반도체의 매트릭스를 포함하는 반도체 층을 수득한다.
일반적으로는, 방향족 또는 치환된 방향족 용매를 사용하여 반도체를 용해시킨다. 가장 일반적으로는 o-크실렌이 사용된다. 이러한 용매를 선택하는 주된 요인은 그것이 소분자 반도체 및 중합체성 반도체 모두를 용해시키며 그것이 신속하게 증발하여 반도체 층을 형성한다는 사실이다.
그러나, GB2482974 호는 C1-4 알콕시벤젠 및 C1-4 알킬 치환된 C1-4 알콕시벤젠중에서 선택된 용매가 o-크실렌 대신에 사용되는 OTFT의 제조 방법을 개시하고 있다. 예시된 특정의 용매는 o-크실렌, 테트랄린, 3,4-디메틸애니솔, 애니솔 및 메시틸렌이다. GB2482974 호는 애니솔을 사용함으로써 달성된 이동도가 다른 용매에 비해 더 크며 그 결과로서 장치 성능이 개선된다고 교시하고 있다. 개선된 장치 성능은 이러한 용매가 사용될 때 접촉 저항에 있어서의 감소로 인하여 짧은 채널 길이에서 실현된다.
소분자 및 중합체성 반도체 블렌드와 관련된 대부분의 종래 기술은 전계 효과 이동도(field effect mobility)를 최적화하기 위하여 특정의 반도체 및 블렌드중에서의 그들의 비율을 선택하는데 초점이 맞추어져 있다.
제 1 양태에서, 본 발명은,
(i) 중합체성 반도체, 비-중합체성 반도체, 제 1 방향족 용매 및 제 2 방향족 용매(이때, 상기 제 2 방향족 용매는 상기 제 1 방향족 용매의 비점보다 적어도 15℃ 더 높은 비점을 갖는다)를 포함하는 용액으로부터 유기 전자 장치의 반도체 층을 침착시키는 단계; 및
(ⅱ) 상기 침착된 층을 가열하여 상기 용매를 증발시키는 단계
를 포함하는, 유기 전자 장치의 반도체 층을 제조하는 방법을 제공한다.
다른 양태에서, 본 발명은, 기판, 전극들 사이에 위치된 채널 영역을 갖는 소스 및 드레인 전극, 상기 채널 영역을 가로질러 연장되고 상기 소스 및 드레인 전극과 전기 접촉하는 반도체 층(여기서, 상기 반도체 층은 상술된 바와 같은 방법에 의해 침착된다), 게이트 전극, 및 상기 게이트 전극과 상기 반도체 층사이의 절연층을 포함하는 유기 박막 트랜지스터를 제조하는 방법을 제공한다.
또 다른 양태에서, 본 발명은 상술된 바와 같은 방법에 의해 수득할 수 있는 유기 전자 장치, 예를 들면 박막 트랜지스터를 제공한다.
또 다른 양태에서, 본 발명은,
(i) 기판;
(ⅱ) 상기 기판상에 침착되고, 전극들 사이에 위치된 채널 영역을 가지되, 이때 각각의 전극의 적어도 하나의 표면의 적어도 일부분이 표면-개질 화합물로 코팅된, 소스 및 드레인 전극;
(ⅲ) 상기 소스 및 드레인 전극의 적어도 일부분상에 및 상기 채널 영역내에 침착된, 중합체성 반도체 및 비-중합체성 반도체를 포함하는 반도체 층(이때, 상기 비-중합체성 반도체는 표면 개질 화합물이 존재하는 상기 전극들의 표면에 평행한 방향으로 상기 반도체 층내에 균일하게 분포된다);
(ⅳ) 상기 반도체 층상에 침착된 절연층; 및
(v) 상기 절연층상에 침착된 게이트 전극
을 포함하는 유기 전자 장치, 예를 들면 상부 게이트 박막 트랜지스터(top gate thin film transistor)를 제공한다.
또 다른 양태에서, 본 발명은,
(i) 기판;
(ⅱ) 상기 기판상에 침착된 게이트 전극;
(ⅲ) 상기 게이트 전극상에 침착된 절연층;
(ⅳ) 상기 절연층상에 침착되고, 전극들 사이에 위치된 채널 영역을 가지되, 이때 각각의 전극의 적어도 하나의 표면의 적어도 일부분은 표면-개질 화합물로 코팅된, 소스 및 드레인 전극; 및
(v) 상기 소스 및 드레인 전극의 적어도 일부분상에 및 상기 채널 영역내에 침착된, 중합체성 반도체 및 비-중합체성 반도체를 포함하는 반도체 층(이때, 상기 비-중합체성 반도체는 표면 개질 화합물이 존재하는 상기 전극들의 표면에 평행한 방향으로 상기 반도체 층내에 균일하게 분포된다)
을 포함하는 유기 전자 장치, 예를 들면 하부 게이트 박막 트랜지스터(bottom gate thin film transistor)를 제공한다.
또 다른 양태에서, 본 발명은,
(i) 중합체성 반도체;
(ⅱ) 비-중합체성 반도체;
(ⅲ) 제 1 방향족 용매; 및
(ⅳ) 제 2 방향족 용매(이때, 상기 제 2 방향족 용매는 상기 제 1 방향족 용매의 비점보다 적어도 15℃ 더 높은 비점을 갖는다)
를 포함하는, 유기 전자 장치의 반도체 층을 제조하기 위한 블렌드를 제공한다.
도 1은 일반적인 상부 게이트 박막 트랜지스터의 개략도이고;
도 2는 일반적인 하부 게이트 박막 트랜지스터의 개략도이고;
도 3a는 반도체 층내의 비-중합체성 반도체의 분포를 나타내는, 통상적인 방법에 따라 제조된 상부 게이트 박막 트랜지스터의 개략도이고;
도 3b는 반도체 층내의 비-중합체성 반도체의 분포를 나타내는, 본 발명의 방법에 따라 제조된 상부 게이트 박막 트랜지스터의 개략도이고;
도 4a는 o-크실렌을 사용하는 통상적인 방법에 따라 제조된 반도체 층의 원자력현미경(atomic force microscopy)(AFM) 이미지(높이 데이터)의 2D 및 3D 플롯을 나타내고;
도 4b는 o-크실렌 및 2-메틸애니솔을 사용하는 본 발명의 방법에 따라 제조된 반도체 층의 AFM 이미지(높이 데이터)의 2D 및 3D 플롯을 나타내고;
도 4c는 o-크실렌 및 1,3-디메톡시벤젠을 사용하는 본 발명의 방법에 따라 제조된 반도체 층의 AFM 이미지(높이 데이터)의 2D 및 3D 플롯을 나타내고;
도 4d는 o-크실렌 및 에틸벤조에이트를 사용하는 본 발명의 방법에 따라 제조된 반도체 층의 AFM 이미지(높이 데이터)의 2D 및 3D 플롯을 나타내며;
도 5는 통상적인 방법에 의해 제조된 반도체 층 및 본 발명의 방법에 의해 제조된 반도체 층을 가진 상부 게이트, 하부 접촉식 박막 트랜지스터에 대해 수득된 포화 이동도(saturation mobility)(㎠Ns)의 플롯을 나타낸다.
도 2는 일반적인 하부 게이트 박막 트랜지스터의 개략도이고;
도 3a는 반도체 층내의 비-중합체성 반도체의 분포를 나타내는, 통상적인 방법에 따라 제조된 상부 게이트 박막 트랜지스터의 개략도이고;
도 3b는 반도체 층내의 비-중합체성 반도체의 분포를 나타내는, 본 발명의 방법에 따라 제조된 상부 게이트 박막 트랜지스터의 개략도이고;
도 4a는 o-크실렌을 사용하는 통상적인 방법에 따라 제조된 반도체 층의 원자력현미경(atomic force microscopy)(AFM) 이미지(높이 데이터)의 2D 및 3D 플롯을 나타내고;
도 4b는 o-크실렌 및 2-메틸애니솔을 사용하는 본 발명의 방법에 따라 제조된 반도체 층의 AFM 이미지(높이 데이터)의 2D 및 3D 플롯을 나타내고;
도 4c는 o-크실렌 및 1,3-디메톡시벤젠을 사용하는 본 발명의 방법에 따라 제조된 반도체 층의 AFM 이미지(높이 데이터)의 2D 및 3D 플롯을 나타내고;
도 4d는 o-크실렌 및 에틸벤조에이트를 사용하는 본 발명의 방법에 따라 제조된 반도체 층의 AFM 이미지(높이 데이터)의 2D 및 3D 플롯을 나타내며;
도 5는 통상적인 방법에 의해 제조된 반도체 층 및 본 발명의 방법에 의해 제조된 반도체 층을 가진 상부 게이트, 하부 접촉식 박막 트랜지스터에 대해 수득된 포화 이동도(saturation mobility)(㎠Ns)의 플롯을 나타낸다.
본원에서 사용되는 바와 같이, "반도체(semiconductor)"란 용어는 거기에 인가된 전압에 의존하여 전기 도체로서 또는 절연체로서 작용할 수 있는 화합물을 지칭한다. "반도체 층(semiconducting layer)"이란 용어는 반도체성인 재료의 연속성 막을 지칭한다. 본 발명에서 형성되는 반도체 층은 중합체성 및 비-중합체성 반도체의 혼합물 또는 블렌드를 포함한다. 바람직하게는, 중합체성 반도체는 비-중합체성 반도체가 분산되어 있는 매트릭스를 형성한다.
본원에서 사용되는 바와 같이, "중합체성 반도체(polymeric semiconductor)"란 용어는 반도체인 반복 단위를 포함하는 중합체성 화합물을 지칭한다. 중합체는 일반적으로 1 보다 큰 다분산성(polydispersity)을 갖는다.
본원에서 사용되는 바와 같이, "비-중합체성 반도체(non-polymeric semiconductor)"란 용어는 반도체인 소분자 화합물을 지칭한다. 이러한 용어는 1의 다분산성을 갖는 덴드리머성 및 올리고머성 화합물(예를 들면 이량체, 삼량체, 사량체 및 오량체)을 포함한다. 바람직한 비-중합체성 반도체는 결정성이다.
본원에서 사용되는 바와 같이, "수평 분포(lateral distribution)"란 용어는 소스 및 드레인 전극들 사이의 채널의 전체 길이 뿐만 아니라 소스 및 드레인 전극들 상으로, 상기 전극들의 표면에 평행한 방향으로 실질적으로 연장하는, 중합체성 반도체 결정의 분포를 지칭한다.
본원에서 사용되는 바와 같이, "방향족 용매(aromatic solvent)"란 용어는 4n+2 pi 전자(여기서, n은 음이 아닌 정수이다)를 가진 평면 고리(planar ring)를 포함하는 하나 이상의 화합물을 포함하는 용매를 지칭한다.
본원에서 사용되는 바와 같이, "비점(boiling point)"이란 용어는 1 기압의 압력에서 비등이 일어나는 온도를 지칭한다.
본원에서 사용되는 바와 같이, "알킬(alkyl)"이란 용어는 포화된 직쇄, 분지쇄 또는 환상 기를 지칭한다. 알킬기는 치환되거나 비치환될 수 있다.
본원에서 사용되는 바와 같이, "알케닐(alkenyl)"이란 용어는 불포화된 직쇄, 분지쇄 또는 환상 기를 지칭한다. 알케닐기는 치환되거나 비치환될 수 있다.
본원에서 사용되는 바와 같이, "알콕시(alkoxy)"란 용어는 O-알킬기를 지칭하며, 이때 알킬은 상기에서 정의된 바와 같다.
본원에서 사용되는 바와 같이, "아미노(amino)"란 용어는 1차(즉, NH2), 2차(NHR) 및 3차 아미노기(NR2)(여기서, R은 상기에서 정의된 바와 같은 알킬이다)를 지칭한다.
본원에서 사용되는 바와 같이, "아미도(amido)"란 용어는 일반식 -NHCOR 및 -NRCOR(여기서, 각각의 R은 같거나 다를 수 있으며, 상기에서 정의된 바와 같은 알킬이다)의 기를 지칭한다.
본원에서 사용되는 바와 같이, "실릴(silyl)"이란 용어는 일반식 -A-SiR'R"R"'(여기서, A는 임의적으로 존재하며, C1-8 알킬렌, C1-8 알케닐렌 또는 C1-8 알키닐렌중에서 선택되는 포화되거나 불포화된 기이며, R', R" 및 R"'은 각각 H 또는 상기에서 정의된 바와 같은 알킬이다)의 기를 지칭한다.
본원에서 사용되는 바와 같이, "스태닐(stannyl)"이란 용어는 일반식 -Sn(R')r(여기서, r은 1, 2 또는 3이며, R'는 H 또는 상기에서 정의된 바와 같은 알킬이다)의 기를 지칭한다.
본원에서 사용되는 바와 같이, "할로겐(halogen)"이란 용어는 F, Cl, Br 및 I 로 이루어진 군중에서 선택되는 원자를 포함한다.
본원에서 사용되는 바와 같이, "아릴(aryl)"이란 용어는 단일 고리 또는 다중 고리 화합물을 포함하며, 이때 다중 고리 화합물은 별개의 고리 또는 융합된 고리를 함유한다. 본원에서 사용되는 바와 같이, "헤테로아릴(heteroaryl)"이란 용어는 N, O 및 S 중에서 선택되는 헤테로원자를 포함하는 아릴기를 지칭한다. 아릴기의 일례는 페닐, 즉 C6H5이다. 페닐기는 치환되거나 비치환될 수 있다. 헤테로아릴기의 일례는 티오펜, 즉 C4H4S이다. 이것은 치환되거나 비치환될 수 있다. 추가적인 예는 하기의 구조를 갖는 벤조티오펜이다. 이것도 또한 치환되거나 비치환될 수 있다.
본 발명의 바람직한 양태에서, 거의 모든 용매(예를 들면 모든 용매)는 가열 단계에서 증발된다. 이는 중합체성 반도체 및 비-중합체성 반도체를 포함하는 반도체 층을 생산한다. 바람직하게는, 거의 모든 용매(예를 들면 모든 용매)는 침착 단계에서 증발되지 않는다. 침착 및 가열 도중에 용매의 증발을 제어하면 유리하게는 반도체 층내의 비-중합체성 반도체의 개선된 수평 분포를 제공한다. 가열 도중의 용매 증발은, 예를 들면, 미량천칭(microbalance)을 이용하여 가열 전 및 가열 후에 반도체 층(또는 막)의 중량을 측정함으로써 측정될 수 있다. 침착 도중의 용매 손실은 존재하는 용매의 알고 있는 양 및 가열 도중에 손실된 양으로부터 추정될 수 있다.
반도체 층의 침착은 비-중합체성 반도체 및 중합체성 반도체를 포함하는 용액으로부터 실시된다. 특정의 통상적인 용액-기반 처리 방법이 이용될 수 있다. 용액-기반 처리 방법의 대표적인 예로는 스핀 코팅, 딥 코팅, 슬롯 다이 코팅, 닥터 블레이드 코팅 및 잉크-젯 프린팅을 포함한다. 그러나, 본 발명의 바람직한 방법에서, 침착은 스핀 코팅으로 실시한다. 스핀 코팅 속도, 가속도 및 시간과 같은 반도체 막을 스핀 코팅하는데 사용되는 파라미터는 반도체 층을 위한 표적 두께(target thickness)에 기초하여 선택된다. 전형적인 표적 두께는 20 내지 60 nm 범위이다. 스핀 코팅은 바람직하게는 단상 스핀으로 실시된다. 스핀 속도는 바람직하게는 300 내지 1000 rpm, 보다 바람직하게는 400 내지 900 rpm, 보다 더 바람직하게는 500 내지 750 rpm이다. 스핀 시간은 바람직하게는 5 내지 180초, 보다 바람직하게는 10 내지 60초, 보다 더 바람직하게는 20 내지 40초이다. 정지 상태에서의 가속 시간은 바람직하게는 3초 미만, 보다 바람직하게는 2초 미만, 보다 더 바람직하게는 1초 미만이다. 특정의 통상적인 스핀 코팅 장치가 사용될 수 있다. 이러한 장치는 통상적인 방식으로 사용된다.
침착된 반도체 층의 가열은 바람직하게는 핫 플레이트상에서 실시된다. 가열 단계는 반도체 층을 침착시키는데 사용된 용액중에 존재하는 용매의 증발을 야기한다. 가열 단계에서의 핫 플레이트의 온도는 바람직하게는 75 내지 250℃, 보다 바람직하게는 80 내지 150℃, 보다 더 바람직하게는 90 내지 120℃이다. 가열 시간은 바람직하게는 15 내지 180초, 보다 바람직하게는 30 내지 120초, 보다 더 바람직하게는 45 내지 90초이다. 특정의 통상적인 가열 장치, 예를 들면 핫 플레이트가 사용될 수 있다. 이러한 장치는 통상적인 방식으로 사용된다.
바람직하게는, 가열은 침착후 즉시, 즉 특정의 중간 단계(intervening step)없이 실시된다. 아래에서 보다 상세하게 설명되는 바와 같이, 침착 단계 도중의 용매의 증발이 억제되며, 반도체 층의 요구되는 습윤 막 두께(required wet film thickness)가 특정의 용매 손실없이 달성된다. 가열 단계, 특히 신속한 가열 단계가 수반되었을 때, 이는 반도체 층이 형성되는 중합체성 반도체의 매트릭스내에서 비-중합체성 반도체의 균일한 수평 분포를 가질 수 있도록 해 준다.
침착 단계 도중에 용매의 증발을 억제하는 것은 적어도 2 가지 용매의 혼합물을 사용하여 침착시에 사용되는 용액 또는 블렌드를 형성함으로써 달성된다. 용액 또는 블렌드는, 예를 들면, 2 가지, 3 가지 또는 4 가지 이상의 용매를 포함할 수 있다. 그러나, 바람직하게는, 용액 또는 블렌드는 단지 2 가지의 용매만을 포함한다.
침착용 용액 또는 블렌드중에 존재하는 용매는 방향족 용매이다. 적합한 방향족 용매는 광범위한 공급업자들로 부터 상업적으로 입수할 수 있다. 전형적으로는 무수물 등급의 용매가 선택된다. 이러한 용매는 일반적으로 중합체성 및 비-중합체성 반도체 모두의 용액을 형성할 수 있다.
제 1 방향족 용매는 바람직하게는 165℃ 미만의 비점을 갖는다. 보다 바람직하게는, 제 1 방향족 용매는 120 내지 165℃, 보다 더 바람직하게는 130 내지 155℃, 보다 더 바람직하게는 140 내지 150℃의 비점을 갖는다.
바람직하게는, 제 1 방향족 용매는 C1-6 알킬 벤젠이다. 임의적으로, C1-6 알킬 벤젠은 더 치환된다. 추가적인 치환체의 대표적인 실례로는 C1-6 알킬, OC1-6 알킬 및 C(O)OC1-6 알킬, 바람직하게는 C1-6 알킬을 포함한다. 디-C1-6 알킬 치환된 벤젠이 바람직한 제 1 방향족 용매이다.
바람직하게는, 제 1 방향족 용매는 하기 일반식(I)을 갖는다:
상기 식에서,
R1은 C1-6 알킬 및 OC1-6 알킬, 바람직하게는 C1-6 알킬중에서 선택되며;
R2 및 R3은 각각 독립적으로 H 및 C1-6 알킬중에서 선택된다.
일반식(I)의 바람직한 용매에서, R1은 C1-6 알킬이다. 추가의 바람직한 용매에서, R2는 H 이다. 또 다른 추가의 바람직한 용매에서, R3은 C1-6 알킬, 바람직하게는 메틸이다. 보다 더 바람직하게는, R1은 C1-6 알킬, 바람직하게는 메틸이고, R2는 H 이며, R3은 C1-6 알킬이다.
일반식(I)의 다른 바람직한 용매에서, R1은 OC1-6 알킬이다. 추가의 바람직한 용매에서, R2는 H 이다. 또 다른 추가의 바람직한 용매에서, R3은 H 이다. 보다 더 바람직하게는, R1은 OC1 -6 알킬, 바람직하게는 메틸이고, R2는 H 이며, R3은 H 이다.
제 1 방향족 용매가 이치환된 경우, 치환체는 [1,2], [1,3] 또는 [1,4] 치환 패턴으로 존재할 수 있다. 그러나, 바람직하게는, 치환체는 [1,2] 또는 오르토(o-) 패턴으로 존재한다. 제 1 방향족 용매가 삼치환된 경우, 치환체는 바람직하게는 [1,3,5] 치환 패턴으로 존재한다.
바람직하게는, 제 1 방향족 용매는 톨루엔, o-크실렌, m-크실렌, p-크실렌, 애니솔(또는 메톡시벤젠) 및 메시틸렌으로 이루어진 군중에서 선택된다. 이들 용매는 하기 표에 나타나 있는 바와 같은 비점을 갖는다. 특히 바람직하게는, 제 1 방향족 용매는 o-크실렌, m-크실렌 또는 p-크실렌중에서 선택된다. 보다 더 바람직하게는, 제 1 방향족 용매는 o-크실렌이다.
본 발명의 방법에서, 제 2 방향족 용매는 제 1 방향족 용매의 비점보다 바람직하게는 적어도 20℃, 보다 바람직하게는 적어도 25℃, 보다 더 바람직하게는 적어도 30℃ 이상 높은 비점을 갖는다. 제 2 방향족 용매는 바람직하게는 145℃, 보다 바람직하게는 165℃, 보다 더 바람직하게는 180℃ 이상의 비점을 갖는다. 제 2 방향족 용매는 바람직하게는 165 내지 300℃, 보다 바람직하게는 170 내지 250℃, 보다 더 바람직하게는 190 내지 220℃의 비점을 갖는다.
바람직하게는, 제 2 방향족 용매는 하기 일반식(Ⅱa) 또는 (Ⅱb)을 갖는다:
상기 식에서,
R4는 OC1-6 알킬 또는 C(O)OC1-6 알킬중에서 선택되고;
R5 및 R6은 각각 독립적으로 H, C1-6 알킬, OC1-6 알킬 또는 C(O)OC1-6 알킬중에서 선택되며;
n은 1, 2 또는 3이다.
바람직하게는, 제 2 방향족 용매는 일반식(Ⅱa)를 갖는다.
일반식(Ⅱa)의 일부 바람직한 방향족 용매에서, R4는 OC1-6 알킬, 특히 메톡시(OMe) 또는 에톡시(OEt)이다. 추가의 바람직한 용매에서, R5는 C1-6 알킬(예를 들면, 메틸 또는 에틸) 또는 OC1-6 알킬 (예를 들면, 메톡시 또는 에톡시)이다. 또 다른 추가의 바람직한 용매에서, R6은 H 이다. 특히 바람직하게는, R4는 OC1-6 알킬, 예를 들면 OMe 또는 OEt이고, R5는 C1-6 알킬, 예를 들면 메틸 또는 에틸이며, R6은 H 이다.
다른 바람직한 방향족 용매에서, R4는 C(O)OC1-6 알킬, 특히 C(O)OMe 또는 C(O)OEt이다. 추가의 바람직한 용매에서, R5는 H 또는 C1-6 알킬(예를 들면, 메틸 또는 에틸)이다. 또 다른 추가의 바람직한 용매에서, R6은 H 이다. 특히 바람직하게는, R4는 C(O)OC1-6 알킬, 예를 들면 C(O)OMe 또는 C(O)OEt이고, R5는 H 이며, R6은 H 이다.
일반식(Ⅱa)의 제 2 방향족 용매가 바람직하기는 하지만, 제 2 방향족 용매는 일반식(Ⅱb)을 가질 수 있다. 일반식(Ⅱb)의 바람직한 용매에서, n은 1 또는 2, 특히 2이다. 특히 바람직한 용매에서, R5 및 R6중의 적어도 하나는 H 이다. 보다 더 바람직하게는, R5 및 R6는 둘 모두가 H 이다.
제 2 방향족 용매가 이치환된 경우, 치환체는 [1,2], [1,3] 또는 [1,4] 치환 패턴으로 존재할 수 있다. 그러나, 바람직하게는, 치환체는 [1,2] 또는 오르토(o-) 패턴으로 존재한다. 제 2 방향족 용매가 삼치환된 경우, 치환체는 바람직하게는 [1,3,5] 치환 패턴으로 존재한다.
바람직하게는, 제 2 방향족 용매는 에톡시벤젠, 2-메틸애니솔, 3-메틸애니솔, 4-메틸애니솔, 1-에톡시-2-메틸벤젠, 1-에톡시-3-메틸벤젠, 1-에톡시-4-메틸벤젠, 아세토페논, 테트랄린, 1,2-디메톡시벤젠, 1,3-디메톡시벤젠, 1,4-디메톡시벤젠, 1-메톡시-2-에톡시벤젠, 1-메톡시-3-에톡시벤젠, 1-메톡시-4-에톡시벤젠, 에틸 벤조에이트, 1,2-디에톡시벤젠, 2-메틸아세토페논, 3-메틸아세토페논, 4-메틸아세토페논, 2-에틸아세토페논, 3-에틸아세토페논, 4-에틸아세토페논, 1,3-디에톡시벤젠, 1,4-디에톡시벤젠, 2-메톡시아세토페논, 3-메톡시아세토페논, 4-메톡시아세토페논, 에틸 2-메틸벤조에이트, 에틸 3-메틸벤조에이트, 에틸 4-메틸벤조에이트, 에틸 2-에틸벤조에이트, 에틸 3-에틸벤조에이트, 에틸 4-에틸벤조에이트로 이루어진 군중에서 선택된다.
특히 바람직하게는, 제 2 방향족 용매는 에톡시벤젠, 2-메틸애니솔, 3-메틸애니솔, 4-메틸애니솔, 1-에톡시-2-메틸벤젠, 1-에톡시-3-메틸벤젠, 1-에톡시-4-메틸벤젠, 아세토페논, 테트랄린, 1,2-디메톡시벤젠, 1,3-디메톡시벤젠, 1,4-디메톡시벤젠, 1-메톡시-2-에톡시벤젠, 1-메톡시-3-에톡시벤젠, 1-메톡시-4-에톡시벤젠, 에틸 벤조에이트, 1,2-디에톡시벤젠, 2-메틸아세토페논, 3-메틸아세토페논 및 4-메틸아세토페논으로 이루어진 군중에서 선택된다. 보다 더 바람직하게는, 제 2 용매는 2-메틸애니솔, 1,3-디메톡시벤젠, 에틸 벤조에이트 및 테트랄린중에서 선택된다. 이들 용매는 하기 표에 나타나 있는 바와 같은 비점을 갖는다.
본 발명의 방법 및 블렌드에 특히 바람직한 방향족 용매 조합은 다음과 같다:
o-크실렌 및 2-메틸애니솔;
o-크실렌 및 1,3-디메톡시벤젠;
o-크실렌 및 에틸벤조에이트; 및
o-크실렌 및 테트랄린.
용액 또는 블렌드중의 제 2 방향족 용매의 존재는 침착, 예를 들면 스핀 코팅, 단계 도중에 용매 증발을 억제하는데 도움을 준다. 결과적으로, 반도체 층으로부터의 용매의 제거(및 이어서 비-중합체성 반도체의 결정화)가 가열 단계 도중에 단독으로 발생한다. 용매는 가열 단계 도중에 수초(예를 들면 <5)의 비교적 단기간내에 제거된다. 반도체 층 건조의 제어점(controlled point)으로 인하여, 결정화가 균일하게 일어나며, 반도체 층은 중합체성 반도체 매트릭스내의 비-중합체성 반도체의 탁월한 수평 분포를 갖는다.
본 발명의 방법 및 블렌드는 반도체 층이 표면 개질 화합물, 예를 들면 플루오르화된 벤젠티올로 전처리된 소스 및 드레인 전극상에 침착될 경우에 특히 유리하다. 이러한 전처리 과정은 금속 접점의 일함수의 증가를 통하여 장치의 접촉 저항을 감소시키기 위하여 실시된다. 그러나, 이러한 처리의 결점은 처리된 전극 표면이, 반도체 층 건조가 느린 공정으로 특성화된 경우(예를 들면, 용매의 상당한 부분이 침착 단계 도중에 증발하는 경우), 비-중합체성 반도체의 수평 분포를 방해하는 경향이 있다는 사실이다. 결정 핵생성 중심(Crystal nucleation centre)은 처리된 전극 표면의 영역내에 집중되는 경향이 있으며, 현저한 결정 성장이 일어나는 경우, 대규모 분리가 발생할 수 있다. 현저한 결정 성장은 처리된 전극의 표면에 대해 수직 방향으로 일어날 수 있으며, 반도체 층의 상부 표면으로부터 훨씬 더 돌출할 수 있다. 하나의 영역에서의 결정의 집중은 필연적으로 다른 영역으로부터 결정의 결핍이 있다는 것을 의미한다. 따라서, 종합적인 결과로서 전극을 덮고 있는 중합체성 반도체내에 매립된 결정성 비-중합체성 반도체의 도메인이 단리되며 채널 영역내의 결정의 수평 범위가 감소된다.
그러나, 이러한 문제는 본 발명의 방법 및 블렌드를 사용하여 피할 수 있다. 침착 단계 도중의 용매 증발 및 따라서 결정화를 억제함으로써, 비-중합체성 반도체가 핵생성 중심에서 결정화되고 분리된 도메인이 형성되기 위한 시간이 훨씬 더 적어진다. 그 대신에, 결정화가 가열 단계 도중에 신속하고 균일하게 발생함으로써 소스 및 드레인 전극 뿐만 아니라 채널 영역상으로 모두 연장한다. 결과적으로, 반도체 층을 포함하는 장치는 높은 이동도 및 낮은 접촉 저항을 갖는다.
용액 또는 블렌드중에 제 2 방향족 용매에 비해 제 1 방향족 용매의 양이 훨씬 더 많은 것이 바람직한데, 그 이유는 이것이 가열 단계 도중에 용매의 증발을 촉진하기 때문이다. 제 2 방향족 용매의 양은 바람직하게는 침착 단계 도중에 발생하는 특정의 용매 증발을 방지하는데 필수적인 최소량이다. 침착을 위한 용액 또는 블렌드중의 제 1 방향족 용매 대 제 2 방향족 용매의 중량비는 바람직하게는 60:40 내지 99:1, 보다 바람직하게는 70:30 내지 95:5, 보다 더 바람직하게는 80:20 내지 90:10의 범위이다.
침착을 위한 용액 또는 블렌드중에 존재하는 중합체성 반도체는 용액으로부터 처리하기에 적합한 특정의 공지된 중합체성 반도체일 수 있다. 본 기술 분야의 전문가들에게 공지되어 있는 중합체성 반도체의 실례는 문헌[참조: Smith et. al., Applied Physics Letters, Vol 93, 253301 (2008); Russell et. al., Applied Physics Letters, Vol 87, 222109 (2005); Ohe et. al., Applied Physics Letters, Vol 93, 053303 (2008); Madec et. al., Journal of Surface Science & Nanotechnology, Vol 7, 455-458 (2009); 및 Kang et. al., J. Am. Chem. Soc., Vol 130, 12273-75 (2008)]과 같은 종래 기술에 기술되어 있다.
적합한 중합체성 반도체는 상업적으로 입수가능하다.
바람직하게는, 중합체성 반도체는 공액 중합체이다.
바람직하게는, 중합체성 반도체는 하기 일반식(Ⅲa)의 반복 단위를 포함한다:
상기 식에서,
R1 및 R2는 같거나 다르며, 각각 수소, 1 내지 16개의 탄소 원자를 갖는 알킬기, 5 내지 14개의 탄소 원자를 갖는 아릴기, 및 1 내지 3개의 황 원자, 산소 원자 및/또는 질소 원자를 함유하는 5- 내지 7-원 헤테로아릴기로 이루어진 군중에서 선택되며, 이때 상기 아릴기 또는 헤테로아릴기는 비치환되거나 또는 1 내지 16개의 탄소 원자를 갖는 알킬기 및 1 내지 16개의 탄소 원자를 갖는 알콕시기중에서 선택되는 하나 이상의 치환체로 치환된다.
알킬기의 예로는 메틸, 에틸, 프로필, 부틸, 펜틸, 헥실, 헵틸, 세틸, 노닐 또는 데실을 포함한다. 아릴기의 예로는 페닐, 인데닐, 나프틸, 페난트레닐 및 안트라세닐기를 포함한다. 5- 내지 7-원 헤테로아릴기의 예로는 푸릴, 티에닐, 피롤릴, 아제피닐, 피라졸릴, 이미다졸릴, 옥사졸릴, 이속사졸릴, 티아졸릴, 이소티아졸릴, 1,2,3-옥사디아졸릴, 트리아졸릴, 테트라졸릴, 티아디아졸릴, 피라닐, 피리딜, 피리다지닐, 피리미디닐 및 피라지닐기를 포함한다. 알콕시기의 예로는 메톡시, 에톡시, 프로폭시, 이소프로폭시 및 부톡시를 포함한다.
바람직한 중합체성 반도체에서, R1 및 R2는 동일하다.
바람직한 중합체성 반도체는, R1 및 R2가 각각 수소, 1 내지 12개의 탄소 원자를 갖는 알킬기 및 페닐기(여기서, 상기 페닐기는 비치환되거나 또는 1 내지 12개의 탄소 원자를 갖는 알킬기 및 1 내지 12개의 탄소 원자를 갖는 알콕시기중에서 선택되는 하나 이상의 치환체로 치환된다)로 이루어진 군중에서 선택되는, 일반식(Ⅲa)의 반복 단위를 포함한다. 다른 보다 바람직한 중합체성 반도체는, R1 및 R2가 각각 4 내지 12개의 탄소 원자를 갖는 알킬기 및 페닐기(여기서, 상기 페닐기는 비치환되거나 또는 4 내지 8개의 탄소 원자를 갖는 알킬기 및 4 내지 8개의 탄소 원자를 갖는 알콕시기중에서 선택되는 하나 이상의 치환체로 치환된다)로 이루어진 군중에서 선택되는, 일반식(Ⅲa)의 반복 단위를 포함한다. 다른 추가의 바람직한 중합체성 반도체는, R1 및 R2가 각각 4 내지 12개의 탄소 원자를 갖는 알킬기, 바람직하게는 부틸, 펜틸, 헥실, 헵틸, 세틸, 노닐 또는 데실, 특히는 세틸, 예를 들면 n-옥티닐로 이루어진 군중에서 선택되는, 일반식(Ⅲa)의 반복 단위를 포함한다.
추가의 바람직한 반도체성 중합체는 하기 일반식(Ⅲb)의 반복 단위를 포함한다:
상기 식에서,
Ar1 및 Ar2는 같거나 다르며, 각각 5 내지 14개의 탄소 원자를 갖는 아릴기, 및 1 내지 3개의 황 원자, 산소 원자 및/또는 질소 원자를 함유하는 5- 내지 7-원 헤테로아릴기중에서 선택되며, 이때 상기 아릴기 또는 헤테로아릴기는 비치환되거나 또는 1 내지 16개의 탄소 원자를 갖는 알킬기 및 1 내지 16개의 탄소 원자를 갖는 알콕시기중에서 선택되는 하나 이상의 치환체로 치환되고;
R3은 1 내지 8개의 탄소 원자를 갖는 알킬기, 또는 비치환되거나 또는 1 내지 8개의 탄소 원자를 갖는 알킬기로 치환될 수 있는 페닐기이며;
n은 1 이상의 정수, 바람직하게는 1 또는 2이다.
아릴기의 예로는 페닐, 인데닐, 나프틸, 페난트레닐 및 안트라세닐기를 포함한다. 5- 내지 7-원 헤테로아릴기의 예로는 푸릴, 티에닐, 피롤릴, 아제피닐, 피라졸릴, 이미다졸릴, 옥사졸릴, 이속사졸릴, 티아졸릴, 이소티아졸릴, 1,2,3-옥사디아졸릴, 트리아졸릴, 테트라졸릴, 티아디아졸릴, 피라닐, 피리딜, 피리다지닐, 피리미디닐 및 피라지닐기를 포함한다. 알킬기의 예로는 메틸, 에틸, 프로필, 부틸, 펜틸, 헥실, 헵틸, 세틸, 노닐 또는 데실을 포함한다. 알콕시기의 예로는 메톡시, 에톡시, 프로폭시, 이소프로폭시 및 부톡시를 포함한다.
일반식(Ⅲb)의 반복 단위를 포함하는 바람직한 중합체성 반도체에서, Ar1 및 Ar2는 동일하다. 특히 바람직하게는, Ar1 및 Ar2는 각각 페닐기, 바람직하게는 비치환된 페닐기이다.
일반식(Ⅲb)의 반복 단위를 포함하는 추가의 바람직한 중합체성 반도체에서, R3은 1 내지 8개의 탄소 원자를 갖는 알킬기, 또는 비치환되거나 또는 1 내지 8개의 탄소 원자를 갖는 알킬기로 치환될 수 있는 페닐기이다. 특히 바람직하게는, R3은 알킬기, 특히는 2 내지 5개의 탄소 원자를 포함하는 알킬기, 예를 들면 에틸, 프로필, 부틸, 펜틸이다. 보다 더 바람직하게는, R3은 1 내지 8개의 탄소 원자를 갖는 알킬기, 예를 들면 에틸, 프로필, 부틸, 펜틸로 치환된 페닐기이다.
보다 더 바람직하게는, 침착을 위한 용액 또는 블렌드중에 존재하는 중합체성 반도체는 일반식(Ⅲa)의 반복 단위 및 일반식(Ⅲb)의 반복 단위를 포함한다. 일반식(Ⅱ)에 대한 일반식(I)의 반복 단위의 비는 바람직하게는 3:1 내지 1:3의 범위, 보다 바람직하게는 2:1 내지 1:2의 범위, 보다 더 바람직하게는 약 1:1이다. 특히 바람직하게는, 중합체성 반도체는 하기 일반식(Ⅲc)의 반복 단위를 포함한다:
상기 식에서,
R1, R2, Ar1, Ar2 및 R3는 일반식(Ⅲa) 및 (Ⅲb)와 관련하여 상기에서 정의된 바와 같다.
보다 더 바람직하게는, 중합체성 반도체는 TFB[9,9'-디옥틸플루오렌-코-N-(4-부틸페닐)-디페닐아민]n(여기서, n은 100 이상이다)이다.
침착을 위한 용액 또는 블렌드중에 존재하는 비-중합체성 반도체는 본 발명의 목적에 적합한 특정의 소분자 반도체, 예를 들면 W02010/061176호에 기술된 소분자 반도체와 같은 종래 기술에 기술되어 있는 바와 같은 본 기술 분야의 전문가들에게 공지되어 있는 소분자 반도체일 수 있다. 적합한 비-중합체성 반도체는 상업적으로 입수가능하다. 대표적인 예로는 펜타센 유도체 및 티오펜 유도체를 포함한다.
바람직하게는, 비-중합체성 반도체는 적어도 3개의 융합된 고리(여기서, 각각의 고리는 각각 개별적으로 비치환되거나 또는 하나 이상의 치환체로 치환된 방향족 고리 및 헤테로방향족 고리중에서 독립적으로 선택된다)의 코어를 포함하는 화합물이다. 예시적인 치환체로는 C1-12 알킬기, C1-12 알콕시기, 할로겐(예를 들면 F), 또는 실릴기, 예를 들면 트리알킬실릴 및 트리알킬실릴에티닐을 포함한다.
비-중합체성 반도체는 바람직하게는 벤조티오펜 유도체, 보다 바람직하게는 하기 일반식(Ⅳ)의 벤조티오펜 유도체이다:
상기 식에서,
A는, 페닐기 또는 티오펜기이며, 상기 페닐기 또는 티오펜기는, 임의적으로, 비치환되거나 또는 일반식(X1)의 적어도 하나의 기로 치환되고/되거나 페닐기, 티오펜기 및 벤조티오펜기(여기서, 상기 페닐기, 티오펜기 및 벤조티오펜기는 비치환되거나 또는 일반식(X1)의 적어도 하나의 기로 치환된다)중에서 선택되는 기와 융합될 수 있는 페닐기 또는 티오펜기와 융합되며;
각각의 기 X1은 같거나 다를 수 있으며, (i) 1 내지 20개의 탄소 원자를 갖는 비치환되거나 치환된 직쇄, 분지쇄 또는 사이클릭 알킬기, 1 내지 12개의 탄소 원자를 갖는 알콕시기, 비치환되거나 또는 1 내지 8개의 탄소 원자를 갖는, 각각 같거나 다를 수 있는 1개 또는 2개의 알킬기로 치환될 수 있는 아미노기, 아미도기, 실릴기, 2 내지 12개의 탄소 원자를 갖는 비치환되거나 치환된 알케닐기 및 2 내지 12개의 탄소 원자를 갖는 비치환되거나 치환된 알키닐기, 또는 (ⅱ) 할로겐, 붕산, 이붕산 및 붕산 및 이붕산의 에스테르, 2 내지 12개의 탄소 원자를 갖는 알케닐기 및 스태닐기로 이루어진 군중에서 선택되는 중합성 또는 반응성 기로 이루어진 군중에서 선택된다.
알킬기의 예로는 메틸, 에틸, 프로필, 부틸, 펜틸, 헥실, 헵틸, 세틸, 노닐 또는 데실을 포함한다. 알콕시기의 예로는 메톡시, 에톡시, 프로폭시, 이소프로폭시 및 부톡시를 포함한다. 아미노기의 예로는 아미노, 메틸아미노, 에틸아미노 및 메틸에틸아미노를 포함한다. 실릴기의 예로는 트리알킬실릴 및 트리알킬실릴에티닐을 포함한다. 알케닐기의 예로는 에테닐, 프로페닐 및 2-메틸프로페닐을 포함한다.
상기에서 언급된 X1기상의 가능한 치환체는 1 내지 12개의 탄소 원자를 갖는 알콕시기, 할로겐 원자, 비치환되거나 또는 같거나 다를 수 있으며 각각 1 내지 8개의 탄소 원자를 갖는 1개 또는 2개의 알킬기로 치환될 수 있는 아미노기, 2 내지 12개의 탄소 원자를 갖는 아실아미노기, 니트로기, 2 내지 7개의 탄소 원자를 갖는 알콕시카보닐기, 카복실기, 5 내지 14개의 탄소 원자를 갖는 아릴기, 및 1 내지 3개의 황 원자, 산소 원자, 셀레늄 원자 및/또는 질소 원자를 함유하는 5- 내지 7-원 헤테로아릴기를 포함한다.
일반식(Ⅳ)의 바람직한 벤조티오펜 유도체에서, A는,
일반식(X1)의 적어도 하나의 기로 치환된 페닐기와 융합된 티오펜기; 또는
비치환되거나 또는 일반식(X1)의 적어도 하나의 기로 치환될 수 있으며, 추가로 임의적으로는 비치환되거나 또는 일반식(X1)의 적어도 하나의 기로 치환될 수 있는 티오펜기와 융합되고/되거나 또는 비치환되거나 또는 일반식(X1)의 적어도 하나의 기로 치환된 벤조티오펜기와 추가로 융합되는 페닐기
중에서 선택된다.
특히 바람직한 벤조티오펜 유도체에서, A는 일반식(X1)의 적어도 하나의 기로 치환된 페닐기와 융합된 티오펜기이다.
바람직한 벤조티오펜 유도체에서, 각각의 X1은 동일하다. 특히 바람직하게는, X1은 1 내지 20개의 탄소 원자를 갖는 비치환되거나 치환된 직쇄, 분지쇄 또는 사이클릭 알킬기, 1 내지 12개의 탄소 원자를 갖는 알콕시기, 비치환되거나 또는 1 내지 8개의 탄소 원자를 갖는, 각각 같거나 다를 수 있는 1개 또는 2개의 알킬기로 치환될 수 있는 아미노기, 아미도기, 실릴기 및 2 내지 12개의 탄소 원자를 갖는 비치환되거나 치환된 알케닐기로 이루어진 군중에서 선택된다. 보다 더 바람직하게는, X1은 1 내지 20개의 탄소 원자를 갖는 비치환되거나 치환된 직쇄, 분지쇄 또는 사이클릭 알킬기로 이루어진 군중에서 선택된다. 보다 더 바람직하게는, X1은 일반식 CnH2n+1(여기서, n은 0 또는 1 내지 16, 보다 바람직하게는 4 내지 16의 정수이다)을 갖는 기이다.
바람직한 비-중합체성 반도체의 실례가 하기에 나타나 있다:
상기 식들에서,
X1은 일반식(Ⅳ)와 관련하여 상기에서 정의된 바와 같다.
보다 바람직하게는, 비-중합체성 반도체는 일반식(Ⅳa)을 갖는다. 보다 더 바람직하게는, 비-중합체성 반도체는 하기 화합물이다:
이와 달리, 비-중합체성 반도체는 펜타센 유도체, 보다 바람직하게는 하기 일반식(V)의 펜타센 유도체이다:
상기 식에서,
각각의 Z는 같거나 다를 수 있으며, (i) 1 내지 20개의 탄소 원자를 갖는 비치환되거나 치환된 직쇄, 분지쇄 또는 사이클릭 알킬기, 1 내지 12개의 탄소 원자를 갖는 알콕시기, 비치환되거나 또는 1 내지 8개의 탄소 원자를 갖는, 각각 같거나 다를 수 있는 1개 또는 2개의 알킬기로 치환될 수 있는 아미노기, 아미도기, 실릴기, 2 내지 12개의 탄소 원자를 갖는 비치환되거나 치환된 알케닐기 및 2 내지 12개의 탄소 원자를 갖는 비치환되거나 치환된 알키닐기, (ⅱ) 붕산, 이붕산 및 붕산 및 이붕산의 에스테르, 2 내지 12개의 탄소 원자를 갖는 알케닐기 및 스태닐기로 이루어진 군중에서 선택되는 중합성 또는 반응성 기; (ⅲ) 할로겐(예를 들면 F) 또는 (ⅳ) H 로 이루어진 군중에서 선택되나, 단 적어도 하나의 Z는 H 가 아니다.
알킬기의 예로는 메틸, 에틸, 프로필, 부틸, 펜틸, 헥실, 헵틸, 세틸, 노닐 또는 데실을 포함한다. 알콕시기의 예로는 메톡시, 에톡시, 프로폭시, 이소프로폭시 및 부톡시를 포함한다. 아미노기의 예로는 아미노, 메틸아미노, 에틸아미노 및 메틸에틸아미노를 포함한다. 실릴기의 예로는 트리알킬실릴 및 트리알킬실릴에티닐을 포함한다. 알케닐기의 예로는 에테닐, 프로페닐 및 2-메틸프로페닐을 포함한다.
일반식(V)의 바람직한 펜타센 유도체에서, 각각의 Z는 같거나 다를 수 있으며, 실릴기, 할로겐(예를 들면 F) 또는 H 로 이루어진 군중에서 선택되나, 단 적어도 하나의 Z는 H 가 아니다.
바람직한 펜타센 유도체에서, 적어도 2개의 Z 기는 H 가 아니다. 특히 바람직하게는, 2개의 Z는 H 가 아니다.
바람직한 펜타센 유도체의 실례는 하기 화학식의 TIPS 펜타센이다:
반도체 층내의 중합체성 반도체 대 비-중합체성 반도체의 중량비는 바람직하게는 60:40 내지 90:10, 보다 바람직하게는 70:30 내지 85:15, 보다 더 바람직하게는 약 75:25의 범위이다. 침착을 위한 용액 또는 블렌드는 바람직하게는 0.5 내지 10%wt/v 반도체(즉, 중합체성 및 비-중합체성 반도체), 보다 바람직하게는 0.6 내지 7.5%wt/v 반도체, 보다 더 바람직하게는 1 내지 5%wt/v 반도체를 포함한다. 바람직하게는, 침착을 위한 용액 또는 블렌드는 바람직하게는 0.6 내지 4.5%wt/v 중합체성 반도체, 보다 바람직하게는 0.75 내지 3.75%wt/v 중합체성 반도체를 포함한다. 바람직하게는, 침착을 위한 용액 또는 블렌드는 바람직하게는 0.1 내지 2%wt/v 비-중합체성 반도체, 보다 바람직하게는 0.15 내지 1.00%wt/v 비-중합체성 반도체를 포함한다.
본 발명의 방법에서, 용액 또는 블렌드는 소스 및 드레인 전극의 적어도 일부분상에 및 상기 전극들사이에 위치된 채널 영역내에 침착된다. 임의적으로는, 본 발명의 방법은 침착 이전에 채널 영역의 표면에 실란 또는 실라잔을 결합하는 선행 단계를 포함한다. 존재하는 경우, 실란 또는 실라잔은 바람직하게는 자가-조립된 모노층(self-assembled monolayer(SAM))의 형태이다. 적합한 실란의 대표적인 예로는 C1-20 알킬, 페닐 및 페닐-C1-20 알킬중에서 선택되는 하이드로카빌기로 치환된 트리클로로실란을 포함한다. 적합한 실라잔의 대표적인 예로는 헥사메틸디실라잔(이는 또한 비스(트리메틸실릴)아민 또는 HMDS로도 알려져 있음)을 포함한다.
본 발명의 바람직한 방법에서, 각각의 전극들의 하나의 표면의 적어도 일부분, 보다 바람직하게는 적어도 하나의 표면은 표면 개질 화합물로 코팅된다. 바람직한 표면-개질 화합물은 자가-조립된 모노층(SAM)을 형성한다. 표면 개질 화합물은 바람직하게는 소스 및 드레인 전극의 일함수를 변경시킴으로써 반도체와 전극들 사이의 접촉 저항을 감소시킨다.
바람직하게는, 표면-개질 물질은 하기 일반식(Ⅵ)을 갖는다:
상기 식에서,
Bind는 결합기, 바람직하게는 티올이고;
Sp는 스페이서기, 바람직하게는 C1-12 알킬 또는 C6-10 아릴기이고;
z는 0 또는 1, 바람직하게는 0이며;
Org는 공액 유기 그룹, 바람직하게는 하나 이상의 불소 원자로 치환된 페닐이다.
표면-개질 화합물은 바람직하게는 플루오르화된 벤젠티올이다. 적합한 화합물의 대표적인 예로는 펜타플루오로벤젠티올을 포함한다. 표면-개질 화합물은 본 기술 분야에 알려져 있는 특정의 통상적인 방법을 이용하여 전극에 적용시킬 수 있다.
상술된 바와 같이, 전극의 표면상에 플루오르화된 벤젠티올과 같은 표면-개질 화합물이 존재하면 통상적으로는 용매 증발 도중에 비-중합체성 반도체의 결정의 분리를 초래한다. 그러나, 본 발명의 방법 및 블렌드는 이러한 문제점을 극복한다. 따라서, 본 발명의 바람직한 방법에서, 가열 단계에서 용매의 증발이 완결된 후, 비-중합체성 반도체는 전극들의 개질된 표면과 평행한 방향으로 반도체 층내에 균일하게 분포된다.
본 발명의 방법은 높은 전하 캐리어 이동도를 가진 반도체 층을 제공한다. 반도체 층은 바람직하게는 20 내지 80 ㎚, 보다 바람직하게는 30 내지 60 ㎚의 두께를 갖는다.
반도체 층은 개선된 이동도에서 혜택을 입은 특정의 유기 전자 장치에 통합될 수 있다. 그러나, 바람직하게는, 유기 전자 장치는 유기 박막 트랜지스터이다. 이러한 트랜지스터는 p-형 또는 n-형일 수 있다. 적합한 트랜지스터 구성은 상부-게이트 트랜지스터 및 하부-게이트 트랜지스터를 포함한다.
본 발명의 방법의 바람직한 예는 기판, 전극들 사이에 위치된 채널 영역을 갖는 소스 및 드레인 전극, 상기 채널 영역을 가로질러 연장하고 상기 소스 및 드레인 전극과 전기 접촉하는 반도체 층(여기서, 상기 반도체 층은 상술된 바와 같은 방법에 의해 침착된다), 게이트 전극, 및 상기 게이트 전극과 상기 반도체 층사이의 절연층을 포함하는 유기 박막 트랜지스터를 제조하는 방법이다.
하나의 바람직한 방법에서, 트랜지스터는 상부 게이트 트랜지스터이다. 이러한 방법에서, 전극들 사이에 위치된 채널 영역을 갖는 소스 및 드레인 전극은 바람직하게는 기판상에 침착되며, 반도체 층은 상기 소스 및 드레인 전극의 적어도 일부분상에 및 상기 채널 영역내에 침착된다. 바람직하게는, 각각의 전극의 하나의 표면의 적어도 일부분, 보다 바람직하게는 적어도 하나의 표면은 상술된 바와 같은 표면-개질 화합물로 예비-코팅된다. 바람직하게는, 이러한 방법은 반도체 층의 표면상에 절연층을 침착시키는 단계를 더 포함한다. 보다 더 바람직하게는, 이러한 방법은 절연층상에 게이트 전극을 침착시키는 단계를 더 포함한다.
따라서, 상부 게이트 박막 트랜지스터를 제조하는 바람직한 방법은 하기의 단계들을 포함한다:
(i) 전극들 사이에 위치된 채널 영역을 갖는 소스 및 드레인 전극을 기판상에 침착시키는 단계;
(ⅱ) 임의적으로, 상기 전극들의 적어도 하나의 표면의 적어도 일부분을 표면-개질 화합물로 처리하는 단계;
(ⅲ) 반도체 층을 상술된 방법에 따라 소스 및 드레인 전극의 적어도 일부분상에 및 상기 채널 영역내에 침착시키는 단계;
(ⅳ) 절연층을 상기 반도체 층의 표면상에 침착시키는 단계; 및
(ⅴ) 게이트 전극을 상기 절연층상에 침착시키는 단계.
다른 바람직한 방법에서, 트랜지스터는 하부 게이트 트랜지스터이다. 이러한 방법에서, 전극들 사이에 위치된 채널 영역을 갖는 소스 및 드레인 전극은 바람직하게는 게이트 전극 및 절연층이 이미 그 위에 침착되어 있는 기판상에 침착되며, 반도체 층은 상기 소스 및 드레인 전극의 적어도 일부분상에 및 상기 채널 영역내에 침착된다. 바람직하게는, 각각의 전극의 적어도 하나의 표면의 적어도 일부분, 보다 바람직하게는 적어도 하나의 표면은 상술된 바와 같은 표면-개질 화합물로 코팅된다.
따라서, 하부 게이트 박막 트랜지스터를 제조하는 바람직한 방법은 하기의 단계들을 포함한다:
(i) 게이트 전극을 기판상에 침착시키는 단계;
(ⅱ) 절연층을 상기 게이트 전극의 표면상에 침착시키는 단계;
(ⅲ) 전극들 사이에 위치된 채널 영역을 갖는 소스 및 드레인 전극을 상기 절연층상에 침착시키는 단계;
(ⅳ) 임의적으로, 상기 전극들의 적어도 하나의 표면의 적어도 일부분을 표면-개질 화합물로 처리하는 단계; 및
(ⅴ) 반도체 층을 상술된 방법에 따라 소스 및 드레인 전극의 적어도 일부분상에 및 상기 채널 영역내에 침착시키는 단계.
전극들(소스, 드레인 및 게이트 전극)은 바람직하게는 열 증발법(thermal evaporation)에 의해 침착된다. 전극들은 바람직하게는 20 내지 300 ㎚, 보다 바람직하게는 40 내지 250 ㎚의 두께를 갖는다. 절연층은 바람직하게는 스핀 코팅에 의해 침착된다. 절연층은 바람직하게는 10 내지 2000 ㎚, 보다 바람직하게는 300 내지 400 ㎚의 두께를 갖는다. 표면-개질 화합물은 바람직하게는 침지법에 의해 침착된다.
기판은 유리 또는 플라스틱(예를 들면 PEN 또는 PET 타입의 플라스틱)과 같은 본 기술 분야에서 통상적으로 사용되는 특정의 재료일 수 있다. 임의적으로는, 기판은 그들에 대한 접착성을 개선하기 위하여 예비-처리된다.
소스, 드레인 및 게이트 전극은 광범위한 도전성 재료들중에서 선택될 수 있다. 대표적인 예로는 금속(예를 들면 크롬, 티타늄, 금, 알루미늄, 은, 구리, 니켈), 금속 합금, 금속 화합물(예를 들면 인듐 주석 산화물) 또는 도전성 중합체를 포함한다. 바람직하게는, 소스, 드레인 및 게이트 전극은 금속이다. 보다 바람직하게는, 소스 및 드레인 전극은 Cr/Au 이다. 보다 바람직하게는, 게이트 전극은 Al 이다.
절연층은 바람직하게는 유전체이다. 특정의 통상적인 유전체가 사용될 수 있다. 적합한 유전체의 대표적인 예로는 폴리테트라플루오로에틸렌(PTFE), 퍼플루오로 사이클로 옥시지방족 중합체(CYTOP), 퍼플루오로알콕시 중합체 수지(PFA), 플루오르화된 에틸렌-프로필렌(FEP), 폴리에틸렌테트라플루오로에틸렌(ETFE), 폴리비닐플루오라이드(PVF), 폴리에틸렌클로로트리플루오로에틸렌(ECTFE), 폴리비닐리덴 플루오라이드(PVDF), 폴리클로로트리플루오로에틸렌(PCTFE), 칼레즈(Kalrez)(RTM) 또는 테크노플론(Tecnoflon)(RTM)과 같은 퍼플루오로 엘라스토머(FFKM), 바이톤(Viton)(RTM)과 같은 플루오로 엘라스토머, 퍼플루오로폴리에테르(PFPE) 및 테트라플루오로에틸렌, 헥사플루오로프로필렌 및 비닐리덴 플루오라이드(THV)의 중합체를 포함한다. 플루오르화된 중합체는 특히 유기 박막 트랜지스터(OTFTs) 분야에서 유전체에 대한 매력적인 선택인데, 그 이유는 그들이 (i) 탁월한 스핀 코팅 특성, 예를 들면: (a) 다양한 표면에 대한 습윤; 및 (b) 다층 코팅을 하는 옵션을 갖는 막 형성; (ⅱ) 화학적 불활성; (ⅲ) 유사-총 용매 직교성(quasi-total solvent orthogonality)(따라서, 유전체를 스핀-코팅하는데 사용되는 용매에 의해 용해될 유기 반도체의 위험성은 최소이다); 및 (ⅳ) 높은 소수성(이는 플루오르화된 중합체성 유전체(낮은 히스테리시스)에서 낮은 물 흡수 및 이온성 오염물의 낮은 이동성을 초래하기 때문에 유리할 수 있다)을 포함한 많은 유리한 특성들을 소유하고 있기 때문이다.
본 발명의 바람직한 장치는 한 가지 이상의 하기의 구조적 특성을 갖는다:
기판: 크롬 접착층을 가진 유리 표면
소스 및 드레인 전극: 금
소스 및 드레인 전극 두께: 5 내지 200 nm
전극 SAM: 펜타플루오로벤젠티올
SAM 두께: 10 nm 미만
채널 길이: 20 미크론 미만
반도체 층 두께: 60 내지 60 nm
절연층: PTFE
절연층 두께: 50 내지 500 nm
게이트 전극: 알루미늄
게이트 전극 두께: 20 내지 300 nm
본 발명의 방법에 의해 수득할 수 있는 유기 장치는 반도체 층내의 비-중합체성 반도체의 수평 분포를 특징으로 한다. 특히, 비-중합체성 반도체는 전극의 표면 및 특히 표면 개질 화합물로 처리된 표면에 평행한 방향으로 반도체 층내에 균일하게 분포된다. 이는 용매 증발이 침착 도중에 억제되고, 이어서 가열 단계에 의해 신속하게 실시되는 본 발명의 방법에 의해 달성된다. 이는 반도체 층내에서의 수직 방향 결정 성장을 최소화하거나 억제하므로, 따라서 개선된 균일성이 수평 방향으로 달성된다.
반도체 층내의 비-중합체성 반도체의 개선된 수평 분포는 특히 짧은 채널 길이 장치(＜ 20㎛)에 대해 스스로 감소된 접촉 저항을 나타낸다. 짧은 채널 길이 장치에서, 접촉 저항은 장치의 전체 채널 저항에 상당한 부분을 기여할 수 있다. 장치에서의 접촉 저항이 높아질수록 인가 전압의 높은 비율은 소스 및 드레인 접점을 가로질러 강하되며, 결과적으로 채널 영역을 가로질러 더 낮은 바이어스가 달성된다. 높은 접촉 저항은 채널 영역을 가로질러 인가된 더 낮은 바이어스 및 따라서 더 낮은 장치 이동도로 인하여 장치로부터 추출될 훨씬 더 낮은 전류 레벨의 효과를 갖는다.
20 미크론의 채널 길이를 갖고 본 발명의 방법에 의해 제조된 반도체 층을 포함하는 상부 게이트, 하부 접촉 박막 트랜지스터의 포화 이동도(㎠/Vs)는 단지 o-크실렌만을 용매로서 사용하여 제조된 반도체 층을 포함하는 동등한 트랜지스터의 이동도보다도 바람직하게는 적어도 3배, 보다 바람직하게는 적어도 4배, 보다 더 바람직하게는 적어도 5배 더 크다. 보다 바람직하게는, 50 미크론의 채널 길이를 갖고 본 발명의 방법에 의해 제조된 반도체 층을 포함하는 상부 게이트, 하부 접촉 박막 트랜지스터의 포화 이동도(㎠/Vs)는 단지 o-크실렌만을 용매로서 사용하여 제조된 반도체 층을 포함하는 동등한 트랜지스터의 이동도보다도 바람직하게는 적어도 2배, 보다 바람직하게는 적어도 3배, 보다 더 바람직하게는 적어도 4배 더 크다.
도 1을 참조하면, 이는 상부 게이트 박막 트랜지스터의 개략도를 나타낸다. 이 구조는 기판(1)상에 침착될 수 있으며, 전극들 사이에 위치된 채널 영역(6)으로 이격되어 있는 소스 및 드레인 전극(2, 4)을 포함한다. 유기 반도체(8)는 채널 영역(6)내에 침착되며, 소스 및 드레인 전극(2, 4)의 적어도 일부분상으로 연장할 수 있다. 유전체 재료로 이루어진 절연층(10)은 유기 반도체(8)상에 침착되며, 소스 및 드레인 전극(2, 4)의 적어도 일부분상으로 연장할 수 있다. 마지막으로, 게이트 전극(12)은 절연층(10)상에 침착된다. 게이트 전극(12)은 채널 영역(6)상에 위치되며, 소스 및 드레인 전극(2, 4)의 적어도 일부분상으로 연장할 수 있다.
도 2는 하부 게이트 박막 트랜지스터의 개략도를 나타낸다. 도 2에서, 유사한 참조 번호는 도 1에 대한 상응하는 부분에 사용된다. 도 2에 도시된 하부-게이트 구조는 그 위에 침착된 유전체 재료로 이루어진 절연층(10)을 가진 기판(1)상에 침착된 게이트 전극(12)을 포함한다. 소스 및 드레인 전극(2, 4)은 유전체 재료로 이루어진 절연층(10)상에 침착된다. 소스 및 드레인 전극(2, 4)은 게이트 전극상에서 전극들 사이에 위치된 채널 영역(6)으로 이격되어 있다. 유기 반도체(8)는 채널 영역(6)내에 침착되며, 소스 및 드레인 전극(2, 4)의 적어도 일부분상으로 연장할 수 있다.
트랜지스터의 채널의 전도도는 게이트에 전압을 인가하여 변경시킬 수 있다. 이러한 방식에서, 트랜지스터는 인가된 게이트 전압을 이용하여 개폐시킬 수 있다. 소정 전압에 대해 달성할 수 있는 드레인 전류는 소스 및 드레인 전극들 사이의 채널 영역내의 전하 캐리어의 이동도에 의존한다. 따라서, 낮은 작동 전압으로 높은 드레인 전류를 달성하기 위하여, 유기 박막 트랜지스터는 채널 영역내에 고이동성 전하 캐리어를 가진 유기 반도체를 가져야만 한다.
도 3a 및 3b는 각각 종래 기술 및 본 발명의 방법에 의해 제조된 상부 게이트 박막 트랜지스터의 개략도를 나타낸다. 동일한 참조 번호가 도 1 및 도 2에서와 같이 사용된다. 스핀 가공 도중에, 비-중합체성 반도체는 중합체성 반도체 매트릭스의 상부 표면을 향해 이동하는 경향이 있다. 트랜지스터의 온-상태에서, 이러한 영역에서 전하 축적이 발생한다. 따라서, 반도체 층은 절연층에 인접한 최상층 영역내에 많은 비-중합체성 반도체 결정이 존재하는 (---- 로서 도시된) 전극의 개질된 표면에 수직 방향으로 불균일하다. 그러나, 도 3a 및 3b에 도시되어 있는 바와 같이, 반도체 층의 침착 도중에 더 높은 비점을 갖는 제 2 방향족 용매를 사용하면 o-크실렌과 같은 용매를 단독으로 사용할 때에 비해 반도체 층내에 비-중합체성 반도체 분포의 수평 균일성이 증가한다.
중합체성 반도체(p), 비-중합체성 반도체(np) 및 o-크실렌을 포함하는 용액이 기판상에 침착된 경우, 침착 단계 도중에 o-크실렌의 일부의 증발로 인하여 비-중합체성 반도체의 결정화가 시작된다. 따라서, 많은 핵생성 부위를 형성하지만, 특히 전극의 표면 개질이 실시된 경우, 일반적으로는 전극 부근에 집중된다. 핵생성 및 결정화가 침착시에 조기에 발생하기 때문에, 상당한 결정 성장이 건조 단계가 완결되기 이전에 일어난다. 비-중합체성 반도체는 수직 방향으로 결정화하여 불균일한 두께를 갖는 반도체 층을 생성하는 경향이 있으며, 이때 비-중합체성 반도체는 채널 또는 전극을 가로질러 균일하게 분포되지 않는다. 전형적으로, 비-중합체성 반도체는 전극상의 영역에 집중되고 채널 영역에서는 결핍될 것이다. 이는 중합체성 반도체가 전류를 흐르게 하기 위하여 전하 캐리어를 운반해야 한다는 것을 의미한다. 이는 반도체 층의 이동도를 감소시키는데, 그 이유는 결정성 비-중합체성 반도체가 훨씬 더 높은 이동도를 가지며 그것이 존재하는 장치의 접촉 저항을 증가시키기 때문이다.
본 발명의 방법에서, 제 2 방향족 용매의 존재는 침착 단계 도중에 발생하는 특정의 결정화를 방지하는데 도움을 준다. 이는 침착 단계 도중에 발생하는 특정 용매의 증발을 방지하는 제 2 고비점 방향족 용매에 의해 달성된다. 결과적으로, 비-중합체성 반도체는 침착 도중에 용액중에서 유지된다. 가열 단계가 실시되어 용매가 증발될 때까지 핵생성 및 결정화가 시작되지 않는다. 그러나, 가열이 승온에서 실시되기 때문에, 증발이 신속하게 일어나 수직 방향 결정 생성이 방지된다. 그 결과로, 생성되는 비-중합체성 반도체의 결정은 실질적으로 소스 및 드레인 전극들 사이의 채널의 전체 길이 뿐만 아니라 소스 및 드레인 전극상으로 연장한다. 이는 균일한 수평 분포로서 기술된다.
실시예
재료
o-크실렌, 2-메틸애니솔, 1,3-디메톡시벤젠, 에틸벤조에이트 및 테트랄린은 시그마-알드리히(Sigma-Aldrich)사로부터 입수하였다.
유기 박막 트랜지스터를 제작하기 위한 제조예
(i) OTFT 기판의 예비-클리닝 및 자가-조립된 모노층(SAM) 전처리:
장치 제작시의 제 1 단계는 접촉 저항이 최소화되게 하기 위하여 장치 기판의 예비-클리닝 및 소스 및 드레인 전극상의 자가-조립된 모노층 물질의 적용이 필요하였다. 기판은 유리 표면상의 크롬 접착층의 상부의 금 소스 및 드레인 전극(5/40 nm Cr/Au)으로 이루어진다. (소스-드레인 전극을 정의하는데 사용된) 특정의 잔류하는 포토레지스트 물질을 확실하게 제거하기 위하여 기판을 산소 플라즈마로 클리닝하였다.
플라즈마 처리 후, 기판을 이소프로판올 용액중에서 2분 동안 플러딩(flooding)하여 50mM 농도의 이소프로판올중 용액으로부터 전극 SAM(펜타플루오로벤젠티올)을 적용하였다. 기판을 스핀 코터상에서 회전시켜 용액을 제거한 다음, 그것을 이소프로판올중에서 세정하여 기판으로부터 특정의 미반응 물질을 제거하였다. 이들 단계 모두는 공기중에서 수행하였다. 이어서, 시료를 건조 질소 환경으로 이송한 다음, 시료를 탈수시키기 위하여 60℃에서 10분 동안 소성하였다.
(ⅱ) 반도체 블렌드 물질 용액의 제조 및 스핀-코팅:
비-중합체성 반도체 및 중합체성 반도체의 블렌드를 o-크실렌, 및 2-메틸애니솔, 1,3-디메톡시벤젠, 에틸벤조에이트 및 테트랄린중에서 선택된 하나의 다른 용매를 포함하는 용매 혼합물중의 용액으로서 제조하였다(하기 표 참조). 용매의 혼합물은 용적비를 기준한다. 각각의 성분을 용매 혼합물중에서 제조하였던 부피로 개개의 용액을 혼합하거나, 또는 비-중합체성 반도체 및 중합체성 반도체의 예비-칭량된 혼합물 및 용매 혼합물로부터 목적하는 농도의 단일 용액을 제조함으로써 블렌드를 제조하였다. 블렌드는 1.2% w/v(1ml의 용매 혼합물당 12mg 고체)의 농도로 제조하였다.
중합체성 반도체는 상기 및 WO 2010/084977 호에서 개시된 바와 같은 TFB였으며, 비-중합체성 반도체는 하기에 나타나 있는 바와 같으며 WO 2011/00486 호에서 개시된 방법에 따라 제조하였다:
생성된 블렌드를 스핀 코터를 이용하여 600rpm의 코팅 속도에서 30초동안 침착하였다. 단상 스핀(single phase spin)을 사용하였다. 이어서, 생성된 습윤 막을 100℃의 핫 플레이트상에서 1분동안 건조하였다. 층의 두께는 55nm 였다.
(ⅲ) 유전층의 침착:
이어서, 생성된 반도체 막상에 PTFE의 용액을 스핀 코팅하여 유전층을 침착시켰다. 유전층의 두께는 350nm 였다.
(ⅳ) 게이트 전극의 침착:
마지막으로, 섀도우 마스크를 통해 250nm 알루미늄을 열 증발시킴으로써 게이트 전극을 침착시켜 목적하는 상부-게이트 유기 박막 트랜지스터를 수득하였다.
(ⅴ) 장치 특성분석:
베코 나노스코프(Veeco Nanoscope) 장치를 이용하여 AFM을 실시하였다. 휴렛 패커드(Hewlett Packard) 4156C 반도체 파라미터 분석기를 이용하여 출력 및 이송 장치 특성을 측정함으로써 상술된 바와 같이 제조된 장치를 주변 조건(장치 캡슐화는 전혀 사용되지 않았다)에서 측정하였다. 포화도 레짐(saturation regime)내의 이송 데이터로부터 장치 이동도를 계산하였다. 하기에서 논의되는 도 5에 나타나 있는 바와 같은 포화 이동도는 포화도 레짐 이동도를 지칭하며, 이때 드레인 전극은 소스 전극을 참고로 하여 -40V에서 바이어스된다. 이러한 레짐에서, 드레인 전류는 더 높은 드레인 바이어스가 더 높은 드레인 전류를 발생하지 않도록 드레인 바이어스에 대하여 "포화"된다고 말한다. 더욱이, 이동도는 장치를 통해 전달되는 전류의 측정치이며, (많은 경우에 이것이 사실이기는 하지만) 반도체 재료 자체의 고유 이동도를 필수적으로 지칭하는 것은 아니다. 예를 들면, 채널 영역에서 재료의 동일한 이동도를 가진 장치는 다른 장치와 비교하였을 때 더 높은 접촉 저항을 나타내므로 더 낮은 "장치" 이동도를 나타낼 수 있다.
실시예
1
제 1 실시예에서, 원자력 현미경 이미지는 (비교예로서) o-크실렌 단독으로부터 침착되거나 또는 o-크실렌과 2-메틸애니솔, 1,3-디메톡시벤젠 또는 에틸벤조에이트중의 하나를 포함하는 용매 혼합물로부터 침착된 반도체 층을 가진, 상기 제조예에 기술된 바와 같이 제조된 장치를 찍은 것이다.
o-크실렌을 단독으로 사용하면 반도체 층의 침착 도중에 발생하는 용매 증발을 초래한다. 이는, 도 4a(상부 도면)에서 알 수 있는 바와 같이, 비-중합체성 반도체의 단리된 도메인이 중합체 매트릭스내에 매립된 장치를 초래한다. 3D AFM(높이 데이터) 분석은 장치의 채널 영역이 저이동도 장치를 초래하는 중합체성 반도체(도 4a, 하부 도면)를 주로 포함하는 것을 강조하고 있다.
이와 비교하여, 반도체 층이 o-크실렌 및 하나의 다른 고비점 방향족 용매의 용액으로부터 침착된 장치에서는, 개선된 비-중합체성 반도체 결정 범위가 필름을 수평으로 가로질러 달성된다는 것을 도 4b, 4c 및 4d에서 알 수 있다.
실시예
2
o-크실렌 단독 또는 고비점 용매를 가진 o-크실렌으로부터 침착된 반도체 층을 가진 장치에 대한 이동도 데이터는 도 5에 도시되어 있다. 평균 피이크 이동도(㎠/Vs)는 테스트 셀(5 내지 100㎛)내에 사용된 채널 길이의 범위에서 측정하였다. 최단 채널 길이를 가진 장치는 일반적으로는 반대로 더 낮은 이동도(접촉 저항은 전체 채널 길이에 비해 더 지배적인 성분이다)를 나타내는 것으로 밝혀졌다.
o-크실렌을 제 2 고비점 방향족 용매(이들 실시예에서는, 2-메틸애니솔, 테트랄린, 에틸 벤조에이트 및 1,3-디메톡시벤젠)과 함께 사용하면 장치 성능이 개선된다는 것을 매우 명확하게 강조하고 있으며, 이러한 장치들은 시험한 모든 채널 길이에 대해 약 0.2 내지 0.8 ㎠/Vs 이상의 이동도를 나타낸다. 이와 비교하여, o-크실렌이 단독으로 사용된 장치에서는, 0.1 내지 0.3 ㎠/Vs 사이의 이동도가 측정되었으며, 0.2 ㎠/Vs 이상의 이동도는 단지 100㎛ 채널 길이에 대해서만 관찰되었다.
Claims (42)
- (i) 중합체성 반도체, 비-중합체성 반도체, 제 1 방향족 용매 및 제 2 방향족 용매(이때, 상기 제 2 방향족 용매는 상기 제 1 방향족 용매의 비점보다 적어도 15℃ 더 높은 비점을 갖는다)를 포함하는 용액으로부터 유기 전자 장치의 반도체 층을 침착시키는 단계; 및
(ⅱ) 상기 침착된 층을 가열하여 상기 용매를 증발시키는 단계
를 포함하는, 유기 전자 장치의 반도체 층을 제조하는 방법. - 제 1 항에 있어서,
실질적으로 모든 용매가 상기 가열 단계에서 증발되는, 방법. - 제 1 항 또는 제 2 항에 있어서,
용매가 상기 침착 단계에서 실질적으로 증발되지 않는, 방법. - 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
상기 침착이 스핀 코팅에 의해 실시되는, 방법. - 제 1 항 내지 제 4 항중 어느 한 항에 있어서,
상기 가열이 핫 플레이트에 의해 실시되는, 방법. - 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
상기 제 1 방향족 용매가 120 내지 165℃의 비점을 갖는, 방법. - 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
상기 제 1 방향족 용매가 하기 일반식(I)을 갖는, 방법:
상기 식에서,
R1은 C1 -6 알킬 및 OC1 -6 알킬중에서 선택되며;
R2 및 R3은 각각 독립적으로 H 및 C1 -6 알킬중에서 선택된다. - 제 1 항 내지 제 7 항중 어느 한 항에 있어서,
상기 제 1 방향족 용매가 톨루엔, o-크실렌, m-크실렌, p-크실렌, 메톡시벤젠 및 메시틸렌으로 이루어진 군중에서 선택되는, 방법. - 제 1 항 내지 제 8 항중 어느 한 항에 있어서,
상기 제 2 방향족 용매가 상기 제 1 방향족 용매의 비점보다 적어도 25℃ 더 높은 비점을 갖는, 방법. - 제 1 항 내지 제 9 항중 어느 한 항에 있어서,
상기 제 2 방향족 용매가 하기 일반식(Ⅱa) 또는 (Ⅱb)를 갖는 것인, 방법:
상기 식에서,
R4는 OC1 -6 알킬 또는 C(O)OC1-6 알킬중에서 선택되고;
R5 및 R6은 각각 독립적으로 H, C1 -6 알킬, OC1 -6 알킬 또는 C(O)OC1-6 알킬중에서 선택되며;
n은 1, 2 또는 3이다. - 제 10 항에 있어서,
상기 제 2 방향족 용매가 일반식(Ⅱa)를 갖는 것인, 방법. - 제 10 항 또는 제 11 항에 있어서,
R4가 OC1 -6 알킬인, 방법. - 제 12 항에 있어서,
R5가 C1 -6 알킬 또는 OC1 -6 알킬인, 방법. - 제 12 항 또는 제 13 항에 있어서,
R6이 H인, 방법. - 제 10 항 또는 제 11 항에 있어서,
R4가 C(O)OC1-6 알킬인, 방법. - 제 15 항에 있어서,
R5가 H 또는 C1 -6 알킬인, 방법. - 제 15 항 또는 제 16 항에 있어서,
R6이 H인, 방법. - 제 10 항에 있어서,
상기 제 2 방향족 용매가 일반식(Ⅱb)를 갖는 것인, 방법. - 제 1 항 내지 제 10 항중 어느 한 항에 있어서,
상기 제 2 방향족 용매가 에톡시벤젠, 2-메틸애니솔, 3-메틸애니솔, 4-메틸애니솔, 1-에톡시-2-메틸벤젠, 1-에톡시-3-메틸벤젠, 1-에톡시-4-메틸벤젠, 아세토페논, 테트랄린, 1,2-디메톡시벤젠, 1,3-디메톡시벤젠, 1,4-디메톡시벤젠, 1-메톡시-2-에톡시벤젠, 1-메톡시-3-에톡시벤젠, 1-메톡시-4-에톡시벤젠, 에틸 벤조에이트, 1,2-디에톡시벤젠, 2-메틸아세토페논, 3-메틸아세토페논, 4-메틸아세토페논, 2-에틸아세토페논, 3-에틸아세토페논, 4-에틸아세토페논, 1,3-디에톡시벤젠, 1,4-디에톡시벤젠, 2-메톡시아세토페논, 3-메톡시아세토페논, 4-메톡시아세토페논, 에틸 2-메틸벤조에이트, 에틸 3-메틸벤조에이트, 에틸 4-메틸벤조에이트, 에틸 2-에틸벤조에이트, 에틸 3-에틸벤조에이트, 에틸 4-에틸벤조에이트중에서 선택되는, 방법. - 제 1 항 내지 제 10 항중 어느 한 항에 있어서,
상기 제 2 방향족 용매가 2-메틸애니솔, 1,3-디메톡시벤젠, 에틸 벤조에이트 및 테트랄린중에서 선택되는, 방법. - 제 1 항 내지 제 20 항중 어느 한 항에 있어서,
상기 중합체성 반도체가 하기 일반식(Ⅲa) 및 (Ⅲb)의 반복 단위를 포함하는, 방법:
[상기 식에서,
R1 및 R2는 같거나 다르며, 각각 수소, 1 내지 16개의 탄소 원자를 갖는 알킬기, 5 내지 14개의 탄소 원자를 갖는 아릴기, 및 1 내지 3개의 황 원자, 산소 원자 및/또는 질소 원자를 함유하는 5- 내지 7-원 헤테로아릴기로 이루어진 군중에서 선택되며, 이때 상기 아릴기 또는 헤테로아릴기는 비치환되거나 또는 1 내지 16개의 탄소 원자를 갖는 알킬기 및 1 내지 16개의 탄소 원자를 갖는 알콕시기중에서 선택되는 하나 이상의 치환체로 치환된다];
[상기 식에서,
Ar1 및 Ar2는 같거나 다르며, 각각 5 내지 14개의 탄소 원자를 갖는 아릴기, 및 1 내지 3개의 황 원자, 산소 원자 및/또는 질소 원자를 함유하는 5- 내지 7-원 헤테로아릴기중에서 선택되며, 이때 상기 아릴기 또는 헤테로아릴기는 비치환되거나 또는 1 내지 16개의 탄소 원자를 갖는 알킬기 및 1 내지 16개의 탄소 원자를 갖는 알콕시기중에서 선택되는 하나 이상의 치환체로 치환되고;
R3은 1 내지 8개의 탄소 원자를 갖는 알킬기, 또는 비치환되거나 또는 1 내지 8개의 탄소 원자를 갖는 알킬기로 치환될 수 있는 페닐기이며;
n은 1 이상의 정수, 바람직하게는 1 또는 2이다]. - 제 21 항에 있어서,
상기 중합체성 반도체가 TFB[9,9'-디옥틸플루오렌-코-N-(4-부틸페닐)-디페닐아민]n(여기서, n은 100 이상이다)인, 방법. - 제 1 항 내지 제 22 항중 어느 한 항에 있어서,
상기 비-중합체성 반도체가 하기 일반식(Ⅳ)를 갖는, 방법:
상기 식에서,
A는, 페닐기 또는 티오펜기이며, 상기 페닐기 또는 티오펜기는, 임의적으로, 비치환되거나 또는 일반식(X1)의 적어도 하나의 기로 치환되고/되거나 페닐기, 티오펜기 및 벤조티오펜기(여기서, 상기 페닐기, 티오펜기 및 벤조티오펜기는 비치환되거나 또는 일반식(X1)의 적어도 하나의 기로 치환된다)중에서 선택되는 기와 융합될 수 있는 페닐기 또는 티오펜기와 융합되며;
각각의 기 X1은 같거나 다를 수 있으며, (i) 1 내지 20개의 탄소 원자를 갖는 비치환되거나 치환된 직쇄, 분지쇄 또는 사이클릭 알킬기, 1 내지 12개의 탄소 원자를 갖는 알콕시기, 비치환되거나 또는 1 내지 8개의 탄소 원자를 갖는, 각각 같거나 다를 수 있는 1개 또는 2개의 알킬기로 치환될 수 있는 아미노기, 아미도기, 실릴기, 및 2 내지 12개의 탄소 원자를 갖는 알케닐기, 또는 (ⅱ) 할로겐, 붕산, 이붕산 및 붕산 및 이붕산의 에스테르, 2 내지 12개의 탄소 원자를 갖는 알케닐기 및 스태닐기로 이루어진 군중에서 선택되는 중합성 또는 반응성 기로 이루어진 군중에서 선택된다. - 제 23 항에 있어서,
상기 비-중합체성 반도체가 하기 화합물인, 방법:
.
- 제 1 항 내지 제 24 항중 어느 한 항에 있어서,
상기 용액중의 상기 제 1 방향족 용매 대 상기 제 2 방향족 용매의 중량비가 60:40 내지 99:1의 범위내인, 방법. - 제 1 항 내지 제 25 항중 어느 한 항에 있어서,
상기 용액이 0.6 내지 4.5 wt/v% 의 상기 중합체성 반도체를 포함하는, 방법. - 제 1 항 내지 제 26 항중 어느 한 항에 있어서,
상기 용액이 0.1 내지 2 wt/v% 의 상기 비-중합체성 반도체를 포함하는, 방법. - 제 1 항 내지 제 27 항중 어느 한 항에 있어서,
상기 용액이 소스 및 드레인 전극의 적어도 일부분상에 및 상기 전극들 사이에 위치된 채널 영역내에 침착되는, 방법. - 제 28 항에 있어서,
각각의 상기 전극의 적어도 하나의 표면의 적어도 일부분이 표면-개질 화합물로 코팅되는, 방법. - 제 29 항에 있어서,
상기 용매의 증발 후, 상기 비-중합체성 반도체가, 상기 표면-개질 화합물이 존재하는 전극의 표면에 평행한 방향으로 상기 반도체 층내에 균일하게 분포되는, 방법. - 제 1 항 내지 제 30 항중 어느 한 항에 있어서,
상기 유기 전자 장치가 유기 박막 트랜지스터인, 방법. - 기판, 전극들 사이에 위치된 채널 영역을 갖는 소스 및 드레인 전극, 상기 채널 영역을 가로질러 연장되고 상기 소스 및 드레인 전극과 전기 접촉하는 반도체 층, 게이트 전극, 및 상기 게이트 전극과 상기 반도체 층사이의 절연층을 포함하는 유기 박막 트랜지스터를 제조하는 방법으로서,
상기 반도체 층이 제 1 항 내지 제 30 항중 어느 한 항에 따른 방법에 의해 침착되는, 방법. - 제 32 항에 있어서,
상기 트랜지스터가 상부 게이트 트랜지스터인, 방법. - 제 32 항에 있어서,
상기 트랜지스터가 하부 게이트 트랜지스터인, 방법. - 제 1 항 내지 제 34 항중 어느 한 항에 따른 방법에 의해 수득할 수 있는 유기 전자 장치.
- (i) 기판;
(ⅱ) 상기 기판상에 침착되고, 전극들 사이에 위치된 채널 영역을 가지되, 이때 각각의 전극의 적어도 하나의 표면의 적어도 일부분이 표면-개질 화합물로 코팅된, 소스 및 드레인 전극;
(ⅲ) 상기 소스 및 드레인 전극의 적어도 일부분상에 및 상기 채널 영역내에 침착된, 중합체성 반도체 및 비-중합체성 반도체를 포함하는 반도체 층(이때, 상기 비-중합체성 반도체는 상기 표면 개질 화합물이 존재하는 상기 전극들의 표면에 평행한 방향으로 상기 반도체 층내에 균일하게 분포된다);
(ⅳ) 상기 반도체 층상에 침착된 절연층; 및
(v) 상기 절연층상에 침착된 게이트 전극
을 포함하는 유기 전자 장치. - (i) 기판;
(ⅱ) 상기 기판상에 침착된 게이트 전극;
(ⅲ) 상기 게이트 전극상에 침착된 절연층;
(ⅳ) 상기 절연층상에 침착되고, 전극들 사이에 위치된 채널 영역을 가지되, 이때 각각의 전극의 적어도 하나의 표면의 적어도 일부분이 표면-개질 화합물로 코팅된, 소스 및 드레인 전극; 및
(v) 상기 소스 및 드레인 전극의 적어도 일부분상에 및 상기 채널 영역내에 침착된, 중합체성 반도체 및 비-중합체성 반도체를 포함하는 반도체 층(이때, 상기 비-중합체성 반도체는 표면 개질 화합물이 존재하는 상기 전극들의 표면에 평행한 방향으로 상기 반도체 층내에 균일하게 분포된다)
을 포함하는 유기 전자 장치. - (i) 중합체성 반도체;
(ⅱ) 비-중합체성 반도체;
(ⅲ) 제 1 방향족 용매; 및
(ⅳ) 제 2 방향족 용매(이때, 상기 제 2 방향족 용매는 상기 제 1 방향족 용매의 비점보다 적어도 15℃ 더 높은 비점을 갖는다)
를 포함하는, 유기 전자 장치의 반도체 층을 제조하기 위한 블렌드. - 제 38 항에 있어서,
상기 제 1 방향족 용매가 제 6 항 내지 제 8 항중 어느 한 항에서 정의된 바와 같은 것인, 블렌드. - 제 38 항 또는 제 39 항에 있어서,
상기 제 2 방향족 용매가 제 9 항 내지 제 20 항중 어느 한 항에서 정의된 바와 같은 것인, 블렌드. - 제 38 항 내지 제 40 항중 어느 한 항에 있어서,
상기 중합체성 반도체가 제 21 항 또는 제 22 항에서 정의된 바와 같은 것인, 블렌드. - 제 38 항 내지 제 41 항중 어느 한 항에 있어서,
상기 비-중합체성 반도체가 제 23 항 또는 제 24 항에서 정의된 바와 같은 것인, 블렌드.
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