KR20150021734A - Chip package - Google Patents

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Abstract

The present invention relates to a chip package. The chip package according to the embodiment of the present invention includes a substrate, a semiconductor chip which is mounted on one side of the substrate, and an organic coating layer which is formed on one side or the other side of the substrate. Wherein, one side of the substrate faces the other side of the substrate. The semiconductor chip is mounted on one side of the substrate to remove the organic coating layer by a plasma treatment. The present invention provides the chip package with high reliability.

Description

칩 패키지{CHIP PACKAGE}Chip package {CHIP PACKAGE}

본 실시예는 칩 패키지에 관한 것이다.This embodiment relates to a chip package.

오늘날 반도체 산업에 있어서 반도체 칩의 집적도가 증가하고 있으며, 반도체 칩을 수용하며 외부 시스템에 실장되는 패키지(package)의 크기는 점점 감소하고 있다.[0003] In the semiconductor industry today, the degree of integration of semiconductor chips is increasing, and the size of packages mounted on external systems accommodating semiconductor chips is gradually decreasing.

이러한 패키지 크기의 감소에 대한 요구에 부응하여 다양한 패키징(packaging) 기술이 개발되고 있다.Various packaging techniques are being developed in response to the demand for such a reduction in package size.

실리콘 칩, LED(Light Emitting Diode) 또는 IC 칩 등이 와이어 본딩 방식 또는 플립 칩 본딩 방식(Flip Chip Bonding Type) 등을 통해 기판 상에 본딩된다.A silicon chip, a light emitting diode (LED), or an IC chip is bonded to the substrate through a wire bonding method or a flip chip bonding method.

일반적으로 IC 칩 패키지의 경우, 기판의 절연층의 캐비티(cavity) 상에 반도체 칩(chip)이 실장되고, 와이어에 의해 회로패턴과 전기적으로 접속되며, 상기 반도체 칩과 와이어는 수지 등의 몰딩 재료에 의해 몰딩된다.In general, in the case of an IC chip package, a semiconductor chip is mounted on a cavity of an insulating layer of a substrate, and is electrically connected to a circuit pattern by a wire. The semiconductor chip and the wire are molded Lt; / RTI >

그러나, 종래에는 IC 칩 패키지는 콘택(contact)면 상의 유기 코팅층의 형성 시에, 본딩(bonding)면 상에 유기 코팅층이 함께 형성되어, 상기 본딩 면 의 유기 코팅층 상에 반도체 칩이 실장되어 밀착력이 부족하므로 IC 칩이 쉽게 박리되는 문제점이 있다.Conventionally, however, in the conventional IC chip package, when an organic coating layer is formed on a contact surface, an organic coating layer is formed on a bonding surface, a semiconductor chip is mounted on the organic coating layer of the bonding surface, There is a problem that the IC chip is easily peeled off.

본 실시예는 전술한 문제를 해결하기 위해 안출된 것으로서, 칩 패키지의 콘택(contact)면 상의 유기 코팅층의 형성 시에, 본딩(bonding)면에 함께 형성되는 유기 코팅층을 플라즈마(plasma) 처리에 의해 제거하여, 칩 패키지 상에 실장되는 반도체 칩의 박리 강도(peel strength)를 보다 향상시키고자 한다.The present embodiment has been conceived to solve the above-described problems, and it is an object of the present invention to provide a method of manufacturing an organic coating layer on a contact surface of a chip package, So as to improve the peel strength of the semiconductor chip mounted on the chip package.

또한, 본 실시예는 신뢰도 높은 칩 패키지를 제공하고, 칩 패키지의 제조시의 불량을 최소화하여 제조 비용을 줄이고자 한다.The present embodiment also provides a highly reliable chip package and minimizes defects in manufacturing the chip package, thereby reducing the manufacturing cost.

전술한 문제를 해결하기 위한 본 실시예에 따른 칩 패키지는, 기판; 상기 기판의 일면에 실장되는 반도체 칩(chip); 및 상기 기판의 일면 및 상기 일면에 대향하는 타면 중에서 적어도 어느 하나에 형성되는 유기 코팅층;을 포함한다.A chip package according to the present embodiment for solving the above-mentioned problems includes a substrate; A semiconductor chip mounted on one surface of the substrate; And an organic coating layer formed on at least one of the one surface of the substrate and the other surface facing the one surface.

또 다른 실시예에 따르면, 상기 반도체 칩은 플라즈마 처리에 의해 상기 유기 코팅층이 제거된 상기 기판의 일면에 실장될 수 있다.According to another embodiment, the semiconductor chip may be mounted on one surface of the substrate from which the organic coating layer has been removed by plasma treatment.

또 다른 실시예에 따르면, 상기 플라즈마 처리에 의하여, 상기 반도체 칩과 상기 기판 간의 박리 강도가 3 내지 15 kg/cm로 형성될 수 있다.According to another embodiment, the peeling strength between the semiconductor chip and the substrate may be 3 to 15 kg / cm by the plasma treatment.

또 다른 실시예에 따르면, 상기 반도체 칩은 IC 칩일 수 있다.According to another embodiment, the semiconductor chip may be an IC chip.

또 다른 실시예에 따르면, 상기 반도체 칩을 상기 기판의 일면에 부착하는 도전성 접착층;을 더 포함할 수 있다.According to another embodiment, the semiconductor device may further include a conductive adhesive layer for attaching the semiconductor chip to one surface of the substrate.

또 다른 실시예에 따르면, 상기 도전성 접착층은 에폭시 수지 및 금속 재료를 포함할 수 있다.According to another embodiment, the conductive adhesive layer may include an epoxy resin and a metal material.

또 다른 실시예에 따르면, 상기 기판은 금속층; 및 상기 금속층의 일면 및 상기 일면에 대향하는 타면에 형성되는 도금층;을 포함할 수 있다.According to another embodiment, the substrate comprises a metal layer; And a plating layer formed on one surface of the metal layer and on the other surface opposite to the one surface.

또 다른 실시예에 따르면, 상기 금속층은 구리(Cu)로 구성되고, 상기 도금층은 금(Au)으로 구성될 수 있다.According to another embodiment, the metal layer may be made of copper (Cu), and the plating layer may be made of gold (Au).

또 다른 실시예에 따르면, 상기 기판의 일면에 형성되는 절연층을 더 포함하고, 상기 반도체 칩은 상기 절연층 내에 형성되는 캐비티(cavity) 내에 실장될 수 있다.According to another embodiment, the semiconductor device may further include an insulating layer formed on one surface of the substrate, and the semiconductor chip may be mounted in a cavity formed in the insulating layer.

또 다른 실시예에 따르면, 상기 절연층은 유리 섬유와 수지를 포함하는 프리프레그(Prepreg)로 구성될 수 있다.According to another embodiment, the insulating layer may be composed of a prepreg including glass fiber and resin.

본 실시예에 따르면 칩 패키지의 콘택(contact)면 상의 유기 코팅층의 형성 시에, 본딩(bonding)면에 함께 형성되는 유기 코팅층을 플라즈마(plasma) 처리에 의해 제거하여, 칩 패키지 상에 실장되는 반도체 칩의 박리 강도(peel strength)를 보다 향상시킬 수 있다.According to the present embodiment, at the time of forming the organic coating layer on the contact surface of the chip package, the organic coating layer formed together on the bonding surface is removed by plasma treatment, The peel strength of the chip can be further improved.

또한, 본 실시예에 따르면 보다 신뢰도 높은 칩 패키지를 제공하고, 칩 패키지의 제조시의 불량을 최소화하여 제조 비용을 줄일 수 있다.Further, according to the present embodiment, it is possible to provide a more reliable chip package, minimize the defects in manufacturing the chip package, and reduce the manufacturing cost.

도 1은 본 발명의 일실시예에 따른 칩 패키지의 단면도이다.
도 2 및 도 3은 본 발명의 일실시예에 따른 칩 패키지를 도시한 도면이다.
도 4는 본 발명의 일실시예에 따른 플라즈마 처리를 설명하기 위한 도면이다.
도 5 및 도 6은 본 발명의 일실시예에 따른 플라즈마 처리 유무에 따른 도전성 접착층의 흐름성 차이를 설명하기 위한 도면이다.
도 7는 본 발명의 일실시예에 따른 칩 패키지의 제조 방법을 설명하기 위한 도면이다.1 is a cross-sectional view of a chip package according to an embodiment of the present invention.
2 and 3 are diagrams illustrating a chip package according to an embodiment of the present invention.
4 is a view for explaining a plasma process according to an embodiment of the present invention.
FIGS. 5 and 6 are views for explaining the difference in flowability of the conductive adhesive layer according to the presence or absence of a plasma treatment according to an embodiment of the present invention.
7 is a view for explaining a method of manufacturing a chip package according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention. In addition, the size of each component in the drawings may be exaggerated for the sake of explanation and does not mean a size actually applied.

도 1은 본 발명의 일실시예에 따른 칩 패키지의 단면도이다.1 is a cross-sectional view of a chip package according to an embodiment of the present invention.

도 1에 도시된 바와 같이 본 발명의 일실시예에 따른 칩 패키지는 기판(110), 반도체 칩(120) 및 유기 코팅층(130)을 포함하여 구성된다.As shown in FIG. 1, a chip package according to an embodiment of the present invention includes a substrate 110, a semiconductor chip 120, and an organic coating layer 130.

또한, 상기 기판(110)은 금속층(111) 및 도금층(112, 113)을 포함하여 구성된다.The substrate 110 includes a metal layer 111 and a plating layer 112 and 113.

반도체 칩(120)은 기판(110)의 일면 상에 실장된다. 이때, 상기 반도체 칩(120)은 IC(Intergrated Circuit) 칩일 수 있다.The semiconductor chip 120 is mounted on one surface of the substrate 110. At this time, the semiconductor chip 120 may be an integrated circuit (IC) chip.

보다 상세하게 설명하면, 금속층(111)의 일면 및 상기 일면에 대향하는 타면에는 도금층(112, 113)이 형성되며, 상기 금속층(111)의 일면에 형성되는 제1 도금층(112)에는 접착층(140)에 의해 부착되는 절연층(150)이 형성된다. 또한, 상기 절연층(150) 내에는 캐비티(cavity: 125)가 형성되어 상기 반도체 칩(120)이 상기 캐비티(125) 내에 실장된다.Plated layers 112 and 113 are formed on one surface of the metal layer 111 and opposite surfaces of the metal layer 111. The first plating layer 112 formed on one surface of the metal layer 111 is provided with an adhesive layer 140 The insulating layer 150 is formed. A cavity 125 is formed in the insulating layer 150 so that the semiconductor chip 120 is mounted in the cavity 125.

이때, 상기 금속층은 구리(Cu)로 구성되고, 상기 도금층은 금(Au)으로 구성될 수 있으며, 상기 절연층(150)은 유리 섬유와 수지를 포함하는 프리프레그(Prepreg)로 구성될 수 있다.At this time, the metal layer may be composed of copper (Cu), the plating layer may be composed of gold (Au), and the insulating layer 150 may be composed of a prepreg containing glass fiber and resin .

유기 코팅층(130)은 상기 기판(110)의 일면 및 상기 일면에 대향하는 타면 중에서 적어도 어느 하나에 형성될 수 있다. 즉, 유기 코팅층(130)은 상기 기판(110)의 제1 도금층(112) 및 제2 도금층(113)상에 형성될 수 있다.The organic coating layer 130 may be formed on at least one of the first surface of the substrate 110 and the second surface opposite to the first surface. That is, the organic coating layer 130 may be formed on the first plating layer 112 and the second plating layer 113 of the substrate 110.

상기 제1 도금층(112) 상에 형성되는 유기 코팅층(130)은 플라즈마(plasma) 처리에 의하여 제거된다.The organic coating layer 130 formed on the first plating layer 112 is removed by plasma treatment.

상기와 같이 플라즈마 처리에 의하여 유기 코팅층(130)의 제거된 제1 도금층(112) 상에는 반도체 칩(120)이 실장된다.The semiconductor chip 120 is mounted on the first plating layer 112 from which the organic coating layer 130 is removed by the plasma treatment as described above.

상기 제1 도금층(112) 상에 플라즈마 처리가 이루어지면, 제1 도금층(112)의 상면과 반도체 칩(120) 간의 밀착력이 증가하여 제1 도금층(112)의 상면과 반도체 칩(120) 간의 박리 강도(peel strength)가 상승한다. The adhesion between the upper surface of the first plating layer 112 and the semiconductor chip 120 increases so that the peeling between the upper surface of the first plating layer 112 and the semiconductor chip 120 The peel strength is increased.

이때, 1 도금층(112)의 상면과 반도체 칩(120) 간에는 3 내지 15 kg/cm의 박리 강도가 형성될 수 있으며, 상기 플라즈마 처리에 의하여 제1 도금층(112)과 반도체 칩(120)간에 최대 15 kg/cm의 박리 강도를 갖도록 구성할 수 있으며, 상기에서와 같이 최소 3 kg/cm의 박리 강도를 유치하여야 제1 도금층(112)과 반도체 칩(120)간의 분리가 발생하지 않는다.At this time, a peeling strength of 3 to 15 kg / cm may be formed between the upper surface of the first plating layer 112 and the semiconductor chip 120, and a maximum peeling strength between the first plating layer 112 and the semiconductor chip 120 The separation strength between the first plating layer 112 and the semiconductor chip 120 does not occur because a peeling strength of at least 3 kg / cm is required as described above.

한편, 상기 반도체 칩(120)을 제1 도금층(112) 상에 실장하기 위하여 도전성 접착층(121)이 사용될 수 있다.In order to mount the semiconductor chip 120 on the first plating layer 112, a conductive adhesive layer 121 may be used.

보다 상세하게 설명하면, 상기 반도체 칩(120)은 도전성 접착층(121)에 의해 상기 제1 도금층(112) 상에 부착될 수 있으며, 상기 도전성 접착층(120)은 에폭시 수지(epoxy resin) 및 금속 재료를 포함하여 구성될 수 있다. 이때, 상기 금속 재료로는 은(Ag)이 사용될 수 있다.More specifically, the semiconductor chip 120 may be attached to the first plating layer 112 by a conductive adhesive layer 121, and the conductive adhesive layer 120 may be formed of an epoxy resin and a metal material As shown in FIG. At this time, silver (Ag) may be used as the metal material.

즉, 플라즈마 처리에 의하여 유기 코팅층(130)의 제거된 제1 도금층(112) 상에 도전성 접착층(121)을 형성하고, 상기 반도체 칩(120)이 상기 형성된 도전성 접착층(121)에 의해 상기 제1 도금층(112) 상에 부착될 수 있다.
That is, the conductive adhesive layer 121 is formed on the removed first plating layer 112 of the organic coating layer 130 by the plasma treatment, and the semiconductor chip 120 is electrically connected to the first conductive layer 121 by the conductive adhesive layer 121, May be deposited on the plating layer 112.

도 2 및 도 3은 본 발명의 일실시예에 따른 칩 패키지를 도시한 도면이다.2 and 3 are diagrams illustrating a chip package according to an embodiment of the present invention.

도 2는 도 1에 도시된 칩 패키지의 하면을 도시하고 있으며, 도 3은 도 1에 도시된 칩 패키지의 상면을 도시하고 있다.Fig. 2 shows a bottom view of the chip package shown in Fig. 1, and Fig. 3 shows a top view of the chip package shown in Fig.

보다 상세하게 설명하면, 도 2는 칩 패키지의 콘택(contact)면을 도시하고 있으며, 도 3은 칩 패키지의 본딩(bonding)면을 도시하고 있다.More specifically, Figure 2 shows the contact side of the chip package, and Figure 3 shows the bonding side of the chip package.

도 3에 도시된 바와 같이, 칩 패키지는 캐비티(cavity: 125)와 본딩 홀(bonding hole: 126)이 형성되며, 캐비티(125) 상에는 반도체 칩이 실장될 수 있다.As shown in FIG. 3, a chip package has a cavity 125 and a bonding hole 126, and a semiconductor chip can be mounted on the cavity 125.

본 발명의 일실시예에 따르면, 상기 반도체 칩의 실장 시에 박리 강도(peel strength)을 향상시키기 위하여, 반도체 칩이 실장되는 기판 상에 플라즈마 처리(plasma process)가 이루어진다.
According to an embodiment of the present invention, a plasma process is performed on a substrate on which a semiconductor chip is mounted in order to improve peel strength at the time of mounting the semiconductor chip.

도 4는 본 발명의 일실시예에 따른 플라즈마 처리를 설명하기 위한 도면이다.4 is a view for explaining a plasma process according to an embodiment of the present invention.

도 4를 참조하면, 플라즈마 가스를 이온화시켜 전자, 중성자 및 양자로 구성된 플라즈마를 형성하고, 이온화된 플라즈마를 기판(110)에 노출시킴으로써 플라즈마 처리(plasma process)가 이루어진다.Referring to FIG. 4, a plasma process is performed by ionizing a plasma gas to form a plasma composed of electrons, neutrons, and protons, and exposing the ionized plasma to the substrate 110.

플라즈마는 수소, 산소 및 아르곤 플라즈마를 포함하며, 본 발명의 일실시예에 따르면 아르곤 가스를 이용하여 기판을 플라즈마 처리할 수 있다.The plasma includes hydrogen, oxygen, and argon plasma, and according to one embodiment of the present invention, the substrate can be plasma treated with argon gas.

도 4를 참조하면, 기판(110)이 수소 플라즈마(210) 또는 산소 플라즈마(220)에 노출되는 경우에는, 상기 수소 플라즈마(210) 또는 산소 플라즈마(220)가 기판(110)의 상에 존재하는 수소나 탄소에 결합하여 H20 또는 CO2로서 떨어져 나간다. 그에 따라, 기판(110)의 거칠기(Roughness)가 증가되지 않는다.Referring to FIG. 4, when the substrate 110 is exposed to the hydrogen plasma 210 or the oxygen plasma 220, the hydrogen plasma 210 or the oxygen plasma 220 is present on the substrate 110 It binds to hydrogen or carbon and falls off as H 2 O or CO 2 . Accordingly, the roughness of the substrate 110 is not increased.

그러나, 아르곤 플라즈마(230)를 기판(110)에 노출시키면, 아르곤 플라즈마(230)는 기판(110)의 상에 존재하는 탄소에 결합되면서 기판 상의 면에 그대로 붙어있게 되어, 기판(110) 면의 거칠기(Roughness)를 증가시킨다.However, when the argon plasma 230 is exposed to the substrate 110, the argon plasma 230 is attached to the surface of the substrate 110 while being bonded to the carbon existing on the substrate 110, Increases the roughness.

그에 따라, 반도체 칩과 기판(110) 간의 박리 강도(Peel Strength)이 증가한다.As a result, the peel strength between the semiconductor chip and the substrate 110 increases.

하기의 표 1은 플라즈마 처리 강도에 따른 박리 강도를 나타낸다.
Table 1 below shows the peel strength according to the plasma treatment strength.

플라즈마plasma 처리 강도( Processing intensity ( PLASMAPLASMA POWERPOWER )) 박리 강도(Peel strength PeelPeel StrengthStrength )() ( kgfkgf // cmcm )) 플라즈마 없음No Plasma 0.020.02 2500 W2500 W 1.231.23 3000 W3000 W 1.071.07 3500 W3500 W 1.511.51 4000 W4000 W 1.981.98

상기 표 1에서와 같이, 플라즈마 처리 강도가 클수록 박리 강도가 증대된다.As shown in Table 1, the larger the plasma treatment strength, the greater the peel strength.

도 5 및 도 6은 본 발명의 일실시예에 따른 플라즈마 처리 유무에 따른 도전성 접착층의 흐름성 차이를 설명하기 위한 도면이다.FIGS. 5 and 6 are views for explaining the difference in flowability of the conductive adhesive layer according to the presence or absence of a plasma treatment according to an embodiment of the present invention.

보다 상세하게 설명하면, 도 5 및 도 6은 캐비티(125) 내의 기판 상에 도전성 접착층(121)을 형성한 실시예를 도시하고 있다.5 and 6 illustrate an embodiment in which the conductive adhesive layer 121 is formed on the substrate in the cavity 125. In this embodiment,

즉, 도 5는 캐비티(125) 내에 반도체 칩을 실장하기 위하여, 캐비티(125) 내의 기판 상에 별도의 플라즈마 처리 없이 도전성 접착층(121)을 형성한 실시예이며, 도 6은 캐비티(125) 내에 반도체 칩을 실장하기 위하여, 캐비티(125) 내의 기판 상에 플라즈마 처리를 실시한 이후에, 도전성 접착층(121)을 형성한 실시예이다.5 is an embodiment in which the conductive adhesive layer 121 is formed on the substrate in the cavity 125 without additional plasma processing in order to mount the semiconductor chip in the cavity 125. FIG. The conductive adhesive layer 121 is formed after the plasma processing is performed on the substrate in the cavity 125 for mounting the semiconductor chip.

도 5의 실시예에서는 플라즈마 처리가 이루어지지 않은 기판은 유기 코팅층 상에 도전성 물질이 도포되므로 형성된 도전성 접착층(121)의 흐름성(flowability)이 낮으나, 도 6의 실시예에서와 같이 플라즈마 처리가 이루어지면 유기 코팅층이 제거되므로 기판 상에 형성된 도전성 접착층(121)의 흐름성이 매우 우수하다.In the embodiment of FIG. 5, since the conductive material is coated on the organic coating layer of the substrate not subjected to the plasma treatment, the flowability of the conductive adhesive layer 121 formed is low, but the plasma treatment is performed as in the embodiment of FIG. Since the ground organic coating layer is removed, the flowability of the conductive adhesive layer 121 formed on the substrate is excellent.

이와 같이 플라즈마 처리에 의해 흐름성이 우수한 도전성 접착층(121)을 이용해 기판 상에 반도체 칩을 접착하면 반도체 칩과 기판 간의 박리 강도를 대폭 향상시킬 수 있다.
When the semiconductor chip is bonded to the substrate using the conductive adhesive layer 121 having excellent flowability by the plasma treatment as described above, the peeling strength between the semiconductor chip and the substrate can be remarkably improved.

도 7는 본 발명의 일실시예에 따른 칩 패키지의 제조 방법을 설명하기 위한 도면이다.7 is a view for explaining a method of manufacturing a chip package according to an embodiment of the present invention.

도 7에 도시된 바와 같이 칩 패키지의 캐비티 상에 워터 마스킹(water masking)을 실시하고(S510), 칩 패키지의 하면인 콘택면 상에 유기 코팅을 실시한다(S520).As shown in FIG. 7, water masking is performed on the cavity of the chip package (S510), and organic coating is performed on the contact surface, which is the lower surface of the chip package (S520).

이후에는, 상기 칩 패키지를 워터 크리닝(water cleaning)하고(S530), 상기 칩 패키지의 상면인 본딩 면을 플라즈마 처리한다(S540).Thereafter, the chip package is subjected to water cleaning (S530), and the bonding surface, which is an upper surface of the chip package, is subjected to plasma treatment (S540).

이와 같이 칩 패키지의 본딩 면을 플라즈마 처리하면, 상기 콘택면 상에 유기 코팅 시에 상기 본딩 면에 일부 형성된 유기 코팅을 제거할 수 있다.When the bonding surface of the chip package is subjected to the plasma treatment, the organic coating formed on the bonding surface may be removed during organic coating on the contact surface.

이후에는 상기 플라즈마 처리된 칩 패키지를 건조하고(S550), 상기 칩 패키지 상에 반도체 칩을 실장하여 칩 패키지를 구성할 수 있다.Thereafter, the plasma-treated chip package is dried (S550), and a semiconductor chip is mounted on the chip package to form a chip package.

이상에서 살펴본 바와 같이, 본 실시예에 따르면 칩 패키지의 콘택(contact)면 상의 유기 코팅층의 형성 시에, 본딩(bonding)면에 함께 형성되는 유기 코팅층을 플라즈마(plasma) 처리에 의해 제거하여, 칩 패키지 상에 실장되는 반도체 칩의 박리 강도(peel strength)를 보다 향상시킬 수 있다.As described above, according to the present embodiment, at the time of forming the organic coating layer on the contact surface of the chip package, the organic coating layer formed together on the bonding surface is removed by plasma treatment, The peel strength of the semiconductor chip mounted on the package can be further improved.

또한, 본 실시예에 따르면 신뢰도 높은 칩 패키지를 제공하고, 칩 패키지의 제조시의 불량을 최소화하여 제조 비용을 줄일 수 있다.Further, according to the present embodiment, it is possible to provide a highly reliable chip package, minimize the defects in manufacturing the chip package, and reduce the manufacturing cost.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, but should be determined by the claims and equivalents thereof.

110: 기판
111: 금속층
112, 113: 도금층
120: 반도체 칩
121: 도전성 접착층
125: 캐비티
126: 본딩 홀
130: 유기 코팅층
140: 접착층
150: 절연층110: substrate
111: metal layer
112, 113: Plating layer
120: semiconductor chip
121: conductive adhesive layer
125: cavity
126: Bonding hole
130: organic coating layer
140: Adhesive layer
150: insulating layer

Claims (10)

기판;
상기 기판의 일면에 실장되는 반도체 칩(chip); 및
상기 기판의 일면 및 상기 일면에 대향하는 타면 중에서 적어도 어느 하나에 형성되는 유기 코팅층;
을 포함하는 칩 패키지.Board;
A semiconductor chip mounted on one surface of the substrate; And
An organic coating layer formed on at least one of a surface of the substrate and a surface opposite to the surface;
≪ / RTI > 청구항 1에 있어서,
상기 반도체 칩은,
플라즈마 처리에 의해 상기 유기 코팅층이 제거된 상기 기판의 일면에 실장되는 칩 패키지.The method according to claim 1,
Wherein:
Wherein the substrate is mounted on one surface of the substrate from which the organic coating layer has been removed by plasma treatment. 청구항 2에 있어서,
상기 플라즈마 처리에 의하여, 상기 반도체 칩과 상기 기판 간의 박리 강도가 3 내지 15 kg/cm로 형성되는 칩 패키지.The method of claim 2,
Wherein a peeling strength between the semiconductor chip and the substrate is formed to be 3 to 15 kg / cm 2 by the plasma treatment. 청구항 1에 있어서,
상기 반도체 칩은,
IC 칩인 칩 패키지.The method according to claim 1,
Wherein:
Chip package which is an IC chip. 청구항 1에 있어서,
상기 반도체 칩을 상기 기판의 일면에 부착하는 도전성 접착층;
을 더 포함하는 칩 패키지.The method according to claim 1,
A conductive adhesive layer for attaching the semiconductor chip to one surface of the substrate;
Further comprising a chip package. 청구항 5에 있어서,
상기 도전성 접착층은,
에폭시 수지 및 금속 재료를 포함하는 칩 패키지.The method of claim 5,
The conductive adhesive layer may be,
A chip package comprising an epoxy resin and a metal material. 청구항 1에 있어서,
상기 기판은,
금속층; 및
상기 금속층의 일면 및 상기 일면에 대향하는 타면에 형성되는 도금층;
을 포함하는 칩 패키지.The method according to claim 1,
Wherein:
A metal layer; And
A plating layer formed on one surface of the metal layer and on another surface opposite to the one surface;
≪ / RTI > 청구항 7에 있어서,
상기 금속층은 구리(Cu)로 구성되고, 상기 도금층은 금(Au)으로 구성되는 칩 패키지.The method of claim 7,
Wherein the metal layer is made of copper (Cu), and the plating layer is made of gold (Au). 청구항 1에 있어서,
상기 기판의 일면에 형성되는 절연층을 더 포함하고,
상기 반도체 칩은 상기 절연층 내에 형성되는 캐비티(cavity) 내에 실장되는 칩 패키지.The method according to claim 1,
Further comprising an insulating layer formed on one surface of the substrate,
Wherein the semiconductor chip is mounted in a cavity formed in the insulating layer. 청구항 9에 있어서,
상기 절연층은,
유리 섬유와 수지를 포함하는 프리프레그(Prepreg)로 구성되는 칩 패키지.
The method of claim 9,
Wherein the insulating layer
A chip package comprising a prepreg comprising glass fibers and a resin.
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