KR20150012549A - Ddi, 상기 ddi를 포함하는 장치들, 및 이의 동작 방법 - Google Patents

Ddi, 상기 ddi를 포함하는 장치들, 및 이의 동작 방법 Download PDF

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Abstract

DDI(display driver IC)의 동작 방법은 이전 라인 데이터와 현재 라인 데이터를 비교하는 단계 및 비교 결과에 따라, 상기 현재 라인 데이터를 처리하기 위한 중간 처리 회로의 일부의 활성화 여부를 제어하는 단계를 포함한다.

Description

DDI, 상기 DDI를 포함하는 장치들, 및 이의 동작 방법{DISPLAY DRIVER IC, APPARATUS INCLUDING THE SAME, AND OPERATION METHOD THEREOF}
본 발명의 개념에 따른 실시 예는 DDI에 관한 것으로, 특히 라인 데이터가 중복되는 경우 중간 처리 회로의 일부를 비활성화시킬 수 있는 DDI, 상기 DDI를 포함하는 장치들, 및 이의 동작 방법에 관한 것이다.
디스플레이 드라이버 IC(display driver IC(DDI))는 액정 표시 장치(liquid crystal display(LCD)), LED(light emitting diode) 디스플레이, 또는 OLED (organic LED) 디스플레이 등으로 구현되는 디스플레이 모듈을 구동하기 위한 집적 회로이다.
최근 초고해상도 디스플레이 모듈(display module)이 스마트폰(smart phone)에 탑재됨에 따라, 전력 소모가 적으면서도 높은 성능을 갖는 DDI가 요구되고 있다.
본 발명이 이루고자 하는 기술적인 과제는 라인 데이터가 중복되는 경우 중간 처리 회로의 일부를 비활성화시킬 수 있는 DDI, 상기 DDI를 포함하는 장치들, 및 이의 동작 방법을 제공하는 것이다.
또한, 그레이 패턴(gray pattern)이 검출되는 경우 중간 처리 회로의 일부를 비활성화시킬 수 있는 DDI, 상기 DDI를 포함하는 장치들, 및 이의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 DDI(display driver IC)의 동작 방법은 이전 라인 데이터와 현재 라인 데이터를 비교하는 단계 및 비교 결과에 따라, 상기 현재 라인 데이터를 처리하기 위한 중간 처리 회로의 일부의 활성화 여부를 제어하는 단계를 포함할 수 있다.
실시 예에 따라, 상기 DDI의 동작 방법은 상기 이전 라인 데이터를 상기 중간 처리 회로를 통하여 처리하고, 처리된 이전 라인 데이터를 데이터 래치로 전송하는 단계, 및 상기 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하는 경우, 상기 처리된 이전 라인 데이터를 상기 현재 라인 데이터에 상응하는 출력 데이터로서 출력하는 단계를 더 포함할 수 있다.
실시 예에 따라, 상기 제어하는 단계는, 상기 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하는 경우 상기 중간 처리 회로의 상기 일부를 비활성화시키고, 상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하지 않는 경우 상기 중간 처리 회로의 상기 일부를 활성화시킬 수 있다.
실시 예에 따라, 상기 DDI의 동작 방법은 상기 비교 결과에 따라, 상기 중간 처리 회로로 전송되는 상기 현재 라인 데이터를 게이팅(gating)하여 상기 중간 처리 회로의 상기 일부를 비활성화시킬 수 있다.
실시 예에 따라, 상기 DDI의 동작 방법은 상기 비교 결과에 따라, 상기 중간 처리 회로로 공급되는 클럭 신호를 게이팅하여 상기 중간 처리 회로의 상기 일부를 비활성화시킬 수 있다.
실시 예에 따라, 상기 DDI의 동작 방법은 상기 비교 결과에 따라, 상기 중간 처리 회로로 공급되는 전원을 제어하여 상기 중간 처리 회로의 상기 일부를 비활성화시킬 수 있다.
실시 예에 따라, 상기 중간 처리 회로의 상기 일부는, 픽셀 데이터 처리 회로, 소스 쉬프트 레지스터 컨트롤러(source shift regsiter controller), 및 데이터 쉬프트 레지스터(data shift register)를 포함할 수 있다.
실시 예에 따라, 상기 DDI에 의해 구동되는 디스플레이의 백 라이트(back light)를 제어하기 위한 정보를 생성하는 상기 중간 처리 회로에 포함된 프리-프로세싱(pre-processing) 회로는, 상기 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하는 경우에도 활성화될 수 있다.
본 발명의 실시 예에 따른 DDI는 이전 라인 데이터와 현재 라인 데이터를 저장하는 저장 회로, 상기 현재 라인 데이터를 처리하기 위한 중간 처리 회로, 및 상기 이전 라인 데이터와 상기 현재 라인 데이터를 비교하고, 비교 결과에 따라 상기 중간 처리 회로의 활성화 여부를 제어하기 위한 비교 신호를 생성하는 라인 데이터 비교 회로를 포함할 수 있다.
실시 예에 따라, 상기 저장 회로는 상기 이전 라인 데이터와 상기 현재 라인 데이터를 버퍼링하는 라인 버퍼 회로이고, 상기 라인 버퍼 회로는 중첩되는 시간 구간에서 상기 이전 라인 데이터와 상기 현재 라인 데이터를 상기 라인 데이터 비교 회로로 출력할 수 있다.
실시 예에 따라, 상기 DDI는 상기 중간 처리 회로를 통하여 처리된 상기 이전 라인 데이터를 저장하는 데이터 래치(data latch)를 더 포함하고, 상기 데이터 래치는, 상기 비교 신호에 기초하여, 상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하는 경우 상기 처리된 이전 라인 데이터를 상기 현재 라인 데이터에 상응하는 출력 데이터로서 출력할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 DDI, 및 상기 DDI에 의해 구동되는 디스플레이 패널을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 시스템은 상기 디스플레이 장치, 및 상기 이전 라인 데이터 및 상기 현재 라인 데이터를 상기 디스플레이 장치로 출력하는 AP(application processor)를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 DDI의 동작 방법은 디스플레이될 데이터를 구성하는 컬러 데이터 신호들을 서로 비교하여 그레이 패턴(gray pattern)을 검출하는 단계, 및 검출 결과에 따라, 상기 컬러 데이터 신호들을 처리하기 위한 중간 처리 회로의 일부의 활성화 여부를 제어할 수 있다.
실시 예에 따라, 상기 그레이 패턴은, 상기 컬러 데이터 신호들이 서로 일치하는 데이터 패턴일 수 있다.
실시 예에 따라, 상기 DDI의 동작 방법은 상기 그레이 패턴이 검출되는 구간의 길이와 기준 길이를 비교하는 단계를 더 포함하고, 상기 그레이 패턴이 검출되는 구간의 길이가 상기 기준 길이보다 긴 경우에 상기 중간 처리 회로의 상기 일부의 활성화 여부를 제어할 수 있다.
실시 예에 따라, 상기 기준 길이는 상기 DDI에 의해 구동되는 디스플레이 패널의 수평 라인 길이에 상응할 수 있다.
실시 예에 따라, 상기 DDI의 동작 방법은 상기 검출 결과에 따라 상기 그레이 패턴이 검출된 경우 상기 중간 처리 회로 중에서 상기 컬러 데이터 신호들 중의 어느 하나를 처리하기 위한 부분만을 활성화시키고, 상기 검출 결과에 따라 상기 그레이 패턴이 검출되지 않은 경우 상기 중간 처리 회로 전체를 활성화시킬 수 있다.
실시 예에 따라, 상기 DDI의 동작 방법은 상기 검출 결과에 따라 상기 그레이 패턴이 검출된 경우 라인 버퍼 회로에 저장된 상기 컬러 데이터 신호들 중의 어느 하나를 리드하여 처리할 수 있다.
본 발명의 다른 실시 예에 따른 DDI는 디스플레이될 데이터를 구성하는 컬러 데이터 신호들을 처리하기 위한 중간 처리 회로, 및 상기 컬러 데이터 신호들을 서로 비교하여 그레이 패턴(gray pattern)을 검출하고, 검출 결과에 따라 상기 중간 처리 회로의 일부의 활성화 여부를 제어하기 위한 비교 신호를 생성하는 그레이 패턴 검출기를 포함할 수 있다.
실시 예에 따라, 상기 중간 처리 회로는, 상기 비교 신호에 기초하여 상기 컬러 데이터 신호들을 게이팅(gating)하는 게이팅 회로를 더 포함할 수 있다.
실시 예에 따라, 상기 중간 처리 회로는, 상기 DDI에 의해 구동되는 디스플레이의 백 라이트를 제어하기 위한 정보를 생성하는 프리-프로세싱(pre-processing) 회로를 더 포함하고, 상기 게이팅 회로는, 상기 프리-프로세싱 회로로 입력되는 상기 컬러 데이터 신호들을 게이팅하지 않을 수 있다.
실시 예에 따라, 상기 중간 처리 회로는, 상기 컬러 데이터 신호들의 데이터 쉬프팅(data shifting)을 제어하는 소스 쉬프트 레지스터 컨트롤러(source shift register controller)를 더 포함하고, 상기 소스 쉬프트 레지스터 컨트롤러는 상기 비교 결과에 따라 상기 어느 하나의 컬러 데이터 신호에 연관된 내부 회로만 동작시킬 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치는 상기 DDI, 및 상기 DDI에 의해 구동되는 디스플레이 패널을 포함할 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 시스템은 상기 디스플레이 장치, 및 상기 컬러 데이터 신호들을 상기 디스플레이 장치로 출력하는 AP(application processor)를 포함할 수 있다.
본 발명의 실시 예에 따른 방법과 장치는 라인 데이터가 중복되거나 그레이 패턴(gray pattern)이 검출되는 경우, 중간 처리 회로의 일부를 비활성화시킴으로써 전력 소모를 줄일 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이 시스템의 블록도이다.
도 2는 도 1에 도시된 DDI(display driver IC)의 일 실시 예에 따른 블록도이다.
도 3은 도 2에 도시된 라인 버퍼 회로와 라인 데이터 비교 회로의 블록도이다.
도 4는 도 3에 도시된 라인 버퍼 회로와 라인 데이터 비교 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 2에 도시된 이미지 프로세싱 유닛의 블록도이다.
도 6은 도 5에 도시된 이미지 프로세싱 유닛의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1에 도시된 DDI의 다른 실시 예에 따른 블록도이다.
도 8은 도 7에 도시된 그레이 패턴 검출기(gray pattern detector)의 회로도이다.
도 9는 도 7에 도시된 라인 버퍼 회로의 블록도이다.
도 10은 도 9에 도시된 라인 버퍼 회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 7에 도시된 이미지 프로세싱 유닛의 블록도이다.
도 12는 도 7에 도시된 소스 쉬프트 레지스터 컨트롤러(source shift register controller)의 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 DDI의 동작 방법의 플로우차트이다.
도 14는 본 발명의 다른 실시 예에 따른 DDI의 동작 방법의 플로우차트이다.
도 15는 본 발명의 일 실시 예에 따른 전자 시스템의 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 디스플레이 시스템의 블록도이다.
도 1을 참조하면, 디스플레이 시스템(display system;10)은 어플리케이션 프로세서(application processor(AP);100), 디스플레이 드라이버 IC(display driver IC(DDI);200), 및 디스플레이 패널(display pannel;300)을 포함할 수 있다.
실시 예에 따라, 디스플레이 시스템(10)은 휴대용 장치로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기, 스마트 폰(smart phone), 태블릿 (tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라 (digital still camera), 디지털 비디오 카메라 (digital video camera), PMP (portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book) 일 수 있으며, 이에 한정되는 것은 아니다.
AP(100)는 디스플레이 시스템(10)의 전반적인 동작을 제어할 수 있다. 실시 예에 따라 AP(100)는 모바일 AP로 구현될 수 있다. AP(100)는 디스플레이하고자 하는 디스플레이 데이터(예컨대, 이미지 데이터)를 DDI(200)로 전송할 수 있다.
DDI(200)는 AP(100)로부터 전송된 디스플레이 데이터를 처리하여 디스플레이 패널(300)로 전송할 수 있다.
디스플레이 패널(300)은 DDI(200)로부터 전송된 디스플레이 데이터를 디스플레이할 수 있다. 실시 예에 따라, 디스플레이 패널(300)은 TFT-LCD(thin film transistor-liquid crystal display) 패널, LED(light emitting diode) 디스플레이 패널, OLED (organic LED) 디스플레이 패널, 또는 AMOLED(active matrix OLED) 디스플레이 패널 등으로 구현될 수 있다.
도 2는 도 1에 도시된 DDI(display driver IC)의 일 실시 예에 따른 블록도이다.
도 1과 도 2를 참조하면, 도 1에 도시된 DDI(200)의 일 실시 예에 따른 DDI(200A)는 인터페이스 회로(interface circuit;210), 라인 버퍼 회로(line buffer circuit;220), 중간 처리 회로(225), 데이터 래치(data latch;260), 소스 드라이버(source driver;270), 게이트 드라이버(gate driver;275), 라인 데이터 비교 회로(line data comparing circuit;280), 및 백라이트 제어 회로(back light control unit;290)를 포함할 수 있다.
인터페이스 회로(interface circuit;210)는 AP(100)와 DDI(200) 간에 송수신되는 신호들을 인터페이싱(interfacing)할 수 있다. 인터페이스 회로(210)는 동기 신호(synchronizing signal) 및/또는 클럭 신호(clock signal)를 라인 버퍼 회로(220), 중간 처리 회로(225)에 포함된 이미지 프로세싱 유닛(230), 및 라인 데이터 비교 회로(280)로 전송할 수 있다.
라인 버퍼 회로(220)는 인터페이스 회로로부터 전송된 디스플레이 데이터를 라인 단위로 버퍼링(buffering)할 수 있다. 실시 예에 따라, 라인 버퍼 회로(220)는 그래픽 메모리(graphic memory;미도시)로 대체될 수 있다.
라인 버퍼 회로(220)의 구체적인 구조 및 동작은 도 3을 참조하여 상세히 설명된다.
중간 처리 회로(225)는 라인 버퍼 회로(220)로부터 데이터 래치(260)로 전송되는 라인 데이터를 처리할 수 있다. 상기 처리는 화질 개선(image enhancement), 라인 데이터의 쉬프팅(shifting) 등을 포함할 수 있다.
중간 처리 회로(225)는 이미지 프로세싱 유닛(image processing unit;230), 소스 쉬프트 레지스터 컨트롤러(source shift register controller;240), 및 데이터 쉬프트 레지스터(data shift register;250)를 포함할 수 있다.
실시 예에 따라, 중간 처리 회로(225)는 이미지 프로세싱 유닛(230), 소스 쉬프트 레지스터 컨트롤러(240), 및 데이터 쉬프트 레지스터(250) 외에도 라인 데이터를 처리하기 위한 다양한 회로들을 포함할 수 있으며, 다양한 설계 변경이 가능하다.
이미지 프로세싱 유닛(230)은 라인 버퍼 회로(220)로부터 전송된 라인 데이터를 처리하여 화질을 개선시키거나, 상기 라인 데이터를 이용하여 백라이트 제어 유닛(290)의 백라이트 제어에 필요한 정보(예컨대, 프레임 정보)를 생성할 수 있다. 이미지 프로세싱 유닛(230)은 도 5를 참조하여 상세히 설명된다.
소스 쉬프트 레지스터 컨트롤러(240)은 데이터 쉬프트 레지스터(250)의 동작을 제어할 수 있다.
데이터 쉬프트 레지스터(250)는 소스 쉬프트 레지스터 컨트롤러(240)의 제어에 따라, 소스 쉬프트 레지스터 컨트롤러(240)를 통하여 전송된 라인 데이터를 쉬프팅할 수 있다. 데이터 쉬프트 레지스터(250)는 쉬프팅된 라인 데이터를 순차적으로 데이터 래치(260)로 전송할 수 있다.
데이터 래치(260)는 데이터 쉬프트 레지스터(250)로부터 순차적으로 전송된 라인 데이터를 저장하고, 저장된 라인 데이터를 디스플레이 패널(300)의 수평 라인 단위로 소스 드라이버(270)로 전송할 수 있다.
소스 드라이버(270)는 데이터 래치(260)로부터 전송된 라인 데이터를 디스플레이 패널(300)로 전송할 수 있다.
게이트 드라이버(275)는 디스플레이 패널(300)의 게이트 라인들을 구동할 수 있다.
즉, 소스 드라이버(270)와 게이트 드라이버(275)에 의해 디스플레이 패널(300)의 픽셀들의 동작이 제어됨에 따라, AP(100)로부터 입력된 이미지 데이터 또는 그래픽 데이터에 상응하는 이미지가 디스플레이 패널(300)에서 디스플레이될 수 있다.
라인 데이터 비교 회로(280)는 라인 버퍼 회로(220)로부터 전송된 이전 라인 데이터와 현재 라인 데이터를 비교하여, 비교 결과에 따라 비교 신호(SCOMP)를 생성할 수 있다.
본 명세서에서 이전 라인 데이터 신호와 현재 라인 데이터 신호 각각은 라인 버퍼 회로에서 연속해서 출력되는 라인 데이터 신호들 중에서 앞서 출력된 라인 데이터 신호와 그 이후에 출력된 라인 데이터 신호를 의미할 수 있다.
비교 신호(SCOMP)는 이미지 프로세싱 유닛(230), 소스 쉬프트 레지스터 컨트롤러(240), 및 데이터 쉬프트 레지스터(250)의 활성화 여부를 제어할 수 있다. 실시 예에 따라, 상기 활성화 여부는 입력되는 데이터 신호의 게이팅(gating), 클럭 신호의 게이팅, 또는 공급 전원을 제어함으로써 제어될 수 있다.
데이터 래치(260)는 비교 신호(SCOMP)에 따라 이전 라인 데이터와 현재 라인 데이터가 일치하는 경우, 중간 처리 회로(225)에 의해 처리되어 데이터 래치(260)에 저장되어 있던 상기 이전 라인 데이터를 상기 현재 라인 데이터에 상응하는 출력 데이터로서 소스 드라이버(270)로 출력할 수 있다.
백 라이트 제어 유닛(290)은 이미지 프로세싱 유닛(230)으로부터 전송된 정보에 기초하여 디스플레이 패널(300)의 백 라이트를 제어할 수 있다.
도 3은 도 2에 도시된 라인 버퍼 회로와 라인 데이터 비교 회로의 블록도이다. 도 4는 도 3에 도시된 라인 버퍼 회로와 라인 데이터 비교 회로의 동작을 설명하기 위한 타이밍도이다.
도 2 내지 도 4를 참조하면, 라인 버퍼 회로(220)는 라인 버퍼 컨트롤러(line buffer controller;222), 동작 선택 회로(operation selecting circuit;224), 복수의 라인 버퍼들(line buffers;226-1 내지 226-3), 및 출력 선택 회로(output selecting circuit;228)을 포함할 수 있다.
라인 버퍼 컨트롤러(222)는 인터페이스 회로(210)로부터 전송된 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 및 데이터 인에이블 신호(DE)에 응답하여 디스플레이 데이터(display data;DDATA)를 라인 단위로 버퍼링하는 동작을 제어할 수 있다.
라인 버퍼 컨트롤러(222)는 라인 버퍼 회로(220)의 라이트 동작을 제어하기 위한 라이트 컨트롤러(write controller;222-1)와 라인 버퍼 회로(220)의 리드 동작을 제어하기 위한 리드 컨트롤러(read controller;222-2)를 포함할 수 있다.
라이트 컨트롤러(222-1)는 라이트 라인 데이터 신호들(WDATA1 내지 WDATA10), 라이트 어드레스 신호(WADD), 및 라이트 인에이블 신호들(WEN1 내지 WEN3)을 동작 선택 회로(224)로 전송할 수 있다.
라이트 인에이블 신호(WEN1)는 라이트 동작을 위해 제1라인 버퍼(226-1)를 활성화시키기 위한 신호이고, 라이트 인에이블 신호(WEN2)는 라이트 동작을 위해 제2라인 버퍼(226-2)를 활성화시키기 위한 신호이고, 라이트 인에이블 신호(WEN3)는 라이트 동작을 위해 제3라인 버퍼(226-3)를 활성화시키기 위한 신호이다.
라이트 어드레스 신호(WADD)는 라이트 라인 데이터 신호들(WDATA1 내지 WDATA10) 각각을 라이트 할 위치, 예컨대 라인 버퍼들(226-1 내지 226-3) 중에서 어느 하나에 관한 어드레스 정보를 포함할 수 있다.
라이트 인에이블 신호들(WEN1 내지 WEN3) 각각은 데이터 인에이블 신호(DE)에 동기되어 활성화될 수 있다.
동작 선택 회로(224)는 라인 버퍼 컨트롤러(222)로부터 전송된 동작 선택 신호(SEL1)에 따라 라이트 동작을 선택할 수 있다. 이 경우, 동작 선택 회로(224)는 라이트 컨트롤러(222-1)로부터 전송된 라이트 어드레스 신호(WADD), 및 라이트 인에이블 신호들(WEN1 내지 WEN3)에 기초하여 라이트 라인 데이터 신호들(WDATA1 내지 WDATA10)을 순차적으로 라인 버퍼들(226-1 내지 226-3) 각각으로 전송할 수 있다.
도 4를 참조하면, 라이트 라인 데이터 신호(WDATA1)는 라이트 인에이블 신호(WEN1)에 응답하여 제1라인 버퍼(226-1)으로 전송될 수 있다. 라이트 라인 데이터 신호(WDATA2)는 라이트 인에이블 신호(WEN2)에 응답하여 제2라인 버퍼(226-2)으로 전송될 수 있다. 라이트 라인 데이터 신호(WDATA3)는 라이트 인에이블 신호(WEN3)에 응답하여 제3라인 버퍼(226-3)으로 전송될 수 있다. 같은 방식으로, 나머지 라이트 라인 데이터 신호들(WDATA4 내지 WDATA10)도 순차적으로 라인 버퍼들(226-1 내지 226-3) 각각으로 전송될 수 있다.
리드 컨트롤러(222-2)는 리드 어드레스 신호(RADD)와 리드 인에이블 신호들(REN1 내지 REN3)을 동작 선택 회로(224)로 전송할 수 있다.
리드 인에이블 신호(REN1)는 리드 동작을 위해 제1라인 버퍼(226-1)를 활성화시키기 위한 신호이고, 리드 인에이블 신호(REN2)는 리드 동작을 위해 제2라인 버퍼(226-2)를 활성화시키기 위한 신호이고, 리드 인에이블 신호(REN3)는 리드 동작을 위해 제3라인 버퍼(226-3)를 활성화시키기 위한 신호이다.
리드 어드레스 신호(WADD)는 저장된 데이터를 리드 하고자 하는 라인 버퍼(226-1 내지 226-3)의 어드레스 정보를 포함할 수 있다.
동작 선택 회로(224)는 라인 버퍼 컨트롤러(222)로부터 전송된 동작 선택 신호(SEL1)에 따라 리드 동작을 선택할 수 있다. 동작 선택 회로(224)는 리드 컨트롤러(222-2)로부터 전송된 리드 어드레스 신호(RADD) 및 리드 인에이블 신호들(REN1 내지 REN3)에 기초하여 라인 버퍼들(226-1 내지 226-3)이 리드 동작을 하도록 할 수 있다.
이 경우, 라인 버퍼들(226-1 내지 226-3)은 동작 선택 회로(224)의 제어에 따라 리드 라인 데이터 신호들(RDATA1 내지 RDATA10)을 출력 선택 회로(228)와 라인 데이터 비교 회로(280) 각각으로 전송할 수 있다.
즉, 리드 라인 데이터 신호들(WDATA1 내지 WDATA10)은 순차적으로 라인 버퍼들(226-1 내지 226-3) 각각으로부터 출력될 수 있다.
도 4를 참조하면, 리드 라인 데이터 신호(RDATA1)는 리드 인에이블 신호(REN1)에 응답하여 제1라인 버퍼(226-1)로부터 출력될 수 있다. 리드 라인 데이터 신호(RDATA2)는 리드 인에이블 신호(REN2)에 응답하여 제2라인 버퍼(226-2)로부터 출력될 수 있다. 리드 라인 데이터 신호(RDATA3)는 리드 인에이블 신호(REN3)에 응답하여 제3라인 버퍼(226-3)로부터 출력될 수 있다.
같은 방식으로, 나머지 리드 라인 데이터 신호들(RDATA4 내지 RDATA10)도 순차적으로 라인 버퍼들(226-1 내지 226-3) 각각으로부터 출력될 수 있다.
이전 라인 데이터 신호와 현재 라인 데이터 신호를 서로 비교하기 위하여, 리드 라인 데이터 신호들(RDATA1 내지 RDATA10) 각각은 2번씩 리드 될 수 있다.
출력 선택 회로(228)는 라인 버퍼 컨트롤러(222)로부터 전송된 출력 선택 신호(SEL2)에 응답하여, 라인 버퍼들(226-1 내지 226-3)로부터 전송된 리드 라인 데이터 신호들(RDATA1 내지 RDATA10) 중 어느 하나를 선택하여 출력 라인 데이터 신호(ODATA)로써 출력할 수 있다.
라인 데이터 비교 회로(280)는 라인 버퍼들(226-1 내지 226-3)로부터 전송된 리드 라인 데이터 신호들(RDATA1 내지 RDATA10)을 기초로 이전 라인 데이터와 현재 라인 데이터가 일치하는지 여부를 비교할 수 있다.
도 4를 참조하면, 제1구간(TI1)은 수직 백 포치(vertical back porch) 구간이다. 제2구간(TI2)과 제4구간(TI4)는 라이트 라인 데이터 신호들(WDATA1~2 및 WDATA8~10)이 서로 일치하지 않는 구간이고, 제3구간(TI3)은 라이트 라인 데이터 신호들(WDATA3~7)이 서로 일치하는 구간이다.
실시 예에 따라, 라인 데이터 비교 회로(280)는 이전 라인 데이터(예컨대, 리드 라인 데이터 신호(RDATA1))와 현재 라인 데이터(예컨대, 리드 라인 데이터 신호(RDATA2))를 비교하고, 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 서로 다르다는 정보를 포함하는 비교 신호(SCOMP)를 생성할 수 있다.
다른 실시 예에 따라, 라인 데이터 비교 회로(280)는 이전 라인 데이터(예컨대, 리드 라인 데이터 신호DATA3))와 현재 라인 데이터(예컨대, 리드 라인 데이터 신호(RDATA4))를 비교하고, 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 서로 일치한다는 정보를 포함하는 비교 신호(SCOMP)를 생성할 수 있다.
라인 데이터 비교 회로(280)는 수직 동기 신호(VSYNC)와 수평 동기 신호(HSYNC)에 동기하여 비교 신호(SCOMP)를 출력할 수 있다.
도 5는 도 2에 도시된 이미지 프로세싱 유닛의 블록도이다. 도 6은 도 5에 도시된 이미지 프로세싱 유닛의 동작을 설명하기 위한 타이밍도이다.
도 2, 도 5, 및 도 6을 참조하면, 이미지 프로세싱 유닛(230)은 픽셀 데이터 프로세싱 회로(pixel data processing circuit;232), 프리-프로세싱 회로(pre-processing circuit;234), 및 게이팅 회로(gating circuit;236)를 포함할 수 있다.
픽셀 데이터 프로세싱 회로(232)는 라인 버퍼 회로(220)로부터 전송된 출력 라인 데이터 신호(ODATA)를 처리하여 화질을 개선 시킬 수 있다. 실시 예에 따라, 픽셀 데이터 프로세싱 회로(232)는 라인 버퍼 회로(220)로부터 전송된 출력 라인 데이터 신호(ODATA)에 포함된 불필요한 데이터를 필터링할 수도 있다.
픽셀 데이터 프로세싱 회로(232)는 처리된 라인 데이터 신호(PDATA)를 소스 쉬프트 레지스터 컨트롤러(240)로 전송할 수 있다.
프리-프로세싱 회로(234)는 라인 버퍼 회로(220)로부터 전송된 출력 라인 데이터 신호(ODATA)를 이용하여 백라이트 제어 유닛(290)의 백라이트 제어에 필요한 프레임 정보를 생성할 수 있다. 프리-프로세싱 회로(234)는 상기 프레임 정보를 포함하는 프레임 데이터 신호(DFRAME)를 백라이트 제어 유닛(290)으로 전송할 수 있다.
프리-프로세싱 회로(234)는 픽셀 데이터 프로세싱 회로(232)의 처리 동작에 필요한 정보를 제공할 수도 있다.
게이팅 회로(236)는 라인 데이터 비교 회로(280)로부터 전송된 비교 신호(SCOMP)에 기초하여, 라인 버퍼 회로(220)로부터 전송된 출력 라인 데이터 신호(ODATA)가 픽셀 데이터 프로세싱 회로(232)로 입력되는 것을 게이팅할 수 있다.
실시 예에 따라, 이전 라인 데이터와 현재 라인 데이터가 일치하는 경우, 게이팅 회로(236)는 출력 라인 데이터 신호(ODATA)가 픽셀 데이터 프로세싱 회로(232)로 입력되는 것을 차단할 수 있다.
다른 실시 예에 따라, 이전 라인 데이터와 현재 라인 데이터가 일치하지 않는 경우, 게이팅 회로(236)는 출력 라인 데이터 신호(ODATA)를 픽셀 데이터 프로세싱 회로(232)로 통과시킬 수 있다.
게이팅 회로(236)는 비교 신호(SCOMP)에 기초하여 인터페이스 회로(210)로부터 픽셀 데이터 프로세싱 회로(232)로 공급되는 클럭 신호(CLK)를 게이팅할 수 있다.
실시 예에 따라, 이전 라인 데이터와 현재 라인 데이터가 일치하는 경우, 클럭 신호(CLK)가 픽셀 데이터 프로세싱 회로(232)로 입력되는 것을 차단할 수 있다.
다른 실시 예에 따라, 이전 라인 데이터와 현재 라인 데이터가 일치하지 않는 경우, 클럭 신호(CLK)를 픽셀 데이터 프로세싱 회로(232)로 통과시킬 수 있다.
또 다른 실시 예에 따라, 게이팅 회로(236)는 비교 신호(SCOMP)에 기초하여 픽셀 데이터 프로세싱 회로(232)로 공급되는 전원을 제어할 수도 있다.
게이팅 회로(236)는 프리-프로세싱 회로(234)로 공급되는 출력 라인 데이터 신호(ODATA), 클럭 신호(CLK), 및 전원은 게이팅하지 않는다.
도 6을 참조하면, IP 수직 동기 신호(IPVSYNC)는 수직 동기 신호(VSYNC)에 상응하는 동기 신호이고, IP 수평 동기 신호(IPHSYNC)는 수평 동기 신호(VHSYNC)에 상응하는 동기 신호이고, IP 데이터 인에이블 신호(IPDE)는 데이터 인에이블 신호(DE)에 상응하는 신호로써, 중간 처리 회로(225)에 사용될 수 있다.
IP 데이터 인에이블 신호(IPDE)는 비교 신호(SCOMP)에 응답하여 이전 라인 데이터와 현재 라인 데이터가 일치하는 일치 구간(TSAME) 동안 비활성화될 수 있다. 즉, 일치 구간(TSAME) 동안 이미지 프로세싱 유닛(230)에서 소모되는 전력이 감소될 수 있다.
도 7은 도 1에 도시된 DDI의 다른 실시 예에 따른 블록도이다.
도 1, 도 2, 및 도 7을 참조하면, 도 1에 도시된 DDI(200)의 다른 실시 예에 따른 DDI(200B)의 구조 및 동작은 그레이 패턴 검출기(gray pattern detector;215), 라인 버퍼 회로(220'), 및 중간 처리 회로(225')를 제외하면 도 2에 도시된 DDI(200A)의 구조 및 동작과 실질적으로 동일하다.
그레이 패턴 검출기(215)는 인터페이스 회로(210)로부터 전송된 컬러 데이터 신호들에 기초하여 그레이 패턴을 검출할 수 있다. 그레이 패턴은 상기 컬러 데이터 신호들이 서로 일치하는 데이터 패턴을 의미할 수 있다.
그레이 패턴 검출기(215)는 도 8을 참조하여 상세히 설명된다. 라인 버퍼 회로(220')의 구조 및 동작은 도 9와 도 10을 참조하여 상세히 설명된다.
중간 처리 회로(225')는 이미지 프로세싱 유닛(230'), 소스 쉬프트 레지스터 컨트롤러(240'), 및 데이터 쉬프트 레지스터(250')를 포함할 수 있다.
이미지 프로세싱 유닛(230')은 그레이 패턴 검출기(215)로부터 출력된 비교 신호(SCOMP')에 기초하여 컬러 데이터 신호들 중에서 어느 하나의 컬러 데이터 신호를 처리하기 위한 부분만을 활성화시킬 수 있다.
소스 쉬프트 레지스터 컨트롤러(240')도 비교 신호(SCOMP')에 기초하여 컬러 데이터 신호들 중에서 어느 하나의 컬러 데이터 신호를 처리하기 위한 부분만을 활성화시킬 수 있다.
도 8은 도 7에 도시된 그레이 패턴 검출기(gray pattern detector)의 회로도이다.
도 7과 도 8을 참조하면, 그레이 패턴 검출기(215)는 비교 회로(302)와 그레이 패턴 구간 확인 회로(304)를 포함할 수 있다.
비교 회로(302)는 복수의 XOR 게이트들(302A-11 내지 302A-N3), 복수의 OR 게이트들(302B1 내지 302BN), 및 NOR 게이트(302C)를 포함할 수 있다.
복수의 XOR 게이트들(302A-11 내지 302A-N3) 각각은 컬러 데이터 신호들 각각의 비트들 각각을 서로 비교할 수 있다.
XOR 게이트(302A-11)는 레드 컬러에 상응하는 컬러 데이터 신호의 첫번째 비트(R1)과 그린 컬러에 상응하는 컬러 데이터 신호의 첫번째 비트(G1)를 서로 비교할 수 있다. 이 경우, 첫번째 비트들(R1 및 G1)이 서로 일치하는지 여부에 따라 컬러 비교 신호(CRG1)를 출력할 수 있다.
예컨대, 첫번째 비트들(R1 및 G1)이 서로 일치하는 경우 로우 레벨 또는 '0' 값을 갖는 컬러 비교 신호(CRG1)를 출력하고, 서로 일치하지 않는 경우 하이 레벨 또는 '1' 값을 갖는 컬러 비교 신호(CRG1)를 출력할 수 있다.
XOR 게이트(302A-12)는 그린 컬러에 상응하는 컬러 데이터 신호의 첫번째 비트(G1)과 블루 컬러에 상응하는 컬러 데이터 신호의 첫번째 비트(B1)를 서로 비교할 수 있다. 이 경우, 첫번째 비트들(G1 및 B1)이 서로 일치하는지 여부에 따라 컬러 비교 신호(CGB1)를 출력할 수 있다.
예컨대, 첫번째 비트들(G1 및 B1)이 서로 일치하는 경우 로우 레벨 또는 '0' 값을 갖는 컬러 비교 신호(CGB1)를 출력하고, 서로 일치하지 않는 경우 하이 레벨 또는 '1' 값을 갖는 컬러 비교 신호(CGB1)를 출력할 수 있다.
XOR 게이트(302A-13)는 블루 컬러에 상응하는 컬러 데이터 신호의 첫번째 비트(B1)과 레드 컬러에 상응하는 컬러 데이터 신호의 첫번째 비트(R1)를 서로 비교할 수 있다. 이 경우, 첫번째 비트들(B1 및 R1)이 서로 일치하는지 여부에 따라 컬러 비교 신호(CBR1)를 출력할 수 있다.
예컨대, 첫번째 비트들(B1 및 R1)이 서로 일치하는 경우 로우 레벨 또는 '0' 값을 갖는 컬러 비교 신호(CBR1)를 출력하고, 서로 일치하지 않는 경우 하이 레벨 또는 '1' 값을 갖는 컬러 비교 신호(CBR1)를 출력할 수 있다.
XOR 게이트들(302A-N1 내지 302A-N3)을 포함하는 나머지 XOR 게이트들 각각도 XOR 게이트들(302A-11 내지 302A-13) 각각과 같은 방식으로 동작할 수 있다.
OR 게이트(302B1)는 컬러 비교 신호들(CRG1, CGB1, 및 CBR1)이 모두 로우 레벨 또는 '0'인 경우에 로우 레벨 또는 '0' 값을 갖는 그레이 비트 신호(GB1)를 출력한다. 즉, OR 게이트(302B1)는 첫번째 비트들(R1, G1, 및 B1)이 모두 동일한 경우에 로우 레벨 또는 '0' 값을 갖는 그레이 비트 신호(GB1)를 출력한다.
OR 게이트(302BN)를 포함하는 나머지 OR 게이트들 각각도 OR 게이트(302B1)과 같은 방식으로 동작할 수 있다.
NOR 게이트(302C)는 그레이 비트 신호들(GB1 내지 GBN)을 입력받고, 입력된 그레이 비트 신호들(GB1 내지 GBN)이 모두 로우 레벨 또는 '0'인 경우에 하이 레벨 또는 '1' 값을 갖는 비교 신호(GCOMP)를 출력한다. 즉, NOR 게이트(302C)는 컬러 데이터 신호가 그레이 컬러를 나타내는 경우 하이 레벨 또는 '1' 값을 갖는 비교 신호(GCOMP)를 출력할 수 있다.
그레이 패턴 구간 확인 회로(304)는 카운터 회로(counter circuit;306)과 카운트 값 체크 회로(count value checking circuit;308)를 포함할 수 있다.
카운터 회로(306)는 비교 회로(302)로부터 출력된 비교 신호(GCOMP)가 하이 레벨 또는 '1' 값을 갖는 횟수를 카운트하고, 카운트 결과에 따라 카운트 신호(CNT)를 카운트 값 체크 회로(308)로 전송할 수 있다. 즉, 카운트 신호(CNT)는 복수의 컬러 데이터 신호들 간에 서로 일치하는 비트의 수를 의미할 수 있다.
카운트 값 체크 회로(308)는 카운트 신호(CNT)의 카운트 값과 기준 값을 비교하고, 비교 결과에 따라 그레이 패턴 검출 신호(SCOMP')를 출력할 수 있다.
실시 예에 따라, 상기 기준 값은 사용자에 의해 설정된 값이거나, 디스플레이 패널(도 1의 300)의 수평 라인의 길이와 같은 값일 수 있다.
도 9는 도 7에 도시된 라인 버퍼 회로의 블록도이다. 도 10은 도 9에 도시된 라인 버퍼 회로의 동작을 설명하기 위한 타이밍도이다.
도 7 내지 도 10을 참조하면, 도 9에 도시된 라인 버퍼 회로(220')는 라인 버퍼 컨트롤러(222'), 동작 선택 회로(224'), 라인 버퍼들(226'-1과 226'-2), 및 출력 선택 회로(228')을 포함할 수 있다.
라인 버퍼 컨트롤러(222')는 라이트 컨트롤러(222'-1)와 리드 컨트롤러(222'-2)를 포함한다.
라이트 컨트롤러(222'-1)의 구조 및 동작은 도 3의 라이트 컨트롤러(222-1)의 구조 및 동작과 실질적으로 동일하다.
리드 컨트롤러(222'-2)는 그레이 패턴 검출 신호(SCOMP')에 기초하여, 제1라인 버퍼(226'-1)와 제2라인 버퍼(226'-2)의 리드 동작을 활성화시키기 위한 리드 인에이블 신호들(REN1R,REN1G,REN1B,REN2R,REN2G,REN2B)을 생성할 수 있다.
리드 인에이블 신호들(REN1R,REN1G,REN1B) 각각은 제1라인 버퍼(226'-1)에서 레드 컬러, 그린 컬러, 블루 컬러 각각에 상응하는 컬러 데이터만을 리드하기 위한 신호를 의미할 수 있다.
리드 인에이블 신호들(REN2R,REN2G,REN2B) 각각은 제2라인 버퍼(226'-2)에서 레드 컬러, 그린 컬러, 블루 컬러 각각에 상응하는 컬러 데이터만을 리드하기 위한 신호를 의미할 수 있다.
도 10을 참조하면, 제1구간(TI1)은 수직 백 포치(vertical back porch) 구간이다. 제3구간(TI3)과 제5구간(TI5)는 그레이 패턴의 컬러 데이터 신호들이 라인 버퍼 회로(220')로 입력되는 구간이고, 제2구간(TI2), 제4구간(TI4), 제6구간(TI6)은 그레이 패턴이 아닌 컬러 데이터 신호들이 라인 버퍼 회로(220')로 입력되는 구간이다.
라인 버퍼(226'-1 또는 226'-2)로부터 리드 되는 컬러 데이터(RDATA1-R, RDATA1-G, RDATA-B)는 라인 버퍼(226'-1 또는 226'-2)에 라이트 되는 컬러 데이터(WDATA1)에 상응되며 컬러 성분별로 구분된 데이터를 의미할 수 있다.
그레이 패턴 검출 신호(SCOMP')에 기초하여 그레이 패턴이 검출된 구간(TIRG1과 TIRG2)에서는 레드 컬러, 그린 컬러, 블루 컬러 중에서 어느 하나(예컨대, 레드 컬러)에 상응하는 컬러 데이터만을 리드할 수 있다.
예컨대, 그레이 패턴이 검출된 구간(TIRG1)에서 레드 컬러에 상응하는 제3컬러 데이터(RDATA3-R)과 제4컬러 데이터(RDATA4-R)만을 리드할 수 있으며, 그레이 패턴이 검출된 구간(TIRG2)에서 레드 컬러에 상응하는 제7컬러 데이터(RDATA7-R), 제8컬러 데이터(RDATA8-R), 제9컬러 데이터(RDATA9-R), 및 제10컬러 데이터(RDATA10-R)만을 리드할 수 있다.
동작 선택 회로(224')에 접속된 라인 버퍼들(226'-1과 226'-2)이 2개인 점과 리드 인에이블 신호들(REN1R,REN1G,REN1B,REN2R,REN2G,REN2B)이 다른 점을 제외하면, 동작 선택 회로(224')의 동작은 도 3의 동작 선택 회로(224)의 동작과 실질적으로 동일하다.
라인 버퍼들(226'-1과 226'-2)은 동작 선택 회로(224')의 제어에 따라 컬러 데이터 신호들(RDATA1-R 내지 RDATA10-R, RDATA1-G 내지 RDATA10-G, 및 RDATA1-B 내지 RDATA10-B)을 출력 선택 회로(228')로 출력할 수 있다.
라인 버퍼들(226'-1과 226'-3) 각각은 레드 컬러, 그린 컬러, 블루 컬러 각각에 상응하는 컬러 데이터 신호들을 출력하기 위한 별도의 출력 라인들(RLINE, GLINE, 및 BLINE)을 포함할 수 있으나 이에 한정되지 않는다.
실시 예에 따라, 그레이 패턴이 검출되지 않은 경우에 리드 인에이블 신호들(REN1R,REN1G,REN1B,REN2R,REN2G,REN2B)에 따라 라인 버퍼들(226'-1과 226'-3) 각각의 출력 라인들(RLINE, GLINE, 및 BLINE) 모두가 활성화 될 수 있다.
다른 실시 예에 따라, 그레이 패턴이 검출된 경우에 리드 인에이블 신호들(REN1R,REN1G,REN1B,REN2R,REN2G,REN2B)에 따라 라인 버퍼들(226'-1과 226'-3) 각각의 출력 라인들(RLINE, GLINE, 및 BLINE) 중의 어느 하나(예컨대, RLINE)만 활성화 될 수 있다.
출력 선택 회로(228')는 선택 신호(SEL2)에 따라 라인 버퍼들(226'-1과 226'-3) 각각으로부터 출력된 컬러 데이터 신호중의 어느 하나를 출력 컬러 데이터 신호(ODATA')로써 출력할 수 있다.
도 11은 도 7에 도시된 이미지 프로세싱 유닛의 블록도이다.
도 7과 도 11을 참조하면, 이미지 프로세싱 유닛(230')은 픽셀 데이터 프로세싱 회로(232), 프리-프로세싱 회로(234), 및 게이팅 회로(236')를 포함할 수 있다.
게이팅 회로(236')은 그레이 패턴 검출 신호(SCOMP')에 따라 출력 컬러 데이터 신호(ODATA')에 포함된 컬러 데이터 신호들(ODATA-R, ODATA-G, 및 ODATA-B)을 게이팅할 수 있다.
실시 예에 따라, 그레이 패턴이 검출되지 않은 경우에 컬러 데이터 신호들(ODATA-R, ODATA-G, 및 ODATA-B)을 모두 픽셀 데이터 프로세싱 회로(232)로 통과시킬 수 있다.
다른 실시 예에 따라, 그레이 패턴이 검출된 경우에 컬러 데이터 신호들(ODATA-R, ODATA-G, 및 ODATA-B) 중에서 어느 하나(예컨대, ODATA-R)를 픽셀 데이터 프로세싱 회로(232)로 통과시킬 수 있다.
이 경우, 픽셀 데이터 프로세싱 회로(232)는 게이팅 회로(236')로부터 전송된 어느 하나의 컬러 데이터 신호(예컨대, ODATA-R)를 처리하고, 처리된 컬러 데이터 신호를 복제하여 나머지 컬러 데이터 신호(예컨대, ODATA-G와 ODATA-B)를 생성하여 처리된 컬러 데이터 신호(PDATA')로써 출력할 수 있다.
도 12는 도 7에 도시된 소스 쉬프트 레지스터 컨트롤러(source shift register controller)의 블록도이다.
도 7과 도 12를 참조하면, 소스 쉬프트 레지스터 컨트롤러(240')는 데이터 신호 선택 회로(data signal selecting circuit;242)와 내부 회로들(240'-1 내지 240'-3)을 포함할 수 있다.
데이터 신호 선택 회로(242)는 제1선택기(242-1)와 제2선택기(242-2)를 포함할 수 있다. 실시 예에 따라, 제1선택기(242-1)와 제2선택기(242-2) 각각은 멀티 플렉서(muliplexer)로 구현될 수 있다.
제1내부 회로(240'-1)는 레드 컬러에 상응하는 컬러 데이터를 처리하기 위한 내부 회로이고, 제2내부 회로(240'-2)는 그린 컬러에 상응하는 컬러 데이터를 처리하기 위한 내부 회로이고, 제3내부 회로(240'-3)는 블루 컬러에 상응하는 컬러 데이터를 처리하기 위한 내부 회로이다.
데이터 신호 선택 회로(242)는 처리된 컬러 데이터 신호(PDATA')를 구성하는 레드 컬러 데이터 신호(PDATA-R), 그린 컬러 데이터 신호(PDATA-G), 및 블루 컬러 데이터 신호(PDATA-B) 각각을 그레이 패턴 검출 신호(SCOMP')에 기초하여 선택적으로 내부 회로들(240'-1 내지 240'-3) 각각으로 전송할 수 있다.
실시 예에 따라, 그레이 패턴이 검출되지 않은 경우에 제1선택기(242-1)는 그린 컬러 데이터 신호(PDATA-G)를 선택하여 제2내부 회로(240'-2)로 전송하고, 제2선택기(242-2)는 블루 컬러 데이터 신호(PDATA-B)를 선택하여 제3내부 회로(240'-3)로 전송할 수 있다.
다른 실시 예에 따라, 그레이 패턴이 검출된 경우에 제1선택기(242-1)는 레드 컬러 데이터 신호(PDATA-R)를 선택하여 제2내부 회로(240'-2)로 전송하고, 제2선택기(242-2)는 레드 컬러 데이터 신호(PDATA-R)를 선택하여 제3내부 회로(240'-3)로 전송할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 DDI의 동작 방법의 플로우차트이다.
도 1 내지 도 6, 및 도 13을 참조하면, 라인 데이터 비교 회로(280)는 리드 라인 데이터 신호들(RDATA1 내지 RDATA10)을 기초로 이전 라인 데이터와 현재 라인 데이터가 일치하는지 여부를 비교할 수 있다(S10).
실시 예에 따라, 라인 데이터 비교 회로(280)는 이전 라인 데이터(예컨대, 리드 라인 데이터 신호(RDATA1))와 현재 라인 데이터(예컨대, 리드 라인 데이터 신호(RDATA2))를 비교하고, 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 서로 다르다는 정보를 포함하는 비교 신호(SCOMP)를 생성할 수 있다.
다른 실시 예에 따라, 라인 데이터 비교 회로(280)는 이전 라인 데이터(예컨대, 리드 라인 데이터 신호(DATA3))와 현재 라인 데이터(예컨대, 리드 라인 데이터 신호(RDATA4))를 비교하고, 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 서로 일치한다는 정보를 포함하는 비교 신호(SCOMP)를 생성할 수 있다.
비교 신호(SCOMP)에 따라 중간 처리 회로(225)의 일부의 활성화 여부가 제어될 수 있다(S12).
실시 예에 따라, 비교 신호(SCOMP)에 따라 이미지 프로세싱 유닛(230), 소스 쉬프트 레지스터 컨트롤러(240), 및 데이터 쉬프트 레지스터(250)의 활성화 여부가 제어될 수 있다.
다른 실시 예에 따라, 중간 처리 회로(225)에 포함된 프리-프로세싱 회로(234)는 이전 라인 데이터와 현재 라인 데이터가 일치하는 경우에도 활성화될 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 DDI의 동작 방법의 플로우차트이다.
도 7 내지 도 12, 및 도 14를 참조하면, 그레이 패턴 검출기(215)는 인터페이스 회로(210)로부터 전송된 컬러 데이터 신호들(R1 내지 RN, G1 내지 GN, 및 B1 내지 BN)에 기초하여 그레이 패턴을 검출할 수 있다(S20).
그레이 패턴 검출기(215)는 검출 결과에 따라 그레이 패턴 검출 신호(SCOMP')를 생성할 수 있다.
그레이 패턴 검출 신호(SCOMP')에 따라, 중간 처리 회로(225')의 일부의 활성화 여부가 제어될 수 있다(S22).
실시 예에 따라, 비교 신호(SCOMP)에 따라 이미지 프로세싱 유닛(230'), 소스 쉬프트 레지스터 컨트롤러(240'), 및 데이터 쉬프트 레지스터(250') 각각의 일부의 활성화 여부가 제어될 수 있다.
도 15는 본 발명의 일 실시 예에 따른 전자 시스템의 블록도이다.
도 1과 도 15를 참조하면, 전자 시스템(1000)은 MIPI®(mobile industry processor interface)를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대, PDA (personal digital assistants), PMP(portable multimedia player), IPTV(internet protocol television) 또는 스마트 폰(smart phone)으로 구현될 수 있다.
애플리케이션 프로세서(1010)는 도 1의 AP(100)으로 구현될 수 있다.
애플리케이션 프로세서(1010)에 구현된 CSI 호스트(camera serial interface(CSI) host; 1012)는 카메라 시리얼 인터페이스를 통하여 이미지 센서 (100)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트 (1012)는 디시리얼라이저(deserializer(DES))를 포함할 수 있고, CSI 장치(1041)는 시리얼라이저(serializer(SER))를 포함할 수 있다.
애플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1051)는 디시리얼라이저(DES)를 포함할 수 있다. 디스플레이(1050)는 도 1의 DDI(200)와 디스플레이 패널(300)을 포함하여 구현될 수 있다.
실시 예에 따라, 전자 시스템(1000)은 애플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 애플리케이션 프로세서(1010)에 포함된 PHY(PHYsical layer; 1013)와 RF 칩(1060)에 포함된 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
실시 예에 따라, 전자 시스템(1000)은 GPS(1020) 수신기, 스토리지(storage; 1070), 마이크로폰(microphone(MIC); 1080), DRAM(dynamic random access memory; 1085) 및 스피커(speaker; 1090)를 더 포함할 수 있다.
전자 시스템(1000)은 Wimax(world interoperability for microwave access; 1030) 모듈, WLAN(wireless lan; 1100) 모듈 및/또는 UWB(ultra wideband; 1110) 모듈 등을 이용하여 통신할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 디스플레이 시스템
100: 어플리케이션 프로세서
200, 200A, 220B: DDI
210: 인터페이스 회로
215: 그레이 패턴 검출기
220, 220': 라인 버퍼 회로
225, 225': 중간 처리 회로
260: 데이터 래치
300: 디스플레이 패널
1000: 전자 시스템

Claims (20)

  1. 이전 라인 데이터와 현재 라인 데이터를 비교하는 단계; 및
    비교 결과에 따라, 상기 현재 라인 데이터를 처리하기 위한 중간 처리 회로의 일부의 활성화 여부를 제어하는 단계를 포함하는 DDI(display driver IC)의 동작 방법.
  2. 제1항에 있어서,
    상기 이전 라인 데이터를 상기 중간 처리 회로를 통하여 처리하고, 처리된 이전 라인 데이터를 데이터 래치로 전송하는 단계; 및
    상기 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하는 경우, 상기 처리된 이전 라인 데이터를 상기 현재 라인 데이터에 상응하는 출력 데이터로서 출력하는 단계를 더 포함하는 DDI의 동작 방법.
  3. 제1항에 있어서, 상기 제어하는 단계는,
    상기 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하는 경우 상기 중간 처리 회로의 상기 일부를 비활성화시키고,
    상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하지 않는 경우 상기 중간 처리 회로의 상기 일부를 활성화시키는 DDI의 동작 방법.
  4. 제3항에 있어서,
    상기 비교 결과에 따라, 상기 중간 처리 회로로 전송되는 상기 현재 라인 데이터를 게이팅(gating)하여 상기 중간 처리 회로의 상기 일부를 비활성화시키는 DDI의 동작 방법.
  5. 제3항에 있어서,
    상기 비교 결과에 따라, 상기 중간 처리 회로로 공급되는 클럭 신호를 게이팅하여 상기 중간 처리 회로의 상기 일부를 비활성화시키는 DDI의 동작 방법.
  6. 제3항에 있어서,
    상기 비교 결과에 따라, 상기 중간 처리 회로로 공급되는 전원을 제어하여 상기 중간 처리 회로의 상기 일부를 비활성화시키는 DDI의 동작 방법.
  7. 제3항에 있어서, 상기 중간 처리 회로의 상기 일부는,
    픽셀 데이터 처리 회로, 소스 쉬프트 레지스터 컨트롤러(source shift regsiter controller), 및 데이터 쉬프트 레지스터(data shift register)를 포함하는 DDI의 동작 방법.
  8. 제3항에 있어서,
    상기 DDI에 의해 구동되는 디스플레이의 백 라이트(back light)를 제어하기 위한 정보를 생성하는 상기 중간 처리 회로에 포함된 프리-프로세싱(pre-processing) 회로는, 상기 비교 결과에 따라 상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하는 경우에도 활성화되는 DDI의 동작 방법.
  9. 이전 라인 데이터와 현재 라인 데이터를 저장하는 저장 회로;
    상기 현재 라인 데이터를 처리하기 위한 중간 처리 회로; 및
    상기 이전 라인 데이터와 상기 현재 라인 데이터를 비교하고, 비교 결과에 따라 상기 중간 처리 회로의 활성화 여부를 제어하기 위한 비교 신호를 생성하는 라인 데이터 비교 회로를 포함하는 DDI.
  10. 제9항에 있어서,
    상기 저장 회로는 상기 이전 라인 데이터와 상기 현재 라인 데이터를 버퍼링하는 라인 버퍼 회로이고,
    상기 라인 버퍼 회로는 중첩되는 시간 구간에서 상기 이전 라인 데이터와 상기 현재 라인 데이터를 상기 라인 데이터 비교 회로로 출력하는 DDI.
  11. 제9항에 있어서,
    상기 중간 처리 회로를 통하여 처리된 상기 이전 라인 데이터를 저장하는 데이터 래치(data latch)를 더 포함하고, 상기 데이터 래치는,
    상기 비교 신호에 기초하여, 상기 이전 라인 데이터와 상기 현재 라인 데이터가 일치하는 경우 상기 처리된 이전 라인 데이터를 상기 현재 라인 데이터에 상응하는 출력 데이터로서 출력하는 DDI.
  12. 제9항의 상기 DDI; 및
    상기 DDI에 의해 구동되는 디스플레이 패널을 포함하는 디스플레이 장치.
  13. 제12항의 상기 디스플레이 장치; 및
    상기 이전 라인 데이터 및 상기 현재 라인 데이터를 상기 디스플레이 장치로 출력하는 AP(application processor)를 포함하는 디스플레이 시스템.
  14. 디스플레이될 데이터를 구성하는 컬러 데이터 신호들을 서로 비교하여 그레이 패턴(gray pattern)을 검출하는 단계; 및
    검출 결과에 따라, 상기 컬러 데이터 신호들을 처리하기 위한 중간 처리 회로의 일부의 활성화 여부를 제어하는 DDI의 동작 방법.
  15. 제14항에 있어서, 상기 그레이 패턴은,
    상기 컬러 데이터 신호들이 서로 일치하는 데이터 패턴인 DDI의 동작 방법.
  16. 제14항에 있어서,
    상기 그레이 패턴이 검출되는 구간의 길이와 기준 길이를 비교하는 단계를 더 포함하고,
    상기 그레이 패턴이 검출되는 구간의 길이가 상기 기준 길이보다 긴 경우에 상기 중간 처리 회로의 상기 일부의 활성화 여부를 제어하는 DDI의 동작 방법.
  17. 제16항에 있어서,
    상기 기준 길이는 상기 DDI에 의해 구동되는 디스플레이 패널의 수평 라인 길이에 상응하는 DDI의 동작 방법.
  18. 제14항에 있어서,
    상기 검출 결과에 따라 상기 그레이 패턴이 검출된 경우 상기 중간 처리 회로 중에서 상기 컬러 데이터 신호들 중의 어느 하나를 처리하기 위한 부분만을 활성화시키고,
    상기 검출 결과에 따라 상기 그레이 패턴이 검출되지 않은 경우 상기 중간 처리 회로 전체를 활성화시키는 DDI의 동작 방법.
  19. 제14항에 있어서,
    상기 검출 결과에 따라 상기 그레이 패턴이 검출된 경우 라인 버퍼 회로에 저장된 상기 컬러 데이터 신호들 중의 어느 하나를 리드하여 처리하는 DDI의 동작 방법.
  20. 디스플레이될 데이터를 구성하는 컬러 데이터 신호들을 처리하기 위한 중간 처리 회로; 및
    상기 컬러 데이터 신호들을 서로 비교하여 그레이 패턴(gray pattern)을 검출하고, 검출 결과에 따라 상기 중간 처리 회로의 일부의 활성화 여부를 제어하기 위한 비교 신호를 생성하는 그레이 패턴 검출기를 포함하는 DDI.
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